CN100589684C - 埋图案基板及其制造方法 - Google Patents

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Abstract

本发明披露了一种埋图案基板及其制造方法。一种制造在表面上形成有电路图案的埋图案基板的方法，其中，电路图案通过钉头凸点电连接，该方法包括：(a)通过在载体膜的晶种层上选择性地沉积镀层形成电路图案和钉头凸点，其中，晶种层层压在载体膜的表面上；(b)将载体膜层压并压到绝缘层上，以使电路图案和钉头凸点面向绝缘层；以及(c)去除载体膜和晶种层，以使用铜(Cu)钉头凸点实现电路互连，以便无需用于互连的钻孔工艺、提高了电路设计中的自由度、通孔连接盘变得不必要、以及通孔尺寸小，从而使得电路中的密度更高。

Description

埋图案基板及其制造方法
相关申请交叉参考
本申请要求于2006年7月6日向韩国知识产权局提交的第10-2006-0063637号韩国专利申请的优先权，其内容全部结合于此作为参考。
技术领域
本发明涉及一种埋图案基板(buried pattern substrate)及其制造方法。
背景技术
随着电子工业的发展，需要高性能和功能、高密度和小型化的电子元件，并且用于表面安装诸如SIP(系统级封装)、3D封装等的电子元件的高密度基板正在日益增加。同样，为了应对更高密度和更薄基板的趋势，需要在电路图案层之间的高密度连接。
对于多层电路图案基板中的电互连来说，在镀、通过印刷金属膏来将导电材料填充到过孔中、以及通过圆锥形膏等互连的所谓的B2it(埋置凸点互连技术)时使用这样的技术。
镀是用于处理诸如穿透多层电路图案基板的电路图案层的PTH(镀通孔)和BVH(盲过孔)的过孔、然后在过孔的内部镀铜或在过孔中填充铜镀层以实现互连的一种方法。
在通过使用激光处理过孔之后填充金属膏的过程中，通过在过孔中填充铜(Cu)膏等来实现互连。这项技术使得层间电信号能够通过排列已实现互连的多个内层、并通过加热和集中地一起压而接合至该内层来连接。
“B2it”是通过在铜板上以圆锥形状印刷和硬化专用导电膏形成膏凸点(paste stud)、然后使其穿透绝缘层、并经过加热和压来实现互连的一种方法。
然而，上述传统技术在高密度互连方面存在限制，并不能用作完整的生产技术。
发明内容
本发明的多个方面提供了一种埋图案基板及其制造方法，其能够提高电路设计的自由度，并通过增加在多层印刷电路板中的电路图案层之间的互连密度来实现更高密度和更薄电路。
本发明的一个方面提供了一种制造在表面上形成有电路图案(其中，电路图案通过钉头凸点(stud bump)电连接)的埋图案基板的方法。该方法包括：(a)通过在载体膜(carrier film)的晶种层(seed layer)上选择性地沉积镀层来形成电路图案和钉头凸点，其中，晶种层层压在载体膜表面上；(b)将载体膜层压并压到绝缘层上，以使电路图案和钉头凸点面向绝缘层；以及(c)去除载体膜和晶种层。
可以通过以下步骤来形成电路图案：(a1)在晶种层上层压第一光刻胶，并选择性地去除对应于电路图案的部分第一光刻胶；以及(a2)将镀层沉积到晶种层上。
可以通过将镀层沉积至部分电路图案或通过以下步骤来形成钉头凸点：(a3)层压第二光刻胶以覆盖电路图案和第一光刻胶，并选择性地去除对应于将要形成钉头凸点的位置的部分第二光刻胶；以及(a4)通过加电将镀层沉积到晶种层上。
该方法在操作(a4)和操作(b)之间还可以包括：去除第一光刻胶和第二光刻胶。操作(a4)可以包括：通过向晶种层加电来在钉头凸点的端部中进一步电镀金属层，其中，该金属层的材料与晶种层的材料不同。
钉头凸点可以通过从晶种层突出镀层来形成，该镀层的材料与晶种层的材料相同，其中，在钉头凸点的端部中沉积金属层，该金属层的材料与晶种层的材料不同。
镀层可以包括铜(Cu)，以及金属层可以包括锡(Sn)和镍(Ni)中的一种或多种。
操作(a)可以包括：(d)在两个载体膜中分别形成钉头凸点，以及操作(b)可以包括：(e)将两个载体膜层压并压到绝缘层的两个表面上，以使钉头凸点相互面对，并使钉头凸点相互电连接。操作(d)可以包括：在两个载体膜中分别形成电路图案。
本发明的另一个方面提供了一种埋图案基板，其包括：绝缘层；电路图案，埋置在绝缘层中，以使部分电路图案暴露在绝缘层的表面处；以及钉头凸点，埋置在绝缘层中，以使一个端部暴露在绝缘层的一个表面处，以及使另一个端部暴露在绝缘层的另一个表面处。
电路图案可以埋置在绝缘层的两个表面中的每一个表面内。
可以通过连接第一钉头凸点和第二钉头凸点来形成钉头凸点，其中，第一钉头凸点可以埋置在绝缘层中，以使一个端部暴露在绝缘层的一个表面处，以及第二钉头凸点可以埋置在绝缘层中，以使一个端部暴露在绝缘层的另一个表面处。
第一钉头凸点和第二钉头凸点的位置可以相对于绝缘层对称。
第一钉头凸点可以包括：主体、暴露在绝缘层的一个表面处的一个端部、以及面向第二钉头凸点的另一个端部，其中，第一钉头凸点的另一个端部可以包括金属，该金属的材料与第一钉头凸点的主体的材料不同。
第一钉头凸点的主体可以包括铜(Cu)，以及第一钉头凸点的另一个端部可以包括锡(Sn)和镍(Ni)中的一种或多种。
本发明的其他方面和优点将从下面包括附图和权利要求的描述中变得明显和更容易理解，或可以通过本发明的实施来了解。
附图说明
图1是示出根据本发明的埋图案基板的制造方法的实施例的流程图；
图2是示出根据本发明的埋图案基板的制造过程的实施例的流程图；
图3是示出根据本发明的埋图案基板的第一公开实施例的截面图；
图4是示出根据本发明的埋图案基板的第二公开实施例的截面图；以及
图5是示出根据本发明的埋图案基板的第三公开实施例的截面图。
具体实施方式
下面将参照附图更详细地描述根据本发明的埋图案基板及其制造方法的实施例。在参照附图的描述中，无论图号，那些标以相同参考标号的部件是相同或相应的部件，并且省略了对其赘述。
图1是示出根据本发明的埋图案基板的制造方法的实施例的流程图，以及图2是示出根据本发明的埋图案基板的制造过程的实施例的流程图。参照图2，示出了载体膜10、晶种层12、光刻胶14、18、电路图案16、钉头凸点20、金属层22、以及绝缘层30。
图2示出了根据本实施例的埋图案基板的制造过程，并在左侧示出了在每个步骤中基板的截面图，以及在右侧示出了在每个步骤中基板的平面图。
本实施例的特征在于，在形成埋图案的过程中，通过进一步形成以凸起形状突出的钉头凸点20作为电路图案16的一部分，以及使用此来实现高密度电互连，从而提高了电路设计的自由度并实现了更高密度和更薄的电路。
在根据将电路图案16埋置在表面中的本实施例的所谓“埋图案基板”中，为了制造通过钉头凸点20实现电路图案16的电互连的印刷电路板，首先，通过无电镀等将晶种层12层压到载体膜10的表面上，然后通过选择性地电镀晶种层12来形成突出于晶种层12的凸出的电路图案16。在该步骤中，还形成了比电路图案16更加突出的钉头凸点20(其作为电路图案16的一部分或与电路图案16分离)作为用于电互连的通路(100)。
在形成电路图案16的过程中，在将光刻胶14层压到已经层压在载体膜10的表面上的晶种层12上，并通过选择性地曝光和显影来仅去除了将要形成电路图案16的部分(102)(如图2(a))之后，通过向晶种层12加电来添加电镀层(104)(如图2(b))。以此方式，在晶种层12上形成了凸出的电路图案16。
在只形成埋图案的情况中，在形成电路图案16之后剥离光刻胶14，但在本实施例中，通过向电路图案16的多个部分添加镀层来形成钉头凸点20。在形成电路图案16的过程中，在将镀层添加至将要形成钉头凸点20的部分后，再次对将要形成钉头凸点20的部分进行电镀。
即，在通过向选择性地去除了光刻胶14的部分添加镀层形成电路图案16之后，再次层压光刻胶18并通过曝光和显影来仅从将要形成钉头凸点20的部分中将其去除(106)(如图2(c))，然后，通过向晶种层12加电来添加电镀层(108)(如图2(d))。以此方式，形成了比电路图案16更突出的钉头凸点20。
在通过无电镀铜(electroless copper plating)将铜晶种层12添加至载体膜10的情况下，通过电镀铜(electro copper plating)来形成电路图案16和钉头凸点20，以使所有的晶种层12、电路图案16和钉头凸点20都包含铜(Cu)。
在此情况中，通过在剥离为形成钉头凸点20而层压的光刻胶18之前向晶种层12加电(如图2(c))，可以进一步地将诸如锡(Sn)、镍(Ni)等的不同类型的金属层22镀到钉头凸点20的端部上。如下所述，具有不同类型金属的钉头凸点20的端部的这种镀层降低了在将多个钉头凸点20相互连接的过程中的连接温度，以使更容易进行连接。
在形成电路图案16和钉头凸点20并以不同类型的金属电镀钉头凸点20的端部之后，剥离并去除用于进行选择性电镀而层压的光刻胶14、18(110)(如图2(f))。
接下来，将突出有电路图案16和钉头凸点20的载体膜10层压到绝缘层30上的晶种层12上(120)。即，将载体膜10压到绝缘层30上，以使电路图案16和钉头凸点20面向绝缘层30，从而将电路图案16和钉头凸点20埋置在绝缘层30中。
为了使用钉头凸点20实现电路之间的电互连，层压两个载体膜10，其中多个钉头凸点20分别形成在绝缘层30的两个表面上(如图2(g))，并压(如图2(h))，以使钉头凸点20能够相互连接。在此过程中，彼此相对地来定位形成在两个载体膜10上的钉头凸点20。
如上所述，由于镀到钉头凸点20的端部上的不同类型的金属层22，因而可以通过在将钉头凸点20相互连接的过程中降低连接温度来轻易地进行连接。
在将电路图案16和钉头凸点20埋到绝缘层30中、并通过使多个钉头凸点20相互连接进行电连接之后，剥离载体膜10(如图2(i))，并通过蚀刻等来去除晶种层12(如图2(j))(130)。以此方式，就完成了通过埋图案和钉头凸点20实现互连的埋图案基板的制造。
图3是示出根据本发明的埋图案基板的第一实施例的截面图，图4是示出根据本发明的埋图案基板的第二实施例的截面图，以及图5是示出根据本发明的埋图案基板的第三实施例的截面图。参照图3至图5，示出了电路图案16、钉头凸点20、金属层22、以及绝缘层30。
传统的互连方法在高密度互连方面存在限制，以至于很难设计出高密度电路，而根据上述埋图案基板的制造方法，在形成有埋电路图案16的基板中使用钉头凸点20进行的互连使能够制造出更高密度和更薄的电路。
图3示出了通过上述埋图案基板的制造方法制造的埋图案基板的结构。即，根据本实施例的埋图案基板包括：埋图案，埋置在绝缘层30中并具有暴露在绝缘层30的表面处的表面；以及钉头凸点20，穿透绝缘层30，钉头凸点具有暴露在绝缘层30的两个表面处的表面，且在电路层之间起到电通路的作用。
如上所述，在埋图案基板的制造过程中，由于突出形成在载体膜10上的电路图案16被压到绝缘层30的两个表面上，所以电路图案16被分别埋置在绝缘层30的两个表面中。在载体膜10中，不但突出形成了电路图案16而且还突出形成了钉头凸点20，以可以通过埋置在绝缘层30的两个表面中且相互连接的两个钉头凸点20来在电路层之间形成电通路。即，连接埋置在两个表面中相对于绝缘层30彼此对称的位置中的两个钉头凸点20。
然而，不必如图3所示压和层压在绝缘层30的两个表面中形成有电路图案16和钉头凸点20的载体膜10，而是可以通过如图5所示的将载体膜10仅压到绝缘层30的一侧上来实现埋图案和互连。在此情况中，为了使钉头凸点20充当互连的通路，优选地，钉头凸点20的突出高度与绝缘层30的厚度一致。
本实施例的钉头凸点20充当在电路层之间实现电连接的通路，因此通过将其单独添加到形成电路图案的传统工艺中，就可以用于实现电路层之间的电互连。即，图4的实施例示出了在载体膜10上仅形成钉头凸点20、然后将钉头凸点20埋置在绝缘层30中以实现互连的实例。在此情况下，为了使钉头凸点20能够充当互连的通路，优选地，钉头凸点20的突出高度与绝缘层30的厚度一致。
通过将晶种层12层压到载体膜10上并选择性地镀一部分来形成本实施例的钉头凸点20，因而通过在形成电路图案16的处理之后剥离光刻胶14之前，进行进一步的电镀就可以轻易形成钉头凸点20，而不需要附加处理。即，通过在形成埋图案的过程中添加形成本实施例的钉头凸点20的处理，可以在电路层之间轻易实现电互连。
如上所述，通过在钉头凸点20的端部上镀不同类型的金属层22，降低了使钉头凸点20相互连接的过程的连接温度，并且使连接变得容易，所以当将钉头凸点20(一个端部在绝缘层30表面处以及另一个端部连接至另一个钉头凸点20)集合成主体时，在钉头凸点20的另一个端部处、在主体以及不同类型的金属层22上可以执行进一步镀。
在通过电镀铜形成电路图案16和钉头凸点20的情况下，优选地，在钉头凸点20的端部中用锡(Sn)、镍(Ni)等来进行镀。
根据如上所构成的本发明，使用铜(Cu)钉头凸点实现了电路互连，以无需用于互连的钻孔工艺、提高了电路设计的自由度、过孔连接盘(via land)变得不必要、以及过孔尺寸小，从而使得电路中的密度更高。
同样，通过在绝缘层中进行埋置形成电路图案，可以使基板的厚度变薄，电路图案和绝缘层树脂之间的接触区域变大，并且连接强度良好、从而提高了离子移动的可靠性。
同样，在接合钉头凸点的过程中，用诸如锡(Sn)和镍(Ni)的不同类型的金属来镀钉头凸点的端部，并且可以降低钉头凸点的连接过程中的连接温度，从而使得连接更加容易。
尽管以上描述已指出了将本发明应用于各种实施例的新颖特征，但本领域技术人员应理解，在不背离本发明的范围的情况下，可以对所示器件或步骤的形式和细节做各种省略、替换和改变。因此，仅通过所附权利要求而不通过以上描述来限定本发明的范围。在权利要求的等同物的意义和范围中的所有变化都包括在权利要求的范围内。

Claims (16)

1.一种制造在表面上形成有多个电路图案的埋图案基板的方法，其中，所述多个电路图案通过钉头凸点彼此电连接，所述方法包括以下步骤：
(a)通过在载体膜的晶种层上选择性地沉积镀层来形成所述电路图案以及与所述电路图案连接的所述钉头凸点，所述晶种层层压在所述载体膜的表面上；
(b)通过将所述载体膜层压并压到绝缘层上，以使所述电路图案和所述钉头凸点面向所述绝缘层的一面来使所述载体膜的电路图案与在所述绝缘层的另一面处形成的电路图案电连接；以及
(c)去除所述载体膜和所述晶种层。
2.根据权利要求1所述的方法，其中，通过以下步骤形成所述电路图案：
(a1)在所述晶种层上层压第一光刻胶并选择性地去除对应于所述电路图案的部分所述第一光刻胶；以及
(a2)在所述晶种层上沉积镀层。
3.根据权利要求2所述的方法，其中，通过将镀层沉积到部分所述电路图案来形成所述钉头凸点。
4.根据权利要求3所述的方法，其中，通过以下操作形成所述钉头凸点：
(a3)层压第二光刻胶，以覆盖所述电路图案和所述第一光刻胶，并选择性地去除对应于将要形成所述钉头凸点的位置的部分所述第二光刻胶；以及
(a4)通过向晶种层加电将镀层沉积到所述电路图案上。
5.根据权利要求4所述的方法，在所述操作(a4)和所述操作(b)之间进一步包括：去除所述第一光刻胶和所述第二光刻胶。
6.根据权利要求4所述的方法，其中，所述操作(a4)包括：通过向所述晶种层加电，在所述钉头凸点的端部中进一步电镀金属层，其中，所述金属层的材料与所述晶种层的材料不同。
7.根据权利要求1所述的方法，其中，通过从所述晶种层突出镀层来形成所述钉头凸点，所述镀层的材料与所述晶种层的材料相同，以及其中，在所述钉头凸点的端部中沉积金属层，所述金属层的材料与所述晶种层的材料不同。
8.根据权利要求6或7所述的方法，其中，所述镀层包括铜(Cu)，以及所述金属层包括锡(Sn)和镍(Ni)中的一种或多种。
9.根据权利要求1所述的方法，其中，所述操作(a)包括：
(d)在两个所述载体膜中分别形成所述钉头凸点，以及所述操作(b)包括：
(e)将所述两个载体膜层压并压到所述绝缘层的两个表面上，以使所述钉头凸点相互面对，并使所述钉头凸点相互电连接。
10.根据权利要求9所述的方法，其中，所述操作(d)包括：在所述两个载体膜中分别形成所述电路图案。
11.一种埋图案基板，包括：
绝缘层；
钉头凸点，埋置在所述绝缘层中，以使一个端部暴露在所述绝缘层的一个表面处，以及使另一个端部暴露在所述绝缘层的另一个表面处；以及
多个电路图案，埋置在所述绝缘层中，以使其一部分暴露在所述绝缘层的表面处，并通过所述钉头凸点彼此电连接。
12.根据权利要求11所述的埋图案基板，其中，所述多个电路图案埋置在所述绝缘层的两个表面中的每一个表面内。
13.根据权利要求11所述的埋图案基板，其中，通过连接第一钉头凸点和第二钉头凸点形成所述钉头凸点，所述第一钉头凸点埋置在所述绝缘层中，以使一个端部暴露在所述绝缘层的一个表面处，以及所述第二钉头凸点埋置在所述绝缘层中，以使一个端部暴露在所述绝缘层的另一个表面处。
14.根据权利要求13所述的埋图案基板，其中，所述第一钉头凸点和所述第二钉头凸点的位置相对于所述绝缘层对称。
15.根据权利要求13所述的埋图案基板，其中，所述第一钉头凸点包括主体、暴露在所述绝缘层的一个表面处的一个端部、以及面向所述第二钉头凸点的另一个端部，其中，所述第一钉头凸点的所述另一个端部包括金属，所述金属的材料与所述第一钉头凸点的所述主体的材料不同。
16.根据权利要求15所述的埋图案基板，其中，所述第一钉头凸点的所述主体包括铜(Cu)，以及所述第一钉头凸点的所述另一个端部包括锡(Sn)和镍(Ni)中的一种或多种。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100897316B1 (ko) * 2007-10-26 2009-05-14 삼성전기주식회사 인쇄회로기판의 제조방법
CN101567326B (zh) * 2008-04-24 2013-04-17 相互股份有限公司 印刷电路板及其形成方法
JP5354990B2 (ja) * 2008-08-19 2013-11-27 株式会社東芝 冷蔵庫
KR100999922B1 (ko) * 2008-10-09 2010-12-13 삼성전기주식회사 인쇄회로기판 및 그 제조방법
KR101543023B1 (ko) * 2008-12-24 2015-08-07 엘지이노텍 주식회사 인쇄회로기판 제조방법
KR101128584B1 (ko) * 2010-08-30 2012-03-23 삼성전기주식회사 반도체 패키지용 코어리스 기판 제조 방법과 이를 이용한 코어리스 기판
US8805631B2 (en) * 2010-10-25 2014-08-12 Chevron U.S.A. Inc. Computer-implemented systems and methods for forecasting performance of water flooding of an oil reservoir system using a hybrid analytical-empirical methodology
KR101261350B1 (ko) 2011-08-08 2013-05-06 아페리오(주) 박형 인쇄회로기판 제작을 위한 회로패턴 형성 방법
CN113225937A (zh) * 2021-05-19 2021-08-06 惠州市金百泽电路科技有限公司 一种应用于高密度互连电路板无芯板的制作方法
CN113490344A (zh) * 2021-07-08 2021-10-08 江西柔顺科技有限公司 一种柔性线路板及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5714252A (en) * 1995-08-29 1998-02-03 Minnesota Mining And Manufacturing Company Deformable substrate assembly for adhesively bonded electronic device
JP2002158307A (ja) * 2000-11-22 2002-05-31 Toshiba Corp 半導体装置及びその製造方法
JP2003243563A (ja) * 2001-12-13 2003-08-29 Matsushita Electric Ind Co Ltd 金属配線基板と半導体装置及びその製造方法
CN1169413C (zh) * 2001-12-05 2004-09-29 全懋精密科技股份有限公司 在有机电路板上进行电镀焊锡的方法
CN1591841A (zh) * 2003-09-03 2005-03-09 三星电子株式会社 带式电路基板及使用该带式电路基板的半导体芯片封装
WO2006006817A1 (en) * 2004-07-14 2006-01-19 Ixelon Co., Ltd. Junction structure of display driver chip and ic chip and flexible substrate using au flat bump, and junction metheod thereof

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4861944A (en) * 1987-12-09 1989-08-29 Cabot Electronics Ceramics, Inc. Low cost, hermetic pin grid array package
US4970624A (en) * 1990-01-22 1990-11-13 Molex Incorporated Electronic device employing a conductive adhesive
JP2619164B2 (ja) * 1991-09-30 1997-06-11 沖電気工業株式会社 プリント配線板の製造方法
CA2105448A1 (en) * 1992-09-05 1994-03-06 Michio Horiuchi Aluminum nitride circuit board and method of producing same
US5600103A (en) * 1993-04-16 1997-02-04 Kabushiki Kaisha Toshiba Circuit devices and fabrication method of the same
EP0647090B1 (en) * 1993-09-03 1999-06-23 Kabushiki Kaisha Toshiba Printed wiring board and a method of manufacturing such printed wiring boards
US5637834A (en) * 1995-02-03 1997-06-10 Motorola, Inc. Multilayer circuit substrate and method for forming same
JPH09181452A (ja) * 1995-12-25 1997-07-11 Matsushita Electric Works Ltd 多層プリント配線板の製造方法
JP2001257453A (ja) * 2000-03-09 2001-09-21 Shinko Electric Ind Co Ltd 配線基板、半導体装置及びそれらの製造方法
JP4638614B2 (ja) * 2001-02-05 2011-02-23 大日本印刷株式会社 半導体装置の作製方法
US6465084B1 (en) * 2001-04-12 2002-10-15 International Business Machines Corporation Method and structure for producing Z-axis interconnection assembly of printed wiring board elements
KR100671541B1 (ko) * 2001-06-21 2007-01-18 (주)글로벌써키트 함침 인쇄회로기판 제조방법
JP3910493B2 (ja) * 2002-06-14 2007-04-25 新光電気工業株式会社 半導体装置及びその製造方法
JP2004072027A (ja) 2002-08-09 2004-03-04 Cmk Corp 突起電極付き配線基板の製造方法
JP4466169B2 (ja) * 2004-04-02 2010-05-26 凸版印刷株式会社 半導体装置用基板の製造方法
JP2006108211A (ja) * 2004-10-01 2006-04-20 North:Kk 配線板と、その配線板を用いた多層配線基板と、その多層配線基板の製造方法
KR100657689B1 (ko) * 2004-10-06 2006-12-13 주식회사 대우일렉트로닉스 복합 시스템의 디브이디 재생 방법
KR100601483B1 (ko) * 2004-12-06 2006-07-18 삼성전기주식회사 비아포스트에 의해 층간 전도성이 부여된 병렬적 다층인쇄회로기판 및 그 제조 방법
JPWO2006118033A1 (ja) * 2005-04-27 2008-12-18 リンテック株式会社 シート状アンダーフィル材および半導体装置の製造方法
KR101044103B1 (ko) * 2008-04-03 2011-06-28 삼성전기주식회사 다층 인쇄회로기판 및 그 제조방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5714252A (en) * 1995-08-29 1998-02-03 Minnesota Mining And Manufacturing Company Deformable substrate assembly for adhesively bonded electronic device
JP2002158307A (ja) * 2000-11-22 2002-05-31 Toshiba Corp 半導体装置及びその製造方法
CN1169413C (zh) * 2001-12-05 2004-09-29 全懋精密科技股份有限公司 在有机电路板上进行电镀焊锡的方法
JP2003243563A (ja) * 2001-12-13 2003-08-29 Matsushita Electric Ind Co Ltd 金属配線基板と半導体装置及びその製造方法
CN1591841A (zh) * 2003-09-03 2005-03-09 三星电子株式会社 带式电路基板及使用该带式电路基板的半导体芯片封装
WO2006006817A1 (en) * 2004-07-14 2006-01-19 Ixelon Co., Ltd. Junction structure of display driver chip and ic chip and flexible substrate using au flat bump, and junction metheod thereof

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