KR20110028330A - 배선 기판 및 그 제조 방법 - Google Patents

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KR20110028330A
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Abstract

본 발명의 실시 예에 따른 배선 기판의 제조 방법은 제 1 면 및 상기 제 1 면과 대향하는 제 2 면을 갖는 기판을 준비하는 단계와, 상기 제 1면과 제 2면을 관통하는 비아홀을 형성하는 단계와, 상기 기판의 제 2 면에 금속막을 형성하는 단계와, 상기 제 1면과, 상기 비아홀에 의해 노출된 상기 금속막의 상면을 포함하는 비아홀 내부에 무전해 도금공정으로 도체층을 형성하는 단계와, 상기 제 1면에 형성된 도체층 및 상기 제 2면에 형성된 금속막을 패터닝하여 상기 기판의 양면에 회로부를 형성하는 단계를 포함한다.

Description

배선 기판 및 그 제조 방법{core substrate and method for fabricating the same}
실시예는 반도체 칩이 실장되는 배선 기판 및 그 제조 방법에 관한 것이다.
전자기기는 점점 소형화, 경량화 및 박형화가 되는데, 이에 따라 전자기기에 사용되는 부품의 고집적화가 요구된다. 이에 대응하기 위한 패키지로는 파인피치(Fine Pitch)의 구현이 가능한 절연체인 테이프 형태의 폴리이미드를 사용한 테이프 캐리어 패키지(Tape Carrier Package : 이하 "TCP"라 함) 등이 있다.
전자부품으로서 사용되는 테이프 캐리어 등과 같은 배선 기판에서는 일반적으로 이너리드(inner lead) 등의 배선 패턴을 기판 표면에 형성하고 비아 홀(via hole), 그라운드 패턴(ground pattern) 등의 각종 홀 패턴을 그 이면에 형성한다.
비아 홀은 절연체 기판을 관통하고 배선 패턴에 이르는 관통공으로써 그 홀 내에 금속을 도금함으로써 표면에 형성된 배선 패턴과 이면을 전기적으로 도통시키는 역할을 한다.
배선 패턴의 외부 접속단자 접합부에 솔더볼과의 접합 강도가 높고, 고 신뢰성을 확보하기 위해 비아홀을 충전하는 비아 필링 구리 도금법이 많이 이용되고 있다.
그러나, 최근 전자 부품의 초소형화 및 고집적화에 대한 요구가 높아짐에 따라 비아홀의 개구 직경이 줄어들고 비아홀들이 고밀도로 배치되고 있다. 비아홀의 개구 직경이 줄어들면 비아홀 내의 구리 패턴과 솔더볼과의 접합 강도가 낮아져 접속 불량이 발생하는 문제점이 있다.
비아 필링의 구리 도금법에 있어서 도금의 고속 두께 성장을 위해 높은 전류밀도를 가하게 된다. 이 높은 전류밀도는 도금액의 다양한 첨가제 변화를 필요로 하여 공정 비용을 상승시키고 생산성을 떨어뜨리며, 도금액을 열화시켜 비아홀 충전성을 변동시킬 수 있어 공정의 안정성 및 효율을 저하시키고 불량을 발생시키는 문제점이 있다.
또한, 도금액 중의 첨가제는 전해도금과 동시에 분해되고 그 일부는 노폐물로서 도금액중에 축적되어 필링성에 악역향을 미치는 문제점이 있다.
비아 필링 구리 도금법으로 비아홀 내에 구리 패턴을 형성하기 위해서는, 물리적 기상 증착(PVD), 화학적 기상 증착(CVD), 무전해 도금법 등에 의해 기판 전면에 얇은 시드층을 형성하여야 한다. 그런데, 비아홀의 선폭이 감소하게 되면 비아홀 내에 시드층 형성이 어려워져 도금 공정시 비아홀 내 도금이 잘 이루어지지 않는 문제점이 있다.
실시예는 무전해 도금법을 이용하여 배선 기판의 비아홀 내에 구리 패턴을 형성하여 공정이 단순한 반도체 소자용 배선 기판의 제조 방법을 제공한다.
실시예는 미세 직경을 갖는 비아홀 내에 구리 시드층을 형성하기 어려운 문제를 해소하여 구리 충진 특성을 향상시키고 파인 피치의 구현이 가능한 배선 기판 및 그 제조 방법을 제공한다.
실시예는 양면에 금속 패턴을 갖는 배선 기판 또는 일면에만 금속 패턴을 갖는 배선 기판에 모두 적용될 수 있는 배선 기판 및 그 제조 방법을 제공한다.
실시예는 양면에 금속 패턴을 갖는 배선 기판에서 양면의 금속막의 두께를 얇게 형성할 수 있어 전체적으로 박형의 배선 기판을 제공할 수 있다.
실시예는 기판에 표면 처리를 한 후 무전해 도금법으로 구리막을 형성하여 기판과 구리막 사이의 접착 특성이 우수한 배선 기판 및 그 제조 방법을 제공한다.
실시예는 무전해 도금액에 첨가제를 첨가하여 비아홀 내의 도금 속도와 기판 상의 도금 속도를 조절할 수 있으므로 비아홀 내에 다양한 형태의 구리 패턴을 형성할 수 있는 배선 기판 및 그 제조 방법을 제공한다.
본 발명의 실시 예에 따른 배선 기판의 제조 방법은 제 1 면 및 상기 제 1 면과 대향하는 제 2 면을 갖는 기판을 준비하는 단계와, 상기 제 1면과 제 2면을 관통하는 비아홀을 형성하는 단계와, 상기 기판의 제 2 면에 금속막을 형성하는 단계와, 상기 제 1면과, 상기 비아홀에 의해 노출된 상기 금속막의 상면을 포함하는 비아홀 내부에 무전해 도금공정으로 도체층을 형성하는 단계와, 상기 제 1면에 형성된 도체층 및 상기 제 2면에 형성된 금속막을 패터닝하여 상기 기판의 양면에 회로부를 형성하는 단계를 포함한다.
또한, 본 발명의 실시 예에 따른 배선 기판은 적어도 하나의 비아홀을 갖는 기판과, 상기 기판의 제 1면 상에 형성된 제 1 회로패턴과, 상기 기판의 제 2면 상에 형성된 제 2 회로패턴과, 상기 기판의 비아홀 내에 형성되며, 상기 제 1회로 패턴과 제 2 회로 패턴을 전기적으로 연결하는 도체층 패턴을 포함하며, 상기 제 1 회로 패턴 및 도체층 패턴은 무전해 도금 공정으로 형성된다.
실시예는 무전해 도금법을 이용하여 배선 기판의 비아홀 내에 구리 패턴을 형성하여 공정이 단순하고 조작이 용이한 효과가 있다.
실시예는 구리 시드층을 형성하지 않으므로 비아홀 선폭 감소가 용이하며 비아홀 내 보이드 등의 결함 발생을 감소시킬 수 있으므로 파인 피치를 구현할 수 있으며 비아 충진 특성이 뛰어난 효과가 있다.
실시예는 전기가 통하지 않는 절연 기판 상에도 도금이 가능한 무전해 도금법을 사용한다. 따라서, 기판의 양면에 금속막을 형성할 필요 없이 비아홀 내에 구리 금속을 충진함과 동시에 기판의 일면에 구리막을 형성할 수 있으므로 배선 기판의 두께가 얇아져 박형의 반도체 패키지를 형성할 수 있을 뿐만 아니라 비용 절감의 효과가 있다.
실시예는 기판에 표면 처리를 한 후 무전해 도금을 실시하여 도금막과 절연 기판 사이의 접착력이 우수한 효과가 있다.
실시예는 양면에 금속 패턴을 갖는 배선 기판 또는 일면에만 금속 패턴을 갖는 배선 기판에 모두 적용될 수 있으며, 첨가제의 종류, 도금 속도 등을 조절하여 비아홀 내에 다양한 형태의 구리 패턴을 형성할 수 있어 다양한 종류의 배선 기판을 제조할 수 있는 효과가 있다.
또한, 실시예는 고속 도금시 필요한 고전류를 도금액에 가해줄 필요가 없으므로 고전류에 의한 도금액 상태 변화가 없어 공정 안정성 및 재현성이 뛰어난 효과가 있으며 전기적 설비를 사용하지 않으므로 공정 조작이 간단한 효과가 있다.
또한, 실시예는 구리 도금법과 달리 구리 솔루션 내에 많은 첨가제(레벨러 및 브라이트너 등)를 필요로 하지 않으므로 제조 원가가 저렴하고 첨가제의 최적화를 위한 평가, 도금액 내 이온 농도 관리를 위한 분석 시간 및 노력이 상대적으로 덜 필요하므로 공정 시간이 단축되는 효과가 있다.
도 1 내지 도 7은 실시예에 따른 양면 배선 기판을 제조하는 공정을 보여주는 공정 단면도들이다.
도 8 및 도 9는 실시예에 따른 양면 배선 기판의 다른 실시예들이다.
도 10 내지 도 12는 실시예에 따른 편면 배선 기판의 실시예들이다.
도 13 내지 도 18은 다른 실시예에 따른 편면 배선 기판의 제조 공정을 보여주는 순서도들이다.
실시예에 따른 배선 기판 및 그 제조 방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1 내지 도 7은 실시예에 따른 양면 배선 기판을 제조하는 공정을 보여주는 공정 단면도들이다.
도 1을 참조하면, 절연성의 기판(10)을 준비한다.
상기 기판(10)은 폴리이미드 재질 또는 유리 섬유에 에폭시 및 무기 필러(filler)가 충진된 형태의 기판일 수 있다. 상기 기판(10)의 두께는 20~200㎛일 수 있다.
도 2를 참조하면, 기판(10)의 일면을 표면 처리(11)한다.
상기 표면 처리(11)는 플라즈마 처리 또는 공중합체 반응 처리 등을 이용하여 이루어진다. 상기 표면 처리(11)는 이후 무전해 도금층과의 밀착력을 향상시키기 위한 것이다.
상기 플라즈마 처리는 예를 들어, NH3 플라즈마를 이용할 수 있다.
상기 공중합체 반응은 예를 들어, 표면 그래프트 혼성 중합(surface graft copolymerization)을 이용할 수 있다.
상기 표면 처리(11)는 플라즈마 처리 및 공중합체 반응 처리 중 하나만 실시할 수 있다.
한편, 플라즈마 처리후 공중합체 반응 처리를 실시할 수도 있으며, 공중합체 반응 처리 후 플라즈마 처리를 실시할 수도 있다.
도 3을 참조하면, 기판(10)에 복수 개의 비아홀(15)을 형성한다. 비아홀(15)은 기판(10)을 기계 드릴, 레이저 드릴 및 펀칭 중 적어도 하나를 이용하여 가공함으로써 형성할 수 있다. 비아홀(15)은 기판(10)을 포토 리소그래피와 같은 선택적 식각 공법을 통하여 형성할 수도 있다.
상기와 같이, 실시예는 기판(10)의 표면 처리(11) 후 비아홀(15)을 형성할 수도 있으나, 순서를 바꾸어 비아홀(15) 형성 후 기판(10)의 표면 처리(11)를 실시할 수도 있다. 후자의 경우, 비아홀(15) 내벽에도 표면 처리(11)가 이루어져 비아홀(15) 내벽에 도금되는 무전해 도금층의 밀착력이 커지는 장점이 있다.
도 4를 참조하면, 비아홀(15)이 형성된 기판(10)에서 표면 처리(11)가 이루어지지 않은 면에 금속막(20)을 형성한다.
즉, 기판(10)의 일면에는 표면 처리(11)가 되어 있고, 다른 일면에는 금속막(20)이 형성되어 있다.
상기 금속막(20)은 구리 박막일 수 있다.
상기 금속막(20)은 접착제를 이용하여 기판(10)에 부착될 수 있다.
도 5를 참조하면, 비아홀(15)이 개구된 기판(10)의 표면을 활성화(12)시킨다.
비아홀(15)이 개구된 기판(10) 표면의 활성화(12) 단계는 무전해 도금이 활발히 이루어질 수 있도록 하기 위한 것으로, 기판(10) 표면에 활성화 성분이 첨가된 용액을 이용하여 표면 처리하는 것이다.
예를 들어, 기판(10) 표면의 활성화를 위하여 상기 기판(10)의 표면 처리된 일면, 비아홀(15)을 통해 드러난 금속막(20)의 일부 상에 염화 주석(SnCl2)을 이용한 주석 민감화(Sn sensitization) 또는 염화 팔라듐(PdCl2)을 이용한 팔라듐 활성화(Pd activation) 단계를 진행한다.
도 6을 참조하면, 활성화(12)가 이루어진 기판(10)에 무전해 도금 공정을 수행한다.
무전해 도금 공정은 전기를 가하지 않고 환원제의 산화, 환원 반응을 이용해서 도전체층을 형성하는 것이다.
무전해 도금 공정에서 사용되는 도금액은 구리 및 환원제를 포함할 수 있다.
환원제는 포름 알데히드, 코발트를 포함할 수 있다.
도금액은 가속제 및 감속제 중 적어도 하나를 포함할 수 있다.
가속제는 SPS(Bissulfopropyl disulfide), MPSA(3-mercapto-1-propanesulfonic acid), DPS(3-N,N-dimethylaminodithiocarbamoyl-1-propanesulfonic acid) 및 MBIS(2-mercapto-5-benzimidazolesulfonic acid) 중 적어도 하나를 포함한다.
감속제는 PEG(Polyethylene glycol) 및 Thiourea 중 적어도 하나를 포함한다.
상기 가속제는 상기 비아홀(15) 내의 바닥면에서부터 도금 속도를 가속시켜 비아홀(15) 내에서의 도체층 형성 속도를 기판(10) 표면에서의 도체층 형성 속도보다 빠르게 도금시키는 것이다.
상기 가속제 또는 감속제 등의 첨가제는 무전해 도금 공정으로 비아홀(15) 내 도체층 형성시에 도금 생선성을 향상시키고 바닥 차오름(bottom-up filling) 공정을 이룰 수 있다.
첨가제의 종류 및 첨가 비율에 따라 상기 비아홀(15) 내부는 도체층(30)으로 완전히 채워지거나 일부만 채워질 수도 있다.
도체층(30)은 비아홀(15) 내부 뿐 아니라 기판(10)의 표면에도 도금되어 형성되므로 양면에 금속막이 형성된 기판(10)을 형성할 수 있다.
도체층(30)은 비아홀(15)을 통해 기판(10)의 다른 면에 형성되어 있는 금속막(20)과 전기적으로 연결될 수 있다.
비아홀(15)과 대응하여 도체층(30)의 상면 일부는 오목부(30a)를 가진다.
도 7을 참조하면, 도체층(30) 및 금속막(20)을 패터닝하여 제 1 회로부를 이루는 도체층 패턴(31) 및 제 2 회로부를 형성하는 금속 패턴(21)을 형성한다.
상기 제 2 회로부는 반도체 패키지의 이너 리드(inner lead)를 포함하고, 상기 제 1 회로부는 그라운드 패턴(ground pattern)을 포함할 수 있다.
이후, 금속 패턴(21) 상의 일부에 기판(10) 보호를 위하여 비도전성의 솔더 레지스트를 형성하고, 솔더 레지스트 상에 접착제를 이용하여 반도체 칩을 접착하고, 금속 패턴(21)과 상기 반도체 칩의 외부 전극을 본딩 와이어로 전기적으로 접속한 후, 상기 반도체 칩 주위를 절연체로 밀봉한다.
그후, 반도체 칩을 실장한 기판(10)을 뒤집어 비아홀 위치의 도체층 패턴(31)에 외부 접속 단자를 형성하기 위한 솔더볼(solder ball)을 얹는다. 상기 솔더볼을 얹은 상태에서 가열하면 솔더볼이 리플로우되어 비아홀(15)과 대응하는 도체층 패턴(31)의 오목부(30a)에서 솔더볼이 접합된다.
실시예는 전기가 통하지 않는 절연 기판(10) 상에도 도금이 가능한 무전해 도금법을 사용하므로 기판(10)의 양면에 금속막을 형성할 필요 없이 비아홀(15) 내에 구리 금속을 충진함과 동시에 기판(10)의 일면에 구리막을 형성할 수 있다. 따라서, 배선 기판(10)의 두께가 얇아져 박형의 반도체 패키지를 형성할 수 있을 뿐만 아니라 공정이 단순해지며 비용 절감의 효과가 있다.
실시예에 따른 양면 배선 기판은, 기판(10)의 일면에는 금속막(20)을 적층(lamination)시켜 형성하고, 기판(10)의 블라인드 비아홀이 형성된 다른 면에는 무전해 도금을 통하여 도금된 도전체층(30)을 형성하는 것이다.
적층된 금속막(20)과 도금된 도체층(30)은 동일한 구리막이라 하더라도 그 조도가 서로 다를 수 있다. 무전해 도금된 도체층(30)의 조도가 금속막(20)의 조도보다 낮다.
무전해 도금으로 기판(10) 상에 형성된 도체층(30)의 두께는 전해 도금으로 형성되는 금속막의 두께 및 무전해 도금으로 형성된 시드층의 두께의 합보다 작다.
또한, 일반적으로 도체층의 두께가 두꺼워지면 미세 회로 구현이 어려워지는데, 실시예는 도체층의 두께는 첨가제의 조합을 통해 조절이 가능하며 도체층의 두께를 적절히 얇게 조절할 수 있어 미세 회로의 구현이 가능하다.
도 8 및 도 9는 실시예에 따른 양면 배선 기판의 다른 실시예들이다.
도 8 및 도 9에 도시된 양면 배선 기판의 제조 공정은 앞서 설명한 도 1 내지 도 7의 제조 순서에 따라 진행되므로 구체적인 설명은 생략하기로 한다.
도 8을 참조하면, 상기 무전해 도금 공정으로 형성된 도체층(41)의 상면이 평평하게 형성되는 것으로, 도금 시간을 조절하여 형성할 수 있다.
예를 들면, 도 7에 도시된 바와 같이, 비아홀(15)과 대응하여 오목부(30a)를 갖는 도체층에서 무전해 도금을 더욱 진행시키면 상기 비아홀(15)에서 도금 속도가 빠르기 때문에 평평한 상태에서 도금 공정을 완료할 수 있다.
도 9를 참조하면, 도 8과 같이 진행된 도금 공정에서 도금 시간을 더욱 늘리면 비아홀(15) 부분에서 도금 속도가 빠르기 때문에 비아홀(15)과 대응하는 부분이 볼록부(43a)를 갖는 도체층(43)을 형성할 수 있다.
도 10 내지 도 12는 실시예에 따른 편면 배선 기판의 실시예들이다.
실시예들에 따르면, 본원발명은 반도체 칩이 실장되는 양면 배선 기판 뿐 아니라, 기판의 일면에만 회로부가 형성되는 편면 배선 기판에도 적용될 수 있다.
도 1 내지 도 7의 제조 순서에 따라 제조된 배선 기판에서 기판(10) 상의 도체층을 연마하여 상기 기판(10)의 일면을 노출시킴으로써 비아홀(15) 내에 도체층 패턴(45, 47, 49)이 형성된 편면 배선 기판을 형성할 수 있다.
도 10을 참조하면, 편면 배선 기판(10)의 비아홀(15) 내에 형성된 도체층 패턴(45)의 상면(45a)은 오목한 형상을 가질 수 있다.
도 11을 참조하면, 편면 배선 기판(10)의 비아홀(15) 내에 형성된 도체층 패턴(47)의 상면(47a)은 평평한 형상을 가질 수 있다. 즉, 비아홀(15) 내에 도체층 패턴(47)이 완전히 채워져 상기 기판(10)의 두께와 상기 도체층 패턴(47a)의 두께가 동일하다. 여기서 상기 기판(10)의 두께는 기판(10)과 금속막(20) 사이의 접착제 두께를 포함할 수 있다.
도 12를 참조하면, 편면 배선 기판의 비아홀(15) 내에 형성된 도체층 패턴(49)의 상면(49a)의 일부는 오목부를 가질 수 있다. 이 도체층 패턴(49)의 가장 두꺼운 부분의 두께는 기판(10)의 두께와 동일하다. 여기서 상기 기판(10)의 두께는 기판(10)과 금속막(20) 사이의 접착제 두께를 포함할 수 있다.
이와 같이 편면 배선 기판의 비아홀(15) 내에 형성된 도체층 패턴(45, 47, 49)의 형상은 기판(10)에 무전해 도금을 실시할 때 도금 시간에 의해 결정되는 것이다.
도 10 내지 도 11의 편면 배선 기판(10)들을 비교하면, 도 10의 도금시간이 가장 짧고, 도 11의 도금 시간이 가장 길며, 도 12는 도 10과 도 12의 사이의 도금 시간을 가질 수 있다.
도 13 내지 도 18은 다른 실시예에 따른 편면 배선 기판의 제조 공정을 보여주는 순서도들이다.
도 13을 참조하면, 절연성의 기판(50) 일면에 보호막(60)을 형성한다.
상기 보호막(60)은 PET(Polyethyleneterephthalate) 계열의 열경화성 에폭시 재질일 수 있다. 상기 보호막(60)은 필름 형태로 상기 기판(50)의 일면에 부착될 수 있다.
도 14를 참조하면, 기판(50)과 보호막(60)을 관통하는 복수 개의 비아홀(55)을 형성한다.
도 15를 참조하면, 기판(50)의 다른 면에 금속막(70)을 형성한다.
금속막(70)은 접착제를 이용하여 상기 기판(50)에 부착될 수 있다. 상기 금속막(70)은 구리막일 수 있다.
보호막(60)이 형성된 기판(50)의 일면에 표면 활성화(51) 처리를 한다.
표면 활성화(51) 처리는 무전해 도금이 활발히 이루어질 수 있도록 하기 위한 것으로, 보호막(60) 표면 및 비아홀(55) 내부에 활성화 성분이 첨가된 용액을 이용하여 표면 처리하는 것이다.
예를 들어, 표면 활성화(51) 처리는 염화 주석(SnCl2)을 이용한 주석 민감화(Sn sensitization) 또는 염화 팔라듐(PdCl2)을 이용한 팔라듐 활성화(Pd activation) 단계로 이루어진다.
도 16을 참조하면, 활성화(51)가 이루어진 보호막(60)에 무전해 도금 공정을 수행하여 보호막(60) 상 및 비아홀(55) 내에 도체층(80)을 형성한다.
무전해 도금 공정에서 사용되는 도금액은 구리, 환원제를 포함할 수 있다.
환원제는 포름 알데히드, 코발트를 포함할 수 있다.
도금액은 가속제 및 감속제 중 적어도 하나를 포함할 수 있다.
도금액은 가속제 및 감속제 중 적어도 하나를 포함할 수 있다.
가속제는 SPS(Bissulfopropyl disulfide), MPSA(3-mercapto-1-propanesulfonic acid), DPS(3-N,N-dimethylaminodithiocarbamoyl-1-propanesulfonic acid) 및 MBIS(2-mercapto-5-benzimidazolesulfonic acid) 중 적어도 하나를 포함한다.
감속제는 PEG(Polyethylene glycol) 및 Thiourea 중 적어도 하나를 포함한다.
상기 가속제 또는 감속제 등의 첨가제는 무전해 도금 공정으로 비아홀 내 도체층(80) 형성시에 도금 생선성을 향상시키고 바닥 차오름(bottom-up filling) 공정을 이룰 수 있다.
첨가제들을 조절하여, 비아홀(55)에서 보호막(60)의 모서리 부분의 도체층(80) 두께는 다른 부분보다 얇게 형성될 수 있도록 한다. 도금 시간을 조절하여, 도체층(80)은 비아홀(55)과 대응하는 부분이 오목하도록 형성한다.
선택적으로, 보호막(60)을 덮고 있는 도체층(80)의 전면을 소정 식각하여 보호막(60)의 모서리 부분을 노출시킬 수도 있다.
이후, 도 17을 참조하면, 보호막(60)을 제거하여, 보호막(60) 상에 도금된 도체층(80)도 함께 제거한다.
따라서, 기판(50)의 비아홀(55) 내에 도체층 패턴(81)이 형성되며, 도체층 패턴(81)은 상면에 오목부(81a)를 가질 수 있다. 도체층 패턴(81)의 상면은 첨가제 및 도금 시간에 따라 평평할 수도 있다.
도 18을 참조하면, 기판(50)의 다른 일면에 형성된 금속막(70)을 패터닝하여 금속 패턴(71)을 형성한다. 금속 패턴(71)은 실장될 반도체 칩과 전기적으로 연결되는 회로부를 형성한다.
금속 패턴(71)은 포토리소그래피 공정을 이용하여 형성할 수 있다.
금속 패턴(71)은 상기 도체층 패턴(81)과 기판(50) 상에 실장될 반도체 칩을 전기적으로 연결하기 위한 배선 패턴일 수 있다.
금속 패턴(71) 상에 기판 보호를 위하여 비전도성의 솔더 레지스트를 형성한다. 솔더 레지스트는 반도체 칩과 연결되는 금속 패턴 영역을 제외한 다른 영역의 금속 패턴(71) 상에 절연막을 형성하는 것이다.
비아홀(55) 내의 도체층 패턴(81) 상에 Au, Ti, Ta 및 Co 를 포함하는 금속 그룹 중 적어도 하나를 포함하는 도금 패턴을 추가로 형성할 수 있다.
이후, 기판(50)의 솔더 레지스트 상에 접착제를 이용하여 반도체 칩을 접착하고, 상기 금속 패턴(71)과 상기 반도체 칩의 외부 전극을 본딩 와이어로 전기적으로 접속한 후, 상기 반도체 칩 주위를 절연체로 밀봉한다.
반도체 칩을 실장한 기판(50)을 뒤집어 비아홀(55) 위치에 외부 접속 단자를 형성하기 위한 솔더볼을 얹는다. 솔더볼을 얹은 상태에서 가열하면 솔더볼이 리플로우되어 비아홀(55) 내에서 솔더볼이 도금 패턴과 접합된다.
상기와 같이, 실시예에 따르면, 양면에 금속 패턴을 갖는 배선 기판뿐 아니라 일면에만 금속 패턴을 갖는 배선 기판에 모두 적용될 수 있으며, 첨가제의 종류, 도금 속도 및 시간 등을 조절하여 비아홀 내에 다양한 형태의 구리 패턴을 형성할 수 있어 다양한 종류의 배선 기판을 제조할 수 있는 효과가 있다.
또한, 실시예는 고속 도금시 필요한 고전류를 도금액에 가해줄 필요가 없으므로 고전류에 의한 도금액 상태 변화가 없어 공정 안정성 및 재현성이 뛰어난 효과가 있으며 전기적 설비를 사용하지 않으므로 공정 조작이 간단한 효과가 있다.
실시예는 시드층을 형성할 필요가 없어 파인 피치(fine pitch)를 구현할 수 있으며, 공정이 용이하다.
이상 상기 실시예를 구체적으로 설명하였으나, 본 발명은 이 실시예에 한정되는 것이 아니라, 그 기술적 사상을 벗어나지 않는 범위에서 다양한 변경이 가능한 것은 당연하다.

Claims (16)

  1. 제 1 면 및 상기 제 1 면과 대향하는 제 2 면을 갖는 기판을 준비하는 단계;
    상기 제 1면과 제 2면을 관통하는 비아홀을 형성하는 단계;
    상기 기판의 제 2 면에 금속막을 형성하는 단계;
    상기 제 1면과, 상기 비아홀에 의해 노출된 상기 금속막의 상면을 포함하는 비아홀 내부에 무전해 도금공정으로 도체층을 형성하는 단계; 및
    상기 제 1면에 형성된 도체층 및 상기 제 2면에 형성된 금속막을 패터닝하여 상기 기판의 양면에 회로부를 형성하는 단계를 포함하는 배선 기판의 제조 방법.
  2. 제 1항에 있어서,
    상기 기판을 준비하는 단계는
    상기 제 1면이 표면처리된 기판을 준비하는 단계를 포함하는 배선기판의 제조 방법.
  3. 제 1항에 있어서,
    상기 금속막 형성 단계 이후에 상기 제 1면과, 상기 비아홀에 의해 노출된 상기 금속막의 상면을 포함하는 비아홀 내부를 표면 활성화 처리하는 단계가 더 포함되는 배선 기판의 제조 방법.
  4. 제 1항에 있어서,
    상기 도체층을 형성하는 단계는
    도금액 첨가제를 조절하여 상기 제 1 면에서의 도금속도보다 상기 비아홀 내부에서의 도금속도를 빠르게 하여 도체층을 형성하는 단계를 포함하는 배선 기판의 제조 방법.
  5. 제 4항에 있어서,
    상기 첨가제는 환원제, 가속제 및 감속제 중 적어도 하나를 포함하는 배선 기판의 제조 방법.
  6. 제 1항에 있어서,
    상기 회로부를 형성하는 단계 이후에,
    상기 회로부의 일부를 덮는 솔더 레지스트를 형성하는 단계;
    상기 솔더 레지스트 상에 반도체 칩을 실장하는 단계; 및
    상기 비아홀과 대응하는 도체층 상에 솔더볼을 형성하는 단계를 포함하는 배선 기판의 제조 방법.
  7. 제 1항에 있어서,
    상기 무전해 도금 공정 시간에 따라 상기 비아홀과 대응하는 위치의 도체층 상면은 오목형상, 볼록 형상 및 평면 형상 중 적어도 어느 하나의 형상을 갖는 배선 기판의 제조 방법.
  8. 제 1항에 있어서,
    상기 제 1 면에 형성된 도체층을 연마하여 상기 기판의 제 1면을 노출시키는 단계를 더 포함하는 배선 기판의 제조 방법.
  9. 제 2항에 있어서,
    상기 표면 처리는 NH3 플라즈마 처리 및 공중합체 반응 처리 중 적어도 하나인 것을 특징으로 하는 배선 기판의 제조 방법.
  10. 제 1항에 있어서,
    상기 표면 활성화 처리 단계는, 염화 주석(SnCl2)을 이용한 주석 민감화(Sn sensitization) 단계 또는 염화 팔라듐(PdCl2)을 이용한 팔라듐 활성화(Pd activation) 단계를 포함하는 것을 특징으로 하는 배선 기판의 제조 방법.
  11. 제 1항에 있어서,
    상기 회로부는 상기 금속막으로 형성된 하부 회로패턴과, 상기 비아홀 내부에 형성된 도체층과 일체로 형성된 상부 회로패턴을 포함하며,
    상기 하부 회로패턴은 상기 상부 회로패턴과 일체로 형성된 도체층에 의해 상기 상부 회로패턴과 전기적으로 연결되는 배선 기판의 제조 방법.
  12. 적어도 하나의 비아홀을 갖는 기판;
    상기 기판의 제 1면 상에 형성된 제 1 회로패턴;
    상기 기판의 제 2면 상에 형성된 제 2 회로패턴; 및
    상기 기판의 비아홀 내에 형성되며, 상기 제 1회로 패턴과 제 2 회로 패턴을 전기적으로 연결하는 도체층 패턴을 포함하며,
    상기 제 1 회로 패턴 및 도체층 패턴은 무전해 도금 공정으로 형성된 것을 특징으로 하는 배선 기판.
  13. 제 12항에 있어서,
    상기 제 1 회로 패턴 및 도체층 패턴은 상기 무전해 도금 공정에 의해 일체로 형성되는 배선 기판.
  14. 제 12항에 있어서,
    상기 비아홀과 대응하는 상기 도체층 패턴의 상면은 오목 형성, 볼록 형성 및 평면 형상 중 적어도 어느 하나의 형상을 갖는 배선 기판.
  15. 제 14항에 있어서,
    상기 도체층 패턴의 상면에 접속되는 외부접속 단자를 더 포함하는 배선 기판.
  16. 제 12항에 있어서,
    상기 도체층 패턴 및 제 1 회로 패턴 중 적어도 하나의 표면 조도는 상기 금속 패턴의 표면 조도보다 낮은 배선 기판.
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