DE102009035623A1

DE102009035623A1 - Halbleitervorrichtung

Info

Publication number: DE102009035623A1
Application number: DE102009035623A
Authority: DE
Inventors: Manfred Mengel; Joachim Mahler
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2008-07-31
Filing date: 2009-07-31
Publication date: 2010-02-11
Anticipated expiration: 2029-08-01
Also published as: US20100025829A1; US8110912B2; DE102009035623B4

Abstract

Die Erfindung bezieht sich auf eine Halbleitervorrichtung und ein Verfahren zum Herstellen einer Halbleitervorrichtung, mit den Schritten: Bereitstellen einer Folie, die aus einem isolierenden Material gebildet ist und wenigstens ein elektrisch leitendes Element enthält; Bereitstellen eines Chips, der auf einer ersten Fläche des Chips Kontaktelemente aufweist; und Anbringen der Folie über den Kontaktelementen des Chips.

Description

Die Erfindung bezieht sich auf eine Halbleitervorrichtung und auf ein Verfahren zur Herstellung einer Halbleitervorrichtung.
Die Marktforderung nach kleineren und funktionsfähigeren elektronischen Vorrichtungen hat die Entwicklung von Halbleitervorrichtungen einschließlich Leistungshalbleitergehäusen und Gesamtsystemen, die auf einem Chip angeordnet sind, vorangetrieben. Einige elektronische Vorrichtungen wie etwa Mobiltelefone verwenden viele verschiedene entwurfspezifische elektronische Komponenten. Andere elektronische Vorrichtungen wie etwa Leistungsgehäuse, die in der Kraftfahrzeugindustrie verwendet werden, verwenden einen oder mehrere Logikchips, die mit einem Anschlussrahmen (Systemträger, Leadframe) verbunden sind, und einen oder mehrere Leistungstransistoren, die mit dem Anschlussrahmen und mit dem einen bzw. den mehreren Logikchips verbunden sind. Der Raum, der in den elektronischen Vorrichtungen verfügbar ist, ist begrenzt, insbesondere wenn die Größe der elektronischen Vorrichtungen verringert wird.
In einigen bekannten Halbleitergehäusen werden Drahtkontaktierungen verwendet, um den bzw. die Chips mit dem Träger elektrisch zu verbinden. Die Verbindung der Drahtkontaktierungen ist zeitaufwändig, sie schaffen jedoch, wenn sie befestigt sind, eine Verbindung erster Ebene (first level interconnect) mit dem Chip. Wenn die Chips in Leistungsgehäusen drahtkontaktiert werden, besitzen die Drähte typischerweise Durchmesser im Bereich von 100 bis 500 Mikrometern, um einen ausreichenden Stromfluss zu/von den Chips zu ermöglichen. Drähte mit einem Durchmesser im Bereich von 100 bis 500 Mikrometern sind jedoch verhältnismäßig groß und begrenzen die Miniaturisierung der Gehäuse. Weiterhin besitzen diese her kömmlichen Halbleitergehäuse auf Zwischenschaltungsbasis (interposer) eine verhältnismäßig geringe Eingangs/Ausgangs-Dichte.
Mit anderen bekannten Halbleitergehäusen werden photolithographisch hergestellte Leitungen verwendet, um Chips mit Chips und/oder Chips mit dem Träger elektrisch zu verbinden. Die Leitungen werden durch photolithographisches Maskieren, Abscheiden eines Metalls relativ zu der Maskierung und Entfernen der Maskierung, um Metallleitungen freizulegen, gebildet. Die photolithographische Bildung von Leitungen kann aufgrund der exakten Aufbringung von Masken und der exakten Toleranzen der Abscheidung des elektrisch leitenden Materials teuer sein.
Sowohl die Hersteller als auch die Verbraucher elektronischer Vorrichtungen wünschen Vorrichtungen, die eine reduzierte Größe besitzen und dennoch eine erhöhte Vorrichtungsfunktionalität haben.
Der Erfindung liegt die Aufgabe zugrunde, eine kostengünstig herstellbare Halbleitervorrichtung zu schaffen. Ferner soll ein Verfahren zur Herstellung der Halbleitervorrichtung angegeben werden.
Die der Erfindung zugrunde liegende Aufgabenstellung wird durch die Merkmale der unabhängigen Patentansprüche gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Ein Aspekt stellt ein Verfahren zum Herstellen einer Halbleitervorrichtung bereit. Das Verfahren umfasst das Bereitstellen einer aus einem isolierenden Material gebildeten Folie, wobei die Folie wenigstens ein elektrisches leitendes Element enthält, das Bereitstellen eines Chips, der auf einer ersten Fläche Kontaktelemente besitzt, und das Anbringen der Folie über den Kontaktelementen des Chips.
Die beigefügten Zeichnungen sind dazu vorgesehen, ein weitergehendes Verständnis von Ausführungsformen zu schaffen, und sind in diese Beschreibung aufgenommen und bilden einen Teil hiervon. Die Zeichnungen veranschaulichen Ausführungsformen und dienen zusammen mit der Beschreibung dazu, Prinzipien von Ausführungsformen zu erläutern. Andere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen werden ohne weiteres deutlich, wenn sie durch Bezugnahme auf die folgende genaue Beschreibung besser verstanden werden. Die Elemente der Zeichnungen sind relativ zueinander nicht unbedingt maßstabsgerecht. Gleiche Bezugszeichen bezeichnen entsprechende ähnliche Teile.
1 ist eine explosionsartige Draufsicht einer Anordnung integrierter Leistungsgehäuse mit einer Einkapselungseinheit, die konfiguriert ist, um über einem Träger, der mehrere Chips gemäß einer Ausführungsform trägt, befestigt zu werden.
2 ist eine Querschnittsansicht eines Chips auf dem Träger, der in 1 veranschaulicht ist.
3 ist eine Querschnittsansicht einer Folienanordnung der Einkapselungseinheit, die in 1 veranschaulicht ist.
4 ist eine Querschnittsansicht einer Ausführungsform der Folienanordnung, die über dem Chip ausgerichtet worden ist, bevor die Folienanordnung mit dem Chip gekoppelt wird, um eine Halbleitervorrichtung zu bilden.
5 ist eine Querschnittsansicht der Folienanordnung, die in 1 veranschaulicht ist und an einem der in 1 veranschaulichten Chips befestigt ist.
6A–6D sind Querschnittsansichten der Herstellung einer Folienanordnung gemäß einer Ausführungsform.
7A–7C sind Querschnittsansichten einer weiteren Herstellung einer Folienanordnung gemäß einer Ausführungsform.
8A und 8B sind Querschnittsansichten einer weiteren Folienanordnung, die konfiguriert ist, um mit einem weiteren Träger gemäß einer Ausführungsform gekoppelt zu werden.
9A und 9B sind Querschnittsansichten einer weiteren Folienanordnung, die konfiguriert ist, um mit einem weiteren Träger gemäß einer Ausführungsform gekoppelt zu werden.
10A und 10B sind Querschnittsansichten einer weiteren Folienanordnung, die konfiguriert ist, um mit einem weiteren Träger gemäß einer Ausführungsform gekoppelt zu werden.
11A und 11B sind Querschnittsansichten einer weiteren Folienanordnung, die konfiguriert ist, um mit einem weiteren Träger gemäß einer Ausführungsform gekoppelt zu werden.
In der folgenden genauen Beschreibung wird auf die beigefügten Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen zur Veranschaulichung besondere Ausführungsformen gezeigt sind, in denen die Erfindung in die Praxis umgesetzt werden kann. Hierbei wird eine Richtungsterminologie wie ”oben” ”unten”, ”vorn” ”hinten”, ”voraus” ”hinterher” und dergleichen mit Bezug auf die Orientierung der gerade beschriebenen Figur(en) verwendet. Da Komponenten von Ausführungsformen in zahlreichen verschiedenen Orientierungen positioniert sein können, wird diese Richtungsterminologie zum Zweck der Veranschaulichung verwendet und ist in keiner Weise einschränkend. Selbstverständlich können andere Ausführungsformen verwendet werden und können strukturelle oder logische Änderungen vorgenommen werden, ohne vom Umfang der vorliegenden Erfindung abzuweichen. Die folgende genaue Beschreibung soll daher nicht im beschränkenden Sinn gesehen werden, vielmehr ist der Umfang der vorliegenden Erfindung durch die beigefügten Ansprüche definiert.
Selbstverständlich können die Merkmale der verschiedenen beispielhaften Ausführungsformen, die hier beschrieben werden, miteinander kombiniert werden, soweit dies nicht ausdrücklich anders angegeben ist.
Ausführungsformen sehen eine monolithische Einkapselungseinheit vor, die konfiguriert ist, um über einem Träger oder Anschlussrahmen (Systemträger, Leadframe), der mehrere Chips trägt, eine Abdeckung zu schaffen, um konkurrente elektrische Verbindungen mit Kontakten auf den Chips und mit dem Träger/Anschlussrahmen zu bilden. Die monolithische Einkapselungseinheit ist ausgebildet, um obere Metallkontakte zu schaffen, die mit Kontakten verbunden werden, die auf jedem Chip gebildet sind, und um ein Dielektrikum bereitzustellen, das konfiguriert ist, um eine Einkapselung um die Kontakte auf dem Chip zu schaffen.
In dieser Beschreibung bedeuten ”Monolith” und ”monolithisch” eine einteilige Anordnung einer einzigen Einheit. Eine monolithische Einkapselungseinheit ist eine einteilige Anordnung, die wenigstens ein leitendes Element enthält, das in einem See aus dielektrischem Material angeordnet ist.
In dieser Beschreibung bedeutet ”konkurrent”, dass die Wirkung im Wesentlichen gleichzeitig auftritt. Eine konkurrente elektrische Verbindung mit Kontakten auf den Chips und mit dem Träger/Anschlussrahmen bedeutet, dass die einteilige Anordnung der Einkapselungseinheit eine elektrische Verbindung mit den Kontakten auf den Chips im Wesentlichen gleichzeitig mit der Herstellung der elektrischen Verbindung mit dem Träger/Anschlussrahmen bildet.
Ausführungsformen der Einkapselungseinheit ermöglichen viele verschiedene Anschlussflächen (Footprint)-Entwürfe oder elektrische Kontaktstrukturen, die wahlweise bemessen werden, um auf eine Vielzahl verschiedener Chip/Anschlussrahmen- Entwürfe zu passen. Ausführungsformen schaffen eine Einkapselungseinheit, die mit vorhandenen Anschlussrahmen- und Chipkonfigurationen kompatibel ist. Ausführungsformen schaffen eine flexible Anschlussflächen-Einkapselungseinheit, die mit künftigen verschiedenen Leistungsgehäuse-Konfigurationen kompatibel ist, indem der Ort der Kontakte in der Einkapselungseinheit wahlweise konfiguriert wird. Die Einkapselungseinheiten werden hergestellt, um verschiedene Leistungsgehäuse-Entwürfe aufzunehmen.
Ausführungsformen schaffen eine Einkapselungseinheit, die Metallisierungsschichten besitzt, die über einer gesamten Fläche eines Metallhöckers oder eines Kontakts, der auf dem Chip gebildet ist, einen Kontakt herstellen. Die Einkapselungseinheit schafft eine verbesserte elektrische Verbindung mit auf dem Chip gebildeten Kontakten.
1 ist eine explosionsartige Draufsicht einer Anordnung 20 integrierter Leistungsgehäuse gemäß einer Ausführungsform. Die Anordnung 20 umfasst einen Träger 22 oder Anschlussrahmen 22, der mehrere Chips 24 trägt, und eine monolithische Einkapselungseinheit 26 mit mehreren Folienanordnungen 28, die bemessen und konfiguriert sind, um über jedem Chip 24 befestigt zu werden, um eine elektrische Verbindung mit dem Chip sowie eine elektrische Isolation zwischen auf dem Chip gebildeten Kontakten zu schaffen. In einer Ausführungsform enthält die Anordnung 20 ein oder mehrere integrierte Leistungshalbleitergehäuse.
In einer Ausführungsform enthält ein Verfahren zum Herstellen der Anordnung 20 das Vorsehen der Folienanordnung 28, die ein oder mehrere elektrisch leitende Elemente 41 oder 42 besitzt, die von dielektrischem Material 44 umgeben sind, das Vorsehen des Chips 24, der auf seiner ersten Fläche Kontaktelemente 31, 32 besitzt, und das Anbringen der Folienanordnung 28 über den Kontaktelementen 31, 32 des Chips 24. Die Folienanordnung 28 wird über dem Träger 22 und dem Chip 24 angebracht oder darauf als Abdeckung angeordnet, um leitende Elemente 41, 42 mit Kontaktelementen 31, 32 zu verbinden, wodurch eine konkurrente elektrische Verbindung für die Anordnung 20 geschaffen wird. Die elektrische Verbindung mit Kontakten 31, 32 des Chips 24 ist durch diesen direkten Einschritt-Lösungsweg im Vergleich zu der inkrementellen Drahtkontaktierung mit den Kontakten effizienter, außerdem sind die leitenden Elemente 41, 42 so bemessen, dass eine verbesserte Verbindung mit Kontakten 31, 32 geschaffen wird (d. h. größere Kontaktflächen schaffen einen geringeren Verbindungswiderstand).
In einer Ausführungsform enthält jeder Chip 24 einen ersten Kontakt 31 und einen zweiten Kontakt 32, wobei jeder der Kontakte 31, 32 auf einer Anschlussfläche des Chips 24 angeordnet ist, um einen elektrischen Pfad in den Chip 24 zu schaffen. In einer Ausführungsform enthält die Folienanordnung 28 ein erstes leitendes Element 41 und ein zweites leitendes Element 42, wobei die leitenden Elemente 41, 42 über eine dielektrische dünne Schicht 44 diskret verteilt sind. Wenn die Einkapselungseinheit 26 über dem Anschlussrahmen 22 befestigt wird, wird die erste leitende Einheit 41 mit dem ersten Kontakt 31 verbunden, wird das zweite leitende Element 42 mit dem zweiten Kontakt 32 verbunden und füllt die isolierende dielektrische dünne Schicht 44 den Raum zwischen dem ersten Kontakt 31 und dem zweiten Kontakt 32 aus, um den ersten Kontakt 31 von dem zweiten Kontakt 32 elektrisch zu isolieren.
2 ist eine Querschnittsansicht des Chips 24, der an einer Grenzfläche 50 an dem Anschlussrahmen 22 befestigt ist. Der Chip 24 enthält im Allgemeinen Halbleiterchips und kann irgendeinen Chip enthalten, der für die Verwendung in einem Halbleitergehäuse geeignet ist, etwa Logikchips, Leistungschips, Metalloxid-Halbleiter-Feldeffekttransistor-Chips und dergleichen.
In einer Ausführungsform bildet die Grenzfläche 50 eine elektrische Verbindung zwischen dem Chip 24 und dem Anschlussrahmen 22 und enthält diffusionsgelötetes Material, Lötmittel, Paste zur elektrischen Verbindung, Leiterflecken oder ein elektrisch leitendes Haftmittel. In einer Ausführungsform ist die Grenzfläche 50 ein elektrisch leitender Klebstoff, der den Chip 24 mit dem Träger 22 verbindet. In einer Ausführungsform ist die Grenzfläche 50 ein doppelseitiges, elektrisch leitendes Klebeband, obwohl andere geeignete Klebstoffe und Formen von Klebstoffen ebenfalls annehmbar sind.
In einer Ausführungsform ist der erste Kontakt 31 ein Metallkontakt, der mit einer ersten Anschlussfläche 51 auf dem Chip 24 verbunden ist, und ist der zweite Kontakt 32 ein Metallhöcker, der mit einer zweiten Anschlussfläche 52 des Chips 24 elektrisch verbunden ist. In einer Ausführungsform ist die erste Anschlussfläche 51 als eine Source-Anschlussfläche vorgesehen und ist die zweite Anschlussfläche 52 als eine Gate-Anschlussfläche vorgesehen, wobei die Anschlussflächen 51, 52 auf Wafer-Niveau vorgesehen sind. Die Kontakte 31, 32 sind hergestellt, um mit ihren jeweiligen Anschlussflächen 51, 52 auf Wafer-Niveau eine elektrische Verbindung zu schaffen. In einer Ausführungsform sind die Kontakte 31, 32 aus einem elektrisch leitenden Material wie etwa Gold, Nickel oder einem anderen geeigneten Leiter gebildet und auf Wafer-Niveau hergestellt und auf entsprechenden Anschlussflächen 51, 52 angeordnet.
Der Träger 22 schafft eine Unterstützungsstruktur für die Anordnung 20 integrierter Leistungsgehäuse und enthält Substrate oder Anschlussrahmen. Substrate enthalten laminierte Substrate, biegsame Substrate, Keramiksubstrate oder Siliziumsubstrate. Anschlussrahmen enthalten Rahmen, die aus Metall wie etwa Kupfer, Aluminium, Kupferlegierungen, Aluminiumlegierungen oder anderen geeigneten elektrisch leitenden Metallen gebildet sind. In einer Ausführungsform enthält der An schlussrahmen 22 einen QFP-Anschlussrahmen (quad flat package-Anschlussrahmen), der Leitungen (Anschlussgins, Leads) an vier Seiten besitzt. In einer Ausführungsform enthält der Anschlussrahmen 22 einen DFN-Anschlussrahmen (dual flat nolead-Anschlussrahmen), der Leitungen an zwei gegenüberliegenden Seiten besitzt. In einer Ausführungsform enthält der Anschlussrahmen 22 einen VQFN-Anschlussrahmen (non-leaded verythin quad flat no-lead-Anschlussrahmen).
In einer Ausführungsform enthält der Anschlussrahmen 22 eine Basis 62 und eine Säule 64, die sich von der Basis 62 erstreckt. In einer Ausführungsform erstreckt sich die Säule 64 über eine Strecke T von der Basis 62 und bildet einen Drain, der mit der Basis 62 in elektrischem Kontakt ist. Der Drain 64 oder die Säule 64 ist ein vorstehendes Element des Anschlussrahmens 22. In einer Ausführungsform sind die Grenzfläche 50, der Chip 24 und die Kontakte 31, 32 aufeinander abgestimmt, um sich über die Strecke T über den Anschlussrahmen 22 zu erstrecken, so dass sich die Kontakte 31, 32 in der Ebene der Säule 64 befinden. In einem Beispiel beträgt die Dicke der Grenzfläche 50 ungefähr 5 bis 50 Mikrometer, beträgt die Dicke des Chips 24 ungefähr 40 bis 60 Mikrometer und beträgt die Dicke der Kontakte 31, 32 ungefähr 15 bis 40 Mikrometer, so dass die Strecke T im Bereich von ungefähr 80 bis 150 Mikrometern liegt.
3 ist eine Querschnittsansicht einer monolithischen Folienanordnung 28. In einer Ausführungsform sind mehrere leitende Elemente 41, 42, 74 ausgebildet, um einen Kommunikationsweg durch die dünne Schicht (Film) 44 zu bilden. Die Folienanordnung 28 ist konfiguriert, um in vielen verschiedenen Formen bereitgestellt zu werden, um eine gewünschte Anzahl, eine gewünschte Form und eine gewünschte Anpassung von leitenden Elementen, die in der dünnen Schicht 44 diskret angeordnet sind, zu schaffen. Das bedeutet, dass jede Folienanordnung 28 mehr als drei leitende Elemente oder weniger als drei leitende Elemente enthalten kann. Im Allgemeinen ist die dünne Schicht 44 hergestellt, um ein Loch 76 zu schaffen, das einen Durchgang durch die dünne Schicht zu den leitenden Elementen 41, 42, 74 schafft. Geeignete Verfahren zum Herstellen der Folienanordnung 28 werden später mit Bezug auf die 6 bis 7 beschrieben.
4 ist eine Querschnittsansicht einer Folienanordnung 28 der monolithischen Einkapselungseinheit 26, die über dem Chip 24 und dem Anschlussrahmen 22 ausgerichtet ist. In einer Ausführungsform ist jede Folienanordnung 28 der Einkapselungseinheit 26 so bemessen und konfiguriert, dass sie über jeden Chip 24 so passt, dass das leitende Element 41 auf den ersten Kontakt 31 ausgerichtet ist, das leitende Element 42 auf den zweiten Kontakt 32 ausgerichtet ist und das leitende Element 74 auf den Drain 64 ausgerichtet ist, um bei der Montage einen konkurrenten Kontakt zwischen den leitenden Elementen der Folienanordnung 28 und dem Chip 24 zu erzielen. Wenn auf diese Weise die Einkapselungseinheit 26 über jedem Chip 24 eine Abdeckung bildet, wird eine konkurrente elektrische Verbindung zwischen den leitenden Elementen der Folie und den Kontakten des Chips hergestellt.
5 ist eine Querschnittansicht einer Halbleitervorrichtung 90 der Anordnung 20 gemäß einer Ausführungsform. Die leitenden Elemente 41, 42, 74 stehen mit Kontakten 31, 32, 64 in elektrischer Verbindung und die dünne Schicht 44 ist eingeflossen, um zwischen den Kontakten 31, 32, 74 eine Einkapselung zu schaffen. In einer Ausführungsform sind die leitenden Elemente 41, 42, 74 über die gesamte Oberfläche der Kontakte 31, 32 bzw. 64 hinweg verbunden, um eine verbesserte elektrische Verbindung mit dem Chip zu schaffen. Wie oben erwähnt worden ist, schafft in einer Ausführungsform der Kontakt 31 eine Source, die mit dem Chip 24 kommuniziert, schafft der Kontakt 32 ein Gate, das mit dem Chip 24 kommuniziert, und schafft der Drain 64 einen vertikalen elektrischen Pfad zwischen dem Kontakt 74 der oberen Ebene und dem Anschlussrahmen 22.
In einer Ausführungsform wird die monolithische Einkapselungseinheit 26 (1) am Anschlussrahmen 22 durch Wärme und Druck befestigt. Beispielsweise wird in einer Ausführungsform die Einkapselungseinheit 26 über den Chip 24 und den Träger 22 in einem Temperaturbereich von 200 bis 400 Grad Celsius gegossen (gemoldet), so dass die dünne Schicht 44 um die Kontakte 31, 32, 64 fließt, um die Kontakte einzukapseln und elektrisch zu isolieren. Der Druck und die Temperatur des Bildungsprozesses erzeugen einen elektrischen Kontakt zwischen den leitenden Elementen 41, 42, 74 und ihren entsprechenden Kontakten 31, 32, 64. In einer Ausführungsform ist die Einkapselungseinheit 26 (1) am Anschlussrahmen 22 mit einem Klebstoff befestigt.
In einer Ausführungsform ist auf einer Oberfläche der Kontakte 31, 32, 64 ein Diffusionsverbesserer wie etwa eine leitende Paste vorgesehen, um die Verbindung zwischen den leitenden Elementen und den Kontakten während des Befestigungsprozesses zu verbessern. Insbesondere sind die Kontakte 31, 32 im Allgemeinen aus einem spröden, elektrisch leitenden Material gebildet, wobei festgestellt worden ist, dass das Vorsehen einer elektrisch leitenden Paste zwischen den Kontakten 31, 32 und den leitenden Elementen 41, 42 die Haftung zwischen der Einkapselungseinheit 26 und dem Chip 24 verbessert. Geeignete Leitungsverbesserer umfassen etwa 10 Mikrometer eines Diffusionslötmittels aus Gold/Zinn, Lötmittelkugeln, weiche elektrisch leitende Metalle oder Lötpaste.
Die 6A bis 6D sind Querschnittsansichten der Herstellung der Folienanordnung 28 gemäß einer Ausführungsform.
6A ist eine Querschnittsansicht einer dünnen Polymerschicht (Polymerfilm) 44. Geeignete Polymere enthalten thermoplastische Polymere, Duroplaste, Gemische aus Thermoplasten, Schichten aus Kunststoff oder aushärtbare Polymere.
6B ist eine Querschnittsansicht der dünnen Schicht 44, die Keimschichten 92 enthält, die wahlweise über eine Oberfläche 93 der dünnen Schicht 44 hinweg gedruckt sind. In einer Ausführungsform werden Keimschichten 92 auf der dünnen Schicht 44 lithographisch strukturiert, um die dünne Schicht 44 vorzubereiten, um nachfolgende Metallschichten aufzunehmen.
6C ist eine Querschnittsansicht der dünnen Schicht 44, die Metallschichten 41, 42, 74 enthält, die auf die Keimschichten 92 elektrochemisch abgeschieden worden sind (6B). In einer Ausführungsform sind die Metallschichten auf die Keimschichten 92 stromlos aufgebracht worden, um verhältnismäßig dicke metallisierte leitende Elemente 41, 42, 74 zu bilden.
6D ist eine Querschnittsansicht der dünnen Schicht 44, die leitende Elemente 41, 42, 74 und Löcher 76, die in der dünnen Schicht 44 gebildet sind, um einen Durchgang zu den leitenden Elementen zu öffnen, enthält. In einer Ausführungsform sind die Löcher durch Laserbohren in die dünne Schicht 44 gebildet. In einer weiteren Ausführungsform sind die Löcher durch Stanzen oder durch ein anderes Entfernen der dünnen Polymerschicht unter jedem leitenden Element 41, 42, 74 gebildet.
Die 7A bis 7C sind Querschnittsansichten der Herstellung der. Folienanordnung 28 gemäß einer weiteren Ausführungsform.
7A ist eine Querschnittsansicht einer dünnen Polymerschicht 104. Die dünnen Polymerschicht 104 ist zu der oben beschriebenen dünnen Schicht 44 ähnlich.
7B ist eine Querschnittsansicht von Löchern 106, die in der dünnen Polymerschicht 104 gebildet sind. Geeignete Prozesse zum Bilden der Löcher 106 enthalten Laserbohren, Stanzen, Ablation oder eine photolithographische Verarbeitung.
7C ist eine Querschnittsansicht einer dünnen Polymerschicht 104, die mit Löchern 106 und mit leitenden Metallelementen 108, die zumindest teilweise in jedem Loch 106 angeordnet sind, versehen ist. In einer Ausführungsform sind leitende Elemente 108 Lötkugeln, die wahlweise in jedem Loch 106 angeordnet sind, so dass ein Abschnitt der Lötkugel auf einer ersten Oberfläche 110 der dünnen Polymerschicht 104 frei liegt.
Ausführungsformen schaffen eine flexible Anschlussflächen-Einkapselungseinheit, die mit mehreren verschiedenen Konfigurationen von Leistungsgehäusen kompatibel ist, indem beispielsweise wahlweise der Ort der Kontakte in der Einkapselungseinheit wie in den folgenden beispielhaften Ausführungsformen gezeigt konfiguriert wird. Die Einkapselungseinheit enthält dielektrisches Material, das konfiguriert ist, um zu schmelzen und um Kontakte auf dem Chip zu umfließen, um die Kontakte einzukapseln und um Aussparungen, die durch die Topographie des Chips gebildet werden, wenigstens teilweise zu füllen, wie später beschrieben wird.
Die 8A und 8B sind Querschnittsansichten einer Folienanordnung 128, die für die Befestigung am Chip 24 und am Anschlussrahmen 22 gemäß einer weiteren Ausführungsform konfiguriert sind. Ausführungsformen schaffen eine ausreichende Höhe an dielektrischem Material, um Kontakte 31, 32 einschließlich Aussparungen, die um den Chip 24 gebildet sind, vollständig einzukapseln. In einer Ausführungsform enthält die Folienanordnung 128 eine dünne dielektrische Polymerschicht 130, die mehrere leitende Elemente 132 umgibt. In einer Ausführungsform enthält die dünne dielektrische Polymerschicht 130 eine erste Schicht 134, die mit einer zweiten Schicht 136 gekoppelt ist, wobei die erste Schicht 134 ein Polymer ist, das einen Schmelzpunkt besitzt, der niedriger als ein Schmelzpunkt des Polymers ist, das die zweite Schicht 136 bildet. Ein geeignetes Polymer für die Schicht 134 ent hält Polyetheretherketon (PEEK) und ein geeignetes Polymer für die Schicht 136 enthält Polytetrafluorethylen (PTFE), obwohl andere Polymere ebenfalls annehmbar sind. In einer Ausführungsform enthält wenigstens ein Abschnitt der ersten Schicht 134 einen Wulst 138 aus einem zusätzlichen Polymer mit niedrigem Schmelzpunkt, der konfiguriert ist, um zu einer vollständigen Einkapselung um den Chip 24 beizutragen.
In einer Ausführungsform enthalten leitende Elemente 132 einen ersten Leiter 140, der in der dünnen Schicht 130 diskret angeordnet ist, und einen zweiten Leiter 142, der mit dem ersten Leiter 140 gekoppelt ist und wenigstens über einen Abschnitt einer oberen Oberfläche 144 der dünnen Schicht 130 verteilt ist. Diese Ausführungsform veranschaulicht, dass die leitenden Elemente 132 in vielen verschiedenen Konfigurationen hergestellt werden können, die für die Entwurfsziele der spezifischen Leistungsgehäuse geeignet sind.
In einer Ausführungsform ist der Chip 24 mit dem Anschlussrahmen 22 elektrisch gekoppelt und enthält eine Materialausrundung 150, die um seitliche Oberflächen des Chips 24 und in Kontakt mit dem Anschlussrahmen 22 angeordnet sind. Die Ausrundung 150 ist konfiguriert, um mit dem Wulst 138 zusammenzuwirken, um eine vollständige Einkapselung um den Chip 24 und die Kontakte 31, 32 zu schaffen.
Die 9A und 9B sind Querschnittsansichten einer weiteren Ausführungsform einer Folienanordnung 228, die konfiguriert ist, um mit dem Chip 24 und dem Anschlussrahmen 22 gekoppelt zu werden. In einer Ausführungsform enthält die Folienanordnung 228 eine dünnen Polymerschicht 230 und mehrere leitende Elemente 232, die durch die dünnen Polymerschicht 230 hindurch verteilt sind. In einer Ausführungsform definiert die dünne Polymerschicht 230 eine erste Oberfläche 233 gegenüber einer zweiten Oberfläche 235 und enthält einen oder mehrere Wulste 238 aus Polymermaterial, die an der zweiten Oberfläche 235 befestigt sind. In einer Ausführungsform enthalten lei tende Elemente 232 ein erstes leitendes Element 240, das sich zwischen den Oberflächen 233, 235 erstreckt, und ein zweites leitendes Element 242, das mit dem ersten leitenden Element 240 gekoppelt ist und sich über einen Abschnitt der zweiten Oberfläche 235 der dünnen Polymerschicht 230 erstreckt. In einer Ausführungsform besitzen die zweiten leitenden Elemente 242 einen Oberflächeninhalt, der größer ist als ein Oberflächeninhalt irgendeines der Kontakte 31, 32, 64.
Die Folienanordnung 228 ist am Chip 24 und am Anschlussrahmen 22 durch einen Hochdruck- und Hochtemperaturprozess befestigt, so dass das leitende Element 242 mit einem entsprechenden der Kontakte 31, 32, 64 verbunden ist, wobei die dünne Polymerschicht 230 und die Wulste 238 in Kombination die Seiten des Chips 24 einkapseln und eine Einkapselung um die Kontakte 31, 32, 64 bilden.
Die 10A und 10B sind Querschnittsansichten einer weiteren Ausführungsform einer Folienanordnung 328, die konfiguriert ist, um am Chip 24 und am Anschlussrahmen 22 befestigt zu werden. Der Chip 24 enthält ähnlich wie der in 8A veranschaulichte Chip 24 eine Ausrundung 150 aus einem isolierenden Material. In einer Ausführungsform enthält die Folienanordnung 328 eine dünne Polymerschicht 330 und mehrere leitende Elemente 332, die über die gesamte dünne Polymerschicht 330 verteilt sind. In einer Ausführungsform enthält die dünne Polymerschicht 330 eine erste Oberfläche 333 gegenüber einer zweiten Oberfläche 335, ferner enthalten die leitenden Elemente 332 wenigstens einen Leiter 342, der mit der Oberfläche 333 in Kontakt ist, und wenigstens einen Leiter 344, der mit der Oberfläche 335 in Kontakt ist. Insbesondere sieht eine Ausführungsform der leitenden Elemente 332 einen ersten Leiter 340, der sich zwischen den Oberflächen 333, 335 der dünnen Schicht 330 erstreckt, einen zweiten Leiter 342, der mit dem ersten Leiter 340 und mit der ersten Oberfläche 333 verbunden ist, und einen dritten Leiter 344, der mit dem ersten Leiter 340 verbunden ist und mit der zweiten Oberfläche 335 in Kontakt ist, vor.
Die Folienanordnung 328 schafft einen flexiblen Anschlussflächen-Entwurf, der konfiguriert ist, um eine spezifische Konfiguration eines elektrischen Kontakts zu schaffen, die für die Kopplung mit den Kontakten 31, 32, 64 geeignet ist. Nach erfolgter Montage ist der dritte Leiter 344 mit einem entsprechenden der Kontakte 31, 32, 64 verbunden, um einen hohen Stromfluss bei minimalem Widerstand zu schaffen. In einer Ausführungsform ist ein Oberflächeninhalt des dritten Leiters 344 größer als ein Oberflächeninhalt irgendeines der Kontakte 31, 32, 64, so dass nach der Montage eine verbesserte elektrische Verbindung an einem oberen Abschnitt des Chips 24 geschaffen wird. Der Leiter 342 schafft einen geeignet großen Oberflächeninhalt für eine verbesserte Verbindung mit gedruckten Leiterplatten und dergleichen. Die oben beschriebenen Ausführungsformen sehen ein Erwärmen der dünnen Polymerschicht 330 über ihren Schmelzpunkt vor, so dass sie um den Chip 24 und die Kontakte 31, 32, 64 fließt, um diese Komponenten vollständig einzukapseln. In einer Ausführungsform wirkt die dünne Polymerschicht 330 mit der Ausrundung 150 zusammen, um. Seitenkanten des Chips 24 einzukapseln.
Die 11A und 11B sind Querschnittsansichten einer weiteren Ausführungsform einer Folienanordnung 428, die konfiguriert ist, um mit dem Chip 24 und einem Träger 422 zu koppeln. In einer Ausführungsform enthält die Folienanordnung 428 eine dünne Polymerschicht 430 und mehrere leitende Elemente 432a, 432b, 432c, die über die gesamte dünne Polymerschicht 430 diskret verteilt sind. In einer Ausführungsform ist der Träger 422 so konfiguriert, dass er mehrere Chips 24 trägt und einen elektrischen Pfad zwischen der Folienanordnung 428 und dem Träger 422 schafft und eine Leitung 440 aus leitendem Material enthält, die konfiguriert ist, um mit einem der leitenden Elemente 432, beispielsweise mit dem leitenden Element 432c zusammenzuwirken, um einen Drain-Kontakt zu schaffen, der sich zwischen der Folienanordnung 428 und dem Träger 422 erstreckt. Geeignete Leitungen 440 enthalten leitende Klebstoffpasten, Wulste aus leitendem Metall oder Metall mit niedrigem Schmelzpunkt, die konfiguriert sind, um an eines der leitenden Elemente 432 hartgelötet zu werden.
In einer Ausführungsform wird die Folienanordnung 428 mit dem Chip 24 und mit dem Träger 422 durch einen Hochtemperatur- und Hochdruckprozess verbunden, in dem das leitende Element 432a mit dem Kontakt 31 verbunden wird, das leitende Element 432b mit dem Kontakt 32 verbunden wird und das leitende Element 432c gebogen oder aus der Ebene der dünnen Schicht 430 gedrängt wird und mit der Leitung 440 in Kontakt gebracht wird, um einen Drain-Kontakt 450 zu schaffen.
In einer Ausführungsform ist der Kontakt 31 mit einer Source-Anschlussfläche des Chips 24 gekoppelt, ist der Kontakt 32 mit einer Gate-Anschlussfläche des Chips 24 gekoppelt und erstreckt sich der Drain 450 zwischen einem leitenden Abschnitt der Folienanordnung 428 und dem Träger 422.
Ausführungsformen sehen einen Träger vor, der bis zu etwa zweitausend Halbleiterchips trägt, und eine Einkapselungseinheit, die konfiguriert ist, um mit dem Träger verbunden zu werden und um eine elektrische Verbindung mit auf jedem der Chips vorgesehenen Kontakten zu schaffen. Die oben beschriebenen Ausführungsformen schaffen Folienanordnungen, die eine Matrix über der Einkapselungseinheit bilden, wobei jede Folienanordnung eine Matrix aus leitenden Elementen enthält, die konfiguriert sind, um auf Kontakte, die auf jedem Chip hergestellt sind, ausgerichtet zu werden und mit diesen zu koppeln. Die Einkapselungseinheiten und die Folienanordnungen, die die Einkapselungseinheit bilden, können entworfen und konfiguriert sein, um für viele verschiedene Endverwendungskonfigurationen geeignet zu sein. Hierzu schaffen die Einkapselungseinheit und die Folienanordnungen, die die Einkapselungseinheit bilden, einen flexiblen Anschlussflächen- Entwurf, der eine weitere Miniaturisierung von Halbleitervorrichtungen in einem verhältnismäßig kostengünstigen Herstellungsprozess ermöglicht.
Obwohl hier bestimmte Ausführungsformen veranschaulicht und beschrieben worden sind, kann der Durchschnittsfachmann auf dem Gebiet erkennen, dass viele verschiedene alternative und/oder äquivalente Implementierungen die spezifischen Ausführungsformen, die gezeigt und beschrieben worden sind, ersetzen können, ohne vom Umfang der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll jegliche Anpassungen oder Veränderungen der spezifischen Ausführungsformen von Folienanordnungen oder Einkapselungseinheiten, die leitende Elemente schaffen, die mit Kontakten von Halbleiterchips eine Verbindung herstellen, wie oben beschrieben worden ist, abdecken. Daher ist beabsichtigt, dass diese Erfindung nur durch die Ansprüche und deren Äquivalente begrenzt ist.

Claims

Verfahren zum Herstellen einer Halbleitervorrichtung, mit den Schritten: Bereitstellen einer Folie, die aus einem isolierenden Material gebildet ist und wenigstens ein elektrisch leitendes Element enthält; Bereitstellen eines Chips, der auf einer ersten Fläche des Chips Kontaktelemente aufweist; und Anbringen der Folie über den Kontaktelementen des Chips.
Verfahren nach Anspruch 1, wobei sich das wenigstens eine elektrisch leitende Element von einer Fläche der Folie zu einer gegenüberliegenden Fläche der Folie erstreckt.
Verfahren nach Anspruch 1 oder 2, wobei der Chip mit einem Träger, an dem der Chip befestigt ist, bereitgestellt wird.
Verfahren nach einem der vorhergehenden Ansprüche, wobei das Anbringen der Folie über den Kontaktelementen des Chips das Herstellen eines Kontakts zwischen dem wenigstens einen elektrisch leitenden Element der Folie und einem der Kontaktelemente des Chips umfasst.
Verfahren nach Anspruch 4, wobei jedes der mehreren elektrisch leitenden Elemente der Folie mit einem entsprechenden der mehreren Kontaktelemente des Chips in Kontakt ist.
Verfahren nach Anspruch 5, wobei das Bereitstellen eines Chips das Bereitstellen eines Chips, der an einem ein vorstehendes Element aufweisenden Träger befestigt ist, umfasst, und wenigstens ein elektrisch leitendes Element der Folie mit dem vorstehenden Element in Kontakt gebracht wird.
Anordnung aus integrierten Leistungsgehäusen, wobei die Anordnung umfasst: einen Träger; mehrere Chips, die an dem Träger befestigt sind, wobei jeder Chip einen ersten Kontakt und einen zweiten Kontakt aufweist; und eine monolithische Einkapselungseinheit, die derart ausgestaltet ist, dass sie über dem Träger und den mehreren Chips eine Abdeckung bildet, wobei die Einkapselungseinheit eine dielektrische Schicht umfasst, die eine Anordnung aus leitenden Elementen umgibt, die erste leitende Elemente, die mit den ersten Kontakten der Chips verbunden sind, zweite leitende Elemente, die mit den zweiten Kontakten der Chips verbunden sind, und dritte leitende Elemente, die mit dem Träger verbunden sind, umfasst.
Anordnung nach Anspruch 7, wobei die dielektrische Schicht wenigstens eine Schicht und wenigstens einen von der Schicht sich erstreckenden Polymerhöcker umfasst, wobei die Schicht und der Polymerhöcker derart ausgestaltet sind, dass sie Seiten der ersten Kontakte und der zweiten Kontakte jedes der mehreren Chips einkapseln.
Anordnung nach Anspruch 7 oder 8, wobei die Einkapselungseinheit eine monolithische Einheit ist, die getrennte Source-, Gate- und Drain-Leiter umfasst.
Anordnung nach einem der Ansprüche 7 bis 9, wobei die Einkapselungseinheit derart ausgestaltet ist, dass sie eine konkurrente elektrische Verbindung sowohl mit dem Träger als auch mit den mehreren Chips bildet.
Anordnung nach einem der Ansprüche 7 bis 10, wobei der Träger einen Anschlussrahmen und eine von dem Anschlussrahmen sich erstreckende Drain-Säule umfasst und die dritten leitenden Elemente einen lateralen metallisierten Leiter, der bemessen ist, um die Drain-Säule abzudecken, umfassen.
Anordnung nach einem der Ansprüche 7 bis 11, wobei die Anordnung aus leitenden Elementen mehrere Drain-Kontakte umfasst, wobei jeder Drain-Kontakt konfiguriert ist, um aus der Ebene der Anordnung aus leitenden Elementen und in einen Kontakt mit einer oberen Oberfläche des Trägers gedrängt zu werden.
Integriertes Leistungshalbleitergehäuse, umfassend: einen Anschlussrahmen; einen Chip, der mit dem Anschlussrahmen elektrisch verbunden ist, wobei der Chip einen ersten Kontakt und einen zweiten Kontakt enthält; und eine monolithische Einkapselungseinheit, die über dem Anschlussrahmen und dem Chip eine Abdeckung bildet und derart ausgestaltet ist, dass sie eine konkurrente elektrische Verbindung mit dem Anschlussrahmen und mit dem ersten und dem zweiten Kontakt des Chips herstellt.
Integriertes Leistungshalbleitergehäuse nach Anspruch 13, wobei der Anschlussrahmen mehrere Chip-Anschlussflächen und in der Nähe jeder der Chip-Anschlussflächen eine Drain-Anschlussfläche umfasst, wobei an jeder Chip-Anschlussfläche ein Chip befestigt ist und die monolithische Einkapselungseinheit eine Abdeckung über dem Anschlussrahmen und dem Chip bildet, um eine konkurrente elektrische Verbindung mit den Drain-Anschlussflächen und mit dem ersten und dem zweiten Kontakt der Chips herzustellen.
Integriertes Leistungshalbleitergehäuse nach Anspruch 14, wobei die Einkapselungseinheit eine einteilig ausgebildete monolithische dielektrische Schicht umfasst, die um eine Matrix aus leitenden Elementen angeordnet ist.
Integriertes Leistungshalbleitergehäuse nach Anspruch 15, wobei die Matrix aus leitenden Elementen mehrere erste leitende Elemente, die konfiguriert sind, um mit den ersten Kontakten der Chips verbunden zu werden, zweite leitende Ele mente, die konfiguriert sind, um mit den zweiten Kontakten der Chips verbunden zu werden, und mehrere laterale metallisierte Leiter, wovon jeder konfiguriert ist, um mit einer der Drain-Anschlussflächen in Kontakt zu gelangen, umfassen.
Integriertes Leistungshalbleitergehäuse nach Anspruch 15, wobei die Matrix aus leitenden Elementen mehrere erste leitende Elemente, die konfiguriert sind, um mit den ersten Kontakten der Chips verbunden zu werden, mehrere zweite leitende Elemente, die konfiguriert sind, um mit den zweiten Kontakten der Chips verbunden zu werden, und mehrere dritte leitende Elemente, die jeweils konfiguriert sind, um aus der Ebene der Matrix und in Kontakt mit einer der Drain-Anschlussflächen gedrängt zu werden, umfasst.
Verfahren zum Herstellen von Halbleitergehäusen, mit den Schritten: Bereitstellen von Chips, die an einem Träger befestigt sind; Bereitstellen einer Einkapselungseinheit, die eine Matrix aus leitenden Elementen umfasst, die in einem dielektrischen Material angeordnet sind; Befestigen der Einkapselungseinheit an den Chips und an dem Träger; und konkurrentes Verbinden der leitenden Elemente der Einkapselungseinheit mit Kontakten auf jedem der Chips.
Verfahren nach Anspruch 18, wobei das Befestigen der Einkapselungseinheit an den Chips und an dem Träger das Bilden einer Abdeckung durch die Einkapselungseinheit über den Chips und dem Träger durch Hitze und Druck umfasst.
Verfahren nach Anspruch 18 oder 19, wobei das konkurrente Verbinden der leitenden Elemente der Einkapselungseinheit mit Kontakten auf jedem der Chips das konkurrente Abscheiden des dielektrischen Materials zwischen den Kontakten auf jedem der Chips umfasst.
Verfahren nach einem der Ansprüche 18 bis 20, wobei der Träger einen Anschlussrahmen und eine von einer oberen Oberfläche des Anschlussrahmens sich erstreckende Drain-Säule umfasst, wobei das Verfahren ferner umfasst: konkurrentes Verbinden eines seitlichen Drain-Leiterelements mit der Drain-Säule.
Verfahren nach einem der Ansprüche 18 bis 21, ferner umfassend: Bilden eines Drain-Kontakts zwischen der Einkapselungseinheit und dem Träger durch Biegen eines leitenden Elements in der Matrix von leitenden Elementen in einen Kontakt mit dem Träger.