CN107464788A - 一种晶圆级芯片尺寸封装结构及其制备方法 - Google Patents
一种晶圆级芯片尺寸封装结构及其制备方法 Download PDFInfo
- Publication number
- CN107464788A CN107464788A CN201610396568.9A CN201610396568A CN107464788A CN 107464788 A CN107464788 A CN 107464788A CN 201610396568 A CN201610396568 A CN 201610396568A CN 107464788 A CN107464788 A CN 107464788A
- Authority
- CN
- China
- Prior art keywords
- layer
- wafer level
- scale package
- chip scale
- level chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 25
- 239000004065 semiconductor Substances 0.000 claims abstract description 56
- 238000000034 method Methods 0.000 claims abstract description 54
- 239000000463 material Substances 0.000 claims abstract description 20
- 229910052751 metal Inorganic materials 0.000 claims description 114
- 239000002184 metal Substances 0.000 claims description 114
- 239000000758 substrate Substances 0.000 claims description 60
- 238000000465 moulding Methods 0.000 claims description 45
- 238000002161 passivation Methods 0.000 claims description 39
- 150000001875 compounds Chemical class 0.000 claims description 36
- 238000005520 cutting process Methods 0.000 claims description 36
- 239000004033 plastic Substances 0.000 claims description 20
- 229920003023 plastic Polymers 0.000 claims description 20
- 238000005538 encapsulation Methods 0.000 claims description 14
- 239000011521 glass Substances 0.000 claims description 11
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 6
- 229910052802 copper Inorganic materials 0.000 claims description 6
- 239000010949 copper Substances 0.000 claims description 6
- 239000010936 titanium Substances 0.000 claims description 6
- 239000002390 adhesive tape Substances 0.000 claims description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 4
- 239000004411 aluminium Substances 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical group [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- 229910052759 nickel Inorganic materials 0.000 claims description 4
- 229910052719 titanium Inorganic materials 0.000 claims description 4
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 3
- 229910052737 gold Inorganic materials 0.000 claims description 3
- 239000010931 gold Substances 0.000 claims description 3
- 229910052709 silver Inorganic materials 0.000 claims description 3
- 239000004332 silver Substances 0.000 claims description 3
- 238000004806 packaging method and process Methods 0.000 abstract description 11
- 230000008569 process Effects 0.000 abstract description 7
- 239000003822 epoxy resin Substances 0.000 abstract description 5
- 229920000647 polyepoxide Polymers 0.000 abstract description 5
- 230000007547 defect Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 157
- 235000012431 wafers Nutrition 0.000 description 60
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 239000000047 product Substances 0.000 description 7
- AOSZTAHDEDLTLQ-AZKQZHLXSA-N (1S,2S,4R,8S,9S,11S,12R,13S,19S)-6-[(3-chlorophenyl)methyl]-12,19-difluoro-11-hydroxy-8-(2-hydroxyacetyl)-9,13-dimethyl-6-azapentacyclo[10.8.0.02,9.04,8.013,18]icosa-14,17-dien-16-one Chemical compound C([C@@H]1C[C@H]2[C@H]3[C@]([C@]4(C=CC(=O)C=C4[C@@H](F)C3)C)(F)[C@@H](O)C[C@@]2([C@@]1(C1)C(=O)CO)C)N1CC1=CC=CC(Cl)=C1 AOSZTAHDEDLTLQ-AZKQZHLXSA-N 0.000 description 6
- 229940126657 Compound 17 Drugs 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 150000002739 metals Chemical class 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 238000005452 bending Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000001413 cellular effect Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000005336 cracking Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000000206 moulding compound Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 208000037656 Respiratory Sounds Diseases 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000003466 anti-cipated effect Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 239000005022 packaging material Substances 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 238000011946 reduction process Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
本发明涉及半导体器件封装技术领域，尤其涉及一种晶圆级芯片尺寸封装结构及其制备方法，可通过在上层环氧树脂浇灌之前，先对晶圆进行预切割，并一直切到下面保护膜层中，但不切透该保护膜层，然后再进行环氧树脂浇灌以及后续制程，进而在两种不同材料结合面形成凹凸结构，而形成在两种不同材料结合面的凹凸结构可将产品开裂等缺陷的风险减少到最低，从而提高产品的良率、品质及可靠性。
Description
技术领域
本发明涉及半导体器件封装技术领域，尤其涉及一种晶圆级芯片尺寸封装结构及其制备方法。
背景技术
目前，由于晶片级芯片尺寸封装(wafer level chip size packaging，WLCSP)可基于晶圆级成型(wafer level molding)形成倒装芯片(flip chip)，进而可形成厚度较薄(thinner body size)的封装结构，从而使得其被广泛的应用于对半导体元器件的封装。
但是，在实际的封装工艺及后续可靠性测试(reliability test)过程中，封装结构的膜层之间经常会出现裂纹，尤其是在保护带(protective tape)与塑封料(moldingcompound)之间由于材质不同极易出现细小裂纹(minor crack)，进而会使得封装体难以支撑后续对芯片(chip)或硅衬底(silicon)的背部所进行的处理工艺(back-sidetreatment)，且封装体外部的水氧等还可能会通过上述的裂纹侵入封装体内，从而对该封装体内的元器件造成侵蚀，最终会降低封装效果及制备器件的性能。
发明内容
针对上述存在的问题，本发明记载了一种晶圆级芯片尺寸封装结构，其特征在于，包括：
裸片；
叠置的保护膜及模塑料层，且所述裸片被封装于所述保护膜与所述膜塑料层之间；
其中，所述模塑料层与所述保护膜之间的接触面至少部分为曲面。
作为一个优选的实施例，上述的晶圆级芯片尺寸封装结构，所述模塑料层与所述裸片之间的接触面至少部分为曲面。
作为一个优选的实施例，上述的晶圆级芯片尺寸封装结构，还包括：
连接结构，贯穿所述模塑料层与所述裸片电连接；
其中，所述连接结构还凸起于所述模塑料层，以用于所述裸片与外部器件电连接。
作为一个优选的实施例，上述的晶圆级芯片尺寸封装结构，所述连接结构包括柱状金属和焊垫，所述柱状金属贯穿所述模塑料层与所述裸片电连接，所述焊垫叠置于所述柱状金属的上表面；
其中，所述裸片依次通过所述柱状金属和所述焊垫与所述外部器件电连接。
作为一个优选的实施例，上述的晶圆级芯片尺寸封装结构，所述裸片包括半导体衬底及覆盖于所述半导体衬底上表面的钝化层；其中，所述柱状金属依次贯穿所述模塑料层及所述钝化层至所述半导体衬底中的金属层。
作为一个优选的实施例，上述的晶圆级芯片尺寸封装结构，所述半导体衬底包括衬底层及覆盖于所述衬底层上表面的第二金属层；
其中，所述柱状金属依次贯穿所述模塑料层及所述钝化层连接至所述第二金属层的上表面。
作为一个优选的实施例，上述的晶圆级芯片尺寸封装结构，所述半导体衬底还包括第一金属层，所述第一金属层相对于所述第二金属层设置于所述衬底层下表面；
其中，所述保护膜与所述模塑料层包裹所述第一金属层暴露的表面。
作为一个优选的实施例，上述的晶圆级芯片尺寸封装结构，所述模塑料层与所述第一金属层之间的接触面和/或所述模塑料层与所述第衬底层之间的接触面和/或所述模塑料层与所述第二金属层之间的接触面和/或所述模塑料层与所述钝化层之间的接触面均至少部分为曲面。
作为一个优选的实施例，上述的晶圆级芯片尺寸封装结构，所述第一金层的材质包括钛、镍、银中的至少一种；和/或
所述衬底层的材质为硅；和/或
第二金属层的材质为铝；和/或
所述柱状金属侧材质铜。
作为一个优选的实施例，上述的任意一项晶圆级芯片尺寸封装结构，所述曲面为弧形面。
本申请还提供了一种晶圆级芯片尺寸封装结构的制备方法，包括：
制备一包括若干待封装单元的半导体结构；
将所述半导体结构置于一载片之上；
继续对所述半导体结构进行第一切割工艺，以在相邻的待封装单元之间的所述半导体结构中形成第一开口，所述第一开口的底部为曲面形状；
制备膜塑料层覆盖所述半导体结构暴露的表面并充满所述第一开口；
去除所述载片后，通过所述第一开口对所述半导体结构进行第二切割工艺，以形成相互分离的若干个所述晶圆级芯片尺寸封装结构；
其中，所述第一切割工艺在所述半导体结构上所形成的所述第一开口的口径大于所述第二切割工艺在所述半导体结构上所形成的第二开口的口径。
作为一个优选的实施例，上述的晶圆级芯片尺寸封装结构的制备方法，在所述第一开口底部，所述模塑料层与所述半导体结构之间的接触面为曲面。
作为一个优选的实施例，上述的晶圆级芯片尺寸封装结构的制备方法，所述曲面为弧形面。
作为一个优选的实施例，上述的晶圆级芯片尺寸封装结构的制备方法，制备一包括若干待封装单元的半导体结构的步骤包括；
基于同一衬底层制备包括所述若干待封装单元的裸片单元阵列；
于所述裸片单元上制备一保护膜，以形成所述半导体结构。
作为一个优选的实施例，上述的晶圆级芯片尺寸封装结构的制备方法，基于同一衬底层制备包括所述若干待封装单元的裸片单元阵列的步骤包括：
提供一所述衬底层，且所述衬底层具有正面及相对所述正面的背面；
于所述衬底层的正面表面之上制备第二金属层、钝化层和若干连接结构，且所述第二金属层覆盖所述衬底层的正面表面，所述钝化层部分覆盖所述第二金属层的表面，所述连接结构贯穿所述钝化层与所述第二金属层电连接；
对所述衬底层的背面进行减薄后，依次制备第一金属层和保护膜覆盖所述衬底层的背面表面上，以形成所述裸片单元阵列；
其中，每个所述封装单元均包括至少一个所述连接结构。
作为一个优选的实施例，上述的晶圆级芯片尺寸封装结构的制备方法，所述连接结构包括柱状金属和焊垫，所述方法还包括：
于所述衬底层的正面表面上制备第二金属层后，沉积钝化层覆盖所述第二金属层的表面；
制备柱状金属贯穿所述钝化层至所述第二金属层，且所述柱状连接结构于所述钝化层之上；
于所述柱状金属层之上制备焊垫，以形成所述连接结构。
作为一个优选的实施例，上述的晶圆级芯片尺寸封装结构的制备方法，还包括：
利用一双面胶将所述半导体结构固定于所述载片之上；
其中，第一金属层位于所述保护膜与所述衬底层之间，所述双面胶位于所述保护膜与所述载片之间。
本申请中所提供的封装结构及其制备方法，相较于现有的封装结构及其制备方法，至少具有如下优点或者有益效果：
1)较佳的导电性及导热性(electrical and thermal properties)；
2)更小的尺寸及重量(body size and weight)；
3)形成无引线框的倒转芯片(flip chip without lead frame)，进而可大大降低工艺成本；
4)更简易的制备工艺流程；
5)可有效支撑后续对芯片(chip)或硅衬底(silicon)的背部(back-side)所进行的诸如刻蚀(etch)、制备金属层(metal)等背部处理工艺(back-side treatment)；
6)能够满足超薄硅片(ultra-thin wafer)处理的要求。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图，重点在于示出本发明的主旨。
图1是本发明实施例中晶圆级芯片尺寸封装结构的示意图；
图2为图1所示结构的俯视图；
图3～12是本发明实施例中制备晶圆级芯片尺寸封装结构的方法的流程结构示意图。
具体实施方式
下面结合附图和具体的实施例对本发明作进一步的说明，但是不作为本发明的限定。
实施例一
图1是本发明实施例中晶圆级芯片尺寸封装结构(即可为基于后续方法实施例中一个封装单元所形成的封装结构)的示意图，如图1所示，本实施例中的一种晶圆级芯片尺寸封装结构包括：
一保护膜(protective tape)11及在该保护膜11之上按照从下至上顺序(需要说明的是，在本实施例中的上、下方向均是对应附图而言，在实际的结构当中，上、下方向的定义可依据具体的结构而设定，其不应理解为对技术方案本身的限制)依次设置第一金属层(如背部金属层(back metal))12、衬底层(如硅(Si)衬底)13、第二金属层(如铝(Al)层)14及钝化层(Passivation，简称PV)15，且上述的保护膜11可为中间部分凸起边缘部分具有弧形凹陷的结构(即该保护膜11临近上述晶圆级芯片尺寸封装结构中间的区域凸起于临近上述晶圆级芯片尺寸封装结构边缘的区域)，而上述的第一金属层12则覆盖在保护膜11凸起部分的上表面，而衬底层13则覆盖在第一金属层12的上表面，第二金属层14则覆盖在衬底层13的上表面，钝化层15则部分覆盖在第二金属的上表面；需要注意的是，上述的第一金属层12、衬底层13、第二金属层14及钝化层15等膜层结构及其相对应的位置关系仅是作为一个裸片(die)的实施例，而根据封装器件结构的不同的，裸片中可包括其他的膜层结构，也可由其他的膜层结构单独构成。
至少一个连接结构(图中未标示)，且每个连接结构均包括柱状金属(如铜柱(copper pillar))16及焊垫(Solder Bump)18；另外，该连接结构可贯穿上述的钝化层15以与第二金属层14电连接；例如，柱状金属16从上表面贯穿钝化层15至其下表面，且该柱状金属16还凸起于钝化层15的上表面，焊垫18则覆盖在柱状金属16的上表面，以用于后续器件的连接。
模塑料层(molding compound)17，覆盖柱状金属16的侧壁及上述钝化层15的上表面并延伸覆盖至及该钝化层15的侧壁、第二金属层14的侧壁、衬底层13的侧壁、第一金属层12的侧壁及保护膜11的凹陷区域，以与上述的柱状金属16及保护膜11一起将第一金属层12、衬底层13、第二金属层14及钝化层15均予以包裹。
其中，模塑料层(材质可为环氧树脂)17与保护膜11接触的表面至少部分为弯曲表面，即弯曲的表面可增大模塑料层17与保护膜11相互之间的接触表面，进而提升其相互之间粘贴力；优选的，模塑料层17与保护膜11相互之间的接触表面可为如图1中所示的向晶圆级芯片尺寸封装结构中心部分凹陷的弧形表面，以进一步的提升模塑料层17与保护膜11之间的粘附力。
进一步的，在不影响封装结构性能的基础上，上述的第一金属层12和/或衬底层13和/或第二金属层14和/或钝化层15与模塑料层17之间的接触面均可至少部分设置为弯曲的表面，如均可设置为图1中所示的模塑料层17与保护膜11之间的弧形表面，进而提升模塑料层17与其接触的膜层之间的粘附力。
优选的，上述的第一金属层的材质可为钛(Ti)、镍(Ni)及银(Ag)等金属中的至少一种。
图2为图1所示结构的俯视图，如图1～2所示，本实施例中晶圆级芯片尺寸封装结构的高度A的范围为0.175～0.250mm(较佳的可为0.175mm、0.200mm或0.250mm等值)、长度D的范围为0.585～0.615mm(较佳的可为0.585mm、0.600mm或0.615mm等值)、宽度E的范围为0.285～0.315mm(较佳的可为0.285mm、0.300mm或0.315mm等值)；而上述的连接结构(包括柱状金属16及焊垫18)在沿晶圆级芯片尺寸封装结构的长度D方向上(即图2所示的横向方向)的长度D1范围为0.090～0.190mm(较佳的可为0.090mm、0.140mm或0.190mm等值)，而该连接结构在晶圆级芯片尺寸封装结构的宽度E方向上的长度E1范围为0.190～0.290mm(较佳的可为0.190mm、0.240mm或0.290mm等值)；同一晶圆级芯片尺寸封装结构中相邻的连接结构之间的距离D2的长度范围为0.210～0.310mm(较佳的可为0.210mm、0.260mm或0.310mm等值)。
在本实施例中，由于模塑料层17能够与其他诸如保护膜11等膜层之间具有更大的接触表面，可有效提升其相互之间的粘附力，而弯曲的表面(如可通过设置凹凸结构(如模塑料层17所形成的凸起及与该凸起所匹配的且延伸至保护膜11中的凹槽等)来形成该弯曲的表面)还能进一步的提升膜层之间的粘附性，进而可有效的降低后续对该晶圆级芯片尺寸封装结构进行的背部处理、存储及使用过程中膜层之间产生裂缝的概率，最终可有效的提升器件的封装效果及制备产品的性能，即设置在两种不同材料结合面的凹凸结构，可将产品开裂等缺陷的风险减少到最低，从而提高产品的良率、品质及可靠性；同时，临近晶圆级芯片尺寸封装结构边缘所设置的凹陷的结构还能进一步的提升封装结构的导电性及散热的性能。
实施例二
本实施例中的制备晶圆级芯片尺寸封装结构的方法可包括：
首先，可制备一包括若干待封装单元的半导体结构，并该半导体结构置于一载片之上后，继续对该半导体结构进行第一切割工艺，以在相邻的封装单元之间的半导体结构中形成第一开口；
其次，制备膜塑料层覆盖上述半导体结构暴露的表面并充满第一开口后，去除载片，并通过第一开口对半导体结构进行第二切割工艺，以封装单元分离形成的若干个晶圆级芯片尺寸封装结构；
其中，第一切割工艺在半导体结构上所形成的第一开口的口径大于第二切割工艺在半导体结构上所形成的第二开口的口径，以避免进行切割工艺时造成半导体结构中的膜层间出现裂缝。
优选的，在形成的每个晶圆级芯片尺寸封装结构中，模塑料层与半导体结构之间的接触面至少部分为弯曲表面；例如可在上述第一开口底部中，使得模塑料层与半导体结构之间的接触面为诸如弧形表面的弯曲表面，以用于增大模塑料层与半导体结构中各膜层之间的粘附力，进而有效的避免诸如上述裂缝等缺陷的产生。
优选的，可通过在第一切割工艺中采用口径大于第二切割工艺中所采用的切割刀的口径的切割刀进行切割工艺，进而使得后续进行的第二切割工艺仅切割位于第一开口的部分底部区域，以使得切割分离后的晶圆级芯片尺寸封装结构中保留部分的上述弯曲表面，进而避免制备的晶圆级芯片尺寸封装结构对于后续所进行诸如背部处理存等工艺中及存储、使用过程中膜层之间产生裂缝，最终可有效的提升器件的封装效果及制备产品的性能。
图3～12是本发明实施例中制备晶圆级芯片尺寸封装结构的方法的流程结构示意图；如图3～12所示，本实施例中的制备晶圆级芯片尺寸封装结构的方法可用于制备实施例一中(即图1～2所示的结构)所记载的晶圆级芯片尺寸封装结构，该方法具体可包括：
首先，可基于一具有正面(即图3所示的上表面)及相对于该正面的背面(即图3所示的下表面)的衬底层(如硅(Si)衬底)21之上采用诸如溅射等工艺制备第一金属层(如铝(Al)层)22，以作为后续焊垫之间电连接的导电层，即该第二金属层22覆盖上述衬底层21的正面表面上；其中，上述的衬底层21上设置有若干待封装单元区(图中未标示，本实施例中是以两个柱状金属24及其之间的区间作为一个封装单元区进行阐述的，但其不应理解为对技术方案的限制)，且相邻的封装单元区之间均设置有切割区；之后，继续制备一钝化层23覆盖上述的第二金属层22的上表面后，可采用刻蚀工艺去除部分的该钝化层23以在剩余的钝化层23中形成若干将第二金属层22的部分上表面予以暴露的开槽；后续基于该开槽制备若干相互分离的柱状金属(如铜柱(copper pillar))24，即该柱状金属24将上述的开槽予以充满并与第二金属层22的上表面接触，且该柱状金属24还凸起于上述钝化层23的上表面，进而形成图3所示的结构。
其次，如图4所示，基于上述图3所示结构的基础上，在每个柱状金属24的上表面均制备一焊垫(solder bump)25，进而使得每个焊垫25与位于其下的柱状金属24一起形成连接结构，而在同一个封装单元中相邻的连接结构均通过第二金属层22电连接。
之后，基于图4所示结构的基础上，对衬底层21的背面进行减薄工艺(本实施例中后续附图5～12中所示意的衬底层21的背面均为减薄后所形成的位于下方的表面)，即去除图4中位于虚线下方的衬底21后，形成图5所示的结构；继续基于图5所示结构的基础上，可采用诸如蒸镀或溅射等工艺于图5所示的衬底层21的背面制备第一金属层(即背部金属层(back metal))26，进而形成图6所示的结构；其中，该第一金属层26可为单层或多层结构，即该第一金属层26至少包括钛(Ti)、镍(Ni)及银(Ag)等金属中的至少一种，且该第一金属层26的厚度可为8～10μm(如8μm、9μm或10μm等)。
进一步的，如图7所示，可基于图6所示结构的基础上，继续在第一金属层26的下表面上制备保护膜(wafer backside protective taping)27，进而形成图7所示的半导体结构；将该图7所示的结构通过一双面胶层(double side tape)28固定于一载片(dummywafer)29上，进而形成图8所示的结构。
然后，可采用第一切割工艺(即预切割工艺(Pre-cut))对切割区中的膜层进行预切割工艺，其切割的深度可依据具体的工艺需求而设定(但不能沿上下方向贯通图7所示半导体结构的保护膜27)，以在半导体结构中形成第一开口，且该第一开口的底部为曲面形状(如圆弧状等)；本实施例中是以切割停止在部分保护膜27为例进行说明的，即在切割区中沿钝化层23的上表面依次切割该钝化层23、第二金属层22、衬底层21、第一金属层26至保护膜27中，进而形成如图9中所示的第一开口30；其中，选择切割刀本身形状特性，可在第一开口30的底部形成具有一定曲率半径的圆弧状(即图9中虚线圆所圈定的区域)。
进一步的，于上述的第一开口30中填充膜塑料层(molding compound)31，且该膜塑料层31还充满相邻连接结构之间柱状金属24之间所形成的空间，即该膜塑料层31覆盖柱状金属24的侧壁及上述钝化层23的上表面并延伸覆盖至及该钝化层23的侧壁、第二金属层22的侧壁、衬底层21的侧壁、第一金属层26的侧壁及保护膜27的凹陷区域(即第一开口30底部的区域)，以与上述的柱状金属24及保护膜27一起将第一金属层26、衬底层21、第二金属层22及钝化层23均予以包裹。另外，保护膜27的材质可与该膜塑料层31的材质不相同。
进一步的，基于图10所示结构，去除上述的载片29及双面胶28后形成如图11所示结构，并基于图11所示结构沿着箭头32所示的方向，在切割区中自上而下采用第二切割工艺(Dicing)切割位于第一开口之上及其中的部分膜塑料层31至保护膜27并贯穿该保护膜27，以将不同的封装单元区予以分离，进而形成图12所示的晶圆级芯片尺寸封装结构。
其中，由于在第一开口30的底部形成有弧形的凹槽，进而使得保护膜27与膜塑料层31相接触的表面为弧形接触表面，进而可有效的预防在第二切割工艺过程中保护膜27与膜塑料层31之间产生的裂缝(crack)；同时，由于第二切割工艺所采用的切割刀的口径小于第一切割工艺所采用的切割刀的口径，可使得最终切割分离形成的晶圆级芯片尺寸封装结构中可保留部分的上述弧形接触表面，进而可增大膜层之间，尤其是保护膜27与膜塑料层31之间的粘附力，以有效减低制备的晶圆级芯片尺寸封装结构进行背部处理、存储及使用过程中膜层之间产生的裂缝的概率(在本实施例中仅阐述了保护膜27与膜塑料层31之间的接触面为曲面，还可将膜塑料层31与诸如第一金属层26、衬底层21等其他膜层之间也可设置为弧形的接触面，以提升膜层间的粘附力，由于技术方案较为近似，故在此便不予累述，但其不应理解为对本申请的限制)。
需要注意的是，本实施例二中所阐述的晶圆级芯片尺寸封装结构的制备方法可用于制备上述的实施例一中所阐述的晶圆级芯片尺寸封装结构(当然，也可采用其他工艺方法来制备上述的实施例一中所阐述的晶圆级芯片尺寸封装结构，只要在晶圆级芯片尺寸封装结构中于两种不同材料结合面形成能够降低开裂等风险的凹凸结构即可。)，故两个实施例之间相同或近似的技术特征及其相应的限定均可相互的替换适用。
综上，本发明公开了一种晶圆级芯片尺寸封装结构及其制备方法，通过在制备有若干待封装单元区的半导体结构进行分离的切割工艺(即第二切割工艺)前，先对该半导体结构的切割区域中进行预切割工艺(即第一切割工艺)，以在半导体结构中形成底部具有一定曲形表面的开口，并继续通过对该开口进行膜塑料层的填充，进而可在增大膜塑料层与半导体结构接触面积，后续再采用具有较小切割半径的第二切割工艺(即切割半径小于第一切割半径)将封装单元区分离形成相互独立的晶圆级芯片尺寸封装结构；由于在进行第二次切割工艺时，模塑料层与半导体结构之间始终保持接触连接且具有相对更大的连接面积，进而能够有效的避免第二切割工艺所造成的膜层之间的裂缝，尤其可大大降低保护膜与模塑料之间产生裂缝的概率，即可通过在上层环氧树脂(即模塑料层)浇灌之前，先对晶圆进行预切割，并一直切到下面保护膜层中，但不切透该保护膜层，然后再进行环氧树脂浇灌以及后续制程，进而在两种不同材料结合面形成凹凸结构，该凹凸结构可将产品开裂等缺陷的风险减少到最低，从而提高产品的良率、品质及可靠性；另外，形成的产生晶圆级芯片尺寸封装结构中相较于传统的工艺制备的结构在模塑料层与半导体结构之间具有较大的接触面积，进而可有效的避免后续对该晶圆级芯片尺寸封装结构进行背部处理、存储及使用过程中膜层之间产生的裂缝，最终可有效的提升器件的封装效果及制备产品的性能。
本领域技术人员应该理解，本领域技术人员在结合现有技术以及上述实施例可以实现变化例，在此不做赘述。这样的变化例并不影响本发明的实质内容，在此不予赘述。
以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (17)
1.一种晶圆级芯片尺寸封装结构，其特征在于，包括：
裸片；
叠置的保护膜及模塑料层，且所述裸片被封装于所述保护膜与所述膜塑料层之间；
其中，所述模塑料层与所述保护膜之间的接触面至少部分为曲面。
2.如权利要求1所述的晶圆级芯片尺寸封装结构，其特征在于，所述模塑料层与所述裸片之间的接触面至少部分为曲面。
3.如权利要求1所述的晶圆级芯片尺寸封装结构，其特征在于，还包括：
连接结构，贯穿所述模塑料层与所述裸片电连接；
其中，所述连接结构还凸起于所述模塑料层，以用于所述裸片与外部器件电连接。
4.如权利要求3所述的晶圆级芯片尺寸封装结构，其特征在于，所述连接结构包括柱状金属和焊垫，所述柱状金属贯穿所述模塑料层与所述裸片电连接，所述焊垫叠置于所述柱状金属的上表面；
其中，所述裸片依次通过所述柱状金属和所述焊垫与所述外部器件电连接。
5.如权利要求4所述的晶圆级芯片尺寸封装结构，其特征在于，所述裸片包括半导体衬底及覆盖于所述半导体衬底上表面的钝化层；其中，所述柱状金属依次贯穿所述模塑料层及所述钝化层至所述半导体衬底中的金属层。
6.如权利要求5所述的晶圆级芯片尺寸封装结构，其特征在于，所述半导体衬底包括衬底层及覆盖于所述衬底层上表面的第二金属层；
其中，所述柱状金属依次贯穿所述模塑料层及所述钝化层连接至所述第二金属层的上表面。
7.如权利要求6所述的晶圆级芯片尺寸封装结构，其特征在于，所述半导体衬底还包括第一金属层，所述第一金属层相对于所述第二金属层设置于所述衬底层下表面；
其中，所述保护膜与所述模塑料层包裹所述第一金属层暴露的表面。
8.如权利要求7所述的晶圆级芯片尺寸封装结构，其特征在于，所述模塑料层与所述第一金属层之间的接触面和/或所述模塑料层与所述第衬底层之间的接触面和/或所述模塑料层与所述第二金属层之间的接触面和/或所述模塑料层与所述钝化层之间的接触面均至少部分为曲面。
9.如权利要求8所述的晶圆级芯片尺寸封装结构，其特征在于，所述第一金层的材质包括钛、镍、银中的至少一种；和/或
所述衬底层的材质为硅；和/或
第二金属层的材质为铝；和/或
所述柱状金属侧材质铜。
10.如权利要求1～9中任意一项所述的晶圆级芯片尺寸封装结构，其特征在于，所述曲面为弧形面。
11.一种晶圆级芯片尺寸封装结构的制备方法，其特征在于，包括：
制备一包括若干待封装单元的半导体结构；
将所述半导体结构置于一载片之上；
继续对所述半导体结构进行第一切割工艺，以在相邻的待封装单元之间的所述半导体结构中形成第一开口，所述第一开口的底部为曲面形状；
制备膜塑料层覆盖所述半导体结构暴露的表面并充满所述第一开口；
去除所述载片后，通过所述第一开口对所述半导体结构进行第二切割工艺，以形成相互分离的若干个所述晶圆级芯片尺寸封装结构；
其中，所述第一切割工艺在所述半导体结构上所形成的所述第一开口的口径大于所述第二切割工艺在所述半导体结构上所形成的第二开口的口径。
12.如权利要求11所述的晶圆级芯片尺寸封装结构的制备方法，其特征在于，在所述第一开口底部，所述模塑料层与所述半导体结构之间的接触面为曲面。
13.如权利要求12所述的晶圆级芯片尺寸封装结构的制备方法，其特征在于，所述曲面为弧形面。
14.如权利要求11所述的晶圆级芯片尺寸封装结构的制备方法，其特征在于，制备一包括若干待封装单元的半导体结构的步骤包括；
基于同一衬底层制备包括所述若干待封装单元的裸片单元阵列；
于所述裸片单元上制备一保护膜，以形成所述半导体结构。
15.如权利要求14所述的晶圆级芯片尺寸封装结构的制备方法，其特征在于，基于同一衬底层制备包括所述若干待封装单元的裸片单元阵列的步骤包括：
提供一所述衬底层，且所述衬底层具有正面及相对所述正面的背面；
于所述衬底层的正面表面之上制备第二金属层、钝化层和若干连接结构，且所述第二金属层覆盖所述衬底层的正面表面，所述钝化层部分覆盖所述第二金属层的表面，所述连接结构贯穿所述钝化层与所述第二金属层电连接；
对所述衬底层的背面进行减薄后，依次制备第一金属层和保护膜覆盖所述衬底层的背面表面上，以形成所述裸片单元阵列；
其中，每个所述封装单元均包括至少一个所述连接结构。
16.如权利要求15所述的晶圆级芯片尺寸封装结构的制备方法，其特征在于，所述连接结构包括柱状金属和焊垫，所述方法还包括：
于所述衬底层的正面表面上制备第二金属层后，沉积钝化层覆盖所述第二金属层的表面；
制备柱状金属贯穿所述钝化层至所述第二金属层，且所述柱状连接结构于所述钝化层之上；
于所述柱状金属层之上制备焊垫，以形成所述连接结构。
17.如权利要求15所述的晶圆级芯片尺寸封装结构的制备方法，其特征在于，还包括：
利用一双面胶将所述半导体结构固定于所述载片之上；
其中，第一金属层位于所述保护膜与所述衬底层之间，所述双面胶位于所述保护膜与所述载片之间。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610396568.9A CN107464788A (zh) | 2016-06-06 | 2016-06-06 | 一种晶圆级芯片尺寸封装结构及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610396568.9A CN107464788A (zh) | 2016-06-06 | 2016-06-06 | 一种晶圆级芯片尺寸封装结构及其制备方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN107464788A true CN107464788A (zh) | 2017-12-12 |
Family
ID=60545038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610396568.9A Pending CN107464788A (zh) | 2016-06-06 | 2016-06-06 | 一种晶圆级芯片尺寸封装结构及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN107464788A (zh) |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6294439B1 (en) * | 1997-07-23 | 2001-09-25 | Kabushiki Kaisha Toshiba | Method of dividing a wafer and method of manufacturing a semiconductor device |
| US20040217470A1 (en) * | 2003-02-26 | 2004-11-04 | Michiyoshi Takano | Circuit substrates, semiconductor devices, semiconductor manufacturing apparatuses, methods for manufacturing circuit substrates, and methods for manufacturing semiconductor devices |
| JP2006100535A (ja) * | 2004-09-29 | 2006-04-13 | Casio Micronics Co Ltd | 半導体装置及びその製造方法 |
| CN101645436A (zh) * | 2008-08-08 | 2010-02-10 | 日月光半导体制造股份有限公司 | 具有电磁干扰防护体的半导体封装件及其形成方法 |
| CN102468259A (zh) * | 2010-11-01 | 2012-05-23 | 三星电子株式会社 | 半导体封装及其制造方法 |
| CN103117232A (zh) * | 2011-11-16 | 2013-05-22 | 美新半导体（无锡）有限公司 | 晶圆级封装方法及其封装结构 |
| CN103594441A (zh) * | 2012-08-14 | 2014-02-19 | 台湾积体电路制造股份有限公司 | 半导体封装件及其制造方法 |
| TW201413913A (zh) * | 2012-09-28 | 2014-04-01 | Taiwan Semiconductor Mfg Co Ltd | 半導體封裝與其形成方法 |
| CN204885133U (zh) * | 2015-08-19 | 2015-12-16 | 力成科技股份有限公司 | 多侧包覆的晶圆级半导体封装构造 |
-
2016
- 2016-06-06 CN CN201610396568.9A patent/CN107464788A/zh active Pending
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6294439B1 (en) * | 1997-07-23 | 2001-09-25 | Kabushiki Kaisha Toshiba | Method of dividing a wafer and method of manufacturing a semiconductor device |
| US20040217470A1 (en) * | 2003-02-26 | 2004-11-04 | Michiyoshi Takano | Circuit substrates, semiconductor devices, semiconductor manufacturing apparatuses, methods for manufacturing circuit substrates, and methods for manufacturing semiconductor devices |
| JP2006100535A (ja) * | 2004-09-29 | 2006-04-13 | Casio Micronics Co Ltd | 半導体装置及びその製造方法 |
| CN101645436A (zh) * | 2008-08-08 | 2010-02-10 | 日月光半导体制造股份有限公司 | 具有电磁干扰防护体的半导体封装件及其形成方法 |
| CN102468259A (zh) * | 2010-11-01 | 2012-05-23 | 三星电子株式会社 | 半导体封装及其制造方法 |
| CN103117232A (zh) * | 2011-11-16 | 2013-05-22 | 美新半导体（无锡）有限公司 | 晶圆级封装方法及其封装结构 |
| CN103594441A (zh) * | 2012-08-14 | 2014-02-19 | 台湾积体电路制造股份有限公司 | 半导体封装件及其制造方法 |
| TW201413913A (zh) * | 2012-09-28 | 2014-04-01 | Taiwan Semiconductor Mfg Co Ltd | 半導體封裝與其形成方法 |
| CN204885133U (zh) * | 2015-08-19 | 2015-12-16 | 力成科技股份有限公司 | 多侧包覆的晶圆级半导体封装构造 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104051337B (zh) | 立体堆叠集成电路系统芯片封装的制造方法与测试方法 | |
| CN107017238B (zh) | 电子装置 | |
| CN102456654B (zh) | 无衬底的功率器件封装 | |
| US11062969B2 (en) | Wafer level chip scale package structure and manufacturing method thereof | |
| TW201205699A (en) | Embedded wafer-level bonding approaches | |
| CN107221517B (zh) | 一种包覆型芯片尺寸封装结构及其封装方法 | |
| TW201411743A (zh) | 帶有厚底部基座的晶圓級封裝器件及其製備方法 | |
| US8486803B2 (en) | Wafer level packaging method of encapsulating the bottom and side of a semiconductor chip | |
| US20140315350A1 (en) | Wafer process for molded chip scale package (mcsp) with thick backside metallization | |
| CN107910307A (zh) | 一种半导体芯片的封装结构及其封装方法 | |
| CN103855121A (zh) | 具有拉伸应力的封装半导体器件及其制造方法 | |
| CN105632911A (zh) | 降低边缘应力的晶圆级封装方法 | |
| CN106997852A (zh) | 用于带有厚背面金属化的模压芯片级封装的晶圆工艺 | |
| WO2018196630A1 (zh) | 传感器封装结构的制备方法和传感器封装结构 | |
| CN105448854A (zh) | 用于带有厚背面金属化的模压芯片级封装的晶圆制作方法 | |
| US9520380B2 (en) | Wafer process for molded chip scale package (MCSP) with thick backside metallization | |
| CN107464788A (zh) | 一种晶圆级芯片尺寸封装结构及其制备方法 | |
| CN106129031A (zh) | 芯片封装结构及其封装方法 | |
| CN207517664U (zh) | 封装结构及半导体元件 | |
| TW200805521A (en) | A packaging structure with protective layers and manufacture method thereof | |
| CN107611097A (zh) | 晶圆级芯片封装结构及其制备方法 | |
| CN106611713A (zh) | 半导体封装体及其制作方法 | |
| CN109473362A (zh) | 一种功率器件的csp封装方法 | |
| CN105428507B (zh) | 芯片封装结构及方法 | |
| CN207250484U (zh) | 晶圆级芯片封装结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20171212 |
|
| WD01 | Invention patent application deemed withdrawn after publication |