CN106611713A - 半导体封装体及其制作方法 - Google Patents

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Abstract

本发明公开了一种半导体封装体及其制作方法，半导体封装体的制作方法包含在晶圆的上表面上方设置多个半导体晶片；以第一铸形材料铸形多个半导体晶片；以及，在铸形多个半导体晶片后，在多个半导体晶片的上方形成复合层。借此，本发明的半导体封装体的制作方法，通过复合层强化半导体封装体，作为制造半导体封装体的工艺中的支撑，可用以抵抗工艺中作用于半导体封装体的应力，使得半导体封装体可减少或避免于工艺中被损毁或卷曲，让半导体封装体的良率提高，以节省材料成本。

Description

半导体封装体及其制作方法
技术领域
本发明涉及一种半导体封装体，特别是涉及一种制造半导体封装体的方法。
背景技术
一般来说，制造半导体封装体需通过多种不同的制造技术。在制造半导体封装体的过程中，有些制造技术，像是研磨工艺或薄形化工艺，可能产生应力作用于半导体封装体或半导体封装体的半成品上。而使半导体封装体在某种程度上可能会受到破坏或被卷曲(warpage)。因此，在半导体封装体的制造过程中，需要额外的结构提供半导体封装体支撑以及强化的功能。举例来说，传统的半导体封装体制作方式常采用将半导体封装体铸形于铸形材料内的方式，以避免应力作用于半导体封装体时，半导体封装体受到损伤或发生卷曲。也即，利用铸形材料作为半导体封装体支撑以及强化的结构。
然而，随着半导体封装体变得更加薄型化，且大多数的半导体封装体为增加电性连接的线路，而常于基底中嵌入更多的精细结构，像是硅穿孔(through silicon vias,TSVs)或重分布导线等导电结构。相对地，半导体封装体对应力的抵抗力被劣化，而使得半导体封装体更易遭受应力毁损。由此可见，上述现有的半导体封装体架构，显然仍存在不便与缺陷，而有待加以进一步改进。为了解决上述问题，相关领域莫不费尽心思来谋求解决之道，但长久以来一直未见适用的方式被发展完成。因此，如何能有效解决上述问题，实属当前重要研发课题之一，也成为当前相关领域亟需改进的目标。
发明内容
本发明的目的在于提供一种半导体封装体及其制作方法，其利用复合层强化半导体封装体，以作为制造半导体封装体的工艺中的支撑。举例来说，像是进行研磨工艺等工艺时，复合层可用以抵抗工艺中作用于半导体封装体的应力，使得半导体封装体可减少或避免于工艺中损毁或卷曲，让半导体封装体的良率提高，以节省材料成本。
本发明提供一种半导体封装体的制作方法，其包含在晶圆的上表面上方设置多个半导体晶片；以第一铸形材料铸形半导体晶片；以及，在铸形半导体晶片后，在半导体晶片的上方形成复合层。
在本发明一个或多个实施方式中，上述的形成复合层的步骤可包含在半导体晶片的上方形成第一中间层；以及在第一中间层上形成第二铸形材料。
在本发明一个或多个实施方式中，上述的形成复合层的步骤可还包含在第二铸形材料上形成第二中间层；以及，在第二中间层上形成第三铸形材料。
在本发明一个或多个实施方式中，上述的以第一铸形材料铸形半导体晶片的步骤可包含以第一铸形材料铸形半导体晶片，并包覆半导体晶片于第一铸形材料内；以及，自第一铸形材料远离晶圆的表面，进行薄形化工艺。
在本发明一个或多个实施方式中，上述的以第一铸形材料铸形半导体晶片的步骤中，暴露至少部分的半导体晶片远离晶圆的表面。
在本发明一个或多个实施方式中，上述的复合层与半导体晶片远离晶圆的表面的至少部分物理接触。
在本发明一个或多个实施方式中，上述的半导体晶片与复合层之间设置有第一铸形材料。
在本发明一个或多个实施方式中，上述的半导体封装体的制作方法可还包含形成多个硅穿孔于晶圆内。每个硅穿孔的一端暴露于晶圆的上表面，且配置成分别与半导体晶片电性连接。
在本发明一个或多个实施方式中，上述的半导体封装体的制作方法可还包含在半导体晶片与晶圆之间设置中介层。
在本发明一个或多个实施方式中，上述的设置中介层的步骤包含在中介层内设置多个内连线结构，且每个内连线结构电性连接于半导体晶片其中一个与对应的硅穿孔其中一个之间。
在本发明一个或多个实施方式中，上述的晶圆还具有相对于上表面的下表面。半导体封装体的制作方法可还包含在晶圆的下表面形成多个导电突块。
在本发明一个或多个实施方式中，上述的形成导电突块的步骤可还包含自晶圆的下表面，对晶圆进行研磨工艺，直到至少暴露硅穿孔远离上表面的一端为止；以及在晶圆的下表面设置多个焊球，其中焊球与半导体晶片电性连接。
在本发明一个或多个实施方式中，上述的形成导电突块的步骤可还包含形成重分布层连接于晶圆以及焊球之间。
本发明提供一种半导体封装体，其包含基底、至少一个半导体晶片、第一铸形材料以及复合层。半导体晶片设置于基底的上表面。第一铸形材料环绕半导体晶片。复合层设置于半导体晶片上。复合层包含第一中间层以及第二铸形材料。第二铸形材料设置于第一中间层远离半导体晶片的表面。
在本发明一个或多个实施方式中，上述的复合层可还包含第二中间层以及第三铸形材料。第二中间层设置于第二铸形材料上。第三铸形材料设置于第二中间层远离半导体晶片的表面。
在本发明一个或多个实施方式中，上述的第一中间层物理接触半导体晶片远离晶圆的表面的至少部分。
在本发明一个或多个实施方式中，上述的第一铸形材料设置于第一中间层与半导体晶片之间。
在本发明一个或多个实施方式中，上述的基底包含多个硅穿孔。硅穿孔嵌入于基底内，且与半导体晶片电性连接。
在本发明一个或多个实施方式中，上述的半导体封装体还包含中介层设置于基底以及半导体晶片之间。中介层可包含多个内连线结构。内连线结构设置于中介层内，且电性连接于半导体晶片以及硅穿孔之间。
在本发明一个或多个实施方式中，上述的半导体封装体还包含多个导电突块。导电突块设置于基底远离半导体晶片的表面。导电突块包含重分布层以及多个焊球。重分布层设置于基底远离半导体晶片的表面。焊球设置于重分布层远离半导体晶片的表面，且通过重分布层与硅穿孔电性连接。
与现有技术相比，本发明具有如下有益效果：本发明的半导体封装体及其制作方法，其利用复合层强化半导体封装体，以作为制造半导体封装体的工艺中的支撑。举例来说，像是进行研磨工艺等工艺时，复合层可用以抵抗工艺中作用于半导体封装体的应力，使得半导体封装体可减少或避免于工艺中损毁或卷曲，让半导体封装体的良率提高，以节省材料成本。
附图说明
本发明的上述和其他目的、特征、优点与实施例，通过下方的实施例搭配相对应的图式能更明显易懂，必须要强调的是图式的绘示为本于实务，图式绘示的不同特征并非该特征的实际尺寸比例，必须了解到这些不同特征可能会因为解说的方便而放大或缩小其尺寸：
图1绘示依据本发明多个实施方式的半导体封装体的侧视剖面图。
图2至图8绘示依据本发明多个实施方式的半导体封装体在不同制作阶段的简单侧视剖面图。
图9至图12绘示依据本发明另外的多个实施方式的半导体封装体在不同制作阶段的简单侧视剖面图。
图13绘示依据本发明多个实施方式的示例的半导体封装体的侧视剖面图。
图14绘示依据本发明另外的多个实施方式的示例的半导体封装体的侧视剖面图。
图15绘示依据本发明多个实施方式的部分的半导体封装体在接续的制作阶段的简单侧视剖面图。
图16绘示依据本发明多个实施方式的半导体封装体的制作方法的流程图。
除非有其他表示，在不同图式中相同的号码与符号通常被当作相对应的部件。该些图示的绘示为清楚表达该些实施方式的相关关联而非绘示该实际尺寸。
具体实施方式
以下将以图式公开本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，当一个元件被称为在…上时，它可泛指该元件直接在其他元件上，也可以是有其他元件存在于两者之中。相反地，当一个元件被称为直接在另一元件，它是不能有其他元件存在于两者的中间。如本文所用，词汇及/或包含了列出的关联项目中的一个或多个的任何组合。
图1绘示依据本发明多个实施方式的半导体封装体100的侧视剖面图。如图1所示，半导体封装体100包含晶圆110、半导体晶片120、第一铸形材料130以及复合层140。在多个实施方式中，晶圆110也可视做基底110。在多个实施方式中，晶圆110可由硅基基底、锗基基底或其他合适的基底。在多个实施方式中，晶圆110(基底110)可包含多个硅穿孔嵌入于晶圆110(基底110)内。半导体晶片120被设置于晶圆110(基底110)的上表面。值得注意的是，此处所述及绘示的半导体封装体100虽仅包含单一半导体晶片120，然其并非用以限制半导体封装体100的实施例。在多个实施方式中，半导体封装体100内也可包含多个半导体晶片120。接续地，第一铸形材料130被形成，且环绕半导体晶片120。在多个实施方式中，第一铸形材料130可将半导体晶片120包覆于其内。
复合层140被设置于半导体晶片120上。在多个实施方式中，复合层140可包含第一中间层142以及第二铸形材料144。在多个实施方式中，第一中间层142可为薄板、薄膜、金属材料或其他合适的材料。在其他的多个实施方式中，第一中间层142也可包含金属轨线(图未绘示)，配置成电性连接半导体晶片120，将如后详述。在多个实施方式中，第二铸形材料144被设置于第一中间层142远离半导体晶片120的表面。在多个实施方式中，第一铸形材料130与第二铸形材料144可使用相同的铸形材料。在多个实施方式中，第一铸形材料130与第二铸形材料144可使用不相同的铸形材料。在多个实施方式中，第一铸形材料130的热膨胀系数与第二铸形材料144的热膨胀系数可经选择，以互相匹配。
由于半导体封装体100的新结构可视为将第一中间层142夹于第一铸形材料130以及第二铸形材料144之间，使得半导体封装体100可借由复合层140提供支撑以及强化的功能，同时，第二铸形材料144也可配置成与第一中间层142共同平衡第一铸形材料130所造成的应力，像是因热膨胀而产生的应力。如此一来，复合层140的结构可让半导体封装体100在多种不同的情况下，避免因受应力而毁损或卷曲。也即，复合层140可确保对半导体封装体100的结构的强化，并维持薄型化的趋势。同时，相较将半导体封装体完全包覆于铸形材料的封装体，本案的半导体封装体100可较为节省使用的材料数量与材料成本，且具有更小的体积。
在多个实施方式中，晶圆110(基底110)可包含多个硅穿孔112(through siliconvias,TSVs)。硅穿孔112设置或嵌入于晶圆110(基底110)内，其中每个硅穿孔112的一端暴露于晶圆110的上表面，且配置成与半导体晶片120分别电性连接。更精确地来说，半导体晶片120可包含多个接触垫122，且接触垫122配置成通过导电柱124与硅穿孔112暴露于晶圆110的上表面的一端电性连接。应了解到，此处所述的连接于硅穿孔112以及半导体晶片120之间的导电路径，仅为示例，并非用以限制硅穿孔112以及半导体晶片120之间的连接方式。
在多个实施方式中，半导体封装体100可还包含中介层150。中介层150设置于晶圆110(基底110)以及半导体晶片120之间。中介层150可包含多个内连线结构152。内连线结构152设置于中介层150内，且电性连接于对应的半导体晶片120以及对应的硅穿孔112之间。中介层150可还包含钝化层154(passivation layer)。钝化层154设置于中介层基底156上，且位于内连线结构152之间，使得钝化层154可用以避免内连线结构152间彼此互相连接。
在多个实施方式中，半导体封装体100可还包含多个导电突块。导电突块设置于晶圆110(基底110)远离半导体晶片120的表面，其中导电突块通过硅穿孔112与半导体晶片120电性连接。在多个实施方式中，导电突块可包含多个焊球170。在其他的多个实施方式中，导电突块可包含重分布层160以及多个焊球170。重分布层160设置于晶圆110(基底110)远离半导体晶片120的表面。重分布层160可包含基底164以及多个导电垫162。在多个实施方式中，焊球170设置于重分布层160远离晶圆110(基底110)的表面，且通过重分布层160与硅穿孔112电性连接。更进一步来说，焊球170设置于导电垫162上，使得焊球170可电性连接至硅穿孔112，且形成导电路径于焊球170以及半导体晶片120之间。
图2至图8为依据本发明多个实施方式绘示的半导体封装体100在不同制作阶段的简单侧视剖面图。参照图2，半导体封装体100的制作，自提供晶圆110以及中介层150开始。中介层150设置于晶圆110上，在多个实施方式中，晶圆110可包含多个硅穿孔112设置于晶圆110内。值得注意的是，此处所提供的晶圆110可不需包含中介层150或任何嵌入于晶圆110的结构，举例来说，硅穿孔112，且此处所述关于制造半导体封装体100的制造流程仅为示例，其并非用以限制晶圆110的结构。在多个实施方式中，在目前制造半导体封装体100的步骤中，硅穿孔112仅暴露于靠近晶圆110上侧的表面。换句话说，每个硅穿孔112具有两端，在半导体封装体的制作方法1600(参照图16)中，在此制造步骤，仅硅穿孔112靠近晶圆110上侧表面的一端被暴露，而硅穿孔112的另一端仍包覆于晶圆110内，将在后续的工艺步骤被暴露。晶圆110内的硅穿孔112可通过一个或多个工艺来制造。
在多个实施方式中，中介层150可包含多个内连线结构152、钝化层154以及中介层基底156。在多个实施方式中，中介层150可通过一个或多个工艺被形成于晶圆110的上表面。在多个实施方式中，中介层150的内连线结构152配置成与硅穿孔112电性连接。
参照图3，在晶圆110的上侧的表面上方设置多个半导体晶片120。在多个实施方式中，半导体晶片120可具有主动表面朝向晶圆110。在多个实施方式中，半导体晶片120可包含接触垫122设置于主动表面上。接触垫122配置成供其他元件通过主动表面与半导体晶片120电性连接。在多个实施方式中，导电柱124被设置于晶圆110以及半导体晶片120之间，且电性连接半导体晶片120至晶圆110的导电特征，像是硅穿孔112等。在多个实施方式中，导电柱124以及内连线结构152可共同形成导电路径，电性连接于半导体晶片120与对应的硅穿孔112之间。值得注意的是，此处所述的位于半导体晶片120与对应的硅穿孔112之间的导电路径仅为示例，并非用以限制半导体晶片120与对应的硅穿孔112之间的连接关系。
参照图4，在接续的步骤，以第一铸形材料130铸形半导体晶片120。在多个实施方式中，第一铸形材料130可将半导体晶片120完全包覆于内。在其他的实施方式中，至少部分的半导体晶片120远离晶圆110的表面可暴露于第一铸形材料130外，将如后详述。在多个实施方式中，以第一铸形材料130铸形半导体晶片120的步骤可以多个不同的工艺方法达致。举例来说，铸形工艺、部分铸形工艺以及研磨工艺。也即，可在进行以第一铸形材料130铸形半导体晶片120的步骤后，选择性地，自第一铸形材料130远离晶圆110的表面的方向，进行研磨工艺或薄形化工艺，以移除半导体晶片120上方的第一铸形材料130，让第一铸形材料130的厚度缩减，或者，更进一步地，暴露半导体晶片120至少部分的半导体晶片120远离晶圆110的表面。
值得注意的是，即使对第一铸形材料130进行研磨工艺或薄形化工艺，半导体晶片120仍被第一铸形材料130环绕，使得第一铸形材料130可保护半导体晶片120。举例来说，其中一种实施方式中，以第一铸形材料130铸形半导体晶片120的步骤可为部分铸形工艺，其中在进行部分铸形工艺后，至少部分的半导体晶片120远离晶圆110的表面仍暴露于第一铸形材料130外。换句话说，形成的第一铸形材料130覆盖部分的半导体晶片120远离晶圆110的表面。如图4所示，在本实施方式中，半导体晶片120远离晶圆110的表面仍被第一铸形材料130覆盖，以接续进行后续的步骤。
参照图5，接续地，当第一铸形材料130铸形半导体晶片120后，在半导体晶片120的上方形成复合层140。在多个实施方式中，半导体晶片120与复合层140之间可设置有第一铸形材料130。复合层140可包含第一中间层142以及第二铸形材料144。在多个实施方式中，形成复合层140的步骤可包含在半导体晶片120的上方形成第一中间层142以及在第一中间层142上形成第二铸形材料144。在多个实施方式中，第一中间层142可与第一铸形材料130远离晶圆110的表面互相固定或贴合。而形成第二铸形材料144在第一中间层142远离第一铸形材料130的表面的步骤，可优先于或接续于进行第一中间层142固定或贴合至第一铸形材料130远离晶圆110的表面上的步骤。在多个实施方式中，形成第二铸形材料144可包含对第二铸形材料144远离晶圆110的表面进行研磨工艺或抛光工艺。
参照图6，自相对于晶圆110上表面的下表面的一侧，进行研磨工艺或薄型化工艺，以减少晶圆110的厚度，直到嵌入于晶圆110中的硅穿孔112远离上表面的一端于晶圆110的下表面被暴露为止。如此一来，半导体晶片120可通过硅穿孔112远离上表面的一端与其他元件电性连接。在多个实施方式中，作为半导体封装体100的强化结构的复合层140可在研磨工艺或薄型化工艺进行的过程中，对半导体封装体100的半成品提供强化与支撑。
参照图7，在晶圆110的下方形成重分布层160。重分布层160可包含基底164以及导电垫162或导电轨线。导电垫162可电性连接至半导体晶片120。
参照图8，在晶圆110远离半导体晶片120的下表面的下方设置多个焊球170，且焊球170与半导体晶片120电性连接。举例来说，焊球170可设置于重分布层160所形成的导电垫162上，但不限于此。在其他的多个实施方式中，焊球170可设置于与其他元件接脚相对应的位置，并通过重分布层160所形成的导电轨线电性连接重分布层160。换句话说，重分布层160被设置或形成于晶圆110以及焊球170之间，且在晶圆110远离半导体晶片120的下表面的下方与焊球170共同形成多个导电突块。
图9至图12为依据本发明另外的多个实施方式绘示的半导体封装体100’在不同制作阶段的简单侧视剖面图。绘示在图9至图12中的半导体封装体100’，接续图4所示关于形成第一铸形材料130的步骤，其中所形成的第一铸形材料130可环绕或包覆半导体晶片120，如图9所示，在形成复合层140于半导体晶片120上方前，半导体晶片120远离晶圆110的表面仅部份被第一铸形材料130给覆盖。甚或，半导体晶片120远离晶圆110的表面可完全暴露于第一铸形材料130外。在多个实施方式中，在进行以第一铸形材料130铸形半导体晶片120的步骤后，可接续地，自第一铸形材料130远离晶圆110的表面进行研磨工艺或薄形化工艺，以移除半导体晶片120上方的第一铸形材料130。如此一来，半导体晶片120远离晶圆110的表面可被部分或完全暴露。值得注意的是，即便在进行研磨工艺或薄形化工艺后，半导体晶片120仍被第一铸形材料130给围绕。
接续地，复合层140可形成在半导体晶片120以及第一铸形材料130上方。甚或，更精确地来说，复合层140可直接形成在半导体晶片120以及第一铸形材料130上方。换句话说，复合层140可与半导体晶片120远离晶圆110的表面的至少部分物理接触。也即，如果任何应力作用于半导体晶片120，应力会直接传递并作用到复合层140上，以防止或阻止半导体晶片120受到毁损。
在多个实施方式中，复合层140的第一中间层142可包含金属轨线(图未绘示)嵌入于中间层142内。同时，半导体晶片120可还包含其他的主动表面(图未绘示)，此处所述的主动表面位于半导体晶片120远离晶圆的表面，使得主动表面可与中间层142的金属轨线电性连接，以创造与半导体晶片120电性连接的其他可能的导电路径。
参照图10，自晶圆110的下表面的一侧，进行研磨工艺或薄型化工艺，以减少晶圆110的厚度，直到嵌入于晶圆110中的硅穿孔112远离上表面的一端于晶圆110的下表面被暴露为止。在多个实施方式中，与半导体晶片120直接接触的复合层140可在研磨工艺或薄型化工艺进行的过程中，对半导体封装体100’的半成品提供强化与支撑。
参照图11以及图12，多个导电突块被形成于晶圆110远离半导体晶片120的下表面的一侧，为半导体晶片120创造与其他元件的电性接点。此处所述的制造过程，可与图7以及图8中所述的制造过程相对应。
图13为依据本发明多个实施方式绘示的示例性的半导体封装体100在进行后续的步骤中的侧视剖面图。虽然并未在此处绘示，应了解到，晶圆110可具有切割线区域，配置成自切割线区域切割晶圆110，将半导体封装体100与邻近的另一半导体封装体100分割。如图13所绘示的虚线，仅为示例，用以显示分割半导体封装体100与邻近的另一半导体封装体100的制造流程。在图13所示的沿着切割线区域切割的方法，可避免半导体晶片120或半导体封装体100内的其他结构受到毁损。
图14为依据本发明另外的多个实施方式绘示的示例的半导体封装体1400的侧视剖面图。如同图14所示，在多个实施方式中，半导体封装体1400可包含晶圆110(基底110)、半导体晶片120、第一铸形材料130、复合层140’、中介层150、重分布层160以及焊球170。第一铸形材料130设置于半导体晶片120以及复合层140’之间。复合层140’可包含第一中间层142、第二铸形材料144、第二中间层146以及第三铸形材料148。层叠第一中间层142、第二铸形材料144、第二中间层146以及第三铸形材料148，以形成复合层140’。第二中间层146设置于第二铸形材料144上。第三铸形材料148设置于第二中间层146远离半导体晶片120的表面。在多个实施方式中，第一铸形材料130、第二铸形材料144以及第三铸形材料148可使用相同的铸形材料。在多个实施方式中，第一铸形材料130、第二铸形材料144以及第三铸形材料148可使用不相同的铸形材料。
图15依据本发明另外的多个实施方式绘示的半导体封装体1500在接续的制作阶段的简单侧视剖面图。如同图15所示，在多个实施方式中，半导体封装体1500可包含晶圆110(基底110)、半导体晶片120、第一铸形材料130、复合层140’、中介层150、重分布层160以及焊球170。半导体晶片120远离晶圆110的表面的至少部分与第一中间层142物理接触。复合层140’可包含第一中间层142、第二铸形材料144、第二中间层146以及第三铸形材料148。层叠第一中间层142、第二铸形材料144、第二中间层146以及第三铸形材料148，以形成复合层140’。第二中间层146设置于第二铸形材料144上。第三铸形材料148设置于第二中间层146远离半导体晶片120的表面。在多个实施方式中，第一铸形材料130、第二铸形材料144以及第三铸形材料148可使用相同的铸形材料。在多个实施方式中，第一铸形材料130、第二铸形材料144以及第三铸形材料148可使用不相同的铸形材料。
由于此处所述的复合层140’可提供半导体封装体1400以及半导体封装体1500支撑以及强化的功能。进一步来说，复合层140’包含的额外层，像是第二中间层146以及第三铸形材料148。复合层140’可提供半导体封装体1400以及半导体封装体1500更多变动的弹性，并进一步加强结构的强度。举例来说，若第一中间层142内嵌入有金属轨线，则复合层140’内其他层可提供足够的结构强度，以抵抗应力。值得注意的是，此处所述的复合层140’仅为示例，并非用以限制本发明，本领域具有通常知识者可根据实际需求调整复合层140’的堆叠层数。
图16为依据本发明多个实施方式绘示的半导体封装体的制作方法1600的流程图。如图16所示，半导体封装体的制作方法1600从步骤1610开始，在晶圆的上表面上方设置多个半导体晶片。接续地，在步骤1620，半导体晶片被铸形于铸形材料中。接着，在铸形半导体晶片后，在半导体晶片的上方形成复合层。在多个实施方式中，在半导体晶片的上方形成复合层的步骤可包含设置中间层于半导体晶片上方以及形成铸形材料于中间层上。在另外的多个实施方式中，在半导体晶片的上方形成复合层的步骤可包含设置第一中间层于半导体晶片上方、形成第二铸形材料于第一中间层上、在第二铸形材料上形成第二中间层以及在第二中间层上形成第三铸形材料。如此一来，复合层可提供半导体封装体的半成品在后续工艺过程中的强化以及支撑。
在多个实施方式中，铸形半导体晶片的步骤可包含铸形工艺以及部分铸形工艺。而部分铸形工艺中所形成的铸形材料仍围绕半导体晶片。在多个实施方式中，可自铸形材料远离晶圆的表面，进行研磨工艺或薄形化工艺，以薄化铸形材料高于半导体晶片的部分。在多个实施方式中，铸形材料设置于半导体晶片与复合层之间。在其他的多个实施方式中，至少部分的半导体晶片远离晶圆的表面被暴露。在其他的多个实施方式中，复合层可与至少部分的半导体晶片远离晶圆的表面物理接触。
在多个实施方式中，晶圆还具有下表面，相对于晶圆的上表面。晶圆包含多个硅穿孔，设置于晶圆内。每个硅穿孔的一端暴露于晶圆的上表面，且配置成与半导体晶片电性连接。在多个实施方式中，半导体封装体的制作方法1600可还包含形成多个硅穿孔于晶圆内。形成多个硅穿孔于晶圆内的步骤可包含前侧工艺，像是自晶圆的上表面蚀刻晶圆形成穿孔(via)、沉积介电层于晶圆的上表面、沉积阻障层及/或晶种层、填满穿孔、自晶圆的上表面进行抛光工艺以及沉积基属化层以及钝化层等步骤，包含但不限于此。
在多个实施方式中，半导体封装体的制作方法1600可还包含在半导体晶片与晶圆之间设置中介层。在多个实施方式中，设置中介层的步骤可包含通过一个或多个工艺，在中介层内形成或设置多个内连线结构。每个内连线结构可电性连接于半导体晶片与硅穿孔之间。
在多个实施方式中，半导体封装体的制作方法1600可还包含在晶圆远离半导体晶片的下表面形成多个导电突块。在多个实施方式中，形成导电突块的步骤可包含自晶圆的下表面，对晶圆进行研磨工艺，直到至少暴露硅穿孔远离上表面的一端为止；以及在晶圆的下表面设置多个焊球。在多个实施方式中，半导体封装体的制作方法1600可还包含形成重分布层连接于晶圆以及焊球之间。
综上所述，本发明提供一种半导体封装体的制作方法包含在晶圆的上表面上方设置多个半导体晶片；以第一铸形材料铸形半导体晶片；以及，在铸形半导体晶片后，在半导体晶片的上方形成复合层。根据前述半导体封装体的制作方法所形成的半导体封装体可包含基底、至少一个半导体晶片、第一铸形材料以及复合层。半导体晶片设置于基底的上表面。第一铸形材料环绕半导体晶片。复合层设置于半导体晶片上。复合层包含第一中间层以及第二铸形材料。第二铸形材料设置于第一中间层远离半导体晶片的表面。由于复合层可提供半导体封装体在制造过程中的强化与支撑，举例来说，进行研磨工艺或薄型化工艺时，对抗应力的支撑。所以本发明公开的半导体封装体的制作方法可提升制造的良率，并让半导体封装体对应力具有更强的抵抗能力。
虽然本发明已经以实施方式公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作各种变动与润饰，因此本发明的保护范围当视权利要求所界定者为准。

Claims (20)

1.一种半导体封装体的制作方法，其特征在于，所述半导体封装体的制作方法包含：
在晶圆的上表面上方设置多个半导体晶片；
以第一铸形材料铸形所述多个半导体晶片；以及
在铸形所述多个半导体晶片后，在所述多个半导体晶片的上方形成复合层。
2.如权利要求1所述的半导体封装体的制作方法，其特征在于，形成所述复合层的步骤包含：
在所述多个半导体晶片的上方形成第一中间层；以及
在所述第一中间层上形成第二铸形材料。
3.如权利要求2所述的半导体封装体的制作方法，其特征在于，形成所述复合层的步骤还包含：
在所述第二铸形材料上形成第二中间层；以及
在所述第二中间层上形成第三铸形材料。
4.如权利要求1所述的半导体封装体的制作方法，其特征在于，以所述第一铸形材料铸形所述多个半导体晶片的步骤包含：
以所述第一铸形材料铸形所述多个半导体晶片，并在所述第一铸形材料内包覆所述多个半导体晶片；以及
自所述第一铸形材料远离所述晶圆的表面，进行薄形化工艺。
5.如权利要求1所述的半导体封装体的制作方法，其特征在于，以所述第一铸形材料铸形所述多个半导体晶片的步骤中，暴露至少部分的所述多个半导体晶片远离所述晶圆的表面。
6.如权利要求1所述的半导体封装体的制作方法，其特征在于，所述复合层与所述多个半导体晶片远离所述晶圆的表面的至少部分物理接触。
7.如权利要求1所述的半导体封装体的制作方法，其特征在于，所述多个半导体晶片与所述复合层之间设置有所述第一铸形材料。
8.如权利要求1所述的半导体封装体的制作方法，其特征在于，所述半导体封装体的制作方法还包含在所述晶圆内形成多个硅穿孔，其中每个所述硅穿孔的一端暴露于所述晶圆的所述上表面，且配置成分别与所述多个半导体晶片电性连接。
9.如权利要求8所述的半导体封装体的制作方法，其特征在于，所述半导体封装体的制作方法还包含在所述多个半导体晶片与所述晶圆之间设置中介层。
10.如权利要求9所述的半导体封装体的制作方法，其特征在于，所述设置所述中介层的步骤包含在所述中介层内设置多个内连线结构，且每个所述内连线结构电性连接于所述多个半导体晶片其中一个与对应的所述多个硅穿孔其中一个之间。
11.如权利要求8所述的半导体封装体的制作方法，其特征在于，所述晶圆还具有下表面，相对于所述上表面，其中所述半导体封装体的制作方法还包含在所述晶圆的所述下表面形成多个导电突块。
12.如权利要求11所述的半导体封装体的制作方法，其特征在于，形成所述多个导电突块的步骤还包含：
自所述晶圆的所述下表面，对所述晶圆进行研磨工艺，直到至少暴露所述多个硅穿孔远离所述上表面的一端为止；以及
在所述晶圆的所述下表面设置多个焊球，其中所述多个焊球与所述多个半导体晶片电性连接。
13.如权利要求12所述的半导体封装体的制作方法，其特征在于，形成所述多个导电突块的步骤还包含在所述晶圆以及所述多个焊球之间形成重分布层。
14.一种半导体封装体，其特征在于，所述半导体封装体包含：
基底；
至少一个半导体晶片，其设置于所述基底的上表面；
第一铸形材料，其环绕所述半导体晶片；以及
复合层，其设置于所述半导体晶片上，所述复合层包含：
第一中间层；以及
第二铸形材料，其设置于所述第一中间层远离所述半导体晶片的表面。
15.如权利要求14所述的半导体封装体，其特征在于，所述复合层还包含：
第二中间层，其设置于所述第二铸形材料上；以及
第三铸形材料，其设置于所述第二中间层远离所述半导体晶片的表面。
16.如权利要求14所述的半导体封装体，其特征在于，所述第一中间层物理接触所述半导体晶片远离所述晶圆的表面的至少部分。
17.如权利要求14所述的半导体封装体，其特征在于，所述第一铸形材料设置于所述第一中间层与所述半导体晶片之间。
18.如权利要求14所述的半导体封装体，其特征在于，所述基底包含多个硅穿孔，其嵌入于所述基底内，且所述多个硅穿孔与所述半导体晶片电性连接。
19.如权利要求18所述的半导体封装体，其特征在于，所述半导体封装体还包含中介层设置于所述基底以及所述半导体晶片之间，其中所述中介层包含多个内连线结构，其设置于所述中介层内，且所述多个内连线结构电性连接于所述半导体晶片以及所述多个硅穿孔之间。
20.如权利要求18所述的半导体封装体，其特征在于，所述半导体封装体还包含多个导电突块，其设置于所述基底远离所述半导体晶片的表面，所述导电突块包含：
重分布层，其设置于所述基底远离所述半导体晶片的所述表面；以及
多个焊球，其设置于所述重分布层远离所述半导体晶片的表面，且通过所述重分布层与所述多个硅穿孔电性连接。
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