KR101402868B1 - 재구성 패널 처리 포맷에 의한 칩 스케일 패키지 어셈블리 - Google Patents

재구성 패널 처리 포맷에 의한 칩 스케일 패키지 어셈블리 Download PDF

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Abstract

집적 회로(IC) 패키지들의 어셈블리를 위한 방법들, 시스템들, 및 장치들이 설명된다. 복수의 기판들을 포함하는 기판 패널이 형성된다. 기판 패널은 복수의 기판들을 분리하기 위하여 싱귤레이팅된다. 분리된 기판들의 적어도 서브세트는 캐리어의 표면에 부착된다. 하나 이상의 다이들은 캐리어 위의 기판들 각각에 부착된다. 다이들 및 기판들은 캐리어 위에서 몰딩 컴파운드로 캡슐화된다. 다이들 및 기판들을 캡슐화하는 몰딩 컴파운드를 포함하는 몰딩된 어셈블리를 형성하기 위하여, 캐리어는 캡슐화된 다이들 및 기판들로부터 탈착된다. 복수의 상호접속부들은 몰딩된 어셈블리 표면의 기판들 각각에 부착된다. 몰딩된 어셈블리는 복수의 IC 패키지들을 형성하기 위하여 싱귤레이팅된다. 각각의 IC 패키지는 다이들 및 기판 중의 적어도 하나를 포함한다.

Description

재구성 패널 처리 포맷에 의한 칩 스케일 패키지 어셈블리{CHIP SCALE PACKAGE ASSEMBLY IN RECONSTITUTION PANEL PROCESS FORMAT}
본 발명은 집적 회로 패키지 어셈블리에 관한 것이다.
집적 회로(IC : integrated circuit) 칩들 또는 다이(die)들은 전형적으로, 회로 기판에 부착될 수 있는 패키지를 이용하여 다른 회로들과 인터페이스 된다. IC 다이 패키지의 하나의 이러한 유형은 볼 그리드 어레이(BGA : ball grid array) 패키지이다. BGA 패키지들은 현재 이용가능한 여러 다른 패키지 솔루션(solution)들보다 작은 풋프린트(footprint)들을 제공한다. BGA 패키지의 하나의 유형은 패키지 기판의 제 1 표면에 부착되는 하나 이상의 IC 다이들을 가지고, 패키지 기판의 제 2 표면 위에 위치된 솔더 볼 패드들의 어레이(array)를 가진다. 솔더 볼들은 솔더 볼 패드들에 부착된다. 솔더 볼들은 패키지를 회로 기판에 부착하기 위하여 리플로우(reflow) 된다.
BGA 패키지의 발전된 유형은 웨이퍼-레벨 BGA 패키지이다. 웨이퍼-레벨 BGA 패키지들은 특히, 웨이퍼 레벨 칩 스케일 패키지(WLCSP : wafer level chip scale package)들을 포함하는 몇몇 산업상 명칭들을 가진다. 웨이퍼-레벨 BGA 패키지에서는, IC 다이가 그 제조 웨이퍼로부터 아직 싱귤레이팅(singulating) 되지 않았을 때, 솔더 볼들은 IC 다이에 직접 실장된다. 이와 같이, 웨이퍼-레벨 BGA 패키지들은 패키지 기판을 포함하지 않는다. 그러므로, 웨이퍼-레벨 BGA 패키지들은 전통적인 BGA 패키지들을 포함하는 다른 IC 패키지 유형들에 비해, 높은 핀 아웃(pin out)을 갖도록 매우 작게 만들어질 수 있다.
웨이퍼-레벨 BGA 패키지들에서 이용된 IC 다이들에 대하여, 라우팅(routing)은 전형적으로 다이들 바로 위에 형성된다. 솔더 볼들이 다이에 부착되는 위치들에 다이 패드들의 신호들을 라우팅하기 위하여, 라우팅은 다이들의 표면 위에 형성된다. 팬인(fan-in) 라우팅 및 팬아웃(fan-out) 라우팅은 다이들 위에 형성될 수 있는 라우팅의 2개의 상이한 유형들이다. 팬인 라우팅은 각각의 반도체 다이의 영역 내부에서만 형성되는 라우팅의 유형이다. 팬아웃 라우팅은 반도체 다이들의 영역들의 외부로 연장되는 라우팅의 유형이다. 예를 들어, 각각의 다이에 대하여, 반도체 물질의 영역 주위에 물질이 도포될 수 있고, 도포된 물질은 고체화(solidify)된다. 다음으로, 팬아웃 라우팅은 다이의 영역을 지나서 도포된 물질 위에 연장되는 다이에 도포될 수 있다. 이와 같이, 팬아웃 라우팅은 더 큰 영역 위에서 라우팅이 수행되도록 하여 신호 트레이스(signal trace)들을 위한 더 많은 공간을 제공하는 것을 포함하는 장점들을 제공한다. 그러나, 현재의 팬아웃 라우팅 기술은 매우 막중한 자본 투자를 필요로 한다. 이러한 자본 투자는 장기간에는 비용 경쟁력을 제공할 수 있지만, 이러한 자본 투자는 단기간에는 비용의 장점들을 제공하지 않는다. 또한, 더 많은 장치들을 웨이퍼 레벨 패키징으로 이주시키기 위한 산업에 있어서의 현재의 추세로 인해, 현재의 팬아웃 라우팅 기술은 용량에 대해 제약이 있다. 이와 같이, 팬아웃 웨이퍼-레벨 제조의 비용은 감소하는 중이지만, 팬아웃 웨이퍼-레벨 제조와, 가격을 감소시키고 이익 마진을 유지하기 위한 증가하는 압력의 보조를 맞추는 것은 곤란하였다.
본 발명은 볼 그리드 어레이(BGA : ball grid array) 패키지들과 같은 집적 회로(IC) 패키지들을 효율적으로 그리고 경제적으로 조립하기 위한 방법 및 이것에 의해 제조된 집적 회로 패키지를 제공하는 것을 목적으로 한다.
청구항들에서 더욱 완전하게 기재된 바와 같이, 도면들의 적어도 하나와 관련하여 본 명세서에서 실질적으로 도시되고 및/또는 설명된 바와 같은 집적 회로 패키지들을 제조하기 위한 방법들, 시스템들, 및 장치들이 설명된다.
일 측면에 따르면, 방법이 제공되고, 상기 방법은,
라우팅(routing)을 각각 포함하는 복수의 기판들을 포함하는 기판 패널을 형성하는 단계;
상기 복수의 기판들을 분리하기 위하여 상기 기판 패널을 싱귤레이팅(singulating)하는 단계;
상기 분리된 기판들의 적어도 서브세트(subset)를 캐리어의 표면에 부착하는 단계;
하나 이상의 다이(die)들을 상기 캐리어 위의 상기 기판들 각각에 실장하는 단계;
상기 캐리어 위의 상기 다이들 및 상기 기판들을 몰딩 컴파운드(molding compound)로 캡슐화하는 단계;
상기 다이들 및 기판들을 캡슐화하는 몰딩 컴파운드를 포함하는 몰딩된 어셈블리를 형성하기 위하여 상기 캡슐화된 다이들 및 기판들로부터 상기 캐리어를 탈착하는 단계;
복수의 상호접속부(interconnect)들을 상기 몰딩된 어셈블리 표면의 상기 기판들 각각에 부착하는 단계; 및
상기 다이들 및 기판 중의 적어도 하나를 각각 포함하는 복수의 집적 회로 패키지들을 형성하기 위하여 상기 몰딩된 어셈블리를 싱귤레이팅하는 단계를 포함한다.
바람직하게는, 상기 방법은,
상기 다이들을 상기 기판들에 실장하기 위한 전도성 컨택(conductive contact)들을 형성하기 위하여 상기 기판 패널 내의 상기 기판들을 스터드(stud)들로 도금하는 단계를 더 포함한다.
바람직하게는, 상기 라우팅을 각각 포함하는 복수의 기판들을 포함하는 기판 패널을 형성하는 단계는,
어레이 주위의 상기 기판 패널의 둘레 림 영역(perimeter rim area)을 제외한 상기 기판 패널을 채우는 어레이 내에 상기 기판들을 포함하기 위하여 상기 기판 패널을 형성하는 단계를 포함한다.
바람직하게는, 상기 분리된 기판들의 적어도 서브세트를 캐리어의 표면에 부착하는 단계는,
상기 분리된 기판들을 상기 캐리어의 상기 표면 위에 이격되도록 위치시키는 단계를 포함한다.
바람직하게는, 상기 캐리어 위의 상기 다이들 및 상기 기판들을 몰딩 컴파운드로 캡슐화하는 단계는,
상기 분리된 기판들 사이의 공간을 상기 몰딩 컴파운드로 채우는 단계를 포함한다.
바람직하게는, 상기 복수의 집적 회로 패키지들을 형성하기 위하여 상기 몰딩된 어셈블리를 싱귤레이팅하는 단계는,
각각의 집적 회로 패키지가 상기 포함된 기판의 외부 에지 주위에 몰딩 컴파운드의 주변 링을 포함하도록, 상기 몰딩된 어셈블리를 싱귤레이팅하는 단계를 포함한다.
바람직하게는, 상기 상호접속부들은 볼 상호접속부(ball interconnect)들이다.
바람직하게는, 상기 방법은,
작동 기판(working substrate)들의 세트(set)를 결정하기 위하여 상기 기판 패널 내의 상기 기판들을 테스트하는 단계를 더 포함하고,
상기 분리된 기판들의 적어도 서브세트를 캐리어의 표면에 부착하는 단계는,
상기 작동 기판들의 세트의 분리된 기판들을 상기 캐리어의 상기 표면에 부착하는 단계를 포함한다.
일 측면에 따르면, 방법은,
복수의 별개의 기판들을 수용하는 단계;
상기 기판들을 캐리어의 표면에 부착하는 단계;
하나 이상의 다이들을 상기 캐리어 위의 상기 기판들 각각에 실장하는 단계;
상기 캐리어 위의 상기 다이들 및 상기 기판들을 몰딩 컴파운드로 캡슐화하는 단계;
상기 다이들 및 기판들을 캡슐화하는 상기 몰딩 컴파운드를 포함하는 몰딩된 어셈블리를 형성하기 위하여 상기 캡슐화된 다이들 및 기판들로부터 상기 캐리어를 탈착하는 단계;
복수의 상호접속부들을 상기 몰딩된 어셈블리 표면의 상기 기판들 각각에 부착하는 단계; 및
상기 다이들 및 기판 중의 적어도 하나를 각각 포함하는 복수의 집적 회로 패키지들을 형성하기 위하여 상기 몰딩된 어셈블리를 싱귤레이팅하는 단계를 포함한다.
바람직하게는, 상기 기판들을 캐리어의 표면에 부착하는 단계는,
상기 기판들을 상기 캐리어의 상기 표면 위에 이격되도록 위치시키는 단계를 포함한다.
바람직하게는, 상기 캐리어 위의 상기 다이들 및 상기 기판들을 몰딩 컴파운드로 캡슐화하는 단계는,
상기 기판들 사이의 공간을 상기 몰딩 컴파운드로 채우는 단계를 포함한다.
바람직하게는, 상기 복수의 집적 회로 패키지들을 형성하기 위하여 상기 몰딩된 어셈블리를 싱귤레이팅하는 단계는,
각각의 집적 회로 패키지가 상기 포함된 기판의 외부 에지 주위에 몰딩 컴파운드의 주변 링을 포함하도록, 상기 몰딩된 어셈블리를 싱귤레이팅하는 단계를 포함한다.
바람직하게는, 상기 상호접속부들은 볼 상호접속부들이다.
바람직하게는, 상기 방법은,
작동 기판들의 세트를 결정하기 위하여 상기 기판 패널 내의 상기 기판들을 테스트하는 단계를 더 포함하고,
상기 기판들의 적어도 서브세트를 캐리어의 표면에 부착하는 단계는,
상기 작동 기판들의 세트의 기판들을 상기 캐리어의 상기 표면에 부착하는 단계를 포함한다.
일 측면에 따르면, 집적 회로 패키지는,
대향하는 제 1 및 제 2 표면들을 갖는 기판;
상기 기판의 상기 제 1 표면에 실장되는 다이; 및
상기 기판의 상기 제 1 표면 위의 상기 다이를 캡슐화하고 상기 기판의 외부 에지 주위의 주변 링을 형성하는 몰딩 컴파운드를 포함한다.
바람직하게는, 상기 패키지는,
상기 기판의 상기 제 2 표면에 부착되는 복수의 상호접속 볼들을 더 포함한다.
바람직하게는, 상기 패키지는,
상기 다이의 단자들을 상기 기판의 상기 제 1 표면 위의 전도성 피처(conductive feature)들에 결합하는 복수의 스터드(stud)들을 더 포함한다.
바람직하게는, 상기 패키지는,
상기 다이의 단자들을 상기 기판의 상기 제 1 표면 위의 전도성 피처들에 결합하는 복수의 솔더 범프(solder bump)들을 더 포함한다.
본 발명에 따르면, 볼 그리드 어레이(BGA) 패키지들과 같은 집적 회로(IC) 패키지들을 효율적으로 그리고 경제적으로 조립하기 위한 방법을 구현할 수 있다.
본 명세서에 통합되고 명세서의 일부를 형성하는 첨부 도면들은 본 발명을 예시하고, 그 설명과 함께, 발명의 원리들을 설명하고 당업자가 발명을 제조 및 이용할 수 있도록 추가적으로 작용한다.
도 1은 예시적인 실시예에 따라, 집적 회로 패키지 기판들을 형성하기 위한 순서도를 도시한다.
도 2는 복수의 기판 스트립(substrate strip)들을 포함하는 예시적인 기판 패널의 상면도를 도시한다.
도 3은 예시적인 실시예에 따라, 기판 패널을 형성하기 위한 처리를 도시한다.
도 4 및 도 5는 예시적인 실시예들에 따라, 기판들로 실질적으로 채워지는 기판 패널들을 도시한다.
도 6은 예시적인 실시예에 따라, 제 1 및 제 2 싱귤레이팅된 기판들의 측면도들을 도시한다.
도 7은 예시적인 실시예에 따라, 기판 패널의 기판들을 테스트(test)하기 처리를 도시한다.
도 8은 예시적인 실시예에 따라, 집적 회로 다이들을 형성하기 위하여 웨이퍼를 싱귤레이팅하기 위한 처리를 도시한다.
도 9는 예시적인 웨이퍼의 상면도를 도시한다.
도 10은 예시적인 제 1 및 제 2 집적 회로 영역들을 도시하는 도 9의 웨이퍼의 단면도를 도시한다.
도 11은 예시적인 실시예에 따라, 별개의 다이들로 싱귤레이팅되는 집적 회로 영역들의 단면도를 도시한다.
도 12는 예시적인 실시예에 따라, 집적 회로 패키지들을 형성하기 위한 순서도를 도시한다.
도 13 및 도 14는 예시적인 실시예들에 따라, 예시적인 캐리어 구조들을 도시한다.
도 15는 예시적인 실시예에 따라, 부착되는 기판들을 가지는 캐리어의 표면의 도면을 도시한다.
도 16은 예시적인 실시예에 따라, 다이들이 기판들에 부착된 도 15의 도면을 도시한다.
도 17 및 도 18은 예시적인 실시예들에 따라, 캐리어 위의 기판들에 부착된 다이들의 단면도들을 도시한다.
도 19는 예시적인 실시예에 따라, 기판들 및 다이들을 캡슐화하기 위하여 캡슐화 물질이 캐리어에 도포되는, 기판들 및 다이들을 실장하는 캐리어의 측 단면도를 도시한다.
도 20은 예시적인 실시예에 따라, 캐리어가 캡슐화 물질, 기판들 및 다이들로부터 분리되는, 도 19의 측 단면도를 도시한다.
도 21은 예시적인 실시예에 따라, 캡슐화된 기판들에 부착되는 볼 상호접속부들을 갖는 몰딩된 어셈블리(molded assembly)의 측 단면도를 도시한다.
도 22는 예시적인 실시예에 따라, 도 21의 몰딩된 어셈블리로부터 싱귤레이팅된 집적 회로 패키지들의 측 단면도를 도시한다.
도 23은 예시적인 실시예에 따라, 패키지 기판의 에지(edge)들을 둘러싸는 캡슐화 물질을 포함하는 집적 회로 패키지의 측 단면도를 도시한다.
본 발명은 첨부 도면들을 참조하여 지금부터 설명될 것이다. 도면에서는, 동일한 참조 번호들은 동일하거나 기능적으로 유사한 구성요소들을 나타낸다. 또한, 참조 번호의 가장 좌측의 숫자(들)는 참조 번호가 처음으로 나타나는 도면을 식별한다.
서론
본 명세서는 발명의 특징들을 통합하는 하나 이상의 실시예들을 개시한다. 개시된 실시예(들)는 단순히 발명을 예로 든 것에 불과하다. 발명의 범위는 개시된 실시예(들)로 한정되지 않는다. 발명은 여기에 첨부된 청구항들에 의해 정의된다.
"하나의 실시예", "실시예", "예시적 실시예" 등에 대한 명세서에서의 참조들은, 설명된 실시예가 특정한 특징, 구조, 또는 특성을 포함할 수 있지만, 모든 실시예가 반드시 특정한 특징, 구조, 또는 특성을 포함하지 않을 수도 있음을 나타낸다. 또한, 이러한 어구들은 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정한 특징, 구조, 또는 특성이 실시예와 관련하여 설명될 때, 명시적으로 설명되는지 여부에 관계없이 다른 실시예들과 관련하여 이러한 특징, 구조, 또는 특성을 달성하는 것은 당업자의 지식 범위 내에 있다고 진술된다.
또한, 본 명세서에서 이용되는 공간적인 설명들(예를 들어, "위(above)", "아래(below)", "상(up)", "좌(left)", "우(right)", "하(down)", "상단(top)", "하단(bottom)", "수직(vertical)", "수평(horizontal)" 등)은 오직 예시의 목적이고, 본 명세서에서 설명된 구조들의 실제적인 구현들은 임의의 방위 또는 방식으로 공간적으로 배열될 수 있음을 이해해야 한다.
예시적인 실시예들
본 발명의 실시예들은 볼 그리드 어레이(BGA : ball grid array) 패키지들과 같은 집적 회로(IC) 패키지들이 효율적으로 그리고 경제적으로 조립되도록 한다. 실시예들에서는, 하나 이상의 다이들과, 캡슐화 물질(예를 들어, 몰드 컴파운드(mold compound)로 캡슐화된 기판을 포함하는 IC 패키지들이 형성된다. IC 패키지에서는, 하나 이상의 다이들이 패키지 기판에 실장되고, 패키지를 회로 기판에 실장하기 위하여, 볼 상호접속부들 또는 다른 유형의 상호접속부들이 패키지 기판에 부착된다.
IC 패키지 실시예들은 현존하는 기판 제조 기반구조를 이용하여 조립될 수 있고, 팬아웃 라우팅이 필요하지 않다. 팬아웃 라우팅에 따르면, 다이들 주위에 부가적인 영역을 추가함으로써 다이들의 영역이 확장되고, 팬아웃 라우팅은 추가적인 물질 위에서 경로가 정해질 수 있다. 그러나, 다이들의 영역을 확장하고 팬아웃 라우팅을 도포하기 위해 이용되는 제조 처리들은 값비싸고 시간 소비적이다. 팬아웃 라우팅을 위한 값비싼 장비가 요구되지 않으므로, 실시예들은 자본 투자 제약들을 완화시키는데 상당히 도움이 된다. 실시예에서, 스루풋(throughput)을 상당히 개선시키고, 원재료(raw material) 이용을 개선시키고, 비용들을 감소시키기 위해서는 기판 이용이 증가한다. 이러한 실시예들에서는, 기판 패널마다 증가된 수의 패키지들이 생산될 수 있다. 또한, 기판 패널/스트립 내의 비작동(non-working) 기판들의 표시(marking)가 필요하지 않다.
실시예에서는, 몰드 컴파운드에 의해 보상될 수 있는 보통 이하 크기의 기판들이 형성될 수 있다. 예를 들어, 7mm x 7mm 패키지 크기가 바람직할 수 있다. 기판은 6.6mm x 6.6mm가 되도록 형성될 수 있고, 기판의 외부 에지를 둘러싸는 몰드 컴파운드는 패키지가 7mm x 7mm 크기를 갖도록 하기 위하여 0.2mm의 두께를 가질 수 있다. 이러한 방식의 기판 패널의 이용은 훨씬 더 증가될 수 있다.
실시예들에서는, 현존하는 또는 확립된 재구성 처리들이 이용될 수 있다. 예를 들어, 알려진 양호한 기판들 및 다이들을 캐리어 위에 배치하기 위하여 픽 앤드 플레이스(pick and place) 기술들이 이용될 수 있고, 기판들 및 다이들은 패널을 재구성하기 위한 확립된 기술들을 이용하여 캐리어 위에 캡슐화될 수 있다.
실시예들에서는, 현존하는 팬아웃 웨이퍼 레벨 패키지 어셈블리 기술들이 지렛대 역할을 할 수 있지만, 다층 기판들은 재분배 층(redistribution layer)들 대신에 이용될 수 있고, 이것은 재분배 층 형성 처리 단계들(및 관련된 고가의 장비)이 회피되도록 하여, 더욱 비용 효율적인 솔루션으로 변환될 수 있다.
이러한 실시예들은 비용 효율적이며 제조가능하고, 작은 크기의 패키지들이 큰 수의 핀들을 갖도록 제조되도록 한다. 본 명세서에서 설명된 예시적인 실시예들은 예시적인 목적들을 위해 제공되고, 한정하는 것이 아니다. 볼 그리드 어레이 패키지들이 아래의 설명에서 주로 예시되지만, 본 명세서에서 설명된 예들은 다양한 유형들의 집적 회로 패키지 유형들에 적응될 수 있고, 이러한 패키지들은 하나를 초과하는 집적 회로 다이를 포함할 수 있다. 변형들/대안들을 포함하는 또 다른 구조 및 동작 실시예들은 본 명세서의 교시 내용들로부터 관련 기술(들)의 당업자들에게 명백해질 것이다.
예시적인 기판 제조 실시예들
실시예들에 따르면, IC 패키지들에서 이용될 기판들은 기판 패널들 내에 형성될 수 있다. 예를 들어, 도 1은 예시적인 실시예에 따라, 패키지 기판들을 형성하기 위한 순서도(100)를 도시한다. 순서도(100)는 예시적인 목적들을 위하여, 도 2 내지 도 6을 참조하여 이하에서 설명된다. 다른 구조 및 동작 실시예들은 본 명세서에서 제공되는 논의에 기초하여 당업자들에게 명백할 것이다.
순서도(100)는 단계(102)와 함께 시작된다. 단계(102)에서는, 각각 라우팅(routing)을 포함하는 복수의 기판들을 포함하는 기판 패널이 형성된다. 실시예들에서는, 패키지 기판들에 대응하는 복수의 영역들을 포함하는 기판 패널이 형성될 수 있다. 기판 패널은 하나 이상의 라우팅 층들 및 하나 이상의 전기적 절연층들을 포함하도록 형성되고, 전기적 전도성 비아들은 전기적 절연층들을 통해 형성된다. (다이들의 신호들을 위한) 기판 패널의 제 1 표면 위의 전도성 패드들은 라우팅 층들 및 비아(via)들에 의해 기판 패널을 거쳐 기판 패널의 제 2 표면 위의 솔더 볼 패드(solder ball pad)들에 접속된다. 관련 기술의 당업자들에게 알려진 바와 같이, 기판 패널은 표준 또는 전용 기판 패널 제조 기술들에 따라 제조될 수 있다.
예를 들어, 도 2는 예시적인 기판 패널(200)의 표면에 대한 도면을 도시한다. 도 2에 도시된 바와 같이, 기판 패널(200)은 복수의 기판 스트립 부분들(202a-202l)을 포함한다. 기판 스트립 부분들(202a-202l) 각각은 복수의 기판들(204)을 포함한다. 기판 패널(200)은 도 2에서 (2 x 6 어레이 내에) 12개의 기판 스트립 부분들(202a-202l)을 포함하는 것으로 도시되지만, 기판 패널(200)은 다른 구현들에서 다른 수의 기판 스트립 부분들(202)을 포함할 수 있다. 또한, 기판 스트립 부분들(202a-202l) 각각은 도 2에서 (2 x 12 어레이 내에) 24개의 기판들을 포함하는 것으로 도시되지만, 각각의 기판 스트립 부분(202)은 다른 수의 기판들(204)을 포함할 수 있다.
IC 패키지 어셈블리 기술의 하나의 유형에 따르면, 기판 패널(200)은 각각의 기판 스트립이 다수의 기판들(204)을 포함하는 별개의 기판 스트립들을 형성하기 위하여 기판 패널(200)이 분리(예를 들어, 소우 싱귤레이팅(saw singulated), 등)될 수 있다. 각각의 기판 스트립 내의 기판들(204)이 테스트될 수 있고, 임의의 비작동 기판들(204)(테스트를 실패한 기판들)이 표시될 수 있다. 특정한 기판 스트립에 대하여, 다이들이 작동 기판들(204)(스트립 내에 실패한 것으로 표시되지 않은 기판들)에 실장될 수 있고, 다이들은 기판 스트립 위에 캡슐화될 수 있고, 볼 상호접속부들은 기판 스트립에 부착될 수 있고, 기판 스트립은 별개의 집적 회로 패키지들로 싱귤레이팅될 수 있다.
그러나, 이러한 IC 어셈블리 기술은 단점들을 가진다. 예를 들어, 도 2에 도시된 바와 같이, 기판 패널(200)의 잉여 부분들은 이용되지 않는 기판 스트립 부분들(202a-202l) 사이 및 그 주위에 존재한다. 기판 패널(200)의 이용되지 않는 부분들은 기판 패널(200)을 분리한 후에 폐기되고, 이것은 물질 및 비용의 낭비에 이르게 된다. 또한, 테스트 중에, 특정한 기판 스트립이 상당한 수의 비작동 기판들(204)(예를 들어, 스트립 내의 기판들의 총 수의 10%보다 크거나, 스트립 내의 기판들의 총 수의 20%보다 크거나, 등등)을 포함하는 것으로 결정되는 경우, 전체 기판 스트립은 추가적인 처리를 위하여 효율적이지 않은 것으로 폐기될 수 있다. 이와 같이, 폐기된 기판 스트립 내의 임의의 작동 기판들(204)이 폐기되고, 이것은 물질 및 비용의 추가적인 낭비에 이르게 된다.
실시예들은 감소된 기판 패널 낭비를 가능하게 한다. 예를 들어, 실시예에서, 순서도(100)의 단계(102)는 도 3에 도시된 단계(302)를 포함할 수 있다. 단계(302)에서, 기판 패널은 복수의 기판들에 의해 실질적으로 채워지도록 형성될 수 있다. 이러한 실시예에서, 기판 패널의 이용되지 않은 부분들은 실질적으로 감소되거나 완전히 제거된다. 이러한 방식으로, 기판 물질이 거의 내지 전혀 폐기되지 않고, 이것은 물질 및 비용을 절약하고 기판 패널 이용을 증가시킨다.
예를 들어, 도 4 및 도 5는 예시적인 실시예들에 따라, 기판들(204)로 실질적으로 채워지는 기판 패널들(400 및 500)을 각각 도시한다. 도 4에서, 기판 패널(400)은 기판들(204)의 어레이(402)와, 어레이(402)를 둘러싸는 기판 패널 둘레 림 부분(substrate panel perimeter rim portion)(404)을 포함한다. 어레이(402) 내의 기판들(204)은 서로 인접하여, 기판 패널(400)의 이용되지 않는 부분들이 기판들(204) 사이에 존재하지 않는다. 기판들(204)이 기판 패널(400)로부터 싱귤레이팅될 때, 림 부분(404)은 폐기되는 기판 패널(400)의 유일한 중요한 부분이다. 기판 패널(400)은 그 형상이 직사각형인 것으로 도 4에 도시되어 있지만, 다른 실시예들에서는, 다른 형상들을 가질 수 있다. 또한, 어레이(402)는 기판들(204)의 18 x 26 어레이(208 기판들(204))인 것으로 도 4에 도시되어 있지만, 다른 실시예들에서는, 다른 치수들 및/또는 다른 수의 기판들(204)을 가질 수 있다.
도 5에서, 기판 패널(500)은 기판들(204)의 어레이를 포함한다. 기판 패널 림 부분이 기판 패널(500) 내에 존재하지 않는다. 기판 패널(500) 내의 기판들(204)은 서로 인접하여, 기판 패널(500)의 이용되지 않는 부분들이 기판들(204)의 사이 또는 그 주위에 존재하지 않는다. 기판들(204)이 기판 패널(500)로부터 싱귤레이팅될 때, 기판 패널(500)의 중요한 부분이 폐기되지 않는다. 기판 패널(500)은 그 형상이 직사각형인 것으로 도 5에 도시되어 있지만, 다른 실시예들에서는, 다른 형상들을 가질 수 있다. 또한, 기판 패널(500)은 기판들(204)의 18 x 26 어레이(208 기판들(204))인 것으로 도 5에 도시되어 있지만, 다른 실시예들에서는, 다른 치수들 및/또는 다른 수의 기판들(204)을 가질 수 있다.
기판 패널들(200, 400, 및 500)과 같은 기판 패널들은, 기판들(204)이 각각 하나 이상의 전기적 절연층들에 의해 분리되는 하나 이상의 전기적 전도성 층들을 포함하도록 형성될 수 있다. 전기적 전도성 층은 트레이스들/라우팅, 본드 핑거(bond finger)들, 컨택 패드(contact pad)들, 및/또는 다른 전기적 전도성 피처(electrically conductive feature)들을 포함할 수 있다. 예를 들어, 하나의 전기적 전도성 층, 2개의 전기적 전도성 층들, 또는 4개의 전기적 전도성 층들을 갖는 BGA 기판들이 형성될 수 있다. 전기적 전도성 층들은 구리(copper), 알루미늄(aluminum), 주석(tin), 니켈(nickel), 금(gold), 은(silver) 등을 포함하는 금속 또는 금속들/합금의 조합과 같은 전기적 전도성 물질로 이루어질 수 있다. 실시예들에서, 기판 패널은 강성(rigid)일 수 있거나 연성(flexible)(예를 들어, "플렉스(flex)" 기판 또는 플렉스 회로)일 수 있다. 전기적 절연층(들)은 세라믹, 유리, 플라스틱, 테이프, 및/또는 다른 적당한 물질들로 이루어질 수 있다. 예를 들어, 기판 패널의 전기적 절연층(들)은 BT(bismaleimide triazine : 비스말레이미드 트리아진) 라미네이트/수지와 같은 유기 물질, 폴리이미드(polyimide)와 같은 연성 테이프 물질, 방염 섬유유리 합성 기판 보드 물질(flame retardant fiberglass composite substrate board material)(예를 들어, FR-4) 등으로 이루어질 수 있다. 관련 기술(들)의 당업자들에게 알려진 바와 같은 방식으로, 기판 패널 내에 기판들(204)을 형성하기 위하여, 전기적 전도성 및 비전도성(non-conductive) 층들이 함께 적층 및 라미네이팅될 수 있거나, 그렇지 않을 경우에는, 서로 부착될 수 있다.
단계(104)에서, 기판 패널은 복수의 기판들을 분리하기 위하여 싱귤레이팅된다. 실시예들에서는, 관련 기술(들)의 당업자들에게 알려진 바와 같이, 임의의 방식으로 별개의 기판들(204)을 형성하기 위하여, 기판 패널들(200, 400 및 500)과 같은 기판 패널이 싱귤레이팅될 수 있다. 예를 들어, 기판 패널은 소우(saw)(예를 들어, 소우 싱귤레이팅) 또는 레이저를 이용하거나, 임의의 다른 싱귤레이션 기술(singulation technique)에 따라 싱귤레이팅될 수 있다. 도 6은 예시적인 실시예에 따라, 기판 패널로부터 싱귤레이팅될 수 있는 제 1 및 제 2 기판들(204a 및 204b)의 측면도들을 도시한다.
실시예에서, 도 1의 순서도(100)는 도 7에 도시된 추가적인 단계(702)를 포함할 수 있다. 단계(702)에서, 기판들은 작동 기판들의 세트(set)를 결정하기 위하여 기판 패널에서 테스트될 수 있다. 실시예들에서는, 작동 기판들(테스트를 통과하는 기판들(204)) 및 비작동 기판들(테스트를 실패하는 기판들(204))을 결정하기 위하여, 기판들(204)은 기판 패널들(200, 400, 및 500) 중의 하나와 같은 기판 패널에서 테스트될 수 있다. 관련 기술(들)의 당업자들에게 알려진 바와 같이, 임의의 유형 및 수의 테스트들이 기판들(204) 위에서 수행될 수 있다. 예를 들어, (예를 들어, 테스트 신호들을 제공하고 테스트 결과들을 측정하기 위하여 기판들(204)의 전도성 피처들에 프로브(probe)들을 부착함으로써) 기능적 테스트들이 수행될 수 있고, 환경적 테스트들이 수행될 수 있으며, 이하 등등과 같다.
실시예에서는, 단계(702)에 따라 비작동인 것으로 결정되는 기판 패널 내의 기판들(204)이 표시될 수 있다. 예를 들어, 기판들이 비작동 중인 것을 나타내기 위하여, 잉크, 레이저 표시, 또는 다른 유형의 표시가 비작동 기판들에 도포될 수 있다. 이러한 방식으로, 임의의 비작동 기판들이 식별될 수 있으며, 이들은 더 이상 처리/이용되지 않는다. 기판들(204)은 (예를 들어, 도 2의 기판 패널(200)에 대하여 위에서 설명된 바와 같이) 기판 스트립 내에 있는 동안, IC 패키지들을 형성하기 위해 처리되기 보다는, (도 1의 단계(104)에서) 기판 패널로부터 싱귤레이팅 되기 때문에, 개별적인 비작동 기판들은 약간의 작동 기판들을 갖는 전체 기판 스트립들을 잠재적으로 폐기하기 보다는, 추가적인 처리/이용으로부터 제거될 수 있음을 주목해야 한다. 이러한 방식으로, 작동 기판들은 낭비되지 않는다.
예시적인 웨이퍼 처리 실시예들
위에서 설명된 바와 같이, IC 패키지는 하나 이상의 IC 다이들을 포함할 수 있다. 관련 기술(들)의 당업자들에게 알려진 바와 같이, IC 다이들은 웨이퍼 내에 제조될 수 있고, 임의의 방식으로 웨이퍼로부터 분리될 수 있다.
예를 들어, 이러한 다이들은 도 8에 도시된 단계(802)에 따라 만들어질 수 있다. 단계(802)에서, 웨이퍼는 집적 회로 영역을 각각 포함하는 복수의 집적 회로 다이들로 싱귤레이팅 된다. 예를 들어, 도 9는 예시적인 웨이퍼(900)의 평면도를 도시한다. 웨이퍼(900)는 실리콘(silicon), 갈륨 비소(gallium arsenide), 또는 다른 웨이퍼 유형일 수 있다. 도 9에 도시된 바와 같이, 웨이퍼(900)는 (도 9에서 작은 직사각형들로서 도시된) 복수의 집적 회로 영역들(902)에 의해 정의되는 표면을 가진다. 각각의 집적 회로 영역(902)은 볼 그리드 어레이 패키지와 같은 IC 패키지 내에서 패키징되도록 구성된다. 수 10 개, 수 100 개, 수 1000 개, 및 훨씬 더 큰 수를 포함하는 임의의 수의 집적 회로 영역들(902)이 웨이퍼(900) 내에 포함될 수 있다.
도 10은 예시적인 제 1 및 제 2 집적 회로 영역들(902a 및 902b)을 도시하는 웨이퍼(900)의 단면도를 도시한다. 도 10에 도시된 바와 같이, 집적 회로 영역들(902a 및 902b)은 각각 복수의 단자들(1002)(예를 들어, 단자들(1002a-1002e))을 포함한다. 단자들(1002)은 집적 회로 영역들(902)의 전기 신호들(예를 들어, 입력-출력 신호들, 전력 신호들, 접지 신호들, 테스트 신호들, 등)을 위한 액세스 포인트(access point)들(예를 들어, "다이 패드들", "I/O 패드들" 등으로도 알려짐)이다. 수 10 개, 수 100 개, 및 훨씬 더 큰 수의 단자들(1002)을 포함하는 임의의 수의 단자들(1002)이 각각의 집적 회로 영역(902)의 표면 위에 존재할 수 있다.
웨이퍼(900)는 백그라인딩(backgrinding)에 의해 선택적으로 박막화(thinning) 될 수 있다. 예를 들어, 희망하는 경우 및/또는 필요한 경우, 웨이퍼(900)의 두께를 희망하는 양으로 감소시키기 위하여 백그라인딩 처리가 웨이퍼(900) 위에서 수행될 수 있다. 그러나, 웨이퍼(900)의 박막화는 모든 실시예들에서 반드시 수행될 필요가 있는 것은 아니다. 관련 기술(들)의 당업자들에게 알려진 바와 같이, 웨이퍼(900)는 임의의 방식으로 박막화될 수 있다. 집적 회로 영역들(902)을 포함할 결과적인 패키지들의 두께를 최소화하는 것을 돕기 위하여, 웨이퍼(900)는 가능한 한 얇게 만들어질 수 있다. 또한, 각각의 집적 회로 영역(902)은 웨이퍼(900)에서 테스트될 수 있다. 예를 들어, 각각의 집적 회로 영역(902)을 테스트하기 위하여, 테스트 프로브들은 테스트 입력 신호들을 제공하고 테스트 결과 신호들을 수신하도록 웨이퍼(900) 내의 단자들(1002)에 부착될 수 있다.
도 8의 단계(802)에 따르면, 관련 기술(들)의 당업자들에게 알려진 바와 같이, 웨이퍼(900)는 집적 회로 영역들을 서로로부터 물리적으로 분리시키기 위하여 임의의 적절한 방식으로 싱귤레이팅/다이싱(dicing) 될 수 있다. 예를 들어, 웨이퍼(900)는 소우(saw), 라우터(router), 레이저 등에 의해, 기존의 방식 또는 다른 방식으로 싱귤레이팅될 수 있다. 도 11은 서로로부터 다이들(1102a 및 1102b)로 각각 싱귤레이팅된 집적 회로 영역들(902a 및 902b)의 단면도를 도시한다. 웨이퍼(900)의 싱귤레이션(singulation)은 웨이퍼(900)의 집적 회로 영역들(902)의 수에 따라서는, 수 10 개, 수 100 개, 수 1000 개, 또는 훨씬 더 큰 수의 다이들(1102)로 귀착될 수 있다.
예시적인 IC 패키지 어셈블리/제조 실시예들
실시예들에서, IC 패키지들은 기판들(예를 들어, 기판들(204)) 및 IC 다이들(예를 들어, 다이들(1102))을 포함하도록 조립/제조된다. IC 패키지들을 제조하기 위해 이용되는 기판들 및/또는 다이들은 IC 패키지들이 제조되는 설비와 동일한 설비에서 형성 및/또는 싱귤레이팅될 수 있음에 주목해야 한다. 대안적으로, IC 패키지들을 제조하기 위해 이용되는 기판들 및/또는 다이들은 IC 패키지들이 제조되는 설비와 별개의/상이한 설비에서 형성 및/또는 싱귤레이팅될 수 있다. 기판들 및/또는 다이들이 IC 패키지들이 제조되는 설비와 상이한 설비에서 싱귤레이팅되는 경우, 테스트를 통과한 싱귤레이팅된 기판들 및/또는 다이들(즉, 작동 기판들 및/또는 작동 다이들)만 IC 패키지들이 제조되는 설비로 이송될 필요가 있다. 이러한 방식으로, IC 패키지들을 위한 제조 처리는 비작동 기판들 및/또는 다이들을 이용하는 것을 회피하는데 자원들을 소비할 필요가 없다. 예를 들어, IC 패키지들이 기판 스트립 내에서 형성되고 스트립 내의 기판들의 일부가 비작동(non-working)일 때, IC 패키지들을 위한 제조 처리는 작동 다이들을 낭비하는 것을 회피하기 위하여, 기판 스트립 내의 비작동 기판들 위에 작동 다이들을 부착하는 것을 회피한다. 본 명세서에서 설명된 실시예들에서는, 기판들이 이미 싱귤레이팅 된 경우에는 이러한 회피가 필요하지 않으며, 다이들을 싱귤레이팅된 기판들에 부착하기 전에, 비작동 싱귤레이팅된 기판들이 폐기된다.
실시예들에서는, IC 패키지들이 다양한 방법들로 제조될 수 있다. 예를 들어, 도 12는 예시적인 실시예에 따라, IC 패키지들을 조립하기 위한 순서도(1200)를 도시한다. 순서도(1200)는 예시의 목적을 위하여 도 13 내지 도 23을 참조하여 이하에서 설명된다. 다른 구조 및 동작 실시예들은 본 명세서에서 제공되는 논의에 기초하여 관련 기술(들)의 당업자들에게 명백할 것이다. 또한, 순서도(1200)의 단계들은 도시된 순서로 반드시 수행될 필요는 없으며, 다른 순서로 수행될 수 있다. 순서도(1200)는 다음과 같이 설명된다.
순서도(1200)는 단계(1202)와 함께 시작된다. 단계(1202)에서는, 분리된 기판들의 적어도 서브세트(subset)가 캐리어(carrier)의 표면에 부착된다. 실시예에서는, 위에서 설명된 바와 같이 기판 패널로부터 싱귤레이팅된 기판들(204)과 같은 패키지 기판들이 캐리어의 표면에 부착된다. 실시예에서는, 테스트를 통과한 기판 패널로부터 싱귤레이팅된 기판들의 서브세트(예를 들어, 도 7에 대하여 위에서 설명된 바와 같은 작동 기판들)가 캐리어에 부착된다. 테스트를 통과하지 않은 기판들(예를 들어, 비작동 기판들)은 캐리어에 부착되지 않는다.
세라믹, 유리, 플라스틱, 반도체 물질(예를 들어, 실리콘, 갈륨 비소 등), 금속, 또는 다른 물질로 이루어진 캐리어를 포함하는 임의의 적당한 유형의 캐리어는 분리된 기판들을 수용하기 위해 이용될 수 있다. 캐리어는 기판들(204)을 수용하기 위한 평면 표면을 가질 수 있다. 이러한 캐리어는 원형(round), 직사각형, 또는 다른 형상을 포함하는 임의의 윤곽 형상을 가질 수 있다. 예를 들어, 도 13 및 도 14는 예시적인 실시예들에 따라 예시적인 캐리어 구조들을 도시한다. 도 13은 원형 형상을 가지는 캐리어(1302)를 도시한다. 실시예에서, 캐리어(1302)는 반도체 웨이퍼(예를 들어, 실리콘 또는 갈륨 비소)일 수 있거나, 플라스틱, 세라믹, 유리, 금속, 등과 같은 또 다른 물질로 이루어질 수 있다. 도 14는 정사각형 형상을 가지는 캐리어(1402)를 도시한다. 예를 들어, 실시예에서, 캐리어(1402)는 플라스틱, 세라믹, 유리, 금속, 등과 같은 물질로 이루어질 수 있다.
도 15는 예시적인 실시예에 따라, 평면 표면(1502)을 가지며 복수의 기판들(204)이 부착되어 있는 도 13의 캐리어(1302)의 도면을 도시한다. 캐리어(1302)는 예시의 목적들을 위하여 도 15(및 추가적인 도면들)에 도시되어 있지만, 다른 실시예들에서는, 도 14의 캐리어(1402) 또는 다른 캐리어가 이용될 수 있다. 기판들(204)은 픽-앤드-플레이스 장치, 자기-정렬(self-aligning) 처리, 또는 다른 기술의 이용을 통한 것을 포함하는 임의의 방식으로 캐리어(1302)의 표면(1502) 위에 배치 및/또는 위치될 수 있다. 기판들(204)을 표면(1502)에 접착하기 위하여 표면(1502) 위에 기판들(204)을 배치하기 전에, 기판들(204)의 표면(1502) 및/또는 표면들에 접착제 물질이 도포될 수 있다. 에폭시(epoxy), 접작체 필름, 등을 포함하는 임의의 적당한 접착제 물질이 이용될 수 있다.
도 15의 예에서는, 21개의 기판들(204)이 캐리어(1302)의 표면(1502)에 접착된 것으로 도시되어 있다. 그러나, 실시예들에서는, 수 10 개, 수 100 개, 또는 심지어 수 1000 개의 기판들(204)을 포함하는 임의의 수의 기판들(204)이 캐리어의 표면에 부착될 수 있다. 하나의 실시예에서는, 기판들(204)이 캐리어(1302)의 표면(1502) 위에 서로 인접하게(예를 들어, 서로 접촉하게) 위치될 수 있다. 또 다른 실시예에서는, 도 15에서 도시된 바와 같이, 기판들(204)이 캐리어(1302)의 표면(1502) 위에 이격되도록 위치될 수 있다. 기판들(204)은 특정한 응용을 위하여 결정되는 바와 같이, 임의의 거리만큼 이격될 수 있다.
도 12를 다시 참조하면, 단계(1204)에서는, 하나 이상의 다이들이 캐리어 위의 기판들 각각에 실장된다. 실시예들에서, 도 11의 다이들(1102a 및/또는 1102b)과 같은 하나 이상의 다이들은 캐리어에 부착된 각각의 기판(204)에 실장될 수 있다. 예를 들어, 도 16은 예시적인 실시예에 따라, 기판들(204)이 부착된 캐리어(1302)의 표면과, 각각의 기판(204)에 부착된 IC 다이(1102)의 도면을 도시한다. 다이들(1102)은 픽-앤드-플레이스 장치, 자기-정렬 처리, 또는 다른 기술의 이용을 통한 것을 포함하는 임의의 방식으로 기판들(204) 위에 배치 및/또는 위치될 수 있다. 다이들(1102)의 신호들을 기판들(204)의 라우팅과 결합하기 위하여, 다이들(1102)의 단자들은 기판들(204) 위의 전도성 랜드 패드(conductive land pad)들과 정렬될 수 있다. 예를 들어, 단자들을 전도성 패드들에 결합하기 위하여 솔더 또는 다른 전기적 전도성 물질(예를 들어, 금속, 또는 금속들/합금의 조합)이 이용될 수 있다. 기판들(204) 위에 다이들(1102)을 배치하기 전에, 접착제 물질은 기판들(204)의 표면들 및/또는 다이들(1102)의 비활성 표면들에 도포될 수 있다. 접착제 물질은 다이들(1102)을 기판들(204)에 부착하는 것을 돕기 위하여 이용될 수 있다. 기존의 다이-부착 물질(die-attach material), 에폭시, 접착제 필름, 등을 포함하는 임의의 적당한 접착제 물질이 이용될 수 있다.
예를 들어, 도 17은 실시예에 따라, 캐리어(1302)의 일부분에 대한 단면도를 도시한다. 도 17에 도시된 바와 같이, 기판들(204a 및 204b)은 캐리어(1302)의 표면(1502)에 부착된다. 기판들(204a 및 204b)은 각각 대향하는 제 1 및 제 2 표면들(1702 및 1704)을 가지고, 제 2 표면들(1704)은 캐리어(1302)의 표면(1502)에 부착된다. 다이(1102a)는 기판(204a)의 제 1 표면(1702)에 부착되고, 다이(602b)는 기판(204b)의 제 1 표면(1702)에 부착되는 중이다. 도 17의 예에서는, 복수의 스터드(stud)들(1708)이 각각의 다이(1102) 및 기판(204) 사이의 상호접속부들로서 이용된다. 예를 들어, 도 17에 도시된 바와 같이, 복수의 스터드들(1708)은 기판(204b)의 제 1 표면(1702) 위의 전도성 피처들(예를 들어, 전도성 패드들, 라우팅, 등) 위에 형성(예를 들어, 도금)된다. 스터드들(1708)은 다이들(1102a 및 1102b)을 기판들(204a 및 204b)에 실장하기 위한 전도성 컨택들을 형성한다. 다이(1102b)의 단자들(1706)은 스터드들(1708)과 접촉하도록 위치되고, 스터드들(1708)은 (접착제 물질에 부가하여, 또는 접착제 물질에 대안적으로) 다이(1102b)의 단자들(1706)을 기판(204b)의 제 1 표면(1702) 위의 전도성 피처들에 접속하기 위하여 리플로우될 수 있다. 도 17에 도시된 바와 같이, 다이(1102a)의 단자들(1706)을 기판(204a)의 제 1 표면(1702) 위의 전도성 피처들에 접속하기 위하여, 다이(1102a)의 단자들(1706)은 기판(204a)의 제 1 표면(1702) 위의 스터드들(1708)과 접촉 및 접속된다. 스터드들(1708)은 금속(예를 들어, 금(Au), 구리(Cu), 등), 금속들/합금의 조합(예를 들어, 솔더, 등), 전도성 코팅 물질들을 갖는 폴리머(polymer)의 형태, 등을 포함하는 임의의 적당한 전기적 전도성 물질로 이루어질 수 있다.
또한, 다이(1102)의 단자들(1706)은 다이(1102)의 신호 패드들을 포함하고, 하부 범프 금속피복(UBM : under bump metallization) 층들이라 지칭되는, 다이 패드들 위에 형성된 하나 이상의 금속 층들을 포함할 수 있음에 주목해야 한다. UBM 층들은 전형적으로, 다이 패드들과, 추가적인 라우팅 및/또는, 스터드들 또는 솔더 볼들과 같은 패키지 상호접속 메커니즘 사이에 견고한 인터페이스를 제공하기 위하여 형성된(예를 들어, 금속 증착 - 도금, 스퍼터링 등) 하나 이상의 금속 층들이다.
도 18은 또 다른 실시예에 따라, 캐리어(1302)의 일부분에 대한 단면도를 도시한다. 도 18에 도시된 바와 같이, 기판들(204a 및 204b)은 캐리어(1302)의 표면(1502)에 부착된다. 기판들(204a 및 204b)은 대향하는 제 1 및 제 2 표면들(1702 및 1704)을 각각 가지며, 제 2 표면들(1704)은 캐리어(1302)의 표면(1502)에 부착된다. 다이(1102a)는 기판(204a)의 제 1 표면(1702)에 부착되고, 다이(602b)는 기판(204b)의 제 1 표면(1702)에 부착되는 중이다. 도 17의 예에서는, 복수의 범프 상호접속부들(솔더 범프들)이 각각의 다이(1102) 및 기판(204) 사이의 상호접속부들로서 이용된다. 예를 들어, 도 18에 도시된 바와 같이, 복수의 범프 상호접속부들(1802)은 다이(1102b)의 단자들(1706) 위에 형성된다. 다이(1102b)의 단자들(1706)/범프 상호접속부들(1802)은 (접착제 물질에 부가하여, 또는 접착제 물질에 대안적으로) 기판(204b)의 제 1 표면(1702) 위의 전도성 피처들과 접촉하도록 위치되어야 하고, 단자들(1706)을 기판(204b)의 제 1 표면(1702) 위의 전도성 피처들에 접속하기 위하여 범프 상호접속부들(1802)은 리플로우될 수 있다. 도 18에 도시된 바와 같이, 다이(1102a)의 단자들(1706)은 리플로우된 범프 상호접속부들(1802)에 의해 기판(204a)의 제 1 표면(1702) 위의 전도성 피처들에 접속된다.
도 16 내지 도 18에 도시된 캐리어(예를 들어, 캐리어(1302 또는 1402))에 부착된 기판들(204) 및 다이들(1102)에 의해 형성되는 구조는 "재구성 패널(reconstitution panel)"이라고 지칭될 수 있음에 주목해야 한다. 이것은 적어도 부분적으로, 캐리어 위에 실장된 기판들(204)이 기판 패널들(200, 400, 및 500)(도 2, 도 4, 및 도 5)과 같은 기판 패널의 재구성된 형태로서 관측될 수 있기 때문이다.
또한, 단계들(1202 및 1204)은 도 12에 도시된 순서, 또는 그 반대 순서로 수행될 수 있어서, 단계(1204)는 단계(1202) 전에 수행된다. 예를 들어, 기판들(204)(및 다이들(1102))이 캐리어(1302)의 표면(1502)에 부착되기 전에, 도 16에 도시된 다이들(1102)이 기판들(204)에 부착될 수 있다. 하나의 실시예에서, 다이들(1102)은 싱귤레이팅된 기판들(204)(즉, 이미 서로 분리된 기판들(204))에 부착될 수 있다. 대안적으로, 또 다른 실시예에서, 기판들(204)이 여전히 패널 형태일 때(즉, 기판들(204)이 기판 패널에서 여전히 서로 부착되어 있음), 다이들(1102)은 기판들(204)에 부착될 수 있다.
도 12를 다시 참조하면, 단계(1206)에서, 다이들 및 기판들은 캐리어 위에서 몰딩 컴파운드로 캡슐화된다. 예를 들어, 도 19는 예시적인 실시예에 따라, 캡슐화된 다이들 및 기판들을 갖는 캐리어(1302)의 측 단면도를 도시한다. 도 19에 도시된 바와 같이, 복수의 기판들(204a-204e)이 캐리어(1302)의 표면(1502)에 부착되고, 복수의 다이들(1102a-1102e)이 기판들(204a-204e)에 부착된다. 또한, 몰딩 컴파운드(1902)는 캐리어(1302) 위의 기판들(204a-204e) 및 다이들(1102a-1102e)을 캡슐화한다. 몰딩 컴파운드(1902)는 캐리어(1302) 위의 기판들(204a-204e) 및 다이들(1102a-1102e)을 캡슐화하기 위해 이용될 수 있는 캡슐화 물질의 예이다. 몰딩 컴파운드(1902)는 진공 몰딩 처리(vacuum molding process) 등을 따르는 것을 포함하는 임의의 방식으로 캐리어(1302)에 도포될 수 있다. 예를 들어, 실시예에서는, 몰드가 캐리어(1302)의 표면(1502) 위에 위치될 수 있었고(기판들 및 다이들이 부착됨), 몰딩 컴파운드(1902)는 (예를 들어, 액체 형태로) 몰드로 삽입될 수 있고, 캐리어(1302) 위의 기판들(204a-204e) 및 다이들(1102a-1102e)을 캡슐화하기 위하여 고체화될 수 있다. 수지들, 에폭시들, 등을 포함하는 몰딩 컴파운드들을 포함하는 적당한 캡슐화 물질들이 관련 기술(들)의 당업자들에게 알려져 있다.
단계(1208)에서, 다이들 및 기판들을 캡슐화하는 몰딩 컴파운드를 포함하는 몰딩된 어셈블리를 형성하기 위하여, 캐리어는 캡슐화된 다이들 및 기판들로부터 탈착된다. 예를 들어, 도 20은 예시적인 실시예에 따라, 캡슐화된 다이들 및 기판들로부터 제거되거나 또는 실장해제된 캐리어(1302)의 측 단면도를 도시한다. 도 20에서, 기판들(204a-204e), 다이들(204a-204e), 및 몰딩 컴파운드(1902)는 캐리어(1302)로부터 탈착되는 몰딩된 어셈블리(2002)를 형성한다. 기판들(204a-204e)의 제 2 표면들(1704)은 몰딩된 어셈블리(2002)와 동일 평면이고, 몰딩된 어셈블리(202)의 표면(도 20의 하단 표면)에서 노출된다. 그렇지 않을 경우, 다이들(204a-204e) 및 기판들(204a-204e)은 몰딩된 어셈블리(2002) 내의 몰딩 컴파운드(1902)에 의해 캡슐화된다. 캐리어(1302)는 임의의 방식으로 몰딩된 어셈블리(2002)로부터 탈착될 수 있다. 예를 들어, 몰딩된 어셈블리(2002)는 캐리어(1302)로부터 박리될 수 있고, 캐리어(1302)가 몰딩된 어셈블리(2002)로부터 탈착되도록 하거나 탈착될 수 있게 하기 위하여, 몰딩된 어셈블리(2002) 및/또는 캐리어(1302)는 가열되거나 냉각될 수 있고, 이하 등등과 같다. 실시예에서는, 탈착 이후에 기판들(204a-204e)이 캐리어(1302) 위에 남아 있는 것이 아니라, 기판들(204a-204e)이 몰딩 컴파운드(1902)와 함께 캐리어(1302)로부터 탈착되도록 하기 위하여, 몰딩 컴파운드(1902)는 캐리어(1302)보다 더욱 강하게(예를 들어, 기판들(204a-204e)을 캐리어(1302)에 부착하는 접착제 물질보다 더욱 강하게) 기판들(204a-204e)에 접착될 수 있다.
단계(1210)에서는, 복수의 상호접속부들이 몰딩된 어셈블리 표면의 기판들의 각각에 부착된다. 예를 들어, 실시예들에서는, 복수의 상호접속부들이 몰딩된 어셈블리(2002) 내의 기판들(204)의 제 2 표면들(1704)에 부착될 수 있다. 상호접속부들은 몰딩된 어셈블리(2002)로부터 얻어지는 IC 패키지들이 회로 기판(예를 들어, 인쇄 회로 기판, 등)에 실장되도록 하기 위하여 이용될 수 있다. 이러한 상호접속부들의 예들은 BGA 패키지들을 위한 볼 상호접속부들(예를 들어, 솔더 볼들), (예를 들어, 핀 그리드 어레이 패키지(PGA : pin grid array package)들을 위한) 핀들, 포스트들, 또는 다른 유형들의 상호접속부들을 포함한다. 이러한 상호접속부들은 기존 기술 및 전용 기술에 따르는 것을 포함하는 임의의 방식으로 몰딩된 어셈블리(2002)의 기판들(204)에 부착될 수 있다.
예를 들어, 도 21은 실시예에 따라, 솔더 볼들(2102)이 부착되는 도 20의 몰딩된 어셈블리(2002)의 측 단면도를 도시한다. 도 21에 도시된 바와 같이, 복수의 솔더 볼들(2102)은 기판들(204a 및 204b) 각각의 제 2 표면(1704)에 부착된다. 각각의 솔더 볼(2102)은 대응하는 솔더 볼 패드에 부착된다. 이와 같이, 각각의 IC 다이(1102)의 단자들에서의 신호들은 IC 다이(1102) 및 기판(204) 사이의 상호접속부들(예를 들어, 스터드들 또는 범프들), 기판(204)의 표면(1702)에서의 라우팅, 기판(204)을 통과하는 비아(via)들, 기판(204)의 추가적인 라우팅 층들 내에 선택적으로 존재하는 추가적인 라우팅, 및 기판(204)의 표면에서의 솔더 볼 패드들까지의 라우팅을 통해, 솔더 볼들(2102)에 전기적으로 결합된다.
도 12를 다시 참조하면, 단계(1212)에서는, 다이들 및 기판 중의 적어도 하나를 각각 포함하는 복수의 집적 회로 패키지들을 형성하기 위하여, 몰딩된 어셈블리가 싱귤레이팅된다. 예를 들어, 도 22는 도 21의 몰딩된 어셈블리(2002)로부터 싱귤레이팅되는 제 1 IC 패키지(2202a) 및 제 2 IC 패키지(2202b)를 도시한다. 수 10 개, 수 100 개, 또는 심지어 수천 개의 IC 패키지들(2202)을 포함하는 임의의 수의 IC 패키지들(2202)이 몰딩된 어셈블리로부터 싱귤레이팅될 수 있다. 도 22에 도시된 바와 같이, IC 패키지(2202a)는 기판(204a)에 실장되는 다이(1102a), 기판(204a) 위의 다이(1102a)를 캡슐화하는 몰딩 컴파운드(1902), 및 기판(204a)의 제 2 표면(1704)에 부착되는 솔더 볼들(2102)을 포함한다. 또한, IC 패키지(2202b)는 기판(204b)에 실장되는 다이(1102b), 기판(204b) 위의 다이(1102b)를 캡슐화하는 몰딩 컴파운드(1902), 및 기판(204b)의 제 2 표면(1704)에 부착되는 솔더 볼들(2102)을 포함한다.
관련 기술(들)의 당업자들에게 알려진 바와 같이, IC 패키지들(2202)을 서로로부터 물리적으로 분리하기 위하여, IC 패키지들(2202)은 임의의 적절한 방식으로 몰딩된 어셈블리(2002)로부터 싱귤레이팅될 수 있다. 예를 들어, IC 패키지들(2202)은 기존 방식 또는 다른 방식으로, 소우, 라우터, 레이저, 등에 의해 싱귤레이팅될 수 있다. IC 패키지들(2202a 및 2202b)을 서로로부터 그리고 다른 IC 패키지들(2202)(도 21에는 도시되지 않음)로부터 분리하기 위하여 몰딩 컴파운드(1902)를 절단함으로써, 도 22의 IC 패키지들(2202a 및 2202b)은 도 21의 몰딩된 어셈블리(2002)로부터 싱귤레이팅될 수 있다. 하나의 실시예에서, 상기 절단은 기판들(204a 및 204b)의 둘레 에지들에 바로 인접하게 수행될 수 있으므로, 몰딩 컴파운드(1902)는 IC 패키지들(2202a 및 2202b) 내의 기판들(204a 및 204b)의 둘레 에지들 주위에 존재하지 않는다(즉, 둘레 기판 에지들이 노출됨). 대안적으로, 도 22에 도시된 바와 같이, 상기 절단은 기판들(204a 및 204b)의 둘레 에지들로부터 거리가 떨어져서 수행될 수 있으므로, 일부 몰딩 컴파운드(1902)는 IC 패키지들(2202a 및 2202b) 내의 기판들(204a 및 204b)의 둘레 에지들 주위에 존재하고 있다(둘레 기판 에지들은 노출되지 않음).
예를 들어, 도 23은 몰딩된 어셈블리(2002)로부터 싱귤레이팅된 IC 패키지(2202a)의 측 단면도를 도시한다. 도 23에 도시된 바와 같이, 기판(204a)의 둘레 외부 에지에 인접한 공간(2302)은 몰딩 컴파운드(1902)에 의해 채워지고(예를 들어, 기판(204a)의 모두 4개의 에지들 주위), 이것은 기판(204a) 주위에 몰딩 컴파운드(1902)의 링(ring)을 형성한다. 이와 같은 방식으로, 기판(204a)의 제 2 표면(1704)만 노출된다(즉, 몰딩 컴파운드(1902)에 의해 피복되지 않음). 이것은 기판(204a)의 외부 에지들이 몰딩 컴파운드(1902)에 의해 주변 환경으로부터 보호되도록 한다.
또한, 몰딩 컴파운드(1902)의 둘레 링(perimeter ring)은 보통 이하인 크기의 기판들(204)이 선택적으로 형성되도록 하고, 몰딩 컴파운드(1902)는 감소된 크기를 보상한다. 예를 들어, IC 패키지(2202a)에 대하여 7mm x 7mm 크기가 바람직할 수 있다. 이와 같이, 기판(204a)은 크기에 있어서 6.6mm x 6.6mm가 되도록 형성될 수 있고, IC 패키지(2202a)가 7mm x 7mm의 전체 크기를 갖도록 하기 위하여, 기판(204a)을 둘러싸는 공간(2302) 내의 몰드 컴파운드(1902)는 0.2mm의 두께를 갖도록 (싱귤레이팅 도중, 또는 그 이후에) 절단될 수 있다. 이러한 방식으로, 기판 패널 내에 더 작은 기판들을 포함함으로써, 기판 패널의 이용이 훨씬 더 증가될 수 있고, 그러므로, 더 큰 수의 기판들이 기판 패널 내에 포함될 수 있다. 또한, IC 패키지(2202a)는 기판(204a)이 IC 패키지(2202a)의 에지까지 계속 연장하지 않을 경우에는 더 적은 기판(204a)을 포함하고, 더 많은 몰딩 컴파운드(1902)를 포함하여, (각각의 동일한 용량들에 대하여 몰딩 컴파운드(1902)가 기판(204a)보다 덜 값비싸므로) IC 패키지(2202a)의 전체 비용을 감소시킨다.
결론
본 발명의 다양한 실시예들이 위에서 설명되었지만, 이 실시예들은 한정이 아니라 오직 예시를 위하여 제시되었다는 것을 이해해야 한다. 발명의 취지 및 범위로부터 벗어나지 않으면서 형태 및 세부 내용에 있어서 다양한 변화들이 행해질 수 있다는 것은 관련 기술의 당업자들에게 명백할 것이다. 따라서, 본 발명의 폭 및 범위는 상기 설명된 예시적인 실시예들 중의 임의의 것에 의해 한정되어야 하는 것이 아니라, 다음의 청구항들 및 그 등가물들에 따라서만 정의되어야 한다.

Claims (15)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 대향하는 제 1 및 제 2 표면들을 갖는 기판;
    상기 기판의 상기 제 1 표면에 실장되는 다이; 및
    상기 기판의 상기 제 1 표면 위의 상기 다이를 캡슐화하고 상기 기판의 외부 에지 주위의 주변 링을 형성하는 몰딩 컴파운드를 포함하고,
    상기 몰딩 컴파운드의 주변 링은 몰딩된 어셈블리로부터 집적 회로 패키지의 소우 싱귤레이션으로부터 남아 있고 기판의 외부 에지를 완전히 피복하는, 집적 회로 패키지.
  14. 청구항 13에 있어서,
    상기 기판의 상기 제 2 표면에 부착되는 복수의 상호접속 볼들을 더 포함하는, 집적 회로 패키지.
  15. 청구항 13에 있어서,
    상기 다이의 단자들을 상기 기판의 상기 제 1 표면 위의 전도성 피처(conductive feature)들에 결합하는 복수의 스터드(stud)들을 더 포함하는, 집적 회로 패키지.
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