JP2019009444A - 半導体パッケージ、及びその製造方法 - Google Patents

Abstract

【課題】半導体パッケージ、及びその製造方法を提供する。
【解決手段】半導体パッケージは、一つ以上の第１パッドが露出される第１面を有する一つ以上の第１半導体チップを含む第１層と、第１層の上部に、第１方向に配置され、一つ以上の第２パッドが露出される第２面を有する一つ以上の第２半導体チップを含む第２層と、第１層及び前記第２層の間に配置され、一つ以上の第１パッドと電気的に連結される第１再配線層と、を含み、該第１層は、第１層を前記第１方向に貫通し、第１再配線層と電気的に連結される一つ以上の第１ＴＰＶ（ｔｈｒｏｕｇｈ ｐａｎｅｌ ｖｉａ）を含む。
【選択図】図１

Description

本発明は、半導体パッケージに係り、詳細には、ファンアウト（ｆａｎ−ｏｕｔ）パッケージング技術が適用された半導体パッケージ、及びその製造方法に関する。

電子製品は、その体積が小さくなりながらも、高容量のデータ処理を要求している。それにより、かような電子製品に使用される半導体素子の集積度を向上させる必要性が大きくなっている。パッケージ工程において、ワイヤボンディング（ｗｉｒｅ ｂｏｎｄｉｎｇ）工程は、半導体パッケージ厚が厚くなり、４層以上の積層（ｓｔａｃｋ）が困難であり、２ｌｏａｄ以上において、再配線層使用時、Ｔ−ｔｏｐｏｌｏｇｙが発生しうる。それにより、最近、半導体パッケージ工程においては、集積度を向上させ、コストを改善するＰＬＰ（ｐａｎｅｌ ｌｅｖｅｌ ｐａｃｋａｇｅ）技術、ＷＬＰ（ｗａｆｅｒ ｌｅｖｅｌ ｐａｃｋａｇｅ）技術が研究開発されている。

特開２０１４−０９６４９６

本発明が解決しようとする課題は、ファンアウト・パッケージング技術を適用し、スタック構造を含む半導体パッケージ、及びその製造方法を提供するところにある。

前述のような目的を達成するための本発明の技術的思想の一側面による半導体パッケージは、一つ以上の第１パッドが露出される第１面を有する一つ以上の第１半導体チップを含む第１層と、前記第１層の上部に第１方向に配置され、一つ以上の第２パッドが露出される第２面を有する一つ以上の第２半導体チップを含む第２層と、前記第１層及び前記第２層の間に配置され、前記一つ以上の第１パッドと電気的に連結される第１再配線層と、を含み、前記第１層は、前記第１層を前記第１方向に貫通し、前記第１再配線層と電気的に連結される一つ以上の第１ＴＰＶ（ｔｈｒｏｕｇｈ ｐａｎｅｌ ｖｉａ）を含む。

本発明の技術的思想の他の一側面による半導体パッケージは、一つ以上の第１パッドが露出される第１面を有する第１半導体チップ、前記第１半導体チップを収容する第１収容部を具備した第１パネル、及び前記第１パネルを第１方向に貫通する一つ以上の第１ＴＰＶを含む第１層と、前記第１層上に前記第１方向に積層され、前記一つ以上の第１パッド、及び前記一つ以上の第１ＴＰＶと電気的に連結される第１再配線層と、前記第１再配線層上に前記第１方向に積層され、一つ以上の第２パッドが露出される第２面を有する第２半導体チップ、前記第２半導体チップを収容する第２収容部を具備した第２パネルを含む第２層とを含む。

本発明の技術的思想のさらに他の一側面による半導体パッケージの製造方法は、第１パネルに、一つ以上の第１パッドが露出される第１面を有する一つ以上の第１半導体チップ、及び前記第１パネルを貫通する一つ以上の第１ＴＰＶを配置することにより、第１層を形成する段階と、第２パネルに、１以上の第２パッドが露出される第２面を有する一つ以上の第２半導体チップを配置することにより、第２層を形成する段階と、前記第１層上に前記一つ以上の第１パッド、及び前記第１ＴＰＶと電気的に連結される第１再配線層を形成する段階と、前記第１再配線層上に前記第２層を、前記第１方向に積層することにより、第１スタック構造体を形成する段階と、を含む。

本発明の技術的思想のさらに他の一側面による半導体パッケージは、一つ以上の第１パッドが露出される第１面を有する第１半導体チップ、前記第１半導体チップを収容する第１収容部を具備した第１パネル、及び前記第１パネルを垂直方向に貫通する一つ以上の第１ＴＰＶを含む第１層と、前記第１層上に前記垂直方向に配置され、前記一つ以上の第１パッド、及び前記一つ以上の第１ＴＰＶと電気的に連結される第１再配線層と、前記第１再配線層上に前記垂直方向に積層され、前記第１再配線層と電気的に連結される一つ以上の第２パッドが露出される第２面を有する第２半導体チップ、前記第２半導体チップを収容する第２収容部を具備した第２パネル、及び前記第２パネルを垂直方向に貫通し、前記第１再配線層と電気的に連結される第２ＴＰＶを含む第２層と、を含む。

本発明の技術的思想による半導体パッケージ、及びその製造方法は、ワイヤボンディングなしに、ＴＰＶ及び再配線層を利用し、チップを電気的に連結することにより、積層数に限定されずに、薄厚の半導体パッケージを具現できる。

また、本発明の技術的思想による半導体パッケージ、及びその製造方法は、積層された複数の半導体チップが再配線層を共有する構造を有することにより、信号無欠性（ｓｉｇｎａｌ ｉｎｔｅｇｒｉｔｙ）が改善された半導体パッケージを提供できる。

また、本発明の技術的思想による半導体パッケージ、及びその製造方法は、比較的少数の半導体チップに対する再配線工程でも、スタックパッケージを具現できる。

本発明の例示的実施形態による半導体パッケージの構造について説明するための図面である。 本発明の例示的実施形態による半導体パッケージの構造について説明するための図面である。 本発明の例示的実施形態による半導体パッケージの一部を拡大図示した断面である。 本発明の例示的実施形態による半導体パッケージの一部を拡大図示した断面である。 本発明の例示的実施形態による半導体パッケージの一部を拡大図示した断面である。 本発明の例示的実施形態による半導体パッケージの一部を拡大図示した断面である。 本発明の例示的実施形態による半導体パッケージの構造について説明するための図面である。 本発明の例示的実施形態による半導体パッケージの構造について説明するための図面である。 本発明の例示的実施形態による半導体パッケージの一部を拡大図示した断面である。 本発明の例示的実施形態による半導体パッケージの一部を拡大図示した断面である。 本発明の例示的実施形態による半導体パッケージの一部を拡大図示した断面である。 本発明の例示的実施形態による半導体パッケージの一部を拡大図示した断面である。 本発明の例示的実施形態による半導体パッケージの断面構造を図示する図面である。 本発明の例示的実施形態による半導体パッケージの断面構造を図示する図面である。 本発明の例示的実施形態による半導体パッケージの製造工程について説明するための図面である。 本発明の例示的実施形態による半導体パッケージの製造工程について説明するための図面である。 本発明の例示的実施形態による半導体パッケージの製造工程について説明するための図面である。 本発明の例示的実施形態による半導体パッケージの製造工程について説明するための図面である。 本発明の例示的実施形態による半導体パッケージの製造工程について説明するための図面である。 本発明の例示的実施形態による半導体パッケージの製造工程について説明するための図面である。 本発明の例示的実施形態による半導体パッケージの製造工程について説明するための図面である。 本発明の例示的実施形態による半導体パッケージの製造工程について説明するための図面である。 本発明の例示的実施形態による半導体パッケージを図示する図面である。 本発明の例示的実施形態による半導体パッケージを含む電子システムを概略的に図示したブロック図である。

以下、添付した図面を参照し、本発明の実施形態について詳細に説明する。
図１及び図２は、本発明の例示的実施形態による半導体パッケージの構造について説明するための図面である。具体的には、図１は、半導体パッケージの断面構造を示し、図２は、図１の一部を拡大図示した断面をそれぞれ示す。図２は、図１に図示した半導体パッケージ１００において、Ａ部分を拡大図示した断面である。

図１を参照すれば、半導体パッケージ１００は、ソルダボールＳＢ、第１層Ｌ１及び第２層Ｌ２、第１再配線層（ｒｅｄｉｓｔｒｉｂｕｔｅｄ ｌａｙｅｒ）ＲＤＬ１及び第２再配線層ＲＤＬ２を含む。第１層Ｌ１は、一つ以上の第１半導体チップ１１０と、一つ以上の第１ＴＰＶ（ｔｈｒｏｕｇｈ ｐａｎｅｌ ｖｉａ） ＴＰＶ１を含む。また、第１層Ｌ１は、第１半導体チップ１１０が収容される第１収容部ＡＣ１を具備する第１パネルＰＮＬ１を含む。

第２層Ｌ２は、一つ以上の第２半導体チップ１２０と、一つ以上の第２ＴＰＶ ＴＰＶ２と、を含む。また、第２層Ｌ２は、第２半導体チップ１２０が収容される第２収容部ＡＣ２を具備する第２パネルＰＮＬ２を含む。

第１半導体チップ１１０は、一つ以上の第１パッド１１１を含む。例示的実施形態において、第１半導体チップ１１０は、一つ以上の第１パッド１１１が露出される第１面Ｆ１を有する。例えば、第１パッド１１１は、第１面Ｆ１を介して露出され、第１再配線層ＲＤＬ１と電気的に連結される。
第２半導体チップ１２０は、一つ以上の第２パッド１２１を含む。例示的実施形態において、第２半導体チップ１２０は、一つ以上の第２パッド１２１が露出される第２面Ｆ２を有する。例えば、第２パッド１２１は、第２面Ｆ２を介して露出され、第２再配線層ＲＤＬ２と電気的に連結される。

例示的実施形態において、第１パッド１１１及び第２パッド１２１は、金属を含んでもよい。例えば、第１パッド１１１及び第２パッド１２１は、メッキ処理されたメッキパッドでもあり、Ａｕ、Ｎｉ／Ａｕ、及びＮｉ／Ｐｄ／Ａｕのうちいずれか一つを含んでもよい。

第１半導体チップ１１０及び第２半導体チップ１２０は、例えば、不揮発性メモリ装置であり、さらに具体的には、ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓａｂｌｅ ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）、フラッシュメモリ、相変化メモリ（ＰＲＡＭ）、抵抗メモリ（ＲＲＡＭ（登録商標））、強誘電体メモリ（ＦｅＲＡＭ）、固体磁気メモリ（ＭＲＡＭ）、ポリマーＲＡＭ（ＰｏＲＡＭ）、ナノ浮遊ゲートメモリ（ＮＦＧＭ）、分子電子メモリ素子（ｍｏｌｅｃｕｌａｒ ｅｌｅｃｔｒｏｎｉｃｓ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）、絶縁抵抗変化メモリ（ｉｎｓｕｌａｔｏｒ ｒｅｓｉｓｔａｎｃｅ ｃｈａｎｇｅ ｍｅｍｏｒｙ）などでもあるが、それらに限定されるものではない。

また、第１半導体チップ１１０及び第２半導体チップ１２０は、例えば、揮発性メモリでもあり、さらに具体的には、ＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＳＲＡＭ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＳＤＲＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）、ＲＤＲＡＭ（Ｒａｍｂｕｓ ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）などでもあるが、それらに限定されるものではない。また、第１半導体チップ１１０及び第２半導体チップ１２０は、ロジックチップでもあり、一例として、メモリチップを制御する制御器でもある。

第１半導体チップ１１０と第２半導体チップ１２０は、互いに同一半導体チップでもあり、互いに異なる半導体チップでもある。また、第１層Ｌ１（または、第２層Ｌ２）が、複数の第１半導体チップ１１０（または、第２半導体チップ１２０）を含む場合、複数の第１半導体チップ１１０（または、第２半導体チップ１２０）のうち一部が、互いに同一半導体チップであり、残りの半導体チップは、異なる半導体チップでもある。複数の第１半導体チップ１１０（または、第２半導体チップ１２０）は、第２方向（Ｙ）及び第３方向（Ｚ）に沿って、隣接または接触し、第１層Ｌ１（または、第２層Ｌ２）に配置される。

第１ＴＰＶ ＴＰＶ１は、第１層Ｌ１を第１方向（Ｘ）に貫通し、一側は、ソルダボールＳＢ、他側は、第１再配線層ＲＤＬ１と電気的に連結される。また、第２ＴＰＶ ＴＰＶ２は、第２層Ｌ２を第１方向（Ｘ）に貫通し、一側は、第１再配線層ＲＤＬ１、他側は、第２再配線層ＲＤＬ２と電気的に連結される。ソルダボールＳＢは、第１ＴＰＶ ＴＰＶ１を介して、第１再配線層ＲＤＬ１と電気的に連結され、第１再配線層ＲＤＬ１は、第２ＴＰＶ ＴＰＶ２を介して、第２再配線層ＲＤＬ２電気的に連結される。

例示的実施形態において、第１ＴＰＶ ＴＰＶ１及び第２ＴＰＶ ＴＰＶ２は、銅（Ｃｕ）及びタングステン（Ｗ）のうち少なくとも一つを含む。例えば、第１ＴＰＶ ＴＰＶ１及び第２ＴＰＶ ＴＰＶ２は、銅（Ｃｕ）、銅スズ（ＣｕＳｎ）、銅マグネシウム（ＣｕＭｇ）、銅ニッケル（ＣｕＮｉ）、銅亜鉛（ＣｕＺｎ）、銅鉛（ＣｕＰｄ）、銅金（ＣｕＡｕ）、銅レニウム（ＣｕＲｅ）、銅タングステン（ＣｕＷ）及びタングステン（Ｗ）の合金のうち少なくとも一つを含んでもよいが、それらに限定されるものではない。例えば、第１ＴＰＶ ＴＰＶ１及び第２ＴＰＶ ＴＰＶ２は、無電解メッキ（ｅｌｅｃｔｒｏｌｅｓｓ ｐｌａｔｉｎｇ）、電解メッキ（ｅｌｅｃｔｒｏｐｌａｔｉｎｇ）、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）及びプリンティング（ｐｒｉｎｔｉｎｇ）の工程のうち少なくとも一つにより形成される。

第１パネルＰＮＬ１は、一つ以上の第１収容部ＡＣ１を介して、一つ以上の第１半導体チップ１１０を収容する。また、第２パネルＰＮＬ２は、一つ以上の第２収容部ＡＣ２を介して、一つ以上の第２半導体チップ１２０を収容する。

例示的実施形態において、第１パネルＰＮＬ１及び第２パネルＰＮＬ２は、絶縁基板を含んでもよい。該絶縁基板は、絶縁物質を含んでもよく、例えば、シリコン、ガラス、セラミック、プラスチックまたはポリマーを含んでもよい。第１パネルＰＮＬ１及び第２パネルＰＮＬ２は、平板状に具現され、円形または多角形など多様な形状に具現される。

第１再配線層ＲＤＬ１は、第１層Ｌ１上に第１方向（Ｘ）に積層され、第２層Ｌ２は、第１再配線層ＲＤＬ１上に第１方向（Ｘ）に積層される。言い替えれば、第１再配線層ＲＤＬ１は、第１層Ｌ１及び第２層Ｌ２の間に配置される。また、第２再配線層ＲＤＬ２は、第２層Ｌ２上に第１方向（Ｘ）に積層される。

第１再配線層ＲＤＬ１及び第２再配線層ＲＤＬ２は、導電性物質を含む。該導電性物質は、金属を含んでもよく、例えば、銅（Ｃｕ）、銅合金、アルミニウム（Ａｌ）またはアルミニウム合金を含んでもよい。第１再配線層ＲＤＬ１及び第２再配線層ＲＤＬ２は、例えば、再配線工程を介して、それぞれ第１層Ｌ１上及び第２層Ｌ２上に積層される。

第１再配線層ＲＤＬ１及び第２再配線層ＲＤＬ２は、それぞれ第１層Ｌ１上及び第２層Ｌ２上で再配線パターンを形成することにより、半導体チップ１１０，１２０の入出力端子を微細化し、入出力端子の数を増加させ、ファンアウト（ｆａｎ−ｏｕｔ）構造を可能にする。また、第１再配線層ＲＤＬ１及び第２再配線層ＲＤＬ２が、それぞれ第１層Ｌ１上及び第２層Ｌ２上で再配線パターンを形成し、ファンアウト構造を可能とすることにより、高性能及び高速信号処理に有利な半導体パッケージ１００を具現する。

図２をさらに参照すれば、第１ＴＰＶ ＴＰＶ１及び第１再配線層ＲＤＬ１、並びに第１再配線層ＲＤＬ１及び第２ＴＰＶ ＴＰＶ２は、それぞれ物理的／電気的に連結される。例えば、第１ＴＰＶ ＴＰＶ１の上面は、第１再配線層ＲＤＬ１の下面と接触する。例示的実施形態において、第１ＴＰＶ ＴＰＶ１の上面は、第１再配線層ＲＤＬ１の下面と実質的に同一平面を形成する。

また、第２ＴＰＶ ＴＰＶ２の下面は、第１再配線層ＲＤＬ１の上面と接触する。例示的実施形態において、第２ＴＰＶＴＰＶ２の下面は、第１再配線層ＲＤＬ１の上面と実質的に同一平面を形成する。

本発明の技術的思想による半導体パッケージは、ワイヤボンディングがなくても、ＴＰＶ及び再配線層を利用し、半導体チップを電気的に連結できる。例えば、第１半導体チップ１１０は、第１再配線層ＲＤＬ１を介して、相互電気的に連結される。また、第１半導体チップ１１０及び第２半導体チップ１２０は、第１再配線層ＲＤＬ１、第２ＴＰＶ ＴＰＶ２及び第２再配線層ＲＤＬ２を介して、相互電気的に連結される。また、第１半導体チップ１１０及び第２半導体チップ１２０は、ソルダボールＳＢを介して、外部と電気的に連結される。それにより、積層数に限定されずにも、薄厚を有することができる。

図３ないし図６は、本発明の例示的実施形態による半導体パッケージの一部を拡大図示した断面をそれぞれ示す。例えば、図３ないし図６は、それぞれ図１の半導体パッケージ１００のＡ部分に係る実施例を図示する。

図３を参照すれば、第１再配線層ＲＤＬ１と第２ＴＰＶ ＴＰＶ２との間に、バンプＢＰ＿Ｖが配置される。図３では、１つのバンプを図示しているが、バンプの個数は、それに限定されるものではない。また、該バンプは、ボールとも命名される。例えば、バンプＢＰ＿Ｖは、Ｃｕ、Ａｕ、Ｎｉ、Ａｌ、Ａｇ、またはそれら金属のうち一つ以上を含む合金を含んでもよい。それにより、第１再配線層ＲＤＬ１と第２ＴＰＶ ＴＰＶ２は、バンプＢＰ＿Ｖを介して、相互電気的に連結される。バンプＢＰ＿Ｖの断面は、例えば、円形であるが、それに限定されるものではない。

図４を参照すれば、第２ＴＰＶ ＴＰＶ２は、第１再配線層ＲＤＬ１に向けて突出した突出部ＷＤＶ＿ｂを含む。また、第１再配線層ＲＤＬ１は、突出部ＷＤＶ＿ｂと結合される溝ＧＶ＿ｂを含む。例示的実施形態において、突出部ＷＤＶ＿ｂ及び溝ＧＶ＿ｂの断面形状は、四角形状である。以下、図４ないし図６では、突出部、及びそれと結合する溝を一つずつ図示するが、該突出部及び該溝の個数は、それらに限定されるものではない。

図５を参照すれば、第２ＴＰＶ ＴＰＶ２は、第１再配線層ＲＤＬ１に向けて突出した突出部ＷＤＶ＿ｃを含む。また、第１再配線層ＲＤＬ１は、突出部ＷＤＶ＿ｃと結合される溝ＧＶ＿ｃを含む。例示的実施形態において、突出部ＷＤＶ＿ｃの下面は、第１再配線層ＲＤＬ１に向けて凸形のプロファイルを有する。言い替えれば、第１再配線層ＲＤＬ１は、凸形のプロファイルを有する突出部ＷＤＶ＿ｃと結合されるように、第２ＴＰＶ ＴＰＶ２に向けて凹形のプロファイルを有する下面を具備する溝ＧＶ＿ｃを含む。

図６を参照すれば、第２ＴＰＶ ＴＰＶ２は、第１再配線層ＲＤＬ１に向けて突出した突出部ＷＤＶ＿ｄを含む。また、第１再配線層ＲＤＬ１は、突出部ＷＤＶ＿ｄと結合される溝ＧＶ＿ｄを含む。例示的実施形態において、突出部ＷＤＶ＿ｄ及び溝ＧＶ＿ｄの断面形状は、三角形状である。

図７及び図８は、本発明の例示的実施形態による半導体パッケージの構造について説明するための図面である。具体的には、図７は、半導体パッケージの断面構造を示し、図８は、図７の一部を拡大図示した断面を示す。例えば、図８は、図７に図示した半導体パッケージ２００において、Ｂ部分を拡大図示した断面である。図７及び図８に開示した構成において、図１及び図２と比較し、重複する説明は避ける。

図７を参照すれば、半導体パッケージ２００は、ソルダボールＳＢ、第１層Ｌ１及び第２層Ｌ２、第１再配線層ＲＤＬ１を含む。第１再配線層ＲＤＬ１は、第１層Ｌ１と第２層Ｌ２との間に配置され、ソルダボールＳＢは、第１ＴＰＶ ＴＰＶ１を介して、第１再配線層ＲＤＬ１と電気的に連結される。

例示的実施形態において、第１半導体チップ２１０と第２半導体チップ２２０は、第１面Ｆ１と第２面Ｆ２が、第１再配線層ＲＤＬ１を挟み、相互面対面（ｆａｃｅ−ｔｏ−ｆａｃｅ）で対面するように配置される。または、第１パネルＰＮＬ１と第２パネルＰＮＬ２は、第１収容部ＡＣ１と第２収容部ＡＣ２とが、第１再配線層ＲＤＬ１を挟んで互いに対面するように配置される。または、第１層Ｌ１と第２層Ｌ２は、第１半導体チップ２１０と第２半導体チップ２２０とが、第１再配線層ＲＤＬ１を基準に対称をなしながら対面するように配置される。それにより、第１半導体チップ２１０及び第２半導体チップ２２０は、第１再配線層ＲＤＬ１を共有する。

他の例示的実施形態において、第２層Ｌ２上には、第２再配線層が配置されもする。また、第２再配線層上には、一つ以上の半導体チップ、及び／または一つ以上のＴＰＶを含む第３層がさらに形成されもする。

図８をさらに参照すれば、第２パッド２２１と第１再配線層ＲＤＬ１は、物理的／電気的に連結される。例示的実施形態において、第２パッド２２１の下面は、第１再配線層ＲＤＬ１の上面と接触する。また、第２半導体チップ２２０の第２面Ｆ２は、第１再配線層ＲＤＬ１の上面と接触する。例えば、第２パッド２２１の下面は、第２面Ｆ２と実質的に同一平面を形成する。

本発明の技術的思想による半導体パッケージは、ワイヤボンディングなしに、ＴＰＶ及び再配線層を利用し、チップを電気的に連結できる。それにより、積層数に限定されずに、薄厚を有することができる。また、積層された複数の半導体チップが再配線層を共有する構造を有することにより、信号無欠性（ｓｉｇｎａｌ ｉｎｔｅｇｒｉｔｙ）が改善される。また、比較的少数の半導体チップに対する再配線工程でも、スタック構造を具現できる。

図９ないし図１２は、本発明の例示的実施形態による半導体パッケージの一部を拡大図示した断面をそれぞれ示す。例えば、図９ないし図１２は、図７の半導体パッケージ２００のＢ部分に対するそれぞれの実施例を図示する。

図９を参照すれば、第１再配線層ＲＤＬ１と第２パッド２２１＿ａとの間に、バンプＢＰ＿Ｐが配置されてもよい。図９では、１つのバンプを図示するが、該バンプの個数は、それに限定されるものではない。例えば、バンプＢＰ＿Ｐは、Ｃｕ、Ａｕ、Ｎｉ、Ａｌ、Ａｇ、またはそれら金属のうち一つ以上を含む合金を含んでもよい。それにより、第１再配線層ＲＤＬ１と第２パッド２２１＿ａは、バンプＢＰ＿Ｐを介して、相互電気的に連結される。

図１０を参照すれば、第２パッド２２１＿ｂは、第１再配線層ＲＤＬ１に向けて突出した突出部ＷＤＰ＿ｂを含む。また、第１再配線層ＲＤＬ１は、突出部ＷＤＰ＿ｂと結合される溝ＧＲ＿ｂを含む。例示的実施形態において、突出部ＷＤＰ＿ｂ及び溝ＧＲ＿ｂの断面形状は、四角形状である。突出部ＷＤＰ＿ｂが溝ＧＲ＿ｂに挿入されることにより、第２面Ｆ２は、第１再配線層ＲＤＬ１の上面と接触する。以下、図１０ないし図１２では、突出部、及びそれと結合される溝を一つずつ図示するが、該突出部及び該溝の個数は、それに限定されるものではない。

図１１を参照すれば、第２パッド２２１＿ｃは、第１再配線層ＲＤＬ１に向けて突出した突出部ＷＤＰ＿ｃを含む。また、第１再配線層ＲＤＬ１は、突出部ＷＤＰ＿ｃと結合される溝ＧＲ＿ｃを含む。例示的実施形態において、突出部ＷＤＰ＿ｃの下面は、第１再配線層ＲＤＬ１に向けて凸形のプロファイルを有する。言い替えれば、第１再配線層ＲＤＬ１は、凸形のプロファイルを有する突出部ＷＤＰ＿ｃと結合されるように、第２パッド２２１＿ｃに向けて凹形のプロファイルを有する下面を具備する溝ＧＲ＿ｃを含む。突出部ＷＤＰ＿ｃが溝ＧＲ＿ｃに挿入されることにより、第２面Ｆ２は、第１再配線層ＲＤＬ１の上面と接触する。

図１２を参照すれば、第２パッド２２１＿ｄは、第１再配線層ＲＤＬ１に向けて突出した突出部ＷＤＰ＿ｄを含む。また、第１再配線層ＲＤＬ１は、突出部ＷＤＰ＿ｄと結合される溝ＧＲ＿ｄを含む。例示的実施形態において、突出部ＷＤＰ＿ｄ及び溝ＧＲ＿ｄの断面形状は、三角形状である。突出部ＷＤＰ＿ｄが溝ＧＲ＿ｄに挿入されることにより、第２面Ｆ２は、第１再配線層ＲＤＬ１の上面と接触する。

図１３は、本発明の例示的実施形態による半導体パッケージの断面構造を図示する。
図１３を参照すれば、半導体パッケージ３００は、ソルダボールＳＢ、第１スタック構造体ＳＴ＿１及び第２スタック構造体ＳＴ＿２を含む。第２スタック構造体ＳＴ＿２は、第１スタック構造体ＳＴ＿１上に第１方向（Ｘ）に積層される。

第１スタック構造体ＳＴ＿１は、第１層Ｌ１、第１層Ｌ１上に積層された第１再配列層ＲＤＬ１、及び第１再配列層ＲＤＬ１上に積層された第２層Ｌ２を含む。第１層Ｌ１は、一つ以上の第１半導体チップ３１０、第１層Ｌ１を貫通する第１ＴＰＶ ＴＰＶ１、及び第１半導体チップ３１０が収容される第１収容部ＡＣ１を具備する第１パネルＰＮＬ１を含む。また、第２層Ｌ２は、一つ以上の第２半導体チップ３２０、第２層Ｌ２を貫通する第２ＴＰＶ ＴＰＶ２、及び第２半導体チップ３２０が収容される第２収容部ＡＣ２を具備する第２パネルＰＮＬ２を含む。

第１半導体チップ３１０は、第１パッド３１１が露出される第１面Ｆ１を有し、第２半導体チップ３２０は、第２パッド３２１が露出される第２面Ｆ２を有する。例示的実施形態において、第１半導体チップ３１０及び第２半導体チップ３２０は、第１面Ｆ１及び第２面Ｆ２が、第１再配線層ＲＤＬ１を挟み、相互面対面で対面するように配置される。または、第１パネルＰＮＬ１と第２パネルＰＮＬ２は、第１収容部ＡＣ１と第２収容部ＡＣ２とが、第１再配線層ＲＤＬ１を挟んで互いに対面するように配置される。または、第１層Ｌ１と第２層Ｌ２は、第１半導体チップ３１０と第２半導体チップ３２０とが、第１再配線層ＲＤＬ１を基準に対称をなしながら対面するようにも配置される。それにより、第１半導体チップ３１０及び第２半導体チップ３２０は、第１再配線層ＲＤＬ１を共有する。

第２スタック構造体ＳＴ＿２は、第３層Ｌ３、第３層Ｌ３上に積層された第２再配列層ＲＤＬ２、及び第２再配列層ＲＤＬ２上に積層された第４層Ｌ４を含む。第３層Ｌ３は、一つ以上の第３半導体チップ３３０、第３層Ｌ３を貫通する第３ＴＰＶ ＴＰＶ３、及び第３半導体チップ３３０が収容される第３収容部ＡＣ３を具備する第３パネルＰＮＬ３を含む。また、第４層Ｌ４は、一つ以上の第４半導体チップ３４０、第４層Ｌ４を貫通する第４ＴＰＶ ＴＰＶ４、及び第４半導体チップ３４０が収容される第４収容部ＡＣ４を具備する第４パネルＰＮＬ４を含む。

第３半導体チップ３３０は、第３パッド３３１が露出される第３面Ｆ３を有し、第４半導体チップ３４０は、第４パッド３４１が露出される第４面Ｆ４を有する。例示的実施形態において、第３半導体チップ３３０及び第４半導体チップ３４０は、第３面Ｆ３及び第４面Ｆ４が、第２再配線層ＲＤＬ２を挟み、相互面対面で対面するように配置される。または、第３パネルＰＮＬ３と第４パネルＰＮＬ４は、第３収容部ＡＣ３と第４収容部ＡＣ４とが、第２再配線層ＲＤＬ２を挟んで互いに対面するように配置される。または、第３層Ｌ３と第４層Ｌ４は、第３半導体チップ３３０と第４半導体チップ３４０とが、第２再配線層ＲＤＬ２を基準に対称をなしながら対面するように配置される。それにより、第３半導体チップ３３０及び第４半導体チップ３４０は、第２再配線層ＲＤＬ２を共有する。

言い替えれば、第２スタック構造体ＳＴ＿２に含まれた各構成の配置は、第１スタック構造体ＳＴ＿１に含まれた各構成の配置と類似している。また、第２ＴＰＶ ＴＰＶ２及び第３ＴＰＶ ＴＰＶ３は、電気的に連結される。図１３には図示していないが、第２ＴＰＶ ＴＰＶ２と第３ＴＰＶ ＴＰＶ３との間には、例えば、導電性物質を含むバンプ、突出部などが配置されてもよい。

言い替えれば、第１スタック構造体ＳＴ＿１と第２スタック構造体ＳＴ＿２とに含まれる半導体チップ３１０，３２０，３３０，３４０は、第２ＴＰＶ ＴＰＶ２と第３ＴＰＶ ＴＰＶ３との電気的連結を介して、相互各種信号を送受信する。また、ソルダボールＳＢが半導体パッケージ３００外部と電気的に連結される場合、半導体チップ３１０、３２０、３３０、３４０は、半導体パッケージ３００外部と各種信号を送受信する。

図１４は、本発明の例示的実施形態による半導体パッケージの断面構造を図示する。
図１４を参照すれば、半導体パッケージ４００は、ソルダボールＳＢ、第１スタック構造体ＳＴ＿１ａ、第２スタック構造体ＳＴ＿２ａ及び第１再配線層ＲＤＬ１ａを含む。第２スタック構造体ＳＴ＿２ａは、第１スタック構造体ＳＴ＿１ａ上部に、第１方向（Ｘ）に配置される。第１再配線層ＲＤＬ１ａは、第１スタック構造体ＳＴ＿１ａ及び第２スタック構造体ＳＴ＿２ａの間に配置される。

第１スタック構造体ＳＴ＿１ａは、第１層Ｌ１ａ、及び第１層Ｌ１ａ上に積層された第２層Ｌ２ａを含む。第１層Ｌ１ａは、一つ以上の第１半導体チップ４１０、第１層Ｌ１ａを貫通する第１ＴＰＶ ＴＰＶ１、及び第１半導体チップ４１０が収容される第１収容部ＡＣ１＿ａを具備する第１パネルＰＮＬ１ａを含む。また、第２層Ｌ２ａは、一つ以上の第２半導体チップ４２０、第２層Ｌ２ａを貫通する第２ＴＰＶ ＴＰＶ２、及び第２半導体チップ４２０が収容される第２収容部ＡＣ２＿ａを具備する第２パネルＰＮＬ２ａを含む。

例示的実施形態において、第１収容部ＡＣ１＿ａと第１パネルＰＮＬ１ａは、第１方向（Ｘ）に同一高さを有する。また、第２収容部ＡＣ２＿ａと第２パネルＰＮＬ２ａは、第１方向（Ｘ）に同一高さを有する。すなわち、第１半導体チップ４１０及び第２半導体チップ４２０は、それぞれ第１収容部ＡＣ１＿ａ及び第２収容部ＡＣ２＿ａに収容され、第１パネルＰＮＬ１ａ及び第２パネルＰＮＬ２ａと第１方向（Ｘ）に同一高さを有する。

例示的実施形態において、第１スタック構造体ＳＴ＿１ａは、一つ以上のＴＳＶ（ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｖｉａ）を含む。具体的には、第１スタック構造体ＳＴ＿１ａは、第１スタック構造体ＳＴ＿１ａを第１方向（Ｘ）に貫通する一つ以上の第１ＴＳＶ ＴＳＶ１を含む。

例えば、第１ＴＳＶ ＴＳＶ１は、第１半導体チップ４１０及び第２半導体チップ４２０を貫通する。または、第２半導体チップ４２０が、第２面Ｆ２に露出されたパッド（図示せず）を含む場合、第１ＴＳＶ ＴＳＶ１は、前記第２面Ｆ２に露出されたパッドから第１方向（Ｘ）に延長され、第１半導体チップ４１０及び第２半導体チップ４２０を貫通する。

例えば、第１ＴＳＶ ＴＳＶ１は、導電性物質を含む。該導電性物質は、金属を含んでもよく、例えば、銅（Ｃｕ）、銅スズ（ＣｕＳｎ）、銅マグネシウム（ＣｕＭｇ）、銅ニッケル（ＣｕＮｉ）、銅亜鉛（ＣｕＺｎ）、銅鉛（ＣｕＰｄ）、銅金（ＣｕＡｕ）、銅レニウム（ＣｕＲｅ）、銅タングステン（ＣｕＷ）、タングステン（Ｗ）及びタングステン（Ｗ）合金のうち少なくとも一つを含むが、それらに限定されるものではない。図示していないが、第１ＴＳＶ ＴＳＶ１は、導電性プラグ及び導電性プラグを取り囲むビア絶縁膜の構成を含んでもよい。該ビア絶縁膜は、例えば、酸化膜、窒化膜、炭化膜、ポリマー膜、またはそれらの組み合わせを含む。

第２スタック構造体ＳＴ＿２ａは、第３層Ｌ３ａ、及び第３層Ｌ３ａ上に積層された第４層Ｌ４ａを含む。第３層Ｌ３ａは、一つ以上の第３半導体チップ４３０、第３層Ｌ３ａを貫通する第３ＴＰＶ ＴＰＶ３、及び第３半導体チップ４３０が収容される第３収容部ＡＣ３＿ａを具備する第３パネルＰＮＬ３ａを含む。また、第４層Ｌ４ａは、一つ以上の第４半導体チップ４４０、第４層Ｌ４ａを貫通する第４ＴＰＶ ＴＰＶ４、及び第４半導体チップ４４０が収容される第４収容部ＡＣ４＿ａを具備する第４パネルＰＮＬ４ａを含む。

例示的実施形態において、第３収容部ＡＣ３＿ａと第３パネルＰＮＬ３ａは、第１方向（Ｘ）に同一高さを有する。また、第４収容部ＡＣ４＿ａと第４パネルＰＮＬ４ａは、第１方向（Ｘ）に同一高さを有する。すなわち、第３半導体チップ４３０及び第４半導体チップ４４０は、それぞれ第３収容部ＡＣ３＿ａ及び第４収容部ＡＣ４＿ａに収容され、第３パネルＰＮＬ３ａ及び第４パネルＰＮＬ４ａと第１方向（Ｘ）に同一高さを有する。

例示的実施形態において、第２スタック構造体ＳＴ＿２ａは、一つ以上のＴＳＶを含む。具体的には、第２スタック構造体ＳＴ＿２ａは、第２スタック構造体ＳＴ＿２ａを第１方向（Ｘ）に貫通する一つ以上の第２ＴＳＶ ＴＳＶ２を含む。

例えば、第２ＴＳＶ ＴＳＶ２は、第３半導体チップ４３０及び第４半導体チップ４４０を貫通する。または、第３半導体チップ４３０が、第３面Ｆ３に露出されたパッド（図示せず）を含む場合、第２ＴＳＶ ＴＳＶ２は、前記第３面Ｆ３に露出されたパッドから第１方向（Ｘ）に延長され、第３半導体チップ４３０及び第４半導体チップ４４０を貫通する。

例示的実施形態において、第２スタック構造体ＳＴ＿２ａに含まれた各構成の配置は、第１スタック構造体ＳＴ＿１ａに含まれた各構成の配置と類似している。また、第１ＴＳＶ ＴＳＶ１及び第２ＴＳＶ ＴＳＶ２は、それぞれ第１再配線層ＲＤＬ１ａに電気的に連結される。図１４には図示していないが、第２ＴＳＶ ＴＳＶ２と第１再配線層ＲＤＬ１ａとの間には、例えば、導電性物質を含むバンプ、突出部などが配置されもする。

言い替えれば、第１スタック構造体ＳＴ＿１ａと第２スタック構造体ＳＴ＿２ａとに含まれる半導体チップ４１０、４２０、４３０、４４０は、それぞれチップに含まれたＴＳＶ ＴＳＶ１，ＴＳＶ２と第１再配線層ＲＤＬ１ａとの電気的連結を介して、相互各種信号を送受信する。また、ソルダボールＳＢが半導体パッケージ４００外部と電気的に連結される場合、半導体チップ４１０、４２０、４３０、４４０は、半導体パッケージ４００外部と各種信号を送受信する。

図１５ないし図１８は、本発明の例示的実施形態による半導体パッケージの製造工程について説明するための図面である。具体的には、図１５は、本発明の例示的実施形態による半導体パッケージの工程過程のフローチャートを図示し、図１６ないし図１８は、図１５の各段階に係る一例をそれぞれ図示する。図１５ないし図１８は、例えば、図１３の半導体パッケージ３００の一部に係る製造工程を示す。

図１５ないし図１８を参照すれば、第１パネルＰＮＬ１及び第２パネルＰＮＬ２それぞれに、半導体チップ３１０、３２０及びＴＰＶ ＴＰＶ１，ＴＰＶ２を配置し、第１層Ｌ１及び第２層Ｌ２を形成できる（Ｓ１０）。例えば、第１パネルＰＮＬ１及び第２パネルＰＮＬ２それぞれは、互いに異なるパネルの一部分でもあり、または同一パネルに含まれた互いに異なる一部分でもある。

例示的実施形態において、第１層Ｌ１及び／または第２層Ｌ２は、ウェーハレベルパッケージ（ＷＬＰ：ｗａｆｅｒ ｌｅｖｅｌ ｐａｃｋａｇｅ）工程に基づいて形成される。また、例示的実施形態において、第１層Ｌ１及び／または第２層Ｌ２は、パネルレベルパッケージ（ＰＬＰ：ｐａｎｅｌ ｌｅｖｅｌ ｐａｃｋａｇｅ）工程に基づいても形成される。

本実施形態においては、第１パネルＰＮＬ１及び第２パネルＰＮＬ２に、ＴＰＶ ＴＰＶ１，ＴＰＶ２を配置するように説明するが、それに限定されるものではない。すなわち、例えば、第２パネルＰＮＬ２には、ＴＰＶが配置されないこともある。

例示的実施形態において、第１パネルＰＮＬ１及び第２パネルＰＮＬ２それぞれに、第１ＴＰＶ ＴＰＶ１及び第２ＴＰＶ ＴＰＶ２が配置され、第１半導体チップ３１０及び第２半導体チップ３２０をそれぞれ収容する第１収容部ＡＣ１及び第２収容部ＡＣ２が形成される。例えば、第１収容部ＡＣ１及び第２収容部ＡＣ２は、第１パネルＰＮＬ１及び第２パネルＰＮＬ２に対する空洞（ｃａｖｉｔｙ）生成工程を介しても形成される。第１収容部ＡＣ１及び第２収容部ＡＣ２が形成された後、各収容部ＡＣ１，ＡＣ２に、半導体チップ３１０，３２０を配置させる。例えば、第１半導体チップ３１０は、一つ以上の第１パッド３１１が露出される第１面Ｆ１を有する。また、第２半導体チップ３２０は、一つ以上の第２パッド３２１が露出される第２面Ｆ２を有する。

次に、第１層Ｌ１上に、第１再配線層ＲＤＬ１を形成する（Ｓ２０）。例示的実施形態において、第１再配線層ＲＤＬ１は、第１パッド３１１及び第１ＴＰＶ ＴＰＶ１と電気的に連結される。例えば、第１再配線層ＲＤＬ１は、スパッタリング、電解メッキ、無電解メッキまたはプリンティングなどの各種蒸着工程（ｄｅｐｏｓｉｔｉｏｎ ｐｒｏｃｅｓｓ）を介して形成される。

次に、第１再配線層ＲＤＬ１上に、第２層Ｌ２を第１方向（ｘ）に積層することにより、第１スタック構造体ＳＴ＿１を形成する（Ｓ３０）。例示的実施形態において、第１再配線層ＲＤＬ１を挟み、第１面Ｆ１と第２面Ｆ２とが相互面対面で対面するように、第２層Ｌ２を第１再配線層ＲＤＬ１上に積層する。それにより、第１再配線層ＲＤＬ１は、第１パッド３１１及び第２パッド３２１と電気的に連結される。例えば、第１層Ｌ１と第２層Ｌ２とが相互同一構成を含む場合、第１再配線層ＲＤＬ１を基準に、第１層Ｌ１と第２層Ｌ２は、対称となる。

例示的実施形態において、第２パッド３２１と電気的に連結される第１再配線層ＲＤＬ１の上面は、第２パッド３２１の下面と同一平面上に設けられる。他の例示的実施形態において、第２パッド３２１は、第１再配線層ＲＤＬ１に向けて突出した一つ以上の突出部を含み、第１再配線層ＲＤＬ１は、一つ以上の突出部と結合される一つ以上の溝を含む。さらに他の例示的実施形態において、第２パッド３２１と第１再配線層ＲＤＬ１との間に、一つ以上のバンプが配置される。

また、例示的実施形態において、第２ＴＰＶ ＴＰＶ２と電気的に連結される第１再配線層ＲＤＬ１の上面は、第２ＴＰＶ ＴＰＶ２の下面と同一平面上に設けられる。他の例示的実施形態において、第２ＴＰＶ ＴＰＶ２は、第１再配線層ＲＤＬ１に向けて突出した一つ以上の突出部を含み、第１再配線層ＲＤＬ１は、一つ以上の突出部と結合される一つ以上の溝を含む。さらに他の例示的実施形態において、第２ＴＰＶ ＴＰＶ２と第１再配線層ＲＤＬ１との間に、一つ以上のバンプが配置される。

図１９ないし図２２は、本発明の例示的実施形態による半導体パッケージの製造工程について説明するための図面である。具体的には、図１９は、本発明の例示的実施形態による半導体パッケージの工程過程のフローチャートを図示し、図２０ないし図２２は、図１９の各段階に係る一例をそれぞれ図示する。図１９ないし図２２は、例えば、図１３の半導体パッケージ３００に係る製造工程を示す。

図１９ないし図２２を参照すれば、第１スタック構造体ＳＴ＿１と第２スタック構造体ＳＴ＿２とを結合する（Ｓ４０）。例えば、第２スタック構造体ＳＴ＿２は、第１スタック構造体ＳＴ＿１上に、第１方向（Ｘ）に積層される。

例示的実施形態において、第２スタック構造体ＳＴ＿２は、第１スタック構造体ＳＴ＿１と同一であるか、あるいは類似した工程過程により、第１スタック構造体ＳＴ＿１と同一であるか、あるいは類似した構造を含んでもよい。例えば、第２スタック構造体ＳＴ＿２は、第３層Ｌ３、第３層Ｌ３上に、第１方向（Ｘ）に積層された第２再配線層ＲＤＬ２、及び第２再配線層ＲＤＬ２上に、第１方向（Ｘ）に積層された第４層Ｌ４を含む。第３層Ｌ３及び第４層Ｌ４は、それぞれ第３半導体チップ３３０及び第４半導体チップ３４０、並びに第３ＴＰＶ ＴＰＶ３及び第４ＴＰＶ ＴＰＶ４を含む。

例示的実施形態において、第３半導体チップ３３０の第３面Ｆ３と、第４半導体チップ３４０の第４面Ｆ４とが、第２再配線層ＲＤＬ２を挟み、相互面対面で対面するように、第４層Ｌ４を第２再配線層ＲＤＬ２上に積層する。それにより、第２再配線層ＲＤＬ２は、第３半導体チップ３３０の第３パッド３３１、及び第４半導体チップ３４０の第４パッド３４１と電気的に連結される。例えば、第３層Ｌ３及び第４層Ｌ４が相互同一構成を含む場合、第２再配線層ＲＤＬ２を基準に、第３層Ｌ３と第４層Ｌ４は、対称となる。

次に、第１スタック構造体ＳＴ＿１及び第２スタック構造体ＳＴ＿２が結合された構造に対するラミネーティング（ｌａｍｉｎａｔｉｎｇ）工程を遂行する（Ｓ５０）。例えば、第１スタック構造体ＳＴ＿１及び第２スタック構造体ＳＴ＿２が結合された構造に、熱及び圧力をかけ、第１スタック構造体ＳＴ＿１上に、第２スタック構造体ＳＴ＿２が付着されるように、ラミネーティング工程を遂行する。

また、例示的実施形態において、第２スタック構造体ＳＴ＿２上に、第１絶縁層ＩＬ１を形成する。第１絶縁層ＩＬ１は、例えば、酸化層、窒化層、ポリマー層、またはそれらの組み合わせ層から形成する。

次に、第１スタック構造体ＳＴ＿１に、一つ以上のソルダボールＳＢを接合する（Ｓ６０）。例えば、外部に露出された一つ以上の第１ＴＰＶ ＴＰＶ１の下面のうち一部に、ソルダボールＳＢを接合する。ソルダボールＳＢは、例えば、第１スタック構造体ＳＴ＿１及び第２スタック構造体ＳＴ＿２と、外部チップまたは装置との電気的連結通路にもなる。

図２３は、本発明の例示的実施形態による半導体パッケージを図示する。図２３に開示した構成において、図１３と比較し、重複する説明は避ける。

図２３を参照すれば、半導体パッケージ４００は、ソルダボールＳＢ１，ＳＢ２、第５パネルＰＮＬ５、第５パネルＰＮＬ５上に、第１方向（Ｘ）に積層された第３再配線層ＲＤＬ３、第３再配線層ＲＤＬ３と第５パッド４５１とを介して電気的に連結される第５半導体チップ４５０、及び第５半導体チップを覆うモールディング層ＭＤをさらに含む。また、半導体パッケージ４００は、モールディング層ＭＤを貫通し、ソルダボールＳＢ１及び第３再配線層ＲＤＬ３と電気的に連結される第５ＴＰＶ ＴＰＶ５、第５パネルＰＮＬ５を貫通し、第３再配線層ＲＤＬ３及びソルダボールＳＢ２と電気的に連結される第６ＴＰＶ ＴＰＶ６をさらに含む。

モールディング層ＭＤは、第５半導体チップ４５０をモールディングする。第５ＴＰＶ５ ＴＰＶ５の少なくとも一部は、モールディング層ＭＤから外部に露出される。モールディング層ＭＤは、レジンのようなポリマー層を含んでもよい。モールディング層ＭＤは、例えば、ＥＭＣ（ｅｐｏｘｙ ｍｏｌｄｉｎｇ ｃｏｍｐｏｕｎｄ）を含んでもよい。

第５半導体チップ４５０は、メモリチップやまたはロジックチップである。例えば、第１半導体チップ４１０ないし第４半導体チップ４４０がメモリチップである場合、第５半導体チップ４５０は、第１半導体チップ４１０ないし第４半導体チップ４４０を制御するメモリコントローラを含んでもよい。半導体パッケージ４００は、例えば、ＳｏＣ（ｓｙｓｔｅｍ ｏｎ ｃｈｉｐ）またはＳＩＰ（ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）を構成する。

半導体パッケージ４００は、第１絶縁層ＩＬ１、第２絶縁層ＩＬ２、及び第１絶縁層ＩＬ１と第２絶縁層ＩＬ２との間に形成された追加層ＡＤをさらに含んでもよい。例示的実施形態において、追加層ＡＤは、キャパシタまたはインダクタのような素子を含む。または、追加層ＡＤは、第１層Ｌ１ないし第４層Ｌ４と同一であるか、あるいは類似した構成を含むことにより、さらなる半導体チップをさらに含んでもよい。

図２４は、本発明の例示的実施形態による半導体パッケージを含む電子システムを概略的に図示したブロック図である。
具体的には、電子システム１０００は、制御部１０１０、入力部１０２０、出力部１０３０及び保存部１０４０を含み、通信部１０５０及び／またはその他動作部１０６０をさらに含んでもよい。

制御部１０１０は、電子システム１０００及び各部分を総括して制御する。制御部１０１０は、中央処理部または中央制御部とも理解される。入力部１０２０は、制御部１０１０に電気的命令信号を出力する。入力部１０２０は、キーボード、キーパッド、マウス、タッチパッド、スキャナなどのイメージ認識機、または多様な入力センサである。出力部１０３０は、制御部１０１０から電気的命令信号を受信し、電子システム１０００が処理した結果を出力する。出力部１０３０は、モニタ、プリンタ、ビーム照射器、または多様な機械的装置である。

保存部１０４０は、制御部１０１０が処理する電気的信号、または処理した電気的信号を、臨時にまたは永久に保存するための構成要素である。保存部１０４０は、制御部１０１０と物理的、電気的に連結または結合される。通信部１０５０は、制御部１０１０から電気的命令信号を受信し、他の電子システムと電気的信号を送受信する。その他動作部１０６０は、制御部１０１０の命令により、物理的または機械的な動作を遂行する。

例示的実施形態において、制御部１０１０、入力部１０２０、出力部１０３０、保存部１０４０、通信部１０５０及びその他動作部１０６０のうち少なくとも一つは、図１ないし図２３により開示した半導体パッケージを含んでもよい。それにより、電子システム１０００の体積は、低減される。

前述の実施例の説明は、本発明のさらに徹底的な理解のために、図面を参照して例を挙げたものに過ぎず、本発明を限定する意味と解釈されることがあってはならない。また、本発明が属する技術分野の当業者であるならば、本発明の基本的原理を外れない範囲内で、多様な変化と変更が可能であるということは、明白であろう。

本発明の、半導体パッケージ、及びその製造方法は、例えば、電子機器関連の技術分野に効果的に適用可能である。

１００、２００、３００、４００ 半導体パッケージ
１１０、２１０、３１０、４１０ 第１半導体チップ
１１１、３１１ 第１パッド
１２０、２２０、３２０、４２０ 第２半導体チップ
１２１、２２１、３２１ 第２パッド
３３０、４３０ 第３半導体チップ
３３１ 第３パッド
３４０、４４０ 第４半導体チップ
３４１ 第４パッド
４５０ 第５半導体チップ
４５１ 第５パッド
１０００ 電子システム
１０１０ 制御部
１０２０ 入力部
１０３０ 出力部
１０４０ 保存部
１０５０ 通信部
１０６０ その他動作部

Claims (23)

1. 一つ以上の第１パッドが露出される第１面を有する一つ以上の第１半導体チップを含む第１層と、
   前記第１層の上部に垂直方向に配置され、一つ以上の第２パッドが露出される第２面を有する一つ以上の第２半導体チップを含む第２層と、
   前記第１層及び前記第２層の間に配置され、前記一つ以上の第１パッドと電気的に連結される第１再配線層と、を含み、
   前記第１層は、前記第１層を前記垂直方向に貫通し、前記第１再配線層と電気的に連結される一つ以上の第１ ＴＰＶ（ｔｈｒｏｕｇｈ ｐａｎｅｌ ｖｉａ）を含むことを特徴とする半導体パッケージ。
2. 前記第１層は、前記一つ以上の第１半導体チップが収容される一つ以上の第１収容部を具備する第１パネルを含み、
   前記第２層は、前記一つ以上の第２半導体チップが収容される一つ以上の第２収容部を具備する第２パネルを含むことを特徴とする請求項１に記載の半導体パッケージ。
3. 前記一つ以上の第１半導体チップと、前記一つ以上の第２半導体チップは、前記第１面と前記第２面とが、前記第１再配線層を挟み、相互面対面で対面するように配置され、
   前記一つ以上の第２パッドは、前記第１再配線層と電気的に連結されることを特徴とする請求項１に記載の半導体パッケージ。
4. 前記一つ以上の第２パッドと前記第１再配線層との間に、一つ以上のバンプが配置され、
   前記一つ以上の第２パッドと前記第１再配線層は、前記一つ以上のバンプを介して電気的に連結されることを特徴とする請求項３に記載の半導体パッケージ。
5. 前記一つ以上の第２パッドは、前記第１再配線層に向けて突出した一つ以上の突出部を含み、
   前記第１再配線層は、前記一つ以上の突出部と結合される一つ以上の溝を含むことを特徴とする請求項３に記載の半導体パッケージ。
6. 前記一つ以上の第２パッドと電気的に連結される第１再配線層の上面は、前記一つ以上の第２パッドの下面と同一平面上に設けられることを特徴とする請求項３に記載の半導体パッケージ。
7. 前記第１層は、前記一つ以上の第１パッドから前記垂直方向に延長され、前記一つ以上の第１半導体チップを貫通する一つ以上のＴＳＶ（ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｖｉａ）を含むことを特徴とする請求項１に記載の半導体パッケージ。
8. 前記一つ以上の第１半導体チップの前記垂直方向への高さは、前記第１層の前記垂直方向での高さと同一であることを特徴とする請求項７に記載の半導体パッケージ。
9. 前記第２層は、前記第２層を前記垂直方向に貫通し、前記第１再配線層と電気的に連結される一つ以上の第２ＴＰＶを含むことを特徴とする請求項１に記載の半導体パッケージ。
10. 前記第２層上に前記垂直方向に積層される第２再配線層をさらに含み、
    前記一つ以上の第２パッド、及び前記一つ以上の第２ＴＰＶは、前記第２再配線層と電気的に連結されることを特徴とする請求項９に記載の半導体パッケージ。
11. 前記一つ以上の第２ＴＰＶと、前記第１再配線層との間に、一つ以上のバンプが配置され、
    前記一つ以上の第２ＴＰＶと、前記第１再配線層は、前記一つ以上のバンプを介して電気的に連結されることを特徴とする請求項９に記載の半導体パッケージ。
12. 前記一つ以上の第２ＴＰＶは、前記第１再配線層に向けて突出した一つ以上の突出部を含み、
    前記第１再配線層は、前記一つ以上の突出部と結合される一つ以上の溝を含むことを特徴とする請求項９に記載の半導体パッケージ。
13. 前記一つ以上の第２ＴＰＶと電気的に連結される第１再配線層の上面は、前記一つ以上の第２ＴＰＶの下面と同一平面上に設けられることを特徴とする請求項９に記載の半導体パッケージ。
14. 一つ以上の第１パッドが露出される第１面を有する第１半導体チップ、前記第１半導体チップを収容する第１収容部を具備した第１パネル、及び前記第１パネルを垂直方向に貫通する一つ以上の第１ＴＰＶを含む第１層と、
    前記第１層上に前記垂直方向に積層され、前記一つ以上の第１パッド、及び前記一つ以上の第１ＴＰＶと電気的に連結される第１再配線層と、
    前記第１再配線層上に前記垂直方向に積層され、一つ以上の第２パッドが露出される第２面を有する第２半導体チップ、前記第２半導体チップを収容する第２収容部を具備した第２パネルと、を含む第２層を含むことを特徴とする半導体パッケージ。
15. 前記第１収容部及び前記第２収容部は、前記第１再配線層を基準に対称をなして配置され、
    前記一つ以上の第２パッドは、前記第１再配線層と電気的に連結されることを特徴とする請求項１４に記載の半導体パッケージ。
16. 前記第１層及び第２層は、それぞれ前記一つ以上の第１パッド及び第２パッドから前記垂直方向に延長され、前記第１半導体チップ及び第２半導体チップを貫通することを特徴とする一つ以上のＴＳＶ（ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｖｉａ）をそれぞれ含むことを特徴とする請求項１５に記載の半導体パッケージ。
17. 前記第１収容部は、前記第１パネルと前記垂直方向に同一高さを有することを特徴とする請求項１６に記載の半導体パッケージ。
18. 前記第２層は、前記第２パネルを前記垂直方向に貫通する一つ以上の第２ＴＰＶ（ｔｈｒｏｕｇｈ ｐａｎｅｌ ｖｉａ）を含み、
    前記第２層上に前記垂直方向に積層され、前記一つ以上の第２ＴＰＶと電気的に連結される第２再配線層をさらに含むことを特徴とする請求項１４に記載の半導体パッケージ。
19. 第１パネルに、一つ以上の第１パッドが露出される第１面を有する一つ以上の第１半導体チップ、及び前記第１パネルを貫通する一つ以上の第１ＴＰＶ（ｔｈｒｏｕｇｈ ｐａｎｅｌ ｖｉａ）を配置することにより、第１層を形成する段階と、
    第２パネルに、一つ以上の第２パッドが露出される第２面を有する一つ以上の第２半導体チップを配置することにより、第２層を形成する段階と、
    前記第１層上に前記一つ以上の第１パッド、及び前記第１ＴＰＶと電気的に連結される第１再配線層を形成する段階と、
    前記第１再配線層上に前記第２層を、垂直方向に積層することにより、第１スタック構造体を形成する段階と、を含むことを特徴とする半導体パッケージの製造方法。
20. 前記第１スタック構造体を形成する段階は、
    前記第１再配線層を挟み、前記第１面と前記第２面とが、相互面対面で対面するように前記第２層を積層する段階を含むことを特徴とする請求項１９に記載の半導体パッケージの製造方法。
21. 前記第２層を形成する段階は、
    前記第２パネルに、前記第２パネルを貫通する一つ以上の第２ＴＰＶを配置する段階を含むことを特徴とする請求項１９に記載の半導体パッケージの製造方法。
22. 第３パネルに、一つ以上の第３パッドが露出される第３面を有する一つ以上の第３半導体チップ、及び前記第３パネルを貫通する一つ以上の第３ＴＰＶを配置することにより、第３層を形成する段階と、
    第４パネルに、一つ以上の第４パッドが露出される第４面を有する一つ以上の第４半導体チップ、及び前記第４パネルを貫通する一つ以上の第４ＴＰＶを配置することにより、第４層を形成する段階と、
    前記第３層上、に前記一つ以上の第３パッド、及び前記第３ＴＰＶと電気的に連結される第２再配線層を形成する段階と、
    前記第２再配線層上に、前記第４層を前記垂直方向に積層することにより、第２スタック構造体を形成する段階と、
    前記第１スタック構造体上に、前記垂直方向に、前記第２スタック構造体を積層する段階と、をさらに含むことを特徴とする請求項２１に記載の半導体パッケージの製造方法。
23. 一つ以上の第１パッドが露出される第１面を有する第１半導体チップ、前記第１半導体チップを収容する第１収容部を具備した第１パネル、及び前記第１パネルを垂直方向に貫通する一つ以上の第１ＴＰＶ（ｔｈｒｏｕｇｈ ｐａｎｅｌ ｖｉａ）を含む第１層と、
    前記第１層上に前記垂直方向に配置され、前記一つ以上の第１パッド、及び前記一つ以上の第１ＴＰＶと電気的に連結される第１再配線層と、
    前記第１再配線層上に前記垂直方向に積層され、前記第１再配線層と電気的に連結される一つ以上の第２パッドが露出される第２面を有する第２半導体チップ、前記第２半導体チップを収容する第２収容部を具備した第２パネル、及び前記第２パネルを垂直方向に貫通し、前記第１再配線層と電気的に連結される第２ＴＰＶを含む第２層と、を含むことを特徴とする半導体パッケージ。
    
    

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