TWI643313B - 個別包含包括控制閘極及電荷儲存結構之可程式化電荷儲存電晶體之記憶體單元垂直串以及形成個別包含包括控制閘極及電荷儲存結構之可程式化電荷儲存電晶體之記憶體單元垂直串之方法 - Google Patents

個別包含包括控制閘極及電荷儲存結構之可程式化電荷儲存電晶體之記憶體單元垂直串以及形成個別包含包括控制閘極及電荷儲存結構之可程式化電荷儲存電晶體之記憶體單元垂直串之方法 Download PDF

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Abstract

一種形成一記憶體單元垂直串之方法包括形成包含包括垂直交替控制閘極材料及絕緣材料之第一交替層之一下堆疊。一上堆疊經形成於該下堆疊上方，且包括第二交替層，其等包括垂直交替控制閘極材料及絕緣材料，該上堆疊具有立向延伸通過多個該等第二交替層之一上開口。該下堆疊包括立向延伸通過多個該等第一交替層且由阻塞材料阻塞之一下開口。該上開口之至少一部分立向於該經阻塞下開口上方。阻塞該下開口之該阻塞材料經移除，以形成包括該未經阻塞下開口及該上開口之一互連開口。電荷儲存材料經沈積至該互連開口中，用於該等電荷儲存結構，該等電荷儲存結構用於該垂直串之該等記憶體單元，該等記憶體單元係在該上堆疊及該下堆疊之各者中，且此後穿隧絕緣體及通道材料經形成至該互連開口中，用於該垂直串之該等記憶體單元，該等記憶體單元係在該上堆疊及該下堆疊之各者中。揭示其他實施例，包含獨立於方法之實施例。

Description

個別包含包括控制閘極及電荷儲存結構之可程式化電荷儲存電晶體之記憶體單元垂直串以及形成個別包含包括控制閘極及電荷儲存結構之可程式化電荷儲存電晶體之記憶體單元垂直串之方法
本文中所揭示之實施例係關於個別包含包括一控制閘極及一電荷儲存結構之一可程式化電荷儲存電晶體之記憶體單元垂直串以及係關於形成此等記憶體單元垂直串之方法。
記憶體為電子系統提供資料儲存。快閃記憶體係一種類型之記憶體，且在電腦及其他裝置中具有許多用途。例如，個人電腦可具有儲存於一快閃記憶體晶片上之BIOS。作為另一實例，快閃記憶體用於固態磁碟機中以取代旋轉硬碟。作為又另一實例，快閃記憶體已使用在無線電子裝置中，因為當其等變得標準化時其使製造者能夠支援新的通信協定，且能夠提供遠端升級該裝置之能力以改良或增強特徵。 一典型快閃記憶體包括一記憶體陣列，其包含以列及行樣式配置之較大數目個記憶體單元。快閃記憶體可依區塊為單位予以擦除及重新程式化。NAND可為快閃記憶體之一基礎架構。一NAND記憶體單元包括經串聯耦合至一連續組合之記憶體單元之至少一個選擇裝置(其中該連續組合通常指稱一NAND串)。實例NAND架構經描述於美國專利案第7,898,850號中。 歷史上，快閃記憶體單元串已經配置以水平延伸，然現考量垂直延伸記憶體單元串。在製造垂直記憶體單元串中之一個目標係相較於水平延伸記憶體單元串減小由記憶體單元佔據之基板之水平面積，儘管通常以增加垂直厚度為代價。然而，垂直定向記憶體單元串可產生不存在於水平定向記憶體單元串佈局中之水平封包密度考量。
本發明之實施例涵蓋個別包含包括一控制閘極及一電荷儲存結構之一可程式化電荷儲存電晶體之一記憶體單元垂直串以及形成個別包含包括一控制閘極及一電荷儲存結構之一可程式化電荷儲存電晶體之一記憶體單元垂直串之方法。在本文件中，「水平」係指沿一基板在製造期間相對於其經處理之一主要表面之一一般方向(即在10°內)，且「垂直」係大體上正交於其之一方向。進一步言之，如本文中所使用之「垂直」及「水平」係相對於彼此之大體上垂直方向，無關在三維空間中基板之定向。進一步言之，在本文件中，「立向」、「較高」、「上」、「下」、「頂部」、「頂部上」、「底部」、「上方」、「下方」、「以下」、「下面」、「上」及「下」係大體上關於相對於電路經製造於其上之一基底基板之垂直方向。首先參照圖1至圖10描述根據本發明之實例方法實施例。 參照圖1，一基板片段10包括一基底基板14，且可包括一半導體基板。在本文件之背景內容中，術語「半導體基板」或「半導電基板」經定義意為包括半導電材料之任何構造，包含(但不限於)諸如一半導電晶圓(個別或在其上包括其他材料之總成中)及半導電材料層(個別或在包括其他材料之總成中)之塊體半導電材料。術語「基板」意指任何支撐結構，包含(但不限於)上文所描述之半導電基板。基底基板14可包括導電/導體/傳導(即本文中電氣地)、半導電或絕緣的/絕緣體/絕緣(即本文中電氣地)材料之任何一或多者。本文所描述之材料、區域及結構之任何者可為均質或非均質的，且無論如何，可連續或不連續地上覆於任何材料上。進一步言之，除非另有指示，否則可使用任何合適或待開發之技術(例如原子層沈積、化學氣相沈積、物理氣相沈積、磊晶生長、擴散摻雜及離子植入)來形成各材料。 實例基板14包括半導體材料15，例如單晶矽，其具有經形成於其上方或其中之一導電摻雜源極區域16，且其可包括電路之一部分以供製造記憶體單元垂直串。一實例源極區域16包括約700埃厚度之導電摻雜多晶矽於具約900埃厚度之矽化鎢之一下伏層上方。在本文件中，將「厚度」本身(非前面之方向形容詞)界定為自不同組合物之一緊鄰材料或一緊鄰區域之一最接近表面垂直地通過一給定材料或區域的平均直線距離。另外，本文所描述之各種材料或區域可具有實質上恆定厚度或具有可變厚度。若具可變厚度，則厚度係指平均厚度，除非另有指示，且此材料或區域將歸因於可變厚度而具有一些最小厚度及一些最大厚度。如本文所使用，例如，若此等材料或區域係非均質的，則「不同組合物」僅需要可直接彼此抵靠之兩個所陳述材料或區域的部分在化學上及/或物理上係不同的。若兩個所陳述之材料或區域並非直接彼此抵靠，則「不同組合物」僅需要：若此等材料或區域係非均質的，則彼此最接近之兩個所陳述材料或區域的部分在化學上及/或物理上係不同的。在本文件中，當所陳述之材料、區域或結構相對於彼此存在至少某一實體觸摸接觸時，一材料、區域或結構係「直接抵靠」另一材料、區域或結構。相比而言，前面未加「直接」之「上方」、「上」、「相鄰」、「沿」及「抵靠」涵蓋「直接抵靠」以及其中(若干)中介材料、區域或結構導致所陳述之材料、區域或結構相對於彼此之非實體觸摸接觸的建構。 實例介電層18及20已經形成於源極區域16上方，且閘極材料22立向於其間。閘極材料22可最終包括與操作該記憶體單元垂直串相關聯之一選擇裝置(例如一選擇閘極汲極)的一部分，且可包括任何合適導電材料。一個實例係導電摻雜多晶矽。介電層18及20可相對於彼此具相同或不同組合物，其中摻雜或未摻雜二氧化矽及氧化鋁為實例。針對材料18、22及20之實例厚度係分別約200埃、1,500埃及150埃。 材料24之一下堆疊已經形成於介電材料20上方。參照「下」係相對於待隨後形成之一「上」堆疊，且下文如藉由實例所描述。下堆疊24包括第一交替層26及28，其等包括垂直交替控制閘極材料30及絕緣材料32。控制閘極材料30最終導電，其中一實例係經沈積至約300埃之一實例厚度的導電摻雜多晶矽。一實例絕緣材料32係經沈積至約150埃之一實例厚度的二氧化矽。展示僅兩個控制閘極材料30層及兩個絕緣材料32層，然於下堆疊24中可包含許多及更多此等垂直交替材料/層。下堆疊24包含立向延伸通過多個第一交替層26及28之一下開口34。在所描繪之實施例中，下開口34立向延伸通過材料20、22及18至源極區域16。在一項實施例中且如所展示，下開口34完全立向延伸通過下堆疊24之所有層。下開口34經展示為包括垂直筆直側壁，然此需要可不如此。進一步言之，且無論如何，下開口34在水平橫截面中可為圓形、橢圓形、矩形或其他形狀。但作為一個實例，下開口34實質上係圓形，其在其立向最外部分處具有約800埃之一最大水平開口尺寸，且在其中與源極區域16會合之其立向最內部分處漸縮(未展示)至約650埃之一水平開口尺寸。為簡潔及簡單起見，於圖1中展示僅一個開口34，然將可能形成數千個或數百萬個此等開口，以供最終形成數千個或數百萬個記憶體單元垂直串。下堆疊24可視為具有一立向最外表面35。 材料可在圖1所描繪之材料的旁邊、立向向內或立向向外。例如，積體電路之其他部分或完全製造組件可經提供於高於基板片段10、在基板片段10周圍，或在基板片段10內某處。 參照圖2，且在一項實施例中，控制閘極材料30已經歷一各向同性濕蝕刻以使控制閘極材料30橫向地凹入。此可相對於材料32、20、22、18及16大量有選擇性地進行。在本文件中，一選擇性蝕刻或移除係其中以至少1.5:1之一速率使一個材料相對於另一所述材料移除的情況。替代地，作為其中期望少量或無材料32、20、22、18及16之移除的一實例，此等材料可由一襯層材料覆蓋。無論如何，圖2展示下開口34在一垂直橫截面(諸如由圖2所展示之垂直橫截面)中包括下橫向向外突出部分36。在其中(例如)原始下開口34係圓形之俯視圖(未展示於圖2中)中考量，突出部分36將可能在初始下開口34周圍為圓形及環形。一實例橫向突出深度LP係約800埃用於初始下開口34之約800埃之一最大水平開口尺寸。 參照圖3且在一項實施例中，一下襯層38已經橫向形成於下開口34內之控制閘極材料30上方。在一個實例中且如所展示，此已藉由一高度保形沈積(例如ALD或CVD)形成，藉此下襯層38加襯於下開口34之所有表面且在頂部上沈積下堆疊24之立向最外表面35。下襯層38可包括導電、半導電或絕緣材料之任何者，其中一個理想實例係氮化矽。理想地，將最終整體自加襯於下開口34之側壁移除下襯層38，如下文所描述，然一些可保持於此等側壁上方且即使如此無論絕緣或導電組合物可並不一定有問題的。針對下襯層38之一實例厚度係約70埃。 參照圖4，下開口34已被一覆蓋材料40覆蓋以在覆蓋材料40下方自下開口34形成一經覆蓋下空隙空間42 (即，覆蓋大於下開口34之最大寬度之50%)。覆蓋材料40之一些可沈積至下空隙空間42中，例如如所展示。理想地，在一項實施例中，覆蓋材料40係介電的且在沈積中大部分不保形以排除填充或依其他方式加襯於下開口34之所有側壁。特定實例包含經沈積至自約700埃至800埃之一厚度的二氧化矽及氧化鋁。若需要，此可在沈積之後平坦化以產生如所展示之其一平坦立向最外表面。在一項實施例中且如所展示，覆蓋材料40經形成以完全覆蓋(即阻塞)下開口34且藉此形成待完全覆蓋之空隙空間42。在一項實施例中且如所展示，覆蓋材料40經形成於自經覆蓋下空隙空間42橫向向外之下堆疊24之立向最外表面35上方。 參照圖5，材料44之一上堆疊已經形成於下堆疊24上方且在如所展示之一項實施例中於覆蓋材料40上方且在下襯層38上方，其等自經覆蓋下空隙空間42橫向向外。上堆疊44包括第二交替層46及48，其等包括垂直交替控制閘極材料36及絕緣材料33。再次，為簡潔起見僅展示若干垂直交替控制閘極材料36層及絕緣材料33層，其中可能許多或更多此等材料層經形成於一上堆疊44內。進一步言之且無論如何，並非上堆疊44及下堆疊24之各者中之所有控制閘極材料及絕緣材料需要相對於彼此堆疊內或堆疊間具相同組合物。自一項實施例中且如所展示，一介電蝕刻停止材料50係在上堆疊44與覆蓋材料40之間，其中一實例係一約300埃厚複合層，其包括氧化鋁於二氧化矽上方。展示實例導電材料52 (例如導電摻雜多晶矽)及介電材料54 (例如氮化矽)已經形成於上堆疊44上方，其中在一個實例中，導電材料52隨後用於另一選擇裝置(例如一選擇閘極源)之形成中，用於與經形成之記憶體單元垂直串相關聯之操作。一上開口56已經形成(例如藉由蝕刻)以立向延伸通過多個第二交替層46及48，例如首先在如所展示之蝕刻停止層50內停止。上開口56之至少一部分經覆蓋於下空隙空間42上方。 參照圖6，上開口56已立向向內延伸至覆蓋材料40。上開口56內之控制閘極材料30已經各向同性濕蝕刻以使此材料橫向地凹入以形成上開口56，以在所描繪垂直橫截面中包括上橫向向外突出部分58，類似於下橫向向外突出部分36相對於下開口34之形成，如上文所描述。上橫向向外突出部分58橫向突出一距離UP，其可相同於、多於或小於下橫向向外突出部分36之一或多者，其中相等突出UP及LP距離僅藉由實例而展示。一上襯層60已經橫向形成於上開口56內之控制閘極材料36上方，且其可相同於或不同於下襯層38之組合物及厚度。 參照圖7，上襯層60已經歷一各向異性蝕刻以自覆蓋材料40之立向於水平表面上方移除上襯層60。此後續接著移除覆蓋材料40以揭開下空隙空間42以形成包括經揭開下開口34及上開口56之一互連開口62。用於完成此之實例技術包含蝕刻，例如，覆蓋材料40之乾及/或濕各向異性及/或各向同性蝕刻之一或多者。在一個實例中且如所展示，移除覆蓋材料40以形成互連開口62包括蝕刻，其使覆蓋材料40橫向向外凹入以形成互連開口62，以在垂直橫截面中具有立向於上堆疊44與下堆疊24之間的中介橫向向外突出部分64。在此一實例實施例中且如所展示，中介突出部分64橫向突出一距離LP，其分別小於上突出部分58及下突出部分36之距離UP及LP之各者。 參照圖8，若干處理動作已相對於圖7發生。具體言之，在揭開該經覆蓋下空隙空間之後已自互連開口62移除上襯層60 (未展示)及下襯層38。在一項理想實施例中，在一單一蝕刻步驟中自互連開口62移除上襯層60及下襯層38，例如其中此包括可蝕刻相同材料，例如可相對於其他所描繪材料使用熱濃縮磷酸、熱超稀釋氫氟酸及/或蒸汽NF3 及O2 選擇性地濕蝕刻之氮化矽。無論如何，電荷儲存材料經沈積至該互連開口中用於該等電荷儲存結構，該等電荷儲存結構用於該垂直串之該等記憶體單元，該等記憶體單元係在該上堆疊及該下堆疊之各者中。例如，圖8展示控制閘極阻斷絕緣體材料66 (例如，氮化矽、二氧化矽、二氧化鉿、氧化鋯等之一或多者)已經形成至互連開口62中及上突出部分58內，中介突出部分64及其下突出部分58之間。此後，電荷儲存材料68 (例如適於利用於浮動閘極或電荷誘捕結構中之材料，諸如(例如)矽、氮化矽、奈米點等之一或多者)已經沈積至上堆疊44及下堆疊24之各者中之互連開口62中，且在一項實施例中直接抵靠控制閘極阻斷絕緣體材料66，其係在突出部分58、64及36中。 參照圖9，已自互連開口62之側壁移除阻斷絕緣體材料66。此後，穿隧絕緣體70 (例如二氧化矽及氮化矽之一或多者)已經形成至互連開口62中。 參照圖10，此後通道材料72已經形成至互連開口62中用於該垂直串之該等記憶體單元，該等記憶體單元係在上堆疊44及下堆疊24之各者中。在一項實施例中且如所展示，通道材料72經形成為一中空通道及具有徑向向內形成之介電材料74。替代地，可使用非中空通道。通道材料72理想地包括經摻雜半導電材料(例如多晶矽)，其具有以一數量存在之該(等)通道導電改性摻雜劑，該量產生純質半導體性質，使得該通道材料能夠針對分別高於及低於一合適臨限電壓(Vt )的控制閘極電壓而操作地用作用於個別記憶體單元之一可切換「開」及「關」通道，此取決於針對該各自個別記憶體單元之電荷儲存電晶體之程式狀態。此一實例摻雜劑數量係自5x1017 原子/cm3 至5x1018 原子/cm3 。在一項實施例中，該通道材料具有以不大於5x1018 原子/cm3 之一數量存在之總通道導電改性摻雜劑。無論如何，圖10描繪個別記憶體單元73之一實例垂直串75。基板片段10經展示為僅包括兩個堆疊24及44。然而，於本文中所描述之方法及結構中可使用兩個以上堆疊(未展示)。一單一垂直串之建構可於各層26/46中具有多個個別記憶體單元73，例如在所描繪垂直橫截面中之兩個橫向相對個別記憶體單元73。替代地，僅一單一個別記憶體單元可在各層26/46中，例如其中該電荷儲存材料形成一完全圍繞環形物，其包括一單一記憶體單元且其具有完全圍繞此環形電荷儲存材料之一單一控制線之控制閘極材料。 額外現有及/或待開發處理將發生於與垂直串75相關聯之陣列及周邊控制及存取電路之製造中，且其並非為本文中所描述之本發明之特定材料。例如，與記憶體單元垂直串及其組件相關聯之隨後及額外處理因此可如美國專利申請公開案第2015/0279855號及美國專利申請公開案第2015/0333143號中所描述而發生，且該等案以引用的方式併入本文中。 接著參照圖11至圖13相對於一基板片段10a描述形成個別包含包括一控制閘極及一電荷儲存結構之一可程式化電荷儲存電晶體之一記憶體單元垂直串之額外實例實施例方法。已適當地使用來自上述實施例之相同元件符號，其中使用後綴「a」或使用不同元件符號來指示一些建構差異。參照圖11，基板10a已經相同於上文直到圖3所描述之實施例中而處理。此後，一填充材料76已經形成於下開口34內。在一項實施例中，在下開口34內之襯層材料38之材料及填充材料76可組合視為填充材料，且其在一項實施例中經展示過填充下開口34。襯層38可視為一第一材料，其加襯於下開口34且未完全填充下開口34，其中填充材料76包括具不同於該第一材料之組合物之一第二材料，且其自該第一材料(例如襯層38)橫向向內且填充不由該第一材料佔據之下開口34之剩餘體積。在一項實施例中且如所展示，第一材料38及第二材料76兩者經立向形成於自下開口34橫向向外之下堆疊24之立向最外表面35上方。無論如何，在一項實例實施例中，填充材料76包括一旋塗介電質，其經旋塗於該所描繪基板上且藉此經沈積至下開口34中。 參照圖12，已(例如)藉由拋光或蝕刻回至第一材料38之一立向最外表面而移除填充材料76。此後，上堆疊44已經形成於下堆疊24上方。上堆疊44包含上開口56，其已(僅藉由實例)透過由圖5及圖6例示化之處理而處理且藉此上開口56之至少一部分係立向於經填充下開口34上方。但此提供一項實例實施例，其中在一完成電路建構中，第一材料38仍將保持於自下開口34橫向向外之下堆疊24上方且第二材料76將非如此。 參照圖13，已自上開口56之基底上方移除襯層60且已自下開口34移除填充材料76 (未展示)，以形成包括下開口34及上開口56之一互連開口62a。此後，處理可如上文所描述或依其他方式發生，藉此一最小電荷儲存材料經沈積至該互連開口中，用於該等電荷儲存結構，該等電荷儲存結構用於該垂直串之該等記憶體單元，該等記憶體單元係在該上堆疊及該下堆疊之各者中，後續接著形成穿隊絕緣體及通道材料至該互連開口中，亦用於該垂直串之該等記憶體單元，該等記憶體單元係在該上堆疊及該下堆疊之各者中。如上文關於圖11至圖13所描述之處理可使得消除覆蓋材料40 (未展示)保持於該上堆疊與該下堆疊之間。替代地，此一中介實例材料可經提供於該上堆疊與該下堆疊之間(未展示於圖11至圖13中)，(例如)以導致如圖10中所展示或依其他方式之一建構。可使用如上文所展示及/或所描述之任何其他屬性或態樣。 上文所描繪方法實施例通常係形成個別包含包括一控制閘極及一電荷儲存結構之一可程式化電荷儲存電晶體之一記憶體單元垂直串之一方法，其具有帶有上開口及下開口之所述上堆疊及下堆疊，其中該下開口被阻塞材料阻塞。在圖1至圖10實施例中，覆蓋材料40經展示為一實例阻塞材料，其阻塞下開口34。圖11至圖13之實施例中的材料38及76亦包括此一實例阻塞材料。無論如何，在各此方法實施例中，上開口56之至少一部分立向地阻塞下開口34上方。進一步言之，阻塞該下開口之該阻塞材料經移除以在包括一現在未經阻塞下開口34之各實施例中形成一互連開口62/62a。在一項實施例中，該阻塞材料經形成於自該下開口橫向向外之該下堆疊之一立向最外表面上方，其中該上堆疊經形成於自該下開口橫向向外之該阻塞材料上方。在此一實施例中，在形成該上堆疊於該下堆疊上方之前，移除自該下開口橫向向外之一些該阻塞材料，且在此一實施例中，在形成該上堆疊於該下堆疊上方之前，移除自該下開口橫向向外之大多數該阻塞材料(例如，由圖11至圖13所展示之實施例，其中所有材料76經移除)。 本發明之一實施例涵蓋一種獨立於製造方法之個別包含包括一控制閘極及一電荷儲存結構之一可程式化電荷儲存電晶體的記憶體單元垂直串。此一實例實施例經展示於圖10中，且包括立向於一下堆疊24上方之一上堆疊44。該上堆疊及該下堆疊分別個別包括垂直交替層26/28及46/48，其等包括垂直交替絕緣材料32/33及記憶體單元材料。該記憶體單元材料包括控制閘極材料36、控制閘極絕緣體66，及電荷儲存材料68。對上堆疊44及下堆疊24共同之一通道柱72延伸通過在該上堆疊及該下堆疊之各者中，且立向於該上堆疊與該下堆疊之間之多個該等垂直交替層。穿隧絕緣體70橫向於通道柱72與電荷儲存材料68之間。該記憶體單元垂直串包括不可操作電荷儲存材料68，其立向於上堆疊44與下堆疊24之間且其圍繞通道柱72。具體言之，且作為一實例，在中介突出部分64內之電荷儲存材料68可不連接至任何可操作電路組件/與任何可操作電路組件連接，且藉此為不可操作電荷儲存材料(例如，與可操作判定或設定一個別記憶體單元之一程式化狀態的記憶體單元73之電荷儲存材料68相反)。 在一項實施例中，絕緣材料70橫向於不可操作電荷儲存結構材料68與立向於上堆疊44與下堆疊24之間的通道柱72之間。在一項實施例中，不可操作電荷儲存材料68包括一頂部57、一底部59、一徑向內側61，及一徑向外側63。在一項實施例中，控制閘極阻斷絕緣體66之材料直接抵靠頂部57、底部59及徑向外側63。在此一實施例中，絕緣材料70直接抵靠橫向於此材料與立向於上堆疊44與下堆疊24之間之通道柱72之間的不可操作電荷儲存結構材料68的徑向內側61。可使用如上文所展示及/或所描述之任何其他屬性或態樣。 接著參照圖14及圖15相對於一基板片段10b描述個別包含包括一控制閘極及一電荷儲存結構之一可程式化電荷儲存電晶體之一替代實例實施例記憶體單元垂直串。已適當使用來自上述實施例之相同元件符號，其中用後綴「b」或不同元件符號指示一些建構差異。圖14及圖15中之實例垂直串75b記憶體單元73包括立向於一下堆疊24上方之一上堆疊44。上堆疊及44及下堆疊24個別包括垂直交替層46/48及28/26，其等分別包括垂直交替絕緣材料32/33及記憶體單元材料。該記憶體單元材料包括控制閘極材料30/36、控制閘極阻斷絕緣體66及電荷儲存材料68。一通道柱72對上堆疊44及下堆疊24共同且延伸通過在該上堆疊及該下堆疊之各者中且立向於該上堆疊與該下堆疊之間的多個該等垂直交替層。穿隧絕緣體70橫向於通道柱72與電荷儲存材料68之間。 一可操作通道導電增強虛設閘極80立向於上堆疊44與下堆疊24之間，其可操作接近於通道柱72，其中一閘極絕緣體(例如材料70)橫向於虛設閘極80與通道柱72之間。與比依其他方式將發生在相同區域中但在缺乏此操作虛設閘極且要求該虛設閘極並非係該垂直串之任何記憶體單元之一閘極相比，在本文件中，一虛設閘極係可操作且增加該通道之一區域之導電性。虛設閘極80、閘極絕緣體70及通道柱72組合構成一場效電晶體85。此可提供優於其他建構之經改良操作屬性，例如相較於圖10及圖13建構。例如，在圖10及圖13建構之各者中，該通道在下堆疊24與上堆疊44之間比在堆疊內個別記憶體單元之間更長。一操作虛設閘極80導致一經新增電晶體於堆疊24與44之間的串中，因此增加此等堆疊之間的串中之通道導電性。 虛設閘極80可完全包圍該閘極絕緣體及通道且藉此構成用於該垂直串之一單一閘極線82之一單一虛設閘極，例如如自圖15瞭解。替代地，作為一實例，一虛設閘極可不完全包圍該閘極絕緣體及通道，且代替形成兩個電晶體之兩個橫向相對閘極線，例如如圖16中之一替代實施例中所展示。已適當地使用來自上述實施例之相同元件符號，其中使用後綴「c」或使用不同元件符號來指示一些建構差異。圖16展示在通道柱72之相對側上之兩個閘極線82c之兩個虛設閘極80c，其中藉由介電材料83使閘極線82c分離，且形成兩個場效電晶體85c。虛設閘極線82c可獨立或串接操作。 在一項實施例中且如所展示，垂直串75b/75c記憶體單元73缺乏橫向於閘極絕緣體70與虛設閘極80/80c之間的任何電荷儲存結構，虛設閘極80/80c立向於上堆疊44與下堆疊24之間。在一項實施例中，穿隧絕緣體70自上堆疊44立向延伸至下堆疊24，其中穿隧絕緣體70之材料包括橫向於虛設閘極80與通道柱72之間的該閘極絕緣體。在一項實施例中，通道柱72包括一中空通道。可使用如上文所展示及/或所描述之任何其他屬性或態樣。結論 在一些實施例中，一種形成個別包含包括一控制閘極及一電荷儲存結構之一可程式化電荷儲存電晶體之一記憶體單元垂直串之方法包括形成包含包括垂直交替控制閘極材料及絕緣材料之第一交替層之一下堆疊，該下堆疊具有立向延伸通過多個該等第一交替層之一下開口。使用覆蓋材料覆蓋該下開口以在該覆蓋材料下方自該下開口形成一經覆蓋下空隙空間。形成一上堆疊於該下堆疊上方。該上堆疊包括第二交替層，其等包括垂直交替控制閘極材料及絕緣材料，該上堆疊具有立向延伸通過多個該等第二交替層至該覆蓋材料之一上開口，該上開口之至少一部分立向於該經覆蓋下空隙空間上方。移除該覆蓋材料以揭開該下空隙空間以形成包括該經揭開下開口及該上開口之一互連開口。在該移除之後，沈積電荷儲存材料至該互連開口中用於該等電荷儲存結構，該等電荷儲存結構用於該垂直串之該等記憶體單元，該等記憶體單元係在該上堆疊及該下堆疊之各者中且此後形成穿隧絕緣體及通道材料至該互連開口中用於該垂直串之該等記憶體單元，該等記憶體單元係在該上堆疊及該下堆疊之各者中。 在一些實施例中，一種形成個別包含包括一控制閘極及一電荷儲存結構之一可程式化電荷儲存電晶體之一記憶體單元垂直串之方法包括形成包括第一交替層之一上堆疊，該等第一交替層包括垂直交替控制閘極材料及絕緣材料，該上堆疊具有立向延伸通過多個該等第一交替層之一下開口。使用填充材料填充該下開口。形成一上堆疊於該下堆疊上方。該上堆疊包括第二交替層，該等第二交替層包括垂直交替控制閘極材料及絕緣材料，該上堆疊具有立向延伸通過多個該等第二交替層至該填充材料之一上開口。該上開口之至少一部分立向於該經填充下開口上方。自該下開口移除該填充材料以形成包括該下開口及該上開口之一互連開口。在該移除之後，沈積電荷儲存材料至該互連開口中用於該等電荷儲存結構，該等電荷儲存結構用於該垂直串之該等記憶體單元，該等記憶體單元係在該上堆疊及該下堆疊之各者中且此後形成穿隧絕緣體及通道材料至該互連開口中用於該垂直串之該等記憶體單元，該等記憶體單元係在該上堆疊及該下堆疊之各者中。 在一些實施例中，一種形成個別包含包括一控制閘極及一電荷儲存結構之一可程式化電荷儲存電晶體之一記憶體單元垂直串之方法包括形成包括第一交替層之一下堆疊，該等第一交替層包括垂直交替控制閘極材料及絕緣材料。形成一上堆疊於該下堆疊上方。該上堆疊包括第二交替層，其等包括垂直交替控制閘極材料及絕緣材料，該上堆疊具有立向延伸通過多個該等第二交替層之一上開口。該下堆疊包括立向延伸通過多個該等第一交替層之一下開口且其由阻塞材料阻塞。該上開口之至少一部分立向於該經阻塞下開口上方。移除阻塞該下開口之該阻塞材料以形成包括該未經阻塞下開口及該上開口之一互連開口。在該移除之後，沈積電荷儲存材料至該互連開口中用於該等電荷儲存結構，該等電荷儲存結構用於該垂直串之該等記憶體單元，該等記憶體單元係在該上堆疊及該下堆疊之各者中且此後形成穿隧絕緣體及通道材料至該互連開口中用於該垂直串之該等記憶體單元，該等記憶體單元係在該上堆疊及該下堆疊之各者中。 在一些實施例中，一種個別包含包括一控制閘極及一電荷儲存結構之一可程式化電荷儲存電晶體之記憶體單元垂直串包括立向於一下堆疊上方之一上堆疊。該上堆疊及該下堆疊個別包括垂直交替層。該等垂直交替層包括垂直交替絕緣材料及記憶體單元材料。該記憶體單元材料包括控制閘極材料、控制閘極阻斷絕緣體及電荷儲存材料。對該上堆疊及該下堆疊共同之一通道柱延伸通過在該上堆疊及該下堆疊之各者中且立向於該上堆疊與該下堆疊之間之多個該等垂直交替層。穿隧絕緣體橫向於該通道柱與該電荷儲存材料之間。一可操作通道導電性增強虛設閘極立向於該上堆疊與該下堆疊之間，其可操作接近於該通道柱，閘極絕緣體橫向於該虛設閘極與該通道柱之間。 在一些實施例中，一種個別包含包括一控制閘極及一電荷儲存結構之一可程式化電荷儲存電晶體之記憶體單元垂直串包括立向於一下堆疊上方之一上堆疊。該上堆疊及該下堆疊個別包括垂直交替層。該等垂直交替層包括垂直交替絕緣材料及記憶體單元材料。該記憶體單元材料包括控制閘極材料、控制閘極阻斷絕緣體及電荷儲存材料。對該上堆疊及該下堆疊共同之一通道柱延伸通過在該上堆疊及該下堆疊之各者中且立向於該上堆疊與該下堆疊之間之多個該等垂直交替層。穿隧絕緣體橫向於該通道柱與該電荷儲存材料之間。不可操作電荷儲存結構材料圍繞立向於該上堆疊與該下堆疊之間之該通道柱。 在遵守法規之情況下，已用或多或少專針對結構及方法特徵之語言描述本文所揭示之標的。然而，應瞭解，申請專利範圍不受限於所展示及所描述之特定特徵，此係因為本文所揭示之構件包括實例實施例。因此，申請專利範圍應被給予如字面措詞之全範疇且應根據等效物之教義來適當地加以解譯。
10‧‧‧基板片段
10a‧‧‧基板片段
10b‧‧‧基板片段
10c‧‧‧基板片段
14‧‧‧基底基板
15‧‧‧半導體材料
16‧‧‧源極區域
18‧‧‧介電層
20‧‧‧介電層
22‧‧‧閘極材料
24‧‧‧材料
26‧‧‧第一交替層
28‧‧‧第一交替層
30‧‧‧垂直交替控制閘極材料
32‧‧‧絕緣材料
33‧‧‧絕緣材料
34‧‧‧下開口
35‧‧‧立向最外表面
36‧‧‧下橫向向外突出部分
38‧‧‧下襯層
40‧‧‧覆蓋材料
42‧‧‧下空隙空間
44‧‧‧材料
46‧‧‧第二交替層
48‧‧‧第二交替層
50‧‧‧介電蝕刻停止材料
52‧‧‧導電材料
54‧‧‧介電材料
56‧‧‧上開口
57‧‧‧頂部
58‧‧‧上橫向向外突出部分
59‧‧‧底部
60‧‧‧上襯層
61‧‧‧徑向內側
62‧‧‧互連開口
62a‧‧‧互連開口
63‧‧‧徑向外側
64‧‧‧中介橫向向外突出部分
66‧‧‧控制閘極阻斷絕緣體材料
68‧‧‧電荷儲存材料
70‧‧‧穿隧絕緣體
72‧‧‧通道材料
73‧‧‧記憶體單元
74‧‧‧介電材料
75‧‧‧垂直串
75b‧‧‧垂直串
75c‧‧‧垂直串
76‧‧‧填充材料
80‧‧‧可操作通道導電增強虛設閘極
80c‧‧‧虛設閘極
82‧‧‧閘極線
82c‧‧‧閘極線
83‧‧‧介電材料
85‧‧‧場效電晶體
85c‧‧‧場效電晶體
圖1係根據本發明之一實施例之在製程中之一基板片段之一圖解橫截面圖。 圖2係在繼由圖1展示之處理步驟之後之一處理步驟處之圖1基板之一視圖。 圖3係在繼由圖2展示之處理步驟之後之一處理步驟處之圖2基板之一視圖。 圖4係在繼由圖3展示之處理步驟之後之一處理步驟處之圖3基板之一視圖。 圖5係在繼由圖4展示之處理步驟之後之一處理步驟處之圖4基板之一視圖。 圖6係在繼由圖5展示之處理步驟之後之一處理步驟處之圖5基板之一視圖。 圖7係在繼由圖展示之處理步驟之後之一處理步驟處之圖6基板之一視圖。 圖8係在繼由圖7展示之處理步驟之後之一處理步驟處之圖7基板之一視圖。 圖9係在繼由圖8展示之處理步驟之後之一處理步驟處之圖8基板之一視圖。 圖10係在繼由圖9展示之處理步驟之後之一處理步驟處之圖9基板之一視圖，且係包括根據獨立於製造方法之本發明之一實施例之一記憶體單元垂直串的一基板片段之一圖解截面圖。 圖11係根據本發明之一實施例之在製程中之一基板片段之一圖解截面圖。 圖12係在繼由圖11展示之處理步驟之後之一處理步驟處之圖11基板之一視圖。 圖13係在繼由圖12展示之處理步驟之後之一處理步驟處之圖12基板之一視圖。 圖14係包括根據本發明之一實施例之一記憶體單元垂直串的一基板片段之一圖解截面圖。 圖15係通過圖14中之線15-15取得之一圖解截面圖。 圖16係包括根據本發明之一實施例之一記憶體單元垂直串的一基板片段之一圖解截面圖。

Claims (29)

  1. 一種形成個別包含包括一控制閘極及一電荷儲存結構之一可程式化電荷儲存電晶體之一記憶體單元垂直串之方法，其包括：形成包含包括垂直交替控制閘極材料及絕緣材料之第一交替層之一下堆疊，該下堆疊具有立向延伸通過多個該等第一交替層之一下開口；使用覆蓋材料來覆蓋該下開口，以在該覆蓋材料下方，自該下開口形成一經覆蓋下空隙空間；形成一上堆疊於該下堆疊上方，該上堆疊包括第二交替層，其等包括垂直交替控制閘極材料及絕緣材料，該上堆疊具有立向延伸通過多個該等第二交替層至該覆蓋材料之一上開口，該上開口之至少一部分係立向於該經覆蓋下空隙空間上方；移除該覆蓋材料以揭開該下空隙空間，以形成包括該經揭開下開口及該上開口之一互連開口；及在該移除之後，沈積電荷儲存材料至該互連開口之該經揭開下開口及該上開口中，用於該等電荷儲存結構，該等電荷儲存結構用於該垂直串之該等記憶體單元，該等記憶體單元係在該上堆疊及該下堆疊之各者中，且此後形成穿隧絕緣體及通道材料至該互連開口之該經揭開下開口及該上開口中，用於該垂直串之該等記憶體單元，該等記憶體單元係在該上堆疊及該下堆疊之各者中。
  2. 如請求項1之方法，其中該覆蓋材料係形成於自該經覆蓋下空隙空間橫向向外之該下堆疊之一立向最外表面上，該上堆疊係經形成於該覆蓋材料上方，該覆蓋材料係於自該經覆蓋下空隙空間橫向向外之該下堆疊之該立向最外表面上。
  3. 如請求項1之方法，其中該移除包括蝕刻，其使該覆蓋材料橫向向外凹入以形成該互連開口，以使中介橫向向外突出部分在垂直橫截面中立向於該上堆疊與該下堆疊之間。
  4. 如請求項3之方法，其中該沈積沈積該電荷儲存材料至該等突出部分中。
  5. 如請求項4之方法，其包括在沈積該電荷儲存材料之前，形成控制閘極阻斷絕緣體材料至該互連開口中，該控制閘極阻斷絕緣體材料經形成於該等突出部分內，該等突出部分中之該電荷儲存材料直接抵靠在該等突出部分中之該控制閘極阻斷絕緣體材料。
  6. 如請求項3之方法，其中該上開口包括在該垂直橫截面中之上橫向向外突出部分，且該下開口包括在該垂直橫截面中之下橫向向外突出部分，該等中介橫向向外突出部分橫向突出小於該等上橫向向外突出部分及該等下橫向向外突出部分之各者。
  7. 如請求項1之方法，進一步包括在該覆蓋之前，於該下開口內橫向形成一下襯層於該控制閘極材料上方，在揭開該下空隙空間之後，移除該下襯層。
  8. 如請求項1之方法，其包括在揭開該下空隙空間之前，於該上開口內橫向形成一上襯層於該控制閘極材料上方，在揭開該下空隙空間之後，移除該上襯層。
  9. 如請求項1之方法，其包括：在該覆蓋之前，於該下開口內橫向形成一下襯層於該控制閘極材料上方；在揭開該下空隙空間之前，於該上開口內橫向形成一上襯層於該控制閘極材料上方；及在一單一蝕刻步驟中，於揭開該下空隙空間之後，移除該上襯層及該下襯層。
  10. 如請求項1之方法，其中該覆蓋材料完全覆蓋該下開口以自該下開口在該覆蓋材料下形成一完全經覆蓋下空隙空間。
  11. 一種形成個別包含包括一控制閘極及一電荷儲存結構之一可程式化電荷儲存電晶體之一記憶體單元垂直串之方法，其包括：形成包括第一交替層之一上堆疊，該等第一交替層包括垂直交替控制閘極材料及絕緣材料，該上堆疊具有立向延伸通過多個該等第一交替層之一下開口；使用填充材料來填充該下開口；形成一上堆疊於該下堆疊上方，該上堆疊包括第二交替層，該等第二交替層包括垂直交替控制閘極材料及絕緣材料，該上堆疊具有立向延伸通過多個該等第二交替層至該填充材料之一上開口，該上開口之至少一部分係立向於該經填充下開口上方；自該下開口移除該填充材料，以形成包括該下開口及該上開口之一互連開口；及在該移除之後，沈積電荷儲存材料至該互連開口之該經揭開下開口及該上開口中，用於該等電荷儲存結構，該等電荷儲存結構用於該垂直串之該等記憶體單元，該等記憶體單元係在該上堆疊及該下堆疊之各者中，且此後形成穿隧絕緣體及通道材料至該互連開口之該經揭開下開口及該上開口中，用於該垂直串之該等記憶體單元，該等記憶體單元係在該上堆疊及該下堆疊之各者中。
  12. 如請求項11之方法，其中該填充材料包括一第一材料，其加襯於該下開口且未完全填充該下開口，該填充材料包括具不同於該第一材料之組合物之組合物之一第二材料，該第二材料自該第一材料橫向向內且填充不由該第一材料佔據之該下開口的剩餘體積。
  13. 如請求項12之方法，其中該第一材料及該第二材料兩者經立向形成於自該下開口橫向向外之該下堆疊之一立向最外表面上，在一完成電路建構中，該第一材料保持在自該下開口橫向向外之該下堆疊上，在該完成電路建構中，該第二材料不保持在自該下開口橫向向外之該下堆疊上。
  14. 如請求項11之方法，其中該填充包括沈積一旋塗介電質至該下開口中。
  15. 一種形成個別包含包括一控制閘極及一電荷儲存結構之一可程式化電荷儲存電晶體之一記憶體單元垂直串之方法，其包括：形成包括第一交替層之一下堆疊，該等第一交替層包括垂直交替控制閘極材料及絕緣材料；形成一上堆疊於該下堆疊上方，該上堆疊包括第二交替層，其等包括垂直交替控制閘極材料及絕緣材料，該上堆疊具有立向延伸通過多個該等第二交替層之一上開口，該下堆疊包括立向延伸通過多個該等第一交替層之一下開口，且其係由阻塞材料阻塞，該上開口之至少一部分係立向於該經阻塞下開口上方；移除阻塞該下開口之該阻塞材料，以形成包括該未經阻塞下開口及該上開口之一互連開口；及在該移除之後，沈積電荷儲存材料至該互連開口之該未經阻塞下開口及該上開口中，用於該等電荷儲存結構，該等電荷儲存結構用於該垂直串之該等記憶體單元之該等電荷儲存結構，該等記憶體單元係在該上堆疊及該下堆疊之各者中，且此後形成穿隧絕緣體及通道材料至該互連開口之該未經阻塞下開口及該上開口中，用於該垂直串之該等記憶體單元，該等記憶體單元係在該上堆疊及該下堆疊之各者中。
  16. 如請求項15之方法，其中該阻塞材料經形成於自該下開口橫向向外之該下堆疊之一立向最外表面上，該上堆疊係經形成於該阻塞材料上方，該阻塞材料係於自該下開口橫向向外之該下堆疊之該立向最外表面上。
  17. 如請求項16之方法，其包括在形成該上堆疊於該下堆疊上方之前，移除自該下開口橫向向外之該下堆疊之該立向最外表面上之一些該阻塞材料。
  18. 如請求項17之方法，其包括在形成該上堆疊於該下堆疊上方之前，移除自該下開口橫向向外之該下堆疊之該立向最外表面上之大多數該阻塞材料。
  19. 一種個別包含包括一控制閘極及一電荷儲存結構之一可程式化電荷儲存電晶體之記憶體單元垂直串，其包括：立向於一下堆疊上方之一上堆疊，該上堆疊及該下堆疊個別包括垂直交替層，該等垂直交替層包括垂直交替絕緣材料及記憶體單元材料；該記憶體單元材料包括控制閘極材料、控制閘極阻斷絕緣體，及電荷儲存材料；對該上堆疊及該下堆疊共同之一通道柱，其延伸通過在該上堆疊及該下堆疊之各者中，且立向於該上堆疊與該下堆疊之間之多個該等垂直交替層，穿隧絕緣體係橫向於該通道柱與該電荷儲存材料之間；及立向於該上堆疊與該下堆疊之間之一可操作通道導電性增強虛設閘極，其可操作接近於該通道柱，閘極絕緣體係橫向於該虛設閘極與該通道柱之間。
  20. 如請求項19之記憶體單元垂直串，其缺乏橫向於該閘極絕緣體與該虛設閘極之間的任何電荷儲存結構，該虛設閘極係立向於該上堆疊與該下堆疊之間。
  21. 如請求項19之記憶體單元垂直串，其中該穿隧絕緣體使用包括該閘極絕緣體之該穿隧絕緣體之材料，自該上堆疊立向延伸至該下堆疊。
  22. 如請求項19之記憶體單元垂直串，其中該通道柱包括一中空通道。
  23. 如請求項19之記憶體單元垂直串，其於該通道柱之相對側上包括該可操作通道導電性增強虛設閘極之兩者。
  24. 如請求項19之記憶體單元垂直串，其中該通道柱具有以不大於5x1018原子/cm3之一數量存在之總通道導電性改性摻雜劑。
  25. 一種個別包含包括一控制閘極及一電荷儲存結構之一可程式化電荷儲存電晶體之記憶體單元垂直串，其包括：立向於一下堆疊上方之一上堆疊，該上堆疊及該下堆疊個別包括垂直交替層；該等垂直交替層包括垂直交替絕緣材料及記憶體單元材料；該記憶體單元材料包括控制閘極材料、控制閘極阻斷絕緣體，及電荷儲存材料；對該上堆疊及該下堆疊共同之一通道柱，其延伸通過在該上堆疊及該下堆疊之各者中，且立向於該上堆疊與該下堆疊之間之多個該等垂直交替層，穿隧絕緣體係橫向於該通道柱與該電荷儲存材料之間；及不可操作電荷儲存結構材料，其圍繞立向於該上堆疊與該下堆疊之間之該通道柱。
  26. 如請求項25之記憶體單元垂直串，其包括橫向於該不可操作電荷儲存結構材料與該通道柱之間的絕緣材料，該通道柱係立向於該上堆疊與該下堆疊之間。
  27. 如請求項25之記憶體單元垂直串，其中該不可操作電荷儲存結構材料包括一頂部、一底部、一徑向內側，及一徑向外側；該控制閘極阻斷絕緣體之材料係直接抵靠該頂部、該底部及該徑向外側。
  28. 如請求項27之記憶體單元垂直串，其包括絕緣材料，其直接抵靠該不可操作電荷儲存結構材料之該徑向內側，其係橫向於該不可操作電荷儲存結構材料與該通道柱之間，該通道係立向於該上堆疊與該下堆疊之間。
  29. 如請求項25之垂直串，其中該通道柱具有以不大於5x1018原子/cm3之一數量存在之總通道導電性改性摻雜劑。
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