CN105448925B - 半导体结构及其制造方法 - Google Patents

Abstract

本发明公开了一种半导体结构及其制造方法。所述方法包括下列步骤：首先，形成一叠层于位在一基板上的一底层上，此一叠层是由交替的多个牺牲层和多个绝缘层所构成；接着，同时形成贯穿叠层的多个第一孔洞和多个第二孔洞；在所形成的半导体结构中，第一孔洞和第二孔洞是至少在一排列方向上彼此等距地分离。

Description

半导体结构及其制造方法

技术领域

本发明是关于一种半导体结构及其制造方法。本发明特别是关于一种其中多个第一孔洞和多个第二孔洞至少在一排列方向上彼此等距地分离的半导体结构及其制造方法。

背景技术

随着叠层于三维半导体结构中的层数增加，三维半导体结构中的线形结构的高度也跟着增加，并因而面临倒塌或弯曲的问题。相较于线形结构，孔洞结构的强度更高。因此，孔洞结构被引入至三维半导体结构中。举例来说，在三维垂直通道存储元件中，可构建用于形成位线的孔洞。

在三维垂直通道存储元件中，因为金属具有较低的电阻，字线层较佳地是由金属所形成。如此一来，便需要进行将多晶硅替换成金属的步骤。此一替换步骤典型地是通过孔洞来进行。

然而，用于字线替换的孔洞和用于位线的孔洞并不是由自对准工艺所制造。因此，需要保留用于对准的工艺窗(process window)，且存储单元整体的尺寸增大。尽管如此，二种孔洞之间依然存在不对准的情况。

发明内容

在本发明中，提供一种其中多个第一孔洞和多个第二孔洞至少在一排列方向上彼此等距地分离的半导体结构及其制造方法。

根据一些实施例，所述半导体结构的制造方法包括下列步骤。首先，形成一叠层于位在一基板上的一底层上，此一叠层是由交替的多个牺牲层和多个绝缘层所构成。接着，同时形成贯穿叠层的多个第一孔洞和多个第二孔洞。

根据一些实施例，所述半导体结构包括一底层、一叠层、及多个第一孔洞和多个第二孔洞。底层形成于基板上叠层形成于底层上。叠层是由交替的多个牺牲层和多个绝缘层所构成。第一孔洞和第二孔洞贯穿叠层。第一孔洞和第二孔洞是至少在一排列方向上彼此等距地分离。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1A-图11B为根据本发明一实施例的半导体结构的制造方法的示意图。

图12A-图20B为根据本发明另一实施例的半导体结构的制造方法的示意图。

【符号说明】

100、200：半导体结构

101、201：基板

102、202：底层

104、204：叠层

106、206：牺牲层

108、208：绝缘层

110、210：覆盖层

112、212：第一孔洞

114、214：第二孔洞

116、216：非共形层

118、218：光刻胶

120、220：存储器层

122、222：导电体

124、224：暂时性保护层

126、226：叠层

128、228：导电层

128’、228’：导电材料

130、230：绝缘体

132、232：切割线

D1、D1’、D2、D2’：方向

d1、d1’、d2、d2’：间隔

具体实施方式

以下将说明所述半导体结构及其制造方法。为易于解释，以下的实施例将特别以三维垂直通道存储元件(例如三维垂直通道NAND存储元件)为例。然而，本发明并不受限于此，举例来说，所述方法可应用于其他半导体结构。

图1A-图11B为根据本发明一实施例的半导体结构的制造方法的示意图。在此一实施例中，虽然不特别限制，但用于位线的孔洞(在下文称为第一孔洞)和用于字线替换的孔洞(在下文称为第二孔洞)是形成为具有相同的形状及尺寸。在此一实施例中，存储器层为直线形态。为求清楚，元件可能不是依照其真正的相对尺寸加以绘示，且图式中可能省略部分元件符号。

请参照图1A和图1B，其分别绘示俯视视图和沿着B-B’剖面线的剖面视图。可提供一基板101，此一基板101选择性地伴随着形成于其上的层及/或元件。可形成一底层102于基板101上。底层102可由氧化物形成，并在接下来的步骤中作为刻蚀停止层。形成一叠层104于底层102上，此一叠层104是由交替的多个牺牲层106和多个绝缘层108所构成。牺牲层106可由氮化硅(SiN)或多晶硅形成，特别是可由氮化硅(SiN)形成。绝缘层108可由氧化物形成。形成一覆盖层110于叠层104上。在牺牲层106是由氮化硅(SiN)所形成的例子中，覆盖层110可由多晶硅形成。而在牺牲层106是由多晶硅所形成的例子中，覆盖层110可由氮化硅(SiN)形成。

请参照图2A和图2B，同时形成贯穿覆盖层110及叠层104的多个第一孔洞112和多个第二孔洞114。在此一实施例中，第一孔洞112和第二孔洞114是交替地排列成矩阵。然而，第一孔洞112和第二孔洞114可依照所需以其他方式排列。在此将第一孔洞112和第二孔洞114绘示成具有相同的圆形剖面及尺寸，然而在另一实施例中，第一孔洞112和第二孔洞114的形状及/或尺寸可以不同。

由于第一孔洞112和第二孔洞114是同时形成，它们彼此之间可精确地对准。更具体地说，至少在一排列方向D1或D2上，第一孔洞112和第二孔洞114是彼此等距地分离。举例来说，在排列方向D1上，所有的第一孔洞112和第二孔洞114是彼此等距地以间隔d1分离，而在排列方向D2上，所有的第一孔洞112和第二孔洞114是彼此等距地以间隔d2分离。间隔d1的值可等于或不等于间隔d2的值。

请参照图3A和图3B，形成一非共形(non-conformal)层116于覆盖层110上并覆盖第一孔洞112和第二孔洞114，如此而关上第一孔洞112和第二孔洞114。由物理气相沉积(Physical Vapor Deposition，PVD)工艺所制造出的层典型地具有非共形的特性。在一范例中，非共形层116可为由物理气相沉积工艺所制造出的硅氧化物(SiO_x)层。

请参照图4A和图4B，形成一光刻胶118于非共形层116上，用以刻蚀非共形层116，以打开第一孔洞112。刻蚀工艺可以干刻蚀工艺来进行。在一范例中，是应用稀释氢氟酸来移除较薄的非共形层116的一些部份。刻蚀工艺是停止于覆盖层110上，从而避免过度刻蚀。接着移除光刻胶118，如图5A和图5B所示。

请参照图6A和图6B，在第二孔洞114是由非共形层116所关上的情况下，形成多个存储器层120于第一孔洞112的侧壁上。存储器层120可具有氧化物/氮化物/氧化物(ONO)结构或氧化物/氮化物/氧化物/氮化物/氧化物(ONONO)结构。接着，填充一导电体122至第一孔洞112中。导电体122可为多晶硅或其他适合的通道材料。导电体122可形成多晶硅结构或「笔管面」结构(亦即，在第一孔洞112的侧壁上形成一层薄的多晶硅层，产生如水管一般的结构，其中的中空处再填充介电质；未示于此)。

之后，可选择性地进行化学机械研磨(Chemical Mechanical Polishing，CMP)工艺。化学机械研磨工艺的进行是用来移除形成存储器层120和导电体122的多余材料，并停止于非共形层116上。

形成一暂时性保护层124于覆盖层110及第一孔洞112中的存储器层120和导电体122上，以保护存储器层120和导电体122。暂时性保护层124可由相同于非共形层116的材料形成。如此一来，剩下的非共形层116部分是合并于暂时性保护层124中。接着，如同打开第一孔洞112的步骤，以光刻工艺和刻蚀工艺打开第二孔洞114。

请参照图7A和图7B，通过第二孔洞114移除牺牲层106。牺牲层106可由高选择性的刻蚀剂移除。在牺牲层106是由氮化硅(SiN)所形成的例子中，，牺牲层106可以使用热磷酸移除。在牺牲层106是由多晶硅所形成的例子中，牺牲层106可以使用四甲基氢氧化铵(tetramethylammonium hydroxide，TMAH)溶液移除。

请参照图8A和图8B，通过第二孔洞114填充一导电材料128’。接着例如通过等向性刻蚀工艺移除导电材料128’的位在第二孔洞114中的部分。如此而形成一叠层126，叠层126是由多个导电层128及绝缘层108所构成。导电材料128’可为钨/氮化钛(W/TiN)、氮化钛(TiN)或铜/氮化钽(Cu/TaN)等等。在一范例中，导电层128是由化学气相沉积的钨(W)和沉积的氮化钛(TiN)所形成。在填充导电材料128’之前，可选择性地沉积一高介电常数材料。

请参照图9A和图9B，填充一绝缘体130至第二孔洞114中。绝缘体130可为氧化物。之后，移除暂时性保护层124。在一范例中，可进行化学机械研磨工艺。化学机械研磨工艺的进行是用来移除形成绝缘体130的多余材料(如果存在的话)和暂时性保护层124，并停止于覆盖层110上。接着，如图10A和图10B所示，移除覆盖层110，如此而曝露出叠层126。

请参照图11A和图11B，在此一实施例中，可切割最顶层的导电层128及最顶层的绝缘层108，切割线132示于图11A和图11B中。在三维垂直通道存储元件中，被切割的最顶层导电层128可作为串行选择线，其他导电层128可作为字线和接地选择线。

所形成的半导体结构100包括一底层102及形成于底层102上的一叠层126，叠层126是由交替的多个导电层128和多个绝缘层108所构成。半导体结构100还包括多个第一孔洞112和多个第二孔洞114，第一孔洞112和第二孔洞114贯穿叠层126。由于第一孔洞112和第二孔洞114是同时形成，它们彼此之间可精确地对准。至少在一排列方向D1或D2上，第一孔洞112和第二孔洞114是彼此等距地分离。在此一实施例中，第一孔洞112和第二孔洞114是在正交的二个方向D1和D2上彼此等距地分离。在排列方向D1上，所有的第一孔洞112和第二孔洞114是彼此等距地以间隔d1分离，而在排列方向D2上，所有的第一孔洞112和第二孔洞114是彼此等距地以间隔d2分离。间隔d1的值可等于或不等于间隔d2的值。半导体结构100还可包括多个存储器层120、一导电体122及一绝缘体130，存储器层120形成于第一孔洞112的侧壁上，导电体122填充于第一孔洞112中，绝缘体130填充于第二孔洞114中。

图12A-图20B为根据本发明另一实施例的半导体结构的制造方法的示意图。在此一实施例中，虽然不特别限制，但第一孔洞和第二孔洞是形成为具有不同的形状及尺寸。在此一实施例中，存储器层为双凹陷形态。为求清楚，元件可能不是依照其真正的相对尺寸加以绘示，且图式中可能省略部分元件符号。

请参照图12A和图12B，可提供一基板201，此一基板201选择性地伴随着形成于其上的层及/或元件。可形成一底层202于基板201上。底层202可由氧化物形成，并在接下来的步骤中作为刻蚀停止层。接着形成一叠层204于底层202上，此一叠层204是由交替的多个牺牲层206和多个绝缘层208所构成。牺牲层206可由氮化硅(SiN)或多晶硅形成，特别是可由氮化硅(SiN)形成。绝缘层208可由氧化物形成。形成一覆盖层210于叠层204上。在牺牲层206是由氮化硅(SiN)所形成的例子中，覆盖层210可由多晶硅形成。而在牺牲层206是由多晶硅所形成的例子中，覆盖层210可由氮化硅(SiN)形成。

请参照图13A和图13B，同时形成贯穿覆盖层210及叠层204的多个第一孔洞212和多个第二孔洞214。在此一实施例中，第一孔洞212和第二孔洞214是交替地排列成矩阵。然而，第一孔洞212和第二孔洞214可依照所需以其他方式排列。在此将第一孔洞212和第二孔洞214绘示成具有不同的剖面(亦即，椭圆和圆形)及不同的尺寸，然而在另一实施例中，第一孔洞212和第二孔洞214的形状及/或尺寸可以相同，如图1A-图11B的实施例所示。

由于第一孔洞212和第二孔洞214是同时形成，它们彼此之间可精确地对准。更具体地说，至少在一排列方向D1’或D2’上，第一孔洞212和第二孔洞514是彼此等距地分离。举例来说，在排列方向D1’上，所有的第一孔洞212和第二孔洞214是彼此等距地以间隔d1’分离，而在排列方向D2’上，所有的第一孔洞212和第二孔洞214是彼此等距地以间隔d2’分离。间隔d1’的值可等于或不等于间隔d2’的值。

请参照图14A和图14B，形成一非共形层216于覆盖层210上并覆盖第一孔洞212和第二孔洞214，如此而关上第一孔洞212和第二孔洞214。由物理气相沉积工艺所制造出的层典型地具有非共形的特性。在一范例中，非共形层216可为由物理气相沉积工艺所制造出的硅氧化物(SiO_x)层。

请参照图15A和图15B，形成一光刻胶218于非共形层216上，用以刻蚀非共形层216，以打开第一孔洞212。刻蚀工艺可以干刻蚀工艺来进行。在一范例中，是应用稀释氢氟酸来移除较薄的非共形层216的一些部份。刻蚀工艺是停止于覆盖层210上，从而避免过度刻蚀。接着移除光刻胶218，如图16A和图16B所示。

请参照图17A和图17B，在第二孔洞214是由非共形层216所关上的情况下，填充一导电体222至第一孔洞212中。导电体222可为多晶硅或其他适合的通道材料。导电体222可形成多晶硅结构或「笔管面」结构(未示于此)。之后，可选择性地进行化学机械研磨工艺。化学机械研磨工艺的进行是用来移除形成导电体222的多余材料，并停止于非共形层216上。接着，例如以刻蚀工艺移除剩下的非共形层216。如此一来，便打开第二孔洞214。

请参照图18A和图18B，通过第二孔洞214移除牺牲层206。牺牲层206可由高选择性的刻蚀剂移除。在牺牲层206是由氮化硅(SiN)所形成的例子中，牺牲层206可以使用热磷酸移除。在牺牲层206是由多晶硅所形成的例子中，牺牲层206可以使用四甲基氢氧化铵(tetramethylammonium hydroxide，TMAH)溶液移除。

形成多个存储器层220于由移除牺牲层206所曝露出的绝缘层208的上表面和下表面上、及曝露于第二孔洞214的绝缘层208的侧表面上。存储器层220可具有ONO结构或ONONO结构。

接着，通过第二孔洞214填充一导电材料228’。接着例如通过等向性刻蚀工艺移除导电材料228’的位在第二孔洞214中的部分。如此而形成一叠层226，叠层226是由多个导电层228及绝缘层208所构成。导电材料228’可为钨/氮化钛(W/TiN)、氮化钛(TiN)或铜/氮化钽(Cu/TaN)等等。在一范例中，导电层228是由化学气相沉积的钨(W)和沉积的氮化钛(TiN)所形成。在填充导电材料228’之前，可选择性地沉积一高介电常数材料。

请参照图19A和图19B，填充一绝缘体230至第二孔洞214中。绝缘体230可为氧化物。之后，移除覆盖层210。在一范例中，可进行化学机械研磨工艺。化学机械研磨工艺的进行是用来移除形成绝缘体230的多余材料(如果存在的话)和覆盖层210，并停止于最顶层的绝缘层208上。如此一来，便曝露出叠层226。

请参照图20A和图20B，在此一实施例中，可切割最顶层的导电层228及最顶层的绝缘层208，切割线232示于图20A和图20B中。在三维垂直通道存储元件中，被切割的最顶层导电层228可作为串行选择线，其他导电层228可作为字线和接地选择线。

所形成的半导体结构200包括一底层202及形成于底层202上的一叠层226，叠层226是由交替的多个导电层228和多个绝缘层208所构成。半导体结构200还包括多个第一孔洞212和多个第二孔洞214，第一孔洞212和第二孔洞214贯穿叠层226。由于第一孔洞212和第二孔洞214是同时形成，它们彼此之间可精确地对准。至少在一排列方向D1’或D2’上，第一孔洞212和第二孔洞214是彼此等距地分离。在此一实施例中，第一孔洞212和第二孔洞214是在正交的二个方向D1’和D2’上彼此等距地分离。在排列方向D1’上，所有的第一孔洞212和第二孔洞214是彼此等距地以间隔d1’分离，而在排列方向D2’上，所有的第一孔洞212和第二孔洞214是彼此等距地以间隔d2’分离。间隔d1’的值可等于或不等于间隔d2’的值。在此一实施例中，第一孔洞212和第二孔洞214具有不同的形状及尺寸。

半导体结构200还可包括多个存储器层220，形成于绝缘层208的上表面、下表面和侧表面上。半导体结构200还可包括一导电体222及一绝缘体230，导电体222填充于第一孔洞212中，绝缘体230填充于第二孔洞214中。

根据本发明，二种用于不同目的的孔洞是同时形成。因此，可免除对于对准的考虑。不需要用于对准的工艺窗，而存储单元整体的尺寸可下降。此外，可以只进行一次形成贯穿多个层的孔洞的步骤，因而可节省制造时间及成本。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (9)

1.一种半导体结构的制造方法，包括：

形成一叠层于位在一基板上的一底层上，该叠层是由交替的多个牺牲层和多个绝缘层所构成；

同时形成贯穿该叠层的多个第一孔洞和多个第二孔洞；

形成一覆盖层于该叠层上，其中在同时形成贯穿该叠层的这些第一孔洞和这些第二孔洞的步骤中，这些第一孔洞和这些第二孔洞亦贯穿该覆盖层；以及

形成一非共形层于该覆盖层上并覆盖这些第一孔洞和这些第二孔洞。

2.根据权利要求1所述的半导体结构的制造方法，更包括：

打开这些第一孔洞；以及

填充一导电体至这些第一孔洞中。

3.根据权利要求2所述的半导体结构的制造方法，更包括：

在填充该导电体之前，形成多个存储器层于这些第一孔洞的侧壁上。

4.根据权利要求2所述的半导体结构的制造方法，更包括：

打开这些第二孔洞；

通过这些第二孔洞移除这些牺牲层；

形成由多个导电层和这些绝缘层所构成的一叠层，包括：

通过这些第二孔洞填充一导电材料；及

移除该导电材料的位在这些第二孔洞中的部分；以及

填充一绝缘体至这些第二孔洞中。

5.根据权利要求4所述的半导体结构的制造方法，更包括：

在填充该导电材料之前，形成多个存储器层于由移除这些牺牲层所曝露出的这些绝缘层的上表面和下表面上、及曝露于这些第二孔洞的这些绝缘层的侧表面上。

6.一种半导体结构，包括：

一底层，形成于一基板上；

一叠层，形成于该底层上，该叠层是由交替的多个导电层和多个绝缘层所构成；以及

多个第一孔洞和多个第二孔洞，贯穿该叠层，其中这些第一孔洞和这些第二孔洞是同时形成的，且至少在一排列方向上彼此等距地分离。

7.根据权利要求6所述的半导体结构，更包括：

多个存储器层，形成于这些第一孔洞的侧壁上；

一导电体，填充于这些第一孔洞中；以及

一绝缘体，填充于这些第二孔洞中。

8.根据权利要求6所述的半导体结构，更包括：

多个存储器层，形成于这些绝缘层的上表面、下表面和侧表面上；

一导电体，填充于这些第一孔洞中；以及

一绝缘体，填充于这些第二孔洞中。

9.根据权利要求6所述的半导体结构，其中这些第一孔洞和这些第二孔洞具有不同的形状及/或尺寸。