JP2016035951A

JP2016035951A - 半導体装置の製造方法

Info

Publication number: JP2016035951A
Application number: JP2014157402A
Authority: JP
Inventors: 繁杉岡; Shigeru Sugioka
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 2014-08-01
Filing date: 2014-08-01
Publication date: 2016-03-17

Abstract

【課題】深孔加工性が高く容易に深くエッチングすることができ、かつ容量絶縁膜及び下部電極の形成まで含めて加工の容易な半導体装置の製造方法を提供する。
【解決手段】半導体基体上にコンタクトプラグ１０４を形成する工程と、絶縁膜１０６を形成する工程と、第１犠牲層間膜を形成する工程と、第１犠牲層間膜に、第１方向に延伸するライン状の第１開口部を絶縁膜１０６が露出するまで形成する工程と、第２犠牲層間膜１１４で埋設する工程と、第１犠牲層間膜、第２犠牲層間膜１１４に、第１方向とは異なる第２方向に延伸するライン状の第２開口部を絶縁膜１０６が露出するまで形成する工程と、第２犠牲層間膜１１４で埋設する工程と、第１犠牲層間膜を絶縁膜１０６が露出するまでエッチングで除去する工程と、第２犠牲層間膜１１４をマスクに、コンタクトプラグ１０４が露出する深さまで、絶縁膜１０６をエッチングで除去する工程と、を含む。
【選択図】図１４

Description

本発明は半導体装置の製造方法に関する。

一般的にＤＲＡＭ（Dynamic Random Access Memory）のキャパシタは、厚い層間ＳｉＯ_２膜（シリコン酸化膜）をコンタクトプラグ上に形成し、微細かつ深い孔を形成することでコンタクトプラグの表面を露出させ、そこに下部電極、第１容量絶縁膜、および第１上部電極を形成している。しかしながら近年、キャパシタの微細化が進み、リソグラフィー工程、およびドライエッチング工程において微細でありアスペクト比の高いコンタクトホールのパターンを安定的に形成することが難しくなっている。

関連する技術として、ＳｉＯ_２膜上に孔ではなく、２つの溝を形成することによって、キャパシタを形成する技術が検討されている。ドライエッチングの場合、溝を形成するほうがエッチャントとしてのイオンが高エネルギー状態を維持しながら溝の底部まで浸入し反応するため、深くまで精度よく加工することができる。

特許文献１には、層間ＳｉＯ_２膜にｘ方向、およびｙ方向に延伸する溝を形成することでＳｉＯ_２ピラーを形成する技術が開示されている。特許文献１では、ＳｉＯ_２ピラーに下部電極、容量絶縁膜、および上部電極を形成することでＤＲＡＭ用のキャパシタを形成している。

また特許文献２には、層間ＳｉＯ_２膜よりも低いイオンエネルギーでエッチングすることのできる層間Ｓｉ膜（シリコン膜）に変更した技術が開示されている。

特開２０１０−２７２７１４号公報ＵＳ６６７０６６３Ｂ２明細書

しかしながら特許文献１が開示するキャパシタの形成方法は、ＳｉＯ_２は、ＳｉとＯ_２の結合エネルギーが強いため、ＳｉＯ_２膜に深い溝を形成するためには、高いイオンエネルギーが必要である。

また特許文献２が開示するキャパシタの形成方法は、ＳｉＯ_２よりも低いイオンエネルギーでエッチングが可能なＳｉを層間膜に使用している。この場合、層間Ｓｉ膜にリン等の不純物をドープして導電膜を形成し、この導電膜を上部電極に接続するプレート電極の一部として使用する方法が一般的である。この方法を実施するためには微細に形成した孔の底部の容量絶縁膜と、下部電極とを確実にエッチング除去することが必要である。しかしながら、これは技術的に困難であり現実的ではない問題がある。

したがって、層間Ｓｉ膜を使用した時のように深孔加工性が高く容易に深くエッチングすることができ、かつ層間ＳｉＯ_２膜を使用した時のように容量絶縁膜及び下部電極の形成まで含めて加工の容易なキャパシタの形成方法の登場が望まれる。

本発明の半導体装置の製造方法は、半導体基体上にコンタクトプラグを形成する工程と、前記コンタクトプラグ上に絶縁膜を形成する工程と、前記絶縁膜上に第１犠牲層間膜を形成する工程と、前記第１犠牲層間膜に、第１方向に延伸するライン状の第１開口部を前記絶縁膜が露出する深さまで形成する工程と、前記第１開口部を第２犠牲層間膜で埋設する工程と、前記第１犠牲層間膜、および前記第２犠牲層間膜に、前記第１方向とは異なる第２方向に延伸するライン状の第２開口部を前記絶縁膜が露出する深さまで形成する工程と、前記第２開口部に前記第２犠牲層間膜を埋設する工程と、前記第１犠牲層間膜を前記絶縁膜が露出する深さまでエッチングで除去する工程と、前記第２犠牲層間膜をマスクに、前記コンタクトプラグが露出する深さまで、前記絶縁膜をエッチングで除去する工程と、を含む。

層間Ｓｉ膜を使用した時のように深孔加工性が高く容易に深くエッチングすることができ、かつ層間ＳｉＯ_２膜を使用した時のように容量絶縁膜及び下部電極の形成まで含めて加工の容易な半導体装置の製造方法を提供できる。

容量コンタクトプラグが形成された状態を示す上面図である。容量コンタクトプラグが形成された状態を示す断面図である。ストッパＳｉＮが形成された状態を示す断面図である。層間Ｓｉ膜と、マスクＳｉＯ_２膜と、を形成した状態を示す断面図である。（ａ）は、マスクＳｉＯ_２膜に第１開口部を形成した状態を示す上面図である。（ｂ）は、マスクＳｉＯ_２膜に第１開口部を形成した状態を示す断面図である。（ａ）は、層間Ｓｉ膜に第１開口部を形成した状態を示す上面図である。（ｂ）は、層間Ｓｉ膜に第１開口部を形成した状態を示す断面図である。第１開口部に層間ＳｉＯ_２膜を形成した状態を示す断面図である。層間ＳｉＯ_２膜を平坦化した状態を示す断面図である。（ａ）は、層間ＳｉＯ_２膜に第２開口部を形成した状態を示す上面図である。（ｂ）は、層間ＳｉＯ_２膜に第２開口部を形成状態ことを示す断面図である。（ａ）は、層間Ｓｉ膜に第２開口部を形成した状態を示す上面図である。（ｂ）は、層間Ｓｉ膜に第２開口部を形成した状態を示す断面図である。層間ＳｉＯ_２膜を形成した状態を示す断面図である。（ａ）は、層間ＳｉＯ_２膜を平坦化した状態を示す上面図である。（ｂ）は、層間ＳｉＯ_２膜を平坦化した状態を示す断面図である。（ａ）は、層間Ｓｉ膜を除去した状態を示す上面図である。（ｂ）は、層間Ｓｉ膜を除去した状態を示す断面図である。ストッパＳｉＮを除去した状態を示す断面図である。下部電極を形成した状態を示す断面図である。下部電極の一部を除去した状態を示す断面図である。容量絶縁膜を形成し、上部電極を形成した状態を示す断面図である。

以下、本発明を実施する形態について、図面を適宜参照しながら詳細に説明する。なお、一般的な半導体装置の形成フローについては、本発明の本質ではないため説明は省略する。

図１は、本発明に係る半導体装置の製造方法の、容量コンタクトプラグ形成後の状態を示す上面図である。図１において、“○”は、容量コンタクトプラグを形成した位置を示している。以下、図２〜図１７を参照して、本発明に係る半導体装置の製造方法について説明する。

図２は、容量コンタクトプラグ１０４が形成された状態を示す断面図である。以下、図２を参照しながら、容量コンタクトプラグ１０４を形成する方法について説明する。なお、図２において、左側の図が図１におけるＡ−Ａ’線の断面図に対応し、右側の図が図１におけるａ−ａ’線の断面図に対応する。これは、以降の図においても同様である。

本発明において、トランジスタを半導体基板表面に形成されたアクティブ領域上に形成し、トランジスタを層間絶縁膜１０２で覆った構造を半導体基体と呼ぶことにする。層間絶縁膜１０２は、例えばＳｉＯ_２から形成することができる。層間絶縁膜１０２には、トランジスタのソース部、またはドレイン部と接続する容量コンタクトプラグ１０４を形成する。容量コンタクトプラグ１０４は、ＣＶＤ（Chemical Vapor Deposition）法等によって形成することができる。容量コンタクトプラグ１０４の材料としては、例えばタングステン（Ｔ）を用いることができる。

容量コンタクトプラグ１０４を形成した後は、ストッパＳｉＮ１０６を形成する。図３は、ストッパＳｉＮ１０６を形成した状態を示す断面図である。以下、図３を参照しながらストッパＳｉＮ１０６を形成する方法について説明する。

ストッパＳｉＮ１０６は、層間絶縁膜１０２、および容量コンタクトプラグ１０４上に、ＣＶＤ法等によって形成することができる。形成するストッパＳｉＮ１０６の厚みは、例えば５０ｎｍである。ストッパＳｉＮ１０６は、例えばシリコン窒化膜であり、後の工程でドライエッチング、およびウェットエッチングによって溝を形成する際に、容量コンタクトプラグ１０４を保護するエッチングストッパとしての機能を有する。

ストッパＳｉＮ１０６を形成した後は、ストッパＳｉＮ１０６上に層間Ｓｉ膜１０８を形成し、さらに層間Ｓｉ膜１０８上にマスクＳｉＯ_２膜１１０を形成する。図４は、層間Ｓｉ膜１０８と、マスクＳｉＯ_２膜１１０と、を形成した状態を示す断面図である。以下、図４を適宜参照し、層間Ｓｉ膜１０８、およびマスクＳｉＯ_２膜１１０を形成する技術について説明する。

まずストッパＳｉＮ１０６上に、層間Ｓｉ膜１０８を形成する。層間Ｓｉ膜１０８は、ストッパＳｉＮ１０６上に、一般的なプラズマＣＶＤ装置を用いたＣＶＤ法等によって形成することができる。形成する層間Ｓｉ膜１０８の厚みは、例えば１６００ｎｍである。層間Ｓｉ膜１０８の材料としては、例えばシリコン、およびアモルファスシリコン等を用いることができる。

次に層間Ｓｉ膜１０８上にマスクＳｉＯ_２膜１１０を形成する。マスクＳｉＯ_２膜１１０は、層間Ｓｉ膜１０８を加工する時に用いるマスク層である。マスクＳｉＯ_２層１１０は、層間Ｓｉ膜１０８と同様に、一般的なプラズマＣＶＤ装置を用いたＣＶＤ法等によって形成することができる。

マスクＳｉＯ_２層１１０を形成した後は、マスクＳｉＯ_２膜１１０に第１開口部１１２を形成し、続いて、層間Ｓｉ膜１０８に第1開口部１１２を形成する。第１開口部１１２は、層間Ｓｉ膜１０８と、マスクＳｉＯ_２膜１１０を除去することによって形成することができる。まずマスクＳｉＯ_２膜１１０を除去する技術について説明する。

図５（ａ）は、層間Ｓｉ膜１０８に第１開口部１１２を形成した後の上面図であり、図１に示した図の任意の位置を切り出している。図５（ｂ）は、左側の図が図１におけるＡ−Ａ’線の断面図に対応し、右側の図が図１におけるａ−ａ’線の断面図に対応する。これは、以降の図においても同様である。

図５（ａ）において、第１開口部１１２は、点線で囲んだ領域に形成されている。第１開口部１１２は、マスクＳｉＯ_２膜１１０上の第１方向にライン状の開口部（溝）を掘ることで形成することができる。第１開口部１１２は、例えばリソグラフィー技術と、ドライエッチング技術とを用いて形成することができる。図５（ａ）、および図５（ｂ）を参照すると、マスクＳｉＯ_２膜１１０に複数の第１開口部１１２が形成され、層間Ｓｉ膜１０８が露出したことが示されている。

次に第１開口部１１２が形成されたマスクＳｉＯ_２膜１１０をマスクにして層間Ｓｉ膜１０８を除去する。図６（ａ）は、層間Ｓｉ膜１０８に第１開口部１１２を形成した状態を示す上面図であり、図６（ｂ）は、その状態を示す断面図である。

図６（ａ）においても、点線で囲んだ領域が第１開口部１１２である。層間Ｓｉ膜１０８に形成する第１開口部１１２は、例えばマスクＳｉＯ_２膜１１０をマスクとして、プラズマを利用したドライエッチング技術等によって形成することができる。ドライエッチングは、ストッパＳｉＮ１０６が露出する深さまで行う。したがってドライエッチングは、マスクＳｉＯ_２膜１１０の材料であるＳｉＯ_２と、ストッパＳｉＮ１０６の材料であるＳｉＮに対して高いエッチング選択比が要求される。そこでドライエッチングは、例えばＣｌ_２／ＨＢｒ／ＳＦ_６／Ｏ_２ガス系を用いたプラズマエッチングを行う。プラズマエッチングを行う際の圧力条件は、例えば４０ｍＴｏｒｒである。なお、プラズマエッチングは、一般的なプラズマエッチング装置を用いることができる。プラズマエッチングを行う際にウェハを載せるステージの温度は、例えば６０℃であることが好ましい。この工程において、層間膜にはＳｉを使用している。Ｓｉは、層間膜にＳｉＯ２を使用している場合と比べて低いイオンエネルギーでエッチングすることができるため、Ｓｉを層間膜に用いることによって容易に深孔エッチングを行うことができる。

第１開口部１１２を形成した後は、第１開口部１１２を層間ＳｉＯ_２膜１１４で埋設する。図７は、第１開口部１１２に層間ＳｉＯ_２膜１１４を形成した状態を示す断面図である。以下、図７を参照しながら、第１開口部１１２を層間ＳｉＯ_２膜１１４で埋設する技術について説明する。

まず第１開口部１１２を埋設するために、ストッパＳｉＮ１０６上に層間ＳｉＯ_２膜１１４を形成する。層間ＳｉＯ_２膜１１４は、マスクＳｉＯ_２膜１１０と同様に、シリコン酸化膜である。本発明は、２段階に分けて層間ＳｉＯ_２膜１１４を形成する。

まず層間ＳｉＯ_２膜１１４を、ストッパＳｉＮ１０６上に、ＡＬＤ（Atomic Layer Deposition）法等によって形成する。形成する層間ＳｉＯ_２膜１１４の厚みは、例えば５０ｎｍである。次に、層間ＳｉＯ_２膜１１４上に、プラズマＣＶＤ法等を用いて層間ＳｉＯ_２膜１１４をさらに形成する。プラズマＣＶＤ法等を用いて形成する層間ＳｉＯ_２膜１１４の厚みは、例えば４００ｎｍである。

第１開口部１１２を層間ＳｉＯ_２膜１１４で埋設した後は、層間ＳｉＯ_２膜１１４を平坦化する。図８は、層間ＳｉＯ_２膜を平坦化した状態を示す断面図である。以下、図８を参照しながら、形成した層間ＳｉＯ_２膜１１４を平坦化する技術について説明する。

層間ＳｉＯ_２膜１１４は、ＣＭＰ（Chemical Mechanical Polishing）法、またはプラズマエッチング法等を用いて平坦化することができる。平坦化した後に、残る層間ＳｉＯ_２膜１１４の厚みは、例えば２００ｎｍである。

層間ＳｉＯ_２膜１１４を平坦化した後は、層間Ｓｉ膜１０８、および層間ＳｉＯ_２膜１１４に第２開口部１１６を形成する。第２開口部１１６は、層間Ｓｉ膜１０８と、層間ＳｉＯ_２膜１１４を除去することによって形成することができる。まず層間ＳｉＯ_２膜１１４を除去する技術について説明する。

図９（ａ）は、層間ＳｉＯ２膜１１４上、および層間Ｓｉ膜１０８上に第２開口部１１６を形成した状態を示す上面図である。図９（ｂ）は、その状態を示す断面図である。以下、図９（ａ）、および図９（ｂ）を参照しながら、層間ＳｉＯ_２膜１１４に第２開口部１１６を形成する技術について説明する。

図９（ａ）において、第２開口部１１６は、点線で囲んだ領域に形成されている。点線で囲んだ領域内の層間ＳｉＯ_２膜１１４は、第１開口部１１２を埋設した層間ＳｉＯ_２膜１１４である。図９（ａ）、および図９（ｂ）を参照すると、層間ＳｉＯ_２膜１１４上に形成された第２開口部１１６、および層間Ｓｉ膜１０８上に形成された第２開口部１１６の、上面図と、断面図との対応関係が理解できる。第２開口部１１６は、層間ＳｉＯ_２膜１１４上の第１方向とは異なる方向である第２方向にライン状の開口部（溝）を掘ることで形成することができる。第２方向は、第１開口部１１２を形成した第１方向と直交する方向であることが好ましい。第２開口部１１６は、例えばリソグラフィー技術と、ドライエッチング技術とを用いて形成することができる。ドライエッチングは、層間Ｓｉ膜１０８に対して高い選択性を保って層間ＳｉＯ_２膜１１４を選択的にエッチング除去する必要がある。そこで、例えば市販のプラズマエッチング装置を用いて、ＣＦ_４／ＣＨＦ_３／Ａｒ／Ｏ_２混合ガスを制御して圧力を４０ｍＴｏｒｒに保ち、プラズマエッチングを行う。

図１０（ａ）は、層間Ｓｉ膜１０８に第２開口部１１６を形成した状態を示す上面図である。図１０（ｂ）は、層間Ｓｉ膜１０８に第２開口部１１６を形成した状態を示す断面図である。以下、図１０（ａ）、および図１０（ｂ）を参照しながら、層間Ｓｉ膜１０８に第２開口部１１６を形成する技術について説明する。

図１０（ａ）においても、点線で囲んだ領域が第２開口部１１６である。図１０（ａ）、および図１０（ｂ）には、層間Ｓｉ膜１０８に形成された第２開口部１１６の、上面図と、断面図との対応関係が示されている。層間Ｓｉ膜１０８に形成する第２開口部１１６は、例えば層間ＳｉＯ_２膜１１４をマスクとして、ドライエッチング技術等を用いて形成することができる。第２開口部１１６は、ストッパＳｉＮ１０６が露出する深さまで形成する。ドライエッチングの条件は、第１開口部１１２を形成した時と同様である。

第２開口部１１６を形成した後は、第２開口部１１６を層間ＳｉＯ_２膜１１４で埋設する。図１１は、第２開口部１１６に層間ＳｉＯ_２膜１１４を形成した状態を示す断面図である。以下、図１１を適宜参照し、第２開口部１１６ｃを層間ＳｉＯ_２膜１１４で埋設する技術について説明する。

まず第２開口部１１６を埋設するために、まずストッパＳｉＮ１０６上に、ＡＬＤ法等によって層間ＳｉＯ_２膜１１４を形成する。形成する層間ＳｉＯ_２膜１１４厚みは、例えば５０ｎｍである。次に、形成した層間ＳｉＯ_２膜１１４上に、プラズマＣＶＤ等を用いて層間ＳｉＯ_２膜１１４をさらに形成する。層間ＳｉＯ_２膜１１４上に形成する層間ＳｉＯ_２膜１１４の厚みは、例えば２００ｎｍである。

第２開口部１１６を層間ＳｉＯ_２膜１１４で埋設した後は、層間ＳｉＯ_２膜１１４を平坦化する。図１２は、層間ＳｉＯ_２膜１１４を平坦化した状態を示す断面図である。以下、図１２を適宜参照しながら形成した層間ＳｉＯ_２膜１１４を平坦化する技術について説明する。

層間ＳｉＯ_２膜１１４は、ＣＭＰ法、またはプラズマエッチング等を用いて平坦化することができる。層間ＳｉＯ_２膜１１４は、層間Ｓｉ膜１０８の表面が露出するように平坦化する。

層間ＳｉＯ_２膜１１４を平坦化した後は、露出した層間Ｓｉ膜１０８を除去する。図１３（ａ）は、層間Ｓｉ膜１０８を除去した状態を示す上面図である。図１３（ｂ）は、層間Ｓｉ膜１０８を除去した状態を示す断面図である。以下、図１３（ａ）、および図１３（ｂ）を参照しながら、層間Ｓｉ膜１０８に除去する技術について説明する。

層間Ｓｉ膜１０８は、例えば０．５％のアンモニア水溶液（ＮＨ_３＋Ｈ_２Ｏ）を用いたウェットエッチングで除去することができる。ウェットエッチングのエッチングレートは、例えば２０ｎｍ／ｍｉｎである。またウェットエッチングの処理時間は、オーバーエッチングも含めて、例えば１２０分である。ウェットエッチングは、ストッパＳｉＮ１０６が完全に露出するまで行う。アンモニア水溶液は、層間ＳｉＯ２膜１１４と、ストッパＳｉＮ１０６とは、ほとんど反応しないため、層間Ｓｉ膜１０８のみを除去することができる。なお、アンモニア水溶液に限定されず、層間ＳｉＯ_２膜１１４と、ストッパＳｉＮ１０６とが除去されなければ、他の水溶液を用いて層間Ｓｉ膜１０８を除去してもよい。

ストッパＳｉＮ１０６が露出した後は、ストッパＳｉＮ１０６を除去する。図１４は、ストッパＳｉＮ１０６を除去した状態を示す断面図である。以下、図１４を参照しながら、ストッパＳｉＮ１０６を除去する技術について説明する。

ストッパＳｉＮ１０６は、層間ＳｉＯ_２膜１１４をマスクにし、ドライエッチング法等の方法で選択的に除去することができる。ドライエッチングは、容量コンタクトプラグ１０４が露出する深さまで行う。

容量コンタクトプラグ１０４が露出した後は、下部電極１１８を形成する。図１５は、下部電極を形成した状態を示す断面図である。以下、図１５を適宜参照しながら下部電極１１８を形成する技術について説明する。

下部電極１１８は、容量コンタクトプラグ１０４、および層間ＳｉＯ_２膜１１４上に、ＡＬＤ法等を用いることで形成することができる。形成する下部電極１１８の厚みは、８ｎｍである。下部電極１１８の材料としては、例えば窒化チタン（ＴｉＮ）を用いることができる。

下部電極１１８を形成した後は、形成した下部電極１１８の一部を除去する。図１６は、下部電極１１８の一部を除去した状態を示す断面図である。以下図１６を適宜参照しながら下部電極１１８の一部を除去する技術について説明する。

下部電極１１８は、層間ＳｉＯ_２膜１１４の最上部のみを除去する。下部電極１１８は、Ｃｌ_２／Ｏ_２ガス系を用いたプラズマエッチングによる異方性エッチングで除去することができる。この時、容量コンタクトプラグ１０４上に形成された下部電極１１８がエッチングされないように、イオンの引き込みエネルギーを調整することで層間ＳｉＯ_２膜１１４の最上部に形成された下部電極１１８のみを除去することができる。または容量コンタクトプラグ１０４上に形成された下部電極１１８がエッチングされないように、ホール内にレジストを埋設してから異方性エッチングを行うことで層間ＳｉＯ_２膜１１４の最上部に形成された下部電極１１８のみを除去してもよい。この場合、ホール内埋設したレジストは、異方性エッチング後に除去する。

下部電極１１８の一部を除去した後は、下部電極１１８上に容量絶縁膜１２０を形成し、容量絶縁膜１２０上に上部電極１２２を形成する。図１７は、容量絶縁膜１２０を形成し、上部電極１２２を形成した状態を示す断面図である。以下、図１７を適宜参照しながら容量絶縁膜１２０、および上部電極１２２を形成する技術について説明する。

まず容量絶縁膜１２０を形成する技術について説明する。容量絶縁膜１２０は、下部電極１１８上にＡＬＤ法等を用いて形成することができる。形成する容量絶縁膜１２０の厚みは、例えば６ｎｍである。容量絶縁膜１２０の材料としては、例えばＺｒＯ_２（酸化ジルコニウム）を用いることができる。

次に上部電極１２２を形成する技術について説明する。上部電極１２２は、容量絶縁膜１２０上にＡＬＤ法等を用いて形成することができる。形成する上部電極１２２の厚みは、例えば６ｎｍである。上部電極１２２の材料としては、例えばＴｉＮ（窒化チタン）を用いることができる。

上部電極１２２を形成した段階で、本発明に係るＤＲＡＭのキャパシタが完成する。この後のＤＲＡＭを完成するまでのフローは、一般的な形成方法を用いることができる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

１０２・・・層間絶縁膜
１０４・・・容量コンタクトプラグ
１０６・・・ストッパＳｉＮ
１０８・・・層間Ｓｉ膜
１１０・・・マスクＳｉＯ_２膜
１１２・・・第１開口部
１１４・・・層間ＳｉＯ_２膜
１１６・・・第２開口部
１１８・・・下部電極
１２０・・・容量絶縁膜
１２２・・・上部電極

Claims

半導体基体上にコンタクトプラグを形成する工程と、
前記コンタクトプラグ上に絶縁膜を形成する工程と、
前記絶縁膜上に第１犠牲層間膜を形成する工程と、
前記第１犠牲層間膜に、第１方向に延伸するライン状の第１開口部を前記絶縁膜が露出する深さまで形成する工程と、
前記第１開口部を第２犠牲層間膜で埋設する工程と、
前記第１犠牲層間膜、および前記第２犠牲層間膜に、前記第１方向とは異なる第２方向に延伸するライン状の第２開口部を前記絶縁膜が露出する深さまで形成する工程と、
前記第２開口部に前記第２犠牲層間膜を埋設する工程と、
前記第１犠牲層間膜を前記絶縁膜が露出する深さまでエッチングで除去する工程と、
前記第２犠牲層間膜をマスクに、前記コンタクトプラグが露出する深さまで、前記絶縁膜をエッチングで除去する工程と、
を含む、
ことを特徴とする半導体装置の製造方法。
前記第１犠牲層間膜は、前記第２犠牲層間膜よりも低いイオンエネルギーでエッチングすることができる、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
前記第１開口部を形成する工程の前に、前記第１犠牲層間膜上にマスク層を形成する工程をさらに含む、
ことを特徴とする請求項１または２に記載の半導体装置の製造方法。
前記マスク層は、前記第２犠牲層間膜と同一の材質で構成されている、
ことを特徴とする請求項３に記載の半導体装置の製造方法。
前記第１犠牲層間膜は、前記マスク層をマスクとしてエッチングで除去する、
ことを特徴とする請求項３または４に記載の半導体装置の製造方法。
前記第１開口部を前記第２犠牲層間膜で埋設する工程には、前記第１開口部を埋設した前記第２犠牲層間膜を平坦化する工程を含む、
ことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
前記第２開口部に前記第２犠牲層間膜を埋設する工程には、前記第２開口部を埋設した前記第２犠牲層間膜を平坦化する工程を含む、
ことを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
前記第２犠牲層間膜は、ＣＭＰ法、およびプラズマエッチング法のいずれかで平坦化する、
ことを特徴とする請求項６または７に記載の半導体装置の製造方法。
前記第２開口部は、前記第１開口部と直交している、
ことを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。
前記第１犠牲層間膜はシリコン膜であり、前記第２犠牲層間膜はシリコン酸化膜である、
請求項１乃至９のいずれか１項に記載の半導体装置の製造方法。
前記第１犠牲層間膜を前記絶縁膜が露出するまでエッチングする工程では、アンモニア水溶液を用いたウェットエッチングで前記第１犠牲間膜を除去する、
ことを特徴とする請求項１乃至１０のいずれか１項に記載の半導体装置の製造方法。