TWI221291B - Semiconductor memory device with reduced power consumption and with reduced test time - Google Patents

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1221291 A7 經濟部智慧財產局員工消費合作社印製

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經濟部智慧財產局員工消費合作社印製 五、發明說明（2 ) 第1圖之FRAM 5 10包括一位址處理單元5丨丨，一資料輸 入/輸出單元5 12 ’ 一控制單元5 J 3，一字元解碼器5 i *，一 板解碼器5 1 5，一行解碼器516，一細胞格電路5 17，及一感 知放大器單元5 1 8。 細胞格電路5 17包括一多數個細胞格配置成一矩陣式 樣，細胞格係植基於鐵電記憶體裝置上。另外，細胞格電 路5 17包括電路及接線，當讀取或寫入每一細胞格丨位元資 料時，可用以指定位址及轉移資料。 位址處理單元511包含電路如位址緩衝器，位址預解碼 為等。位址處理單元511接收裝置外部之位址信號，並在適 當定時供應信號至字元解碼器514,板解碼器515，及行516 〇 資料輸入/輸出單元512包含電路如資料緩衝器，及在 適當定時接收到裝置外部資料時，供應資料至感知放大器 單元5 18。再者，在適當時機，如資料從細胞格電路5丨7經 由感知放大器單元518讀入時，資料輸入/輸出單元512即輸 出貢料至裝置外部。感知放大器單元5丨8放大被寫入之資料 並供應此放大資料至細胞格電路517。感知放大器單元518 亦放大自細胞格電路5 17讀入之資料。 控制單元513包括諸如控制信號緩衝器、命令解碼器等 之電路’並自裝置外部接收控制信號及時鐘信號。控制單 元5 13解碼一個由控制信號所表示之命令且控制fram 510 提供的每個電路單元之操作與時脈。即，控制單元513供給 時鐘信號和時脈信號至FRAM 510之每個電路單元，所以每 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公f ) 二二 ：=二 r I U--------Aw-1 ^--------^----------------------·. (請先閱讀背面之注意事項再填寫本頁) 1221291 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（3) 個電路單元在適當時機操作，因而達到FRAM 510之資料· 項/貧料-寫之操作。 字兀解碼器514解碼一位址處理單元511提供之列位址 ，並且選擇性地啟動對應此列位址的字元線WL之其一。因 此連接至被啟動字元線WL之細胞格電晶體導通，因而資料 -讀/資料-寫之操作即針對被選擇字元位址之記憶體細胞 格進行。 板解碼器5 15解碼位址處理單元5丨丨供給之列位址，並 且選擇性啟動對應此列位址之板線pL之其一。在FRAM中 ，資料寫入是藉由在施加一個高或低的資料電壓到鐵電裝 置之其他節點的同時，施加一個高電壓至連接至板線之 鐵電裝置的節點所實行。在由字元線WL選擇資料字元的同 時，板線PL係在對應致動字元線WL位置選擇致動，以達 成將資料寫入選擇之記憶體細胞格中。 行解碼器516解碼一由位址處理單元511供應的行位址 ’並遥擇性致動對應行位址之一行線。結果，使對應行電 晶體導通，連接感知放大器單元518對應感知放大器之感知 放大器至資料輸入/輸出單元512。 在資料讀取工作的情況，資料係讀自連接於致動字元 線WL的記憶體細胞格，並出現於位元線上。然後由感知放 大器單元518放大位元線上的資料。自對應致動行線的感知 放大器讀取放大之資料，並供應至資料輸入/輸出單元512 。在資料寫入工作的情況，與資料讀取工作相反，資料係 自資料輸入/輸出單元512供應至由致動行線選擇的感知放 (請先閱讀背面之注意事項再填寫本頁) n ϋ ----訂---- Η

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::ί f I 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 1221291 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（4) 大為。當字元線WL致動，一記憶體細胞格連接至致動字元 線WL，由位元線接收感知放大器單元518之資料。當此發 生時，連接於記憶體細胞格之板線PL即選擇性致動，對應 致動之字元線WL。 在FRAM中，資料係由資料讀取工作毀掉。即當資料 自鐵電裝置讀取時，此資料讀取工作即毁掉儲存於鐵電裝 置的資料。因此，在DRAM中同樣，資料寫入必須如同資 料項取工作的一部分來進行，即相對於自連接於致動字元 線WL之記憶體細胞格讀取資料之後的記憶體細胞袼。即字 7C線WL與板線PL二者須在資料寫入與資料讀取兩工作中 致動。 在第1圖組態中，字元線WL與板線PL在細胞格電路 5 17中延伸一寬跨幅。故在資料讀取工作或資料寫入工作時 ，字元線WL與板線PL的致動不僅相對存取細胞格讀取資 料或寫入資料，亦相對未存取的細胞格。故浪費了字元線 WL與板線PL的電力。 有一簡易及直接的方法，可將細胞格電路在行方向分 割，多數塊，對每-塊提供有一字元線驅動器及一板線驅 動為。然而此種情況，會增加字元線驅動器與板線驅動器 的數量，導致不必要的晶片尺寸的增大。 的因此需有一減少電力消耗的FRAM。 所本發明一般目的在提供一種半導體記憶體裝罝，可實 質減輕相關技藝因缺點與限制所造成的一或多個問題。 本發明之特點與優點將在以下說明，可由附圖及說明 (請先閱讀背面之注意事項再填寫本頁) i I--------^---------. Η Ζ 本紙張尺纟翻 (CWS)A4 (210 χ 297"ϋ7 1221291 A7 jb/ 部 智 慧 財 員 工 消 費 社 印 製 五、發明說明（5 ) 而明瞭，或根據本發明說明内容的實作而暸解。本發明目 2及一他特點與優點可由_半導體記憶體裝罝來實現及獲 浔尤八彳心70整，清楚，簡潔及精確的說明條文中，使一 般技#人士能夠進行本發明的實作。 由以下廣泛說明及實施例中，彳達成本發明這些及其 他=優點，本發明提供一種半導體記憶體裝置，包括鐵電 己L體、、、田胞格’細胞格電晶體連接於記憶體細胞格第一節 ::人資料轉移線之間，記憶體細胞格與細胞格電晶體組成 群單元，各對應-或多個行位址，通用字元線，其中之一 #應-對應列位址選擇而致動，通用板線，其中之一響應 =應列位址選擇而致動，局部字元線，其巾之—係供對應 单兀之:專用並連接至細胞格電晶體閘極，局部板線，其 中之係ί、對應單I之_專用並連接至記憶體細胞格第二 節點，及-單元切換電路係電氣連接一致動通用字元線至 選擇單元之一之一局部字元線，以達到其間相同之電位， 及電氣連接-致動通用板線至選擇單元之一之局部板線， 以達到其間相同之電位。 —在上述半導體記憶體裝罝中，一或多行位址組成-單 兀及提供每-單兀一局部字元線作為專用字元線。然後 ’一選擇單元之局部字元線連接至—通时元線。另外， -局部板線提供每一單元作為專用板線。然後將選擇單 局4板線連接至-通用板線。如此即可僅致動在選擇單 中的局部字元線與局部板線，避免消耗過多的電力。 另外，本發明尚有多個特別目的，提供一可縮短測試 i 元 元 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐 1221291 經濟部智慧財產局員工消費合作社印製 A7 〜^〜-------BI五、發明說明（6 ) 時間的半導體記憶體裝1。由以下說”可瞭解此種半導 體記憶體裝罝的需要性。 “為達到上述本發明目的，一半導體記憶體裝罝包括鐵 電記憶體細胞格，位元線用以往復轉移記憶體細胞格的資 料讀取或寫入，細胞格電晶體連接於記憶體細胞格與位元 線之間，字元線控制細胞格電晶體的on/off狀態，字元線 驅動電路驅動字元線，預先充電電路預先充電位元線，及 一定時控制電路控制字元線驅動電路及預先電路可在第一 模式預先充電工作開始之前先不致動一字元線，之後在第 二模式預先充電工作之後不致動字元線。 在上述半導體記憶體裝罝中，字元線驅動電路及預先 充電電路控制可在第二模式預先充電工作開始之後不致動 字元線。當細胞格電晶體變為不導通時，即位元線資料電 壓已移除，使記憶體細胞格寄生電容不會在其間儲存電荷 。緊接著在資料讀取工作之後，測試記憶體細胞袼本身的 資料保持能力，無需在寫入工作之後及資料讀取工作之前 設定等待時間，此與相關技藝的測試工作不同。如此可快 速進行記憶體細胞格的測試。 第1圖係典型鐵電半導體記憶體裝罝方塊圖； 第2圖係本發明鐵電半導體記憶體裝罝方塊圖； 第3圖係細胞格陣列單元第一實施例組態電路圖； 第4A至4G圖係說明第3圖電路工作的定時圖； 第5圖係細胞格陣列單元第二實施例組態的電路圖； 第6A至6G圖係說明第5圖電路工作的定時圖； 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） _ 9 2凊先閱讀背面之注音？事項再填寫本頁} --裝 tl· 二 1221291 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（7 ) 第7圖係細胞格陣列單元第三實施例組態電路圖； 第8圖係細胞格陣列單元第四實施例組態電路圖； 苐9A至9G圖係說明第8圖電路工作定時圖； 第10圖係細胞格陣列單元第五實施例組態電路圖； 苐11A至11G圖係說明第1〇圖電路工作定時圖； 第12圖係單元選擇電路組態電路圖； 第13圖應用本發明之鐵電半導體記憶體裝罝； 第14圖係子元線致動及位元線預先充電工作定時控制 組態的電路圖； 第15圖係說明字元線致動及位元線預先充電工作定時 控制工作的定時圖； 第16圖係實施例電路圖，其中字元線不致動定時係固 定，同時預先充電信號定時有改變； 第17圖係一定時圖，用以說明位元線預先充電工作的 控制工作，同時保持固定的字元線致動定時； 第18圖係一FRAM方塊圖，其中fraM係連接於本發明 如CPU的控制電路； 第19圖係一 FRAM方塊圖，其*FRAM係連接於本發明 如CPU的控制電路；及 第20圖係一定時控制電路圖，其中電路係根據一變換 信號切換於字元線致動定時調整與預先充電工作定時調整 之間。 以下將參考附圖說明本發明實施例。 第2圖係本發明鐵電半導體記憶體裝罝方塊圖。 (請先閲讀背面之注意事項再填寫本頁) emu ----訂---------

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五、發明說明（8 員 •第2圖FRAM1 〇包括一位址處理單元11，_資料輸入/ 2出早兀12，一控制單元13，一字元解碼器“，一板解碼 ☆ 15 ’ -行解碼器16，一細胞格電路17，一感知放大器單 凡18 ’及一單元選擇電路19。 細胞格電路17包括一多數個細胞格配置成矩陣式樣， 其中細胞格係植基於鐵電記憶體裝置上。另外，細胞格電 路17包括電路與接線，當1位元資料往復讀取或寫入每一細 胞格時’可用以指定位址及轉移資料。料，細胞格電路 γ在行方向係分割成多數個單元2〇’如第2圖點線示，並組 態成使資料讀取/資料寫入工作能對各單元2〇獨立進行。以 下此單元即稱為細胞格陣列單元20。、細胞格陣列單元轉 在以下詳細說明。 位址處理單元11係包含電路如位址緩衝器’位址預解 碼器等。位址處理單心接收裝置外部的位址信號，並在 適當定時供應信號至字元解碼器M，板解碼器^，行解碼 态16及單元選擇電路19。 '資料輸人/輸出單元12包含電路如資料緩衝器，並在適 當定時，即接收到裝置外部資料時，供應資料至感知放大 器單元18。另外’資料輸人/輸出單心在適當料，即 感知放大器單元18讀取到細胞格電路資料時，將資料輸 至外部裝置。感知放大器單元18將要寫人的資料放大， 供應放大之資料至細胞格電路17。而且，感知放大器單 18亦放大讀自細胞格電路17的資料。 控制單元13包括電路如控制信號緩衝器，指令解碼 由 出 並 元 器 Η 本紙張尺度適财關家標準（CNSM4規格⑵〇 X 297公爱3"

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二 I φ Μ 經濟部智慧財產局員工消費合作社印製 1221291 A7 ------- 五、發明說明（9 ) 等’及接收裝置外部之柝釗产 &制h號及時鐘信號。控制單元13 解碼由控制信號表示的指今， Η曰7，及控制工作及fraMIO提供 之各電路單元定時。即柝岳丨 σ 卩1工制早π 13供應時鐘信號及定時信 说至FRAM1G各電路單兀，使各電路單元卫作於適當定時 ’達成FRAM10的資料讀取/資料寫入工作。 子疋解碼器14解碼位址處理單元u供應之列位址，並 選擇性致動對應列位址之一通用字元線乳。 板解碼器15解碼位址處理單元u供應之列位址，並選 擇性致動對應列位址之一通用板線pL。 、，、單元選擇電路19解碼位址處理單元η供應之行位址， 亚選擇對應行位址之一細胞格陣列單元。 每一細胞格陣列單元20提供有單元專用之局部字元線 及局部板線。在選擇之細胞格陣列單元2〇中，致動一對應 致動通用字元線WL的局部字元線，使細胞格電晶體對連接 於致動局部字元線的細胞袼電晶體導通。結果，進行對應 特定子元位址記憶體細胞袼的資料讀取/資料寫入工作。當 此^生牯，對應致動通用板線pL局部板線即選擇性致動， 以便將資料寫入選擇之記憶體細胞格。 行解碼器16解碼位址處理單元u供應之行位址，及選 擇性致動一對應行位址的行線。結果，一對應行電晶體變 成導通，並將對應之感知放大器單元18感知放大器連接至 資料輸入/輸出單元12。 讀取/寫入工作係對各細胞格陣列單元2〇分離執行。在 資料讀取工作的情況，資料係讀自與致動局部字元線連接 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 12 ' :m : I ·-裝--------訂---------· (請先閱讀背面之注意事項再填寫本頁)

二 I 1221291 經濟部智慧財產局員工消費合作社印製 A7 ______________B7 五、發明說明（10) ，記憶體細胞袼，並出現於位元線上。然後由感知放大器 早兀18放大在位元線上的資料。放大之資料係讀自對應致 動行線的感知放大器，並供應至資料輸入/輪出單㈣。在 資料寫入工作的情況，與資料讀取工作的方式相反，資料 係由^料輸人/輸出單元12供應至由致動行線選擇的感知 放大器。當局部字元線致動，連接於致動局部字元線的記 憶體細胞格即由位元線接收感知放大器單元18的資料。當 务生$ 連接於兄憶體細胞格的局部板線即選擇性致 動’對應致動之局部字元線。 第3圖係細胞袼陣列單元2〇第一實施例組態的電路圖 。第3圖電路顯示整個細胞格陣列單元20組態中，對應一組 通用字元線WL及通用板線PL的相關部分。完整的細胞格 陣列單元20係重複與通用字元線WL與通用板線PL數量一 樣多的第3圖的電路組態構成。 第3圖細胞格陣列單元2〇包括nm〇S電晶體31至36，一 反相器37，NMOS電晶體41-1至41-n及42-1至42-n，鐵電記 憶體細胞格43-1至43-n及44-1至44-n，位元線BL1至BLn及 /BL1至/BLn，一局部字元線LWL，及一局部板線LPL。一 單元選擇信號US供應至包括NMOS電晶體31至34的單元切 換電路30。單元選擇電路19(如第2圖示）供應單元選擇信號 us ’當選擇相關細胞格陣列單元20時即變成HIGH。當單 元選擇信號US變HIGH，通用字元線WL及通用板線PL即分 別電氣連接至局部字元線LWL與局部板線LPL。 如第4A至4G圖所示，單元選擇信號US在通用字元線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -13 - V二二 f : AWI ^ ^---------. (請先閱讀背面之注意事項再填寫本頁) 1221291 A7 __B7___ 五、發明說明（11 ) (請先閱讀背面之注意事項再填寫本頁) WL與通用板線PL致動之前即變成HIGH。如第3圖示， NMOS電晶體31與32之閘極連接於一 HIGH電壓。當單元選 擇信號US變HIGH時，節點N1與N2之電壓準位即設定為比 NMOS電晶體31與32閘極電壓VDD低一門限電壓Vth之電 壓準位。即將節點N1與N2之電壓準位設為VDD-Vth。 當此發生時，電荷即經由NMOS電晶體3 1蓄積於節點 N1，結果在NMOS電晶體33產生一通道。同樣，電荷亦經 由NMOS電晶體32蓄積於節點N2，結果在NMOS電晶體34 產生一通道。 之後，當通用字元線WL變HIGH，節點N1電壓準位經 由輕合於通用字元線WL的電容器提升。在理想的情況，節 點N1電壓準位變成與電壓準位相等，即比VDD-Vth高出一 通用字元線WL的電壓變化量。實際上，電壓增量並不會如 理想電壓增量這樣大，但至少提升至高於通用字元線WL 致動電壓準位的電壓準位。結果，NMOS電晶體33閘極電 壓即設定至足夠的高電壓，使局部字元線LWL致動於等於 通用字元線WL致動電壓準位的電壓準位。 經濟部智慧財產局員工消費合作社印製 當通用板線PL變HIGH時，節點N2電壓準位經由耦合 於通用板線PL的電容器提升。在理想的情況，節點N2的電 壓準位會等於高出VDD-Vth—通用板線PL電壓變化量的 電壓準位。實際上，電壓增量並不會如理想電壓增量這樣 大，但至少提升至通用板線PL致動電壓準位為高的電壓準 位。結果，NMOS電晶體34的閘極電壓即設定成足夠的高 電壓，使局部板線LPL致動於等於通用板線PL致動電壓準 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -14 - 1221291 A7 B7 五、發明說明（12) 位的電壓準位。 當單元選擇信號US係LOW時，在NMOS電晶體33與34 /又有產生通道。在此情況，通用字元線WL·與通用板線PL 即分別卸離局部字元線LWL與局部板線LpL。另外，當單 元選擇k ^US為LOW時，反相器37的輸出為HIGH，NMOS 電晶體35與36即變為導通，使局部字元線LWL與局部板線 LPL箝位於接地電壓準位。在未選擇的細胞格陣列單元汕 中局°卩子元線LWL與局部板線lpl即無例外的固定於預 先測定的電壓準位（此例為接地電壓）。 第5圖係細胞格陣列單元第二實施例組態電路。第5圖 電路顯不整個細胞格陣列單元組態中，對應一組通用字元 線WL及通用板線pl的相關部分。完整的細胞格陣列單元 係重複與通用字元線WL與通用板線PL數量一樣多的第5 圖的電路組態構成。在第5圖中，與第3圖相同的元件使用 相同號碼，其說明此處省略。 參 第5圖細胞格陣列單元2〇A與第3圖細胞格陣列單元2〇 組態相同，除了分別以空乏型電晶體51與52取代1^^〇3電 晶體31與32不同。單元選擇信號us*供應至包括空乏型電 晶體51與52及NMOS電晶體33與34的單元切換電路5〇。由 於選擇細胞格陣列單元20A，單元選擇信號，通 用字元線WL及通用板線pL即分別電氣連接至局部字元線 LWL與局部板線LPL。 第6A至6G圖係以下各信號準位，單元選擇信號， 通用字元線WL，一節點N1，局部字元線WL，通用板線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公羞）

I 1221291 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（13) PL ’ 一郎點N2 ’及局部板線lpl。 由第6A至6G圖與第4A至4G圖的比較可看出，第一實 施例細胞格陣列單元20與第二實施例細胞格陣列單元執行 實質相同的工作。但在第二實施例細胞格陣列單元2〇a中 ，係使用空乏型電晶體51與52，在NMOS電晶體33與34中 形成有加強通道，可達成更穩定的工作。 公知之空乏型電晶體51與52具有負門限電壓。當單元 遠擇#號US變成HIGH(VDD)時，由於空乏型電晶體與52 的閘極電壓為VDD ’故節點N1與N2電位增量至VDD準位。 節點N1與N2的電壓在第一實施例中係vDD_Vth,而節點N1 與N2的電壓在第二實施例中則為vdd。因此，可供應較高 的閘極電壓至NMOS電晶體33與34。如上述，故在^^1^〇8 電晶體33與34形成有更多加強通道，以達成更穩定的工作 〇 第7圖電路係表示細胞格陣列單元第三實施例組態。第 7圖電路顯示整個細胞格陣列單元組態中，對應一組通用字 元線WL及通用板線PL的相關部分。完整的細胞格陣列單 元係重複與通用字元線WL與通用板線PL數量一樣多的第 7圖的電路組態構成。在第7圖中，第3圖相同的元件使用相 同號碼，其說明此處省略。 第7圖細胞格陣列單元20B與第3圖細胞格陣列單元20 有相同組態，除了以單元切換電路60代替單元切換電路30 不同外。單元切換電路60包括PMOS電晶體61與62及NMOS 電晶體63與64。PMOS電晶體61與NMOS電晶體63—齊形成 ff (請先閱讀背面之注意事項再填寫本頁) ;裝 I---訂---------· Η轉 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 16 1221291 A7 B7 五、發明說明（14) (請先閱讀背面之注意事項再填寫本頁) 一轉換閘極65，及PMOS電晶體62與NMOS電晶體64—齊形 成轉換閘極66。由於使用PMOS電晶體與NMOS電晶體的組 合，轉移閘極可將通用字元線WL與通用板線PL分別耦合 至局部字元線LWL與局部板線LPL，及可致動局部字元線 LWL與局部板線LPL，使其電位分別與通用字元線WL與通 用板線PL相同。 第8圖係細胞格陣列單元第四實施例組態電路圖。在第 8圖中，與第3圖相同元件係使用相同號碼，其說明此處省 略。 第8圖之細胞格陣列單元20C與第3圖細胞格陣列單元 20組態相同，除了以NMOS電晶體32 A取代NMOS電晶體32 不同外。NMOS電晶體32八有汲極節點連接至局部字元線 LWL，而不連接至單元選擇信號US。單元選擇信號US供應 至單元切換電路30A，當選擇細胞格陣列單元20C時變成 HIGH。當此發生時，通用字元線WL耦合至局部字元線LWL 。由於局部字元線LWL致動時，NMOS電晶體34變為導通 ，通用板線PL即電氣連接至局部板線LPL。 經濟部智慧財產局員工消費合作社印製 第9A至9G圖係以下各信號準位，單元選擇信號US， 通用字元線WL，一節點N1，局部字元線LWL，通用板線 PL，一節點N2及局部板線LPL。 由第9A至9G圖與第4A至4G圖比較可看出，第一實施 例細胞格陣列單元20與第四實施例細胞格陣列單元2〇C係 執行實質相同的工作，除了節點N2致動定時不同外。在第 四實施例細胞格陣列單元20C中，NMOS電晶體32 A係連接 17 本紙張尺度適用中國國家標準（CNS)A4規格（21〇 X 297公釐） 1221291 A7 ----~-----__ 五、發明說明（15 ) 至局部子元線LWL。因此，僅當局部字元線LWL變HIGH 時’節點N2才會出現VDD-Vth的電壓準位。 在第四貫施例的細胞格陣列單元20中，板線相關的單 元切換電路30A切換部分係由局部字元線LWL信號驅動， 而非由單元選擇信號U S驅動。如此可使用比第一實施例單 疋遥擇k號1^較小驅動電力的單元選擇信號uS。故可減少 單元切換電路19的電力消耗（第2圖）。當考慮多數通用板線 PL時，第四實施例1^“〇8電晶體34僅在對應選擇字元的板 線相關切換部分變成導通。在對應其他字元線的細胞袼相 關切換部分中，NM〇S電晶體34並未成為導通狀態。因此 ，相較於第一實施例中，對應任何字元線之板線相關切換 口P为的NMOS電晶體34導通而言，在第四實施例中可減少 整個電力消耗。 第1 〇圖係細胞格陣列單元第五實施例組態電路。在第 10圖中’與第3圖相同元件使用相同號碼，其說明省略。 第10圖細胞格陣列單元20D與第3圖細胞格陣列單元 20為相同組態，除了NM〇S電晶體3 1B有汲極節點連接至局 部板線LPL，而不連接至單元選擇信號us。單元選擇信號 US供應至單元切換電路30B ,當選擇細胞格陣列單元 時變成HIGH。當此發生時，通用板線PL耦合至局部板線 LPL。由於局部板線LPL致動時，NMOS電晶體33變為導通 ，通用字元線WL即電氣連接至局部字元線lWl。 第11A至11G圖係以下各信號準位，單元選擇信號^^ ，通用字元線WL，一節點N1，局部字元線LWL，通用板 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） :1 (請先閱讀背面之注意事項再填寫本頁) 二二 η | f r 裝--------訂--------- 經濟部智慧財產局員工消費合作社印製 18 1221291 A7 B7 五、發明說明（16) 線PL，一節點M2及局部板線LPL。 由第11A至11G圖與第4A至4G圖的比較可以看出，第 一實施例細胞格陣列單元20與第五實施例細胞格陣列單元 20D在板線致動定時方面，彼此工作不同。在第五實施例 細胞格陣列單元20D中，局部板線LPL需在致動狀態中才能 致動局部字元線LWL。此處第五實施例致動通用板線 定時較在第一實施例中快，而不致動通用板線PL的定時則 較第一實施例慢。 在第五實施例的細胞格陣列單元2〇D中，板線相關的 單元切換電路30B切換部分係由局部板線LPL信號驅動，而 非由單元選擇仏號US驅動。如此可使用比第一實施例單元 選擇信號US較小驅動電力的單元選擇信號113。故可減少單 元切換電路19的電力消耗（第2圖）。當考慮多數通用字元線 WL時，第五實施例1^?^〇8電晶體33僅在對應選擇字元的板 線相關切換部分變成導通。在對應其他字元線的細胞袼相 關切換部分中，NM〇s電晶體33並未成為導通狀態。因此 ’相較於第-實施例中，對應任何字元線之板線相關切換 部分的NMOS電晶體33導通而言，在第五實施例中可減少 整個電力消耗。 第12圖係單元切換電路19組態電路。 第12圖單元切換電路19提供一用以解碼行位址的解碼 器功能，這是一定要有的功能。例如，單元切換電路19包 括一解碼器101，NAND電路102及反相器1〇3。解碼器ι〇ι 接收行位址信號C0至Cn_i，並解碼信號供應解碼信 本紙張尺度_巾_家標準（CNS)A4規格（210 X 297公爱） : -----------·-裝-----—訂---------AW, (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 19 1221291 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（17) 至Dm-Ι。當η為8，例如，_256。解碼信號加至馳指 由AND邏輯工作並與控制信號組合，然後輸出作為單元選 擇信號USO至USm-1。控制信號係由控制單元13供應之定 時信號。由控制信號界定定時，使單元選擇信號us〇至 USm-1，例如，在與單元選擇信號1;§相同的定時輸出，如 第4A圖示。 在行位址佗號C0至Cn-Ι中，所有行位址的位元皆可使 用。或者，僅使用行位址中預定數目的上位元。當行位址 所有位7〇皆使用時，任一對應單一行位址的細胞格陣列單 7L20，局部字元線與局部板線僅對存取行位址的記憶體細 胞格才致動。當使用行位址預定數目的上位元時，一對應 多數行位址的細胞格陣列單元20,局部字元線與局部板線 係對所存取行位址附近多數行位址的記憶體細胞格才致動 0 綜上所述，根據本發明，一或多個行位址組成一單元 ，提供每一單元一局部字元線作為專用字元線。然後，將 所選擇單元的局部字元線連接至通用字元線。另外，提供 每一單元一局部板線作為專用板線。然後，將所選擇單元 局部板線連接至通用板線。如此，僅能致動在所選擇單元 的局部字元線與局部板線，可避免過多的電力消耗。 在未選擇的單元中，局部字元線與局部板線須避免處 於浮動狀態，以確保可靠的工作。 選擇單元之一必須解碼處理輸入行位址。 首先在電晶體中產生通道，然後致動一通用字元線與 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 20 --------------------^------—---------------------- (請先閱讀背面之注意事項再填寫本頁) 1221291 A7 經濟部智慧財產局員工消費合作社印製

丄 B7 五、發明說明（19) 鐵電記憶體儲存資料電壓的同時，寄生電容亦獨立儲存電 何。在正常的資料寫入工作時，此種寄生電容可用來增加 鐵電5己十思體細胞格的記憶體保持（資料保持能力）。 DRAM與FRAM在出礙之前都要經過測試，以檢查每 -記憶體細胞格的記憶體保持。此種測試係重複執行賴 寫入及貝料咳取工作來進行。雖然此種測試可檢查鐵電參 置的資料保持能力，但由於上述寄生電容的存在，使得實 際的測試係在檢查鐵電資料保持能力及類似dram電容量 圯憶體保持能力兩者的組合。 訂 為單獨檢查鐵電資料保持能力，須等待寄生電容的電 荷自然放電消失。亦即在測試工作中的資料寫入後，須等 待數秒至數分鐘，然後，在所有電荷消除後才能進行資料 讀取工作。如此才能避開寄生電容對資料保持能力測試的 影響。 由於半導體記憶體裝罝電路密度的增加，其測試時間 参 亦須增加。若在測試工作中須等待時間，則測試時間將备 變得很長。 " 因此，需要可減少測試時間的FRAM。 以下將參考附圖說明本發明實施例。 第13圖係應用本發明的鐵電半導體記憶體裝罝。 第13圖FRAM110包括一位址處理單元m，一資料輪 入/輸出單元112，一控制單元113，一字元解碼器114，_ 板解碼器115, 一行解碼器116，一細胞格電路117，一感知 放大器118及一定時控制電路丨丨9。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱 121291 發明說明（20) 細胞格電路117包括一多數細胞格配置成一矩陣式樣 ，其中細胞格係植基於鐵電記憶體裝置。另外，細胞格電 路117包括電路及接線，當讀取或寫入資料於各細胞格時， 用以指定位址，放大資料等。 位址處理單元111係包含電路，如位址緩衝器，位址預 解碼器等。位址處理單Mil接收裝置外部位址信號，並於 適田定犄供應位址k號至字元解碼器114，板解碼器115及 行解碼器116。 貧料輸入/輸出單元112包括電路如資料緩衝器，並在 接收裝置外部資料，在適當定時供應資料至感知放大器單 元118另外，資料輸入/輸出單元丨12經由感知放大器單元 118讀取細胞格電路117資料，在適當定時輸出資料至裝置 =部。感知放大器單元118放大要寫入的資料，並供應放大 貝料至細胞格電路117。而且，感知放大器單元118放大讀 自細胞格電路117的資料。 控制單/0 113包括電路如控制信號組衝器，一指令解碼 器等，並自裝置外部接收控制信號及一時鐘信號。控制單 元113解碼由控制#號表示的指令，並控制fram 11 〇每一 電路單元的工作與定時。即由控制單元丨13供應時鐘與定時 k唬至FRAM 110每一電路單元，使各電路單元工作於適當 定時，達成FRAM 110資料讀取/資料寫入工作。在第13圖 僅以寫入^工制彳5號表示控制信號一例。字元解碼器Η 4 解碼位址處理單元丨丨丨供應之列位址，並選擇致動對應列位 址的字元線。結果，連接於致動字元線之細胞格電晶體變 (請先閱讀背面之注咅？事項再填寫本頁) > -裝--------訂---------· 經濟部智慧財產局員工消費合作社印製 IHf 1221291 A7 B7 五、發明說明（21) 成導通，以便進行所選擇字元位址記憶體細胞格之資料讀 取/貧料寫入工作。 板解碼器115解碼位址處理單元U1供應之列位址，並 遥擇性致動對應列位址之板線。在FRAM中，施行資料寫 入係施加一 HIGH電壓至連接於板線的鐵電裝置節點，同時 施加一HIGH或LOW資料電壓至其他鐵電節點來進行。在 子元線選擇字元的同時，板線亦在對應致動字元線位置選 擇性致動’以達成所選擇記憶體細胞格的資料寫入。 行解碼器116解碼由位址處理單元1丨丨供應之行位址， 並選擇性致動對應行位址的行線。結果，一對應行電晶體 變成導通，將對應之感知放大器單元118感知放大器連接至 資料輸入/輸出單元112。 在資料讀取工作的情況，資料係讀取與致動字元線連 接的§己憶體細胞格，並呈現於位元線上。再由感知放大器 單元11 8放大位元線一的資料。對放大資料係對應致動行線 讀自感知放大器，並供應至資料輸入/輸出單元112。在資 料寫入工作的情況，與資料讀取工作方式相反，資料係由 資料輸入/輸出單元112供應至致動行線選擇之感知放大器 。當一字元線致動，連接於致動字元線的記憶體細胞格即 經由位元線接收感知放大器單元丨丨8資料。 定時控制電路119係本發明特定之電路，響應一切換信 號SW控制字元線致動定時及位元線預先充電工作。 第14圖係控制字元線致動定時及位元線預先充電工作 之組態電路。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐）' *~Τλ--- f靖先閱讀背面之注意事項再填寫本頁} :mr I ^--------1---------. 經濟部智慧財產局員工消費合作社印制衣 二rmll! !221291

經濟部智慧財產局員工消費合作社印製 在第14圖中，定時控制電路119包括pM〇s電晶體121 至123 ’ NMOS電晶體124至126，一反相器127及延遲電路 128與129。定時控制電路119接收FRAM110外部之切換信 號S W ’並接收控制單元113之定時信號τ s。 疋日寸控制電路119利用延遲電路12 9延遲定時信號τ s 一預定的時間延遲，並供應其所得信號至感知放大器單元 118作為預先充電信號pR。當切換信號3界為]31〇11時，一轉 移閘極包含PMOS電晶體123與NMOS電晶體，允許定時信 號ts通過，供應至字元解碼器114。另外，當切換信號sW 為LOW ,定時信號TS經由一包含PMOS電晶體121與NMOS 電晶體124之轉移閘極，延遲電路128，及一包含pM〇s電 晶體122與NMOS電晶體125之轉移閘極，供應至字元解碼 器114。因此，在切換信號8”^為1〇界時，字元解碼器114 比切換信號SW為HIGH時更加延遲。 字元解碼器114包括NMOS電晶體131與132及NMOS電 晶體133與134。第14圖僅表示與單一字元線WL有關之字元 解碼器114部分。當指定與第14圖所示字元線WL對應之位 址時，根據負邏輯之位址解碼信號變為LOW，使PMOS電 晶體132導通，NMOS電晶體133變為不導通。當此發生時 ’由定時控制電路119供應之信號為LOW，故PMOS電晶體 131^ ’ NMOS電晶體134不導通。字元線WL在此情況即為 HIGH。之後，定時控制電路U9之信號變為mGH，使!^〇8 電晶體131變為不導通，NMOS電晶體134變為導通。結果 ’字元線WL回復導通。即由定時控制電路119供應之high 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 25 ，二：r iMHflf Μ.--------^ · I I-----------------a------I (請先閱讀背面之注意事項再填寫本頁) 1221291 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（23 ) 脈波致動字元線WL。 字元線WL延伸至細胞格電路117内。細胞格117包括含 鐵電之NMOS電晶體141與142及記憶體細胞格143與144。 第14圖之細胞格電路117僅表示對應單一成對之記憶體細 胞格部分。NMOS電晶體141與142閘極係連接於字元線WL 。當字元線WL致動，記憶體細胞格143與144之資料即呈現 於位元線BL與/BL上。每一記憶體細胞格143與144有一節 點連接於板線PL。 感知放大态單元118包括NMOS電晶體152至154及一 感知放大器151。第14圖之感知放大器單元118僅表示對應 單一感知放大器部分。當定時控制電路丨19預先充電信號 PR變為HIGH時，NMOS電晶體153與154變成導通，使位元 線BL與/BL預先充電至等於接地電壓的預先充電電位。 在寫入工作的情況，字元線WL致動使NM〇s電晶體 141與142導通，使位元線上的資料寫入至記憶體細胞格143 與 144 〇 在正常寫入工作情況，切換信號§貿為HIGH。字元線 WL在預先充電信號1^變為HIGH之前即成為不致動。在此 種情況，記憶體細胞格143與144的寄生電容即對應位元線 電壓準位儲存電荷。如此具有改善記憶體細胞格143與144 資料保持能力的效果。 另一方面，在測試工作時之寫入工作情況中，切換信 號係設定為LOW。因此，在字元線WL不致動之前預先充 電4§ ^PR即變為HIGH。在此種情況，位元線6]^與/；61^係為 (請先閱讀背面之注意事項再填寫本頁) 裝--------訂-----

I MM I 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 26 1221291 經濟部智慧財產局員工消費合作社印製 A7 -------- —__B7__ 五、發明說明（24 ) —'—~ "— 預先充電，使位元線BL與/BL之電屋準位，在字元線肌致 動的情況及NMOS電晶體141與142導通的同時，變成接地 =壓。結果，記憶體細胞格143與144寄生電容即不儲存電 荷於其中。緊接著的資料讀取工作可測試記憶體細胞格⑷ 與144單獨的資料保持能力。在資料寫人1作之後及在資料 讀取工作之前無需設定等待時間，此與相關技藝的測試工 作情況不同。如此才能快速的進行記憶體細胞格測試。 第15圖係說明字元線致動定時控制工作及位元線預先 充電工作。 在時鐘信號後緣，輸入寫入資料及寫入位址，及一表 不寫入工作的寫入控制信號變成L0W。結果，在第一周時 即寫入資料，如第15圖示。定時信號由控制單元US根據時 鐘信號產生，如第15圖示，並由時鐘信號前緣延遲一預定 的時間。定時信號供應至定時控制電路119，產生預先充電 仏唬PR及用以不致動一字元線的信號，如第14圖示。 如前述，字元線WL的不致動定時係視切換信號cw的 HIGH或LOW而變化。如第15圖字元線信號WL2示，當切 換“ #bSW為LOW，即使在預先充電信號pR變成HIGH之後 ，字元線WL仍保持一段時間的致動狀態。將切換信號sw 在測試工作時設為L 〇 w，使鐵電記憶體細胞格能防止電荷 蓄積於寄生電容上。如字元線信號WL1所示，當切換信號 SW為HIGH時，字元線WL在預先充電工作開始之前即不致 動。如此可在寄生電容建立電荷，加強記憶體細胞格的記 憶體保持能力。 本紙張尺度賴巾國國家標準（CNS)A4規格（210 X 297公釐） 27 • 二 mlp: *-^-----1—tr--------- (請先閱讀背面之注意事項再填寫本頁) 11 1221291 經濟部智慧財產局員工消費合作社印製 A7 _____B7___ _ 五、發明說明（25 ) 在上述實施例中，預先充電工作定時係固定，字元線 不致動定時則改變。即調整細胞格電晶體改變為非導通狀 態的定時。或者，在固定字元線不致動定時的同時，改變 預先充電信號PR變成HIGH的定時。即調整開始預先充電 工作的定時。 第16圖係一實施例電路，在固定字元線不致動定時的 同時，改變預先充電信號定時。在第16圖中，與第14圖相 同的元件使用相同號碼，其說明省略。 第16圖定時控制電路119A包括PMOS電晶體1121至 1123 ’ NMOS電晶體1124至1126，一反相器1127及一延遲 電路1128。 定時控制電路1119A接收FRAM110外部之切換信號 S W，及接收控制單元113之定時信號TS。 當切換信號SW為HIGH，定時控制電路119A經由包含 PMOS電晶體1123與NMOS電晶體1126之轉移閘極，供應定 時#號TS至感知放大器單元118作為預先充電信號pR。當 切換信號SW為LOW，定時信號TS即經由包含PMOS電晶體 1121與NMOS電晶體1124之轉移閘極，供應至感知放大器 單元118作為預先充電信號PR，延遲電路1128及一包含 PMOS電晶體1122與NMOS電晶體1125之轉移閘極。因此， 當切換信號SW為LOW時，預先充電信號的定時 較切換信號SW為LOW時更加延遲。 子元解碼器114A包括一 PMOS電晶體113 1及一 NMOS 電曰曰體1132。第16圖僅係單一字元線WL相關字元解碼器 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） 28 -1 Awl M--------^—I——--------j___i___________ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印制衣 1221291 A7 五、發明說明（26 ) 114 A邛刀。^對應子元線wl位址指定時，如第16圖示， 根據負邏輯的位址解碼信號變L〇w，使pM〇s電晶體丨i 3 i 變‘通，NMOS電晶體1132則變成不導通。故字元線…乙變 HIGH。之後，位址解碼信號回復至犯仙準位，使pM〇s 電晶體1131變不導通，NM〇s電晶體1132則變成導通。結 果，字元線WL回復至LOW準位。如第16圖組態示，即字 兀線致動定時與字元線不致動定時係與位址解碼信號相關 ’且不論切換信號SW為何皆係固定。 在第16圖的組態中，細胞格電路丨丨7與感知放大器單元 118與第14圖所示有相同的電路構造。 第17圖係說明控制位元線.預先充電工作的工作，同時 保持字元線致動定時固定。 在時鐘信號的後緣，輸入寫入資料及寫入位址，及一 表示寫入工作之寫入控制信號改變成L〇w。結果，資料係 在第一周時寫入，如第17圖示。定時信號係由控制單元113 根據和*知彳§ 5虎產生，並在時鐘前緣延遲一預定之時間。定 時信號供應至定時控制電路119，然後產生預先充電信號 PR，如第16圖之相關說明。 如前述’字元線WL不致動定時係視切換信號之 HIGH或LOW而變化。如第17之預先充電信號PR1，當切換 馆號SW為LOW時，預先充電工作係在字元線wl不致動之 後開始，因此，在切換信號SWLOW的情況，字元線WL在 預先充電工作開始之前不致動，可藉蓄積在寄生電容的電 荷來加強記憶體細胞格的記憶體保持能力。如圖示之預先 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 29

I22l29l 經濟部智慧財產局員工消費合作社印製 五、發明說明（27) 充電4吕3虎PR2 ’當切換作辨ς| w产 炎h就SW在測試工作時設定為high ，預先充電工作在字元線π絲說々二na 、'不致動之刖開始。如此可防止在 鐵電記憶體細胞格寄生電容上建立電荷。 士第14及16圖之相關視明，在定時控制電路m及定時 控制電路觀使用-或多個延遲電路。這些延遲電路可利 用Schmitt電路或連接多數电碑g 士 ^ ^ 文夕数平聯反相裔形成。這些電路可組 態成讓輸入信號的前緣與後緣遭受個別不同的延遲。例如 ，在反相器形成的延遲電路中所使用之pM〇s電晶體與 NMOS電晶體的閘寬，可適當的調整使前緣與後緣之間可 提供不同的延遲。同樣，亦可適當調整pM〇s電晶體與 NMOS電晶體的閘長。 半導體記憶體裝罝可由單一記憶體晶片提供，或由半 導體記憶體裝罝與如CPU晶片之控制電路所組合之單一封 裝提供。在此種組態中，經常無法自封裝外直接進出半導 體圯憶體裝罝的接腳。即只能由如CPU之控制電路來控制 半導體記憶體裝罝。考慮到此點，測試電路以提供於半導 體δ己彳思體1旦内為佳’而不是提供一供應切換信號sw的端 子。測試電路置於半導體記憶體裝罝内，可利用如CPU之 控制裝置來控制測試電路的工作。 第1 8圖係根據本發明連接於如CPU控制電路之FRAM 方塊圖。在第18圖中，與第13圖相同的元件，使用相同的 號碼，其說明省略。 第1 8圖FRAM 110A包括第13圖組態之外的測試電路 1150。定時控制電路119並不提供用以接收FRAM110A外部 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 30 例f mm ------------Aw- --------- ^--------- (請先閱讀背面之注意事項再填寫本頁) 1_= 1221291 A7 _-___ B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（28) 信號的端子接腳，而是自測試電路1150接收切換信號sw。 測試電路1150根據連接於FRAM110A的CPU1151指令 來控制FRAM110A的測試工作。測試電路本身係裝置於傳 統的DRAM内，並非本發明特點。但在本發明中，測試電 路1150係組態成響應CPU1151指令而輸出切換信號sw。切 換信號SW如前述可設為HIGH或LOW。產生切換信號8〜僅 需解碼CPU1151信號的技術。關於測試電路115〇組態產生 切換信號SW的說明，此處省略其說明。 在第18圖FRAM110A中，可使用第14或16圖架構，用 以測試信號控制字元線不致動定時或預先充電信號開始的 定時。 在上述實施例中，可在固定預先充電工作定時的同時 ，調整字元線不致動定時，或在固定字元線不致動定時的 同時，調整預先充電工作的定時。但在裝置測試時，例如 有一種情況需要將字元線工作定時設定成與正常寫入工 作相同條件來進行測試。或有一種情況需要將預先充電工 作定時設定成與正常寫入工作相同條件來進行測試。 因此，需要提供一種機構，可供測試工作進行時，選 擇所需之寫入工作模式。利用此種機構可在測試工作時選 擇種模式’即在固定預先充電工作定時的同時，調整字 元線不致動定時，或選擇一種模式，即在固定字元線不致 動疋時的同時，調整預先充電工作定時。 第19圖係本發明FRAMRAM連接於如CPU控制電路的 方塊圖。在第19圖中，與第18圖相同元件使用相同號碼，

(請先閱讀背面之注意事項再填寫本頁) .裝 Η f = fff ----IT--------. m = 1221291 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（29) 其說明省略。 在第19圖FRAM110B中，提供一定時控制電路丨丨犯及 一測試電路1150B以取代第18圖之對應電路，及新增一可 程式記憶體1152。可程式記憶體1152係根據cpuu5l指令 來程式化。在第19圖組態中，可程式記憶體1152係用來選 擇一種模式，即在固定預先充電工作定時的同時，調整字 兀線不致動定時，或選擇一種模式，即在固定字元線動定 時的同時，調整預先充電工作定時。實務上，可程式記憶 體1152因此僅需儲存一位元的資訊，用以表示根據cpui5i 指令選擇何種工作模式，可使用較簡易的記錄器。 可程式A憶體1152提供信號至測試電路1丨5〇B，信號 係表示選擇何種工作模式。測試電路115〇B供應表示所選 擇工作模式之切換信號SW與變換信號MC至定時控制電路 119B。或者，變換信號MC可直接由可程式記憶體152供應 至定時控制電路119B。 第20圖係定時控制電路，根據變換信號切換於字元線 致動定時調整與預先充電工作定時調整之間。 第20圖定時控制電路丨包括PMOS電晶體121至123 ’ NMOS電晶體124至126，反相器127及延遲電路128與129 ’全部對應於第14圖之定時控制電路119，及另包括pm〇S 電晶體1121至1123 ’ NMOS電晶體1124至1126，反相器1127 ’及延遲電路1128，全部對應於第16圖之定時控制電路 119A。定時控制電路119B另包括一反相器12〇1，pM〇s電 晶體1202至1205，NMOS電晶體1206至1209及一反相器 (請先閱讀背面之注意事項再填寫本頁) I ^w· Γ------訂---- 羲-

H 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公f ) 32 1221291

經濟部智慧財產局員工消費合作社印製 五、發明說明（3Q) 1210。 當變換信號CM為LOW，一包含PM0S電晶體12〇3及 NMOS電晶體1207之轉移閘極開路，使對應㈣控制電路 U9之電路部分的信號供應至字元解碼器114，如第14圖示 而且 包含PM〇s電晶體1204及NMOS電晶體1208之轉 移閘極開路，使對應定時控制電路丨丨9之電路部分的預先充 電信號PR供應至感知放大器單元丨丨8。 在此種方式中，當變換信號CM為LOW，預先充電工 作定時為固定，及字元線不致動定時係依切換信號8〜而變 當變換化號CM為HIGH，一包含pm〇S電晶體1202及 NMOS電晶體1206之轉移閘極開路，使固定於L〇w準位之 仏唬供應至字元解碼器丨14，如第14圖示。而且，一包含 PMOS電晶體1250及NMOS電晶體1209之轉移閘極開路，使 對應定時控制電路119A之電路部分的預先充電信號pR供 應至感知放大器單元118。 在此方式中，當變換信號〇]^為HIGH，字元線工作定 時為固定，及預先充電工作定時係依切換信號sw而變化。 綜上所述，根據本發明，字元線驅動電路及預先充電 電路之控制係在第二模式預先充電工作開始之後不致動字 元線。當細胞格電晶體變為不導通，即資料電壓已自位元 線移除，故記憶體細胞格寄生電容並不在其中儲存電荷。 一緊接著的貧料f買取工作可單獨測試記憶體細胞格的資料 保持能力。無需在資料寫入工作之後及在資料讀取工作之 (請先閱讀背面之注意事項再填寫本頁) Μ---------------- ττι ·*'.''' 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） 33 丄221291 A7 五、發明說明（31 W設定等待時間，此與相關技藝的測試工作情況不同 此即可快速的進行記憶體細胞格測試。 5如 可提供一切換信號至半導體記憶體震置的外部 及可改變正常工作模式與測試工作模式之間的信號準位。 如此可切換於預先充電工作開始之前的字元線不致動 及預先充電工作開始之後的字元線不致動模式之間。 、半導體記憶體裝罝可由單一封裝提供，#中組合 導體域體m如CPU日日日片的控制電路日日日#無法 自封裝外部直接進出半導體記憶體裝罝的接腳。在此種 態中，可在半導體記憶體裝罝内部提供一測試電路用以 應一切換信號，使如CPU之控制裝置可用來控制測試 的工作，即可切換於預先充電工作開始之前的字元線 動模式及預先充電工作開始之後的字元線不致動模式 組 供 (請先閱讀背面之注意事項再填寫本頁) ▼丨裝 • ϋ n n fff

IP 丨電路 .不致 之間 ----訂---- 經濟部智慧財產局員工消費合作社印製 這是可能在正常工作相同的條件下進行有關預先充電 工作定時的記憶體細胞格測試。或者，可以在正常工作相 同的條件下進行有關字元線致動及不致動定時的記憶體細 胞格測試。 另外，半導體記憶體裝罝可組態成切換於字元線工作 定時與工常寫入工作相同情況及預先充電工作定時與正常 寫入工作相同情況之間。 另外’本發明並不限於這些實施例，在本發明申請專 利範圍的範疇内仍可作各種變化及修改。 本發明已於3月24日西元2〇〇〇案號2000-0853 18及3月

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二 I 1. 本紙張尺度刺t關家標準（CNS)i^見格（210 X 297公釐) 34 1221291 A7 __B7___ 五、發明說明（32 ) 29曰西元2000案號2000-092226向日本特許廳申請優先權 ，其内容併此供參考。 (請先閱讀背面之注意事項再填寫本頁) 元件標號對照表 10..-FRAM 43-1 〜41_n、44-1 〜44-η· 11…位址處理單元 電記憶體細胞格 12…資料輸入/輸出單元 51、52…空乏型電晶體 12—NMOS電晶體 60…單元切換電路 13…控制單元 61、62...PMOS電晶體 14···字元解碼器 65…轉換閘極 15···板解碼器 66···轉換閘極 16···行解碼器 63、64...NMOS電晶體 17…細胞格電路 110 …FRAM 18…感知放大器單元 111…位址處理單元 19…單元選擇電路 112…資料輸入/輸出單元 20…細胞格陣列單元 113…控制單元 20A…選擇細胞格陣列單元 114···字元解碼器 20D…細胞格陣列單元 114A…字元解碼器 30…單元切換電路 115···板解碼器 31〜36…NMOS電晶體 116…行解碼器 37···反相器 117···細胞格電路 41-1 〜41-n、42-1 〜42-n … 118···感知放大器 NMOS電晶體 119…定時控制電路 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 1221291 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（33) 119A…定時控制電路 119B···定時控制電路 121〜123"?MOS電晶體 124〜126"_NMOS電晶體 127···反相器 128、129…延遲電路 131、132...PMOS 電晶體 133、134…NMOS電晶體 14卜142...NMOS電晶體 143、144…記憶體細胞格 151···感知放大器 152 〜154...NMOS 電晶體 510...FRAM 511…位址處理單元 512…資料輸入/輸出單元 513…控制單元 514···字元解碼器 515…板解碼器 516···行解碼器 517…細胞格電路 518···感知放大器單元 1124〜1126…NMOS電晶體 1127···反相器 1128…延遲電路 1132…NMOS電晶體 1151 …CPU 1152…可程式記憶體 1150B…測試電路 1119A…定時控制電路 1121 〜1123". PMOS 電晶體 1131".PMOS 電晶體 120l···反相器 1202 〜1205...PMOS電晶體 1206 〜1209 ".NMOS 電晶體 1210···反相器 1250...PMOS 電晶體 (請先閱讀背面之注意事項再填寫本頁) 裝 訂·! 秦· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 36

Claims (1)

1. 夂、申請專利範圍 1. 一種半導體記憶體裝罝，包含： 鐵電記憶體細胞格； 細胞格電晶體連接於該記憶體細胞格第一節點與 資料轉移線之間，該記憶體細胞格與該細胞格電晶體組 成群單元’各對應一或多個行位址； 通用字元線，其中之一響應一對應列位址選擇而致 動； 局部字元線，其中之一係供對應該單元之一專用主 連接至細胞格電晶體閘極； 局部板線，其中之一係供對應該單元之一專用並達 接至記憶體細胞格第二節點；及 一單元切換電路係電氣連接該通用字元線致動之 一至該單元選擇之一之該局部字元線之一，以達到其間 相同之電位，及電氣連接該通用板線致動之一至該單元 選擇之-之該局部板線之一，以達到其間相同之電位。 位 2. 申請專利範圍第丨項之半導體記憶體裝罝，其中局 #子70線及局部板線係箝位於未選擇單元之接地電W 3. 輯申請專利範圍第之半導體記憶體裝罝，另包 1元選擇電路’用以解碼一輸入行位址選擇該單元 —，及致動一選擇信號，供應至與該單元選擇之一 之該單元切換電路。 〜據申明專利範圍第3項之半導體記憶體|罝，其中 單元切換電路包括： /、 1221291 、申清專利範圍 -第-NM0S電晶體其中有一汲極與一源極，分別 連接錢動之該通用字元線之一及該局部字元線之一； 、一第二NMOS電晶體其中有一沒極與一源極，分別 連接至單元選擇信號及該第—N M ◦ S電晶體閘極，及其 中有一閘極連接於電源供應電壓； 一第三NM0S電晶體其中有一汲極與_源極，分別 連接至致動之該通用板線之一及該局部板線之一； 第四NMOS電晶體其中有一汲極與一源極，分別 連接至單το選擇信號及該第SNM〇s電晶體之閘極，及 其中有一閘極連接至電源供應電壓。 5.根據申請專利範圍第4項之半導體記憶體裝罝，其中 第一NMOS電晶體及該第raNM〇s電晶體係空乏型電 體。 6·根據申請專利範圍第3項之半導體記憶體裝罝，其中 單元切換電路包括： 一第一轉移閘極係由並聯連接之PM〇s電晶體 NMOS電晶體形成，及連接致動之該通用字元線之一 该局部字元線之一 ·，及 一第二轉移閘極係由並聯連接之pM〇s電晶 NMOS電晶體形成，及連接致動之該通用板線之一至 局部板線之一。 7·根據申請專利範圍第3項之半導體記憶體裝罝，其中 早凡切換電路包括：一閘極響應單元選擇信號致動 電氣連接致動之該通用字元線之一至該局部字元線 該 晶 該 至 體 該 該 之 本紙張尺度適用中國國家標準（CNS) A4規格（21〇χ297公釐）

   (請先閱讀背面之注意事項再填寫本頁) 訂— Ml 4 A8 B8 —---- 申請專利範圍 "一 一；及 -問極響應該局部字元線之一之致動，電氣連接致 動之該通用板線之-至該局部板線之… 8·,據申請專利範圍第3項之半導體記憶體裝罝，其中該 單元切換電路包括： -第-NMOS電晶體其中有一汲極與一源極，分別 連接域動之該通用字元線之一及該局部字元線之一； 第_nmos電晶體其中有一汲極與一源極，分別 、接至單元選擇h唬及該第一NMOS電晶體閘極，及其 中有一閘極連接於電源供應電壓； 一第二NMOS電晶體其中有一汲極與一源極，分別 連接至致動之該替板線之—及該局部板狀一； 、一第四NMOS電晶體其中有一汲極與一源極，分別 連接至4局σ卩子元線之一及該第三電晶體之問 極，及其中有一閘極連接至電源供應電壓。 9· _請專利範圍第3項之半導體記憶體裝罝，其中該 單元切換電路包括： 一閘極響應單元選擇信號致動，電氣連接致動之該 通用板線之一至該局部板線之一；及 閘極響應該局部板線之一之致動，電氣連接 致動之該通用字元線之一至該局部字元線之一。 10·根據申請專利範圍第3項之半導體記憶體裝置，其中該 單元切換電路包括： 第一 NMOS電晶體其中有一汲極與一源極，分別 本紙張尺度適财關家標準（CNS) A4規格⑵QX297公楚） (請先閲讀背面之注意事項再填寫本頁) 、可I 4 Η 1221291 A8 B8 C8 D8 Η 六、申請專利範圍 連接至致動之該通用字元線之一及該局部字元線之一； 一第二NMOS電晶體其中有一汲極與一源極，分別 連接至该通用字元線之一及該第一 NMOS電晶體之閘 極’及其中有一閘極連接至電源供應電壓； 一第二NMOS電晶體其中有一汲極與一源極，分別 連接至致動之該通用板線之一及該局部板線之一； 一第四NMOS電晶體其中有一汲極與一源極，分別 連接至單元選擇信號及該第：NM〇s電晶體閘極，及其 中有一閘極連接於電源供應電壓。 11. 一種半導體記憶體裝罝，包含·· 鐵電記憶體細胞格； 位元線用以往復轉移該記憶體細胞格的資料讀取 或寫入； 細胞格電晶體連接於該記憶體細胞格與該位元 之間； 字元線控制該細胞格電晶體的導通/不導通狀態； 字元線驅動電路驅動該字元線； 預先充電電路預先充電該位元線；及 一定時控制電路，控制該字元線驅動電路及該預先 電路，可在第一模式預先充電工作開始之前先不致動一 字元線’之後在第二模式預先充電工作之後不致動字 線。 12. 根據申請專利範圍第丨丨項之半導體記憶體裝罝，其中 線 元 第 模式係一正常工作模式，及第二模式係一測試工作模 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） J ” m f I r ................ (請先閲讀背面之注意事項再填寫本頁) 訂— 鐮_ 二 I 、申請專利範園 13·根據申請專利範圍第12項之半導體記憶體裝置，其中接 ㈣I置外部之城⑽，城錢係表示正常工作模 式或測試工作模式。 14·根據中請專利範圍第12項之半導體記憶體裝置，另包含 -主控制測試電路，及供應—㈣信號至該定 S，控制電路’切換信號係表示正常卫作模式試 模式。 15.1據申請專利範圍第⑴員之半導體記憶體裝罝，其中該 疋時控制電路’在保持預先充電工作開始定時固定的同 時’改變第-模式與第二模式之間的字元線不致動定時 16.，據申請專利範圍第叫之半導體記憶體裝置，其中該 疋恰栓制電路，在保持字元線不致動定時固定的同時， 改變第一模式與第二模式之間的預先充電工作開始定 時。 Π·根據申請專利範圍第丨丨項之半導體記憶體裝罝，其中該 定時控制電路係組態成可工作於第一模式與第二模^ 選擇之一，其中第一工作模式可在保持預先充電工作開 始定時固定的同時，改變第一模式與第二模式之間的字 元線不致動定時，及第二模式工作模式可在保持字元線 不致動定時固定的同時，改變第一模式與第二模式之間 的預先充電工作開始定時。 18.根據申請專利範圍第17項之半導體記憶體裝罝，另包含 1221291 A8 B8 C8 » D8 六、申請專利範圍 一可程式單元，可組態程式化來表示是否選擇第一工作 模式或第二工作模式。 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210 X 297公釐）