JPH0590532A - 半導体記憶素子 - Google Patents
半導体記憶素子Info
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- JPH0590532A JPH0590532A JP24771491A JP24771491A JPH0590532A JP H0590532 A JPH0590532 A JP H0590532A JP 24771491 A JP24771491 A JP 24771491A JP 24771491 A JP24771491 A JP 24771491A JP H0590532 A JPH0590532 A JP H0590532A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
- G11C11/223—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements using MOS with ferroelectric gate insulating film
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
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Abstract
(57)【要約】
【目的】 結晶性の良い強誘電体薄膜を形成し、そのキ
ャパシタを利用して非破壊読み出しが可能な半導体記憶
素子を提供する。 【構成】 電界効果型トランジスタと強誘電体キャパシ
タからなり、前記トランジスタのゲート電極がキャパシ
タの一方の電極と接続されており、またキャパシタとゲ
ート電極とのあいだに取出電極が接続されている。
ャパシタを利用して非破壊読み出しが可能な半導体記憶
素子を提供する。 【構成】 電界効果型トランジスタと強誘電体キャパシ
タからなり、前記トランジスタのゲート電極がキャパシ
タの一方の電極と接続されており、またキャパシタとゲ
ート電極とのあいだに取出電極が接続されている。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶素子に関す
る。さらに詳しくは、強誘電体キャパシタを使用した非
破壊読み出しが可能な半導体記憶素子に関する。
る。さらに詳しくは、強誘電体キャパシタを使用した非
破壊読み出しが可能な半導体記憶素子に関する。
【０００２】
【従来の技術】従来より提案されている強誘電体キャパ
シタを使用した半導体記憶素子としては大きく分ける
と、１つのセルに１つのトランジスタと１つのキャパシ
タを有するタイプ（以下、１Tr・１Capa／１cellタイプ
という）と金属膜・強誘電体膜・半導体層（以下、MFS
という）構造がある。
シタを使用した半導体記憶素子としては大きく分ける
と、１つのセルに１つのトランジスタと１つのキャパシ
タを有するタイプ（以下、１Tr・１Capa／１cellタイプ
という）と金属膜・強誘電体膜・半導体層（以下、MFS
という）構造がある。
【０００３】このうち１Tr・１Capa／１cellタイプのも
のは図12〜13に示されるように強誘電体キャパシタ１と
MOSFETのソースまたはドレインとを接続したものであ
る。なお、図12〜13において、２は強誘電体、３は下部
電極、４は拡散層、５はゲート電極、６は第１層間絶縁
膜、７は第２層間絶縁膜、８はAl配線層、９はフィール
ド酸化膜である。
のは図12〜13に示されるように強誘電体キャパシタ１と
MOSFETのソースまたはドレインとを接続したものであ
る。なお、図12〜13において、２は強誘電体、３は下部
電極、４は拡散層、５はゲート電極、６は第１層間絶縁
膜、７は第２層間絶縁膜、８はAl配線層、９はフィール
ド酸化膜である。
【０００４】この方式のものは、図14に示される強誘電
体のヒステリシスにおいて、ＡまたはＢの状態を判定す
るために一度Ｃまで電界がかけられる。そして、そのと
き流れる電流によりＡまたはＢを判定するものである。
体のヒステリシスにおいて、ＡまたはＢの状態を判定す
るために一度Ｃまで電界がかけられる。そして、そのと
き流れる電流によりＡまたはＢを判定するものである。
【０００５】つぎにMFS 構造は、図15に示されるよう
に、半導体基板12上に直接強誘電体膜11を形成し、該強
誘電体膜11の分極反転電荷により下部の半導体に反転層
を形成するというものである。なお図15において、10は
ゲート電極、13は不純物拡散領域でゲート領域とソース
領域を構成する。
に、半導体基板12上に直接強誘電体膜11を形成し、該強
誘電体膜11の分極反転電荷により下部の半導体に反転層
を形成するというものである。なお図15において、10は
ゲート電極、13は不純物拡散領域でゲート領域とソース
領域を構成する。
【０００６】
【発明が解決しようとする課題】しかしながら、前述し
た強誘電体を使用した半導体記憶素子のうち１Tr・１Ca
pa／１cellタイプのものは、破壊読み出しであるうえ
に、ＡまたはＢを判定するために必要とされる残留分極
が比較的大きい（Capa面積が１μｍ2 のとき、約10μC/
cm2 は必要とされている）という問題がある。
た強誘電体を使用した半導体記憶素子のうち１Tr・１Ca
pa／１cellタイプのものは、破壊読み出しであるうえ
に、ＡまたはＢを判定するために必要とされる残留分極
が比較的大きい（Capa面積が１μｍ2 のとき、約10μC/
cm2 は必要とされている）という問題がある。
【０００７】一方、MFS 構造は、蓄積電荷量ではなく蓄
積電荷密度を必要とするため、電極面積を広く取る必要
がなく、したがって要求される残留分極も約１μC/cm2
以下と比較的小さい。
積電荷密度を必要とするため、電極面積を広く取る必要
がなく、したがって要求される残留分極も約１μC/cm2
以下と比較的小さい。
【０００８】しかしながら、半導体基板上に直接性質の
異なる強誘電体膜を形成するのは困難であり、このため
Ｆ／Ｓの界面に SiO2 などのバッファ層を設けることが
提案されている（特開昭50-57345号公報参照）。
異なる強誘電体膜を形成するのは困難であり、このため
Ｆ／Ｓの界面に SiO2 などのバッファ層を設けることが
提案されている（特開昭50-57345号公報参照）。
【０００９】しかし、バッファ層を設けると強誘電体と
バッファ層の積層コンデンサ構造となり、強誘電体にか
かる電圧が低下し、このため印加電圧を大きくしなけれ
ばならなくなるという問題がある。
バッファ層の積層コンデンサ構造となり、強誘電体にか
かる電圧が低下し、このため印加電圧を大きくしなけれ
ばならなくなるという問題がある。
【００１０】また、この構造では、バッファ層の有無に
かかわらず結晶性の良い強誘電体薄膜をうるのは困難で
ある。
かかわらず結晶性の良い強誘電体薄膜をうるのは困難で
ある。
【００１１】本発明は、叙上の事情に鑑み、前記従来技
術の有する欠点が解消された強誘電体使用の半導体記憶
素子を提供することを目的とする。すなわち本発明の目
的は、非破壊読み出しが可能であり、結晶性の良い強誘
電体膜が形成された半導体記憶素子を提供することであ
る。
術の有する欠点が解消された強誘電体使用の半導体記憶
素子を提供することを目的とする。すなわち本発明の目
的は、非破壊読み出しが可能であり、結晶性の良い強誘
電体膜が形成された半導体記憶素子を提供することであ
る。
【００１２】
【課題を解決するための手段】本発明の半導体記憶素子
は、第１導電型の半導体基板表面に間隔をおいて形成さ
れた２つの第２導電型の半導体領域のあいだの前記基板
表面に誘電体薄膜が設けられており、該誘電体薄膜上部
に導電膜が形成されゲート電極とした電界効果型トラン
ジスタと、強誘電体を２つの導電体電極ではさんだ強誘
電体キャパシタとを有するる半導体記憶素子であって、
前記電界効果型トランジスタのゲート電極が前記強誘電
体層をはさむ２つの導電体電極の一方と電気的に接続さ
れており、かつ前記ゲート電極および該ゲート電極と接
続された前記導電体電極に接続された電極端子が導出さ
れてなることを特徴としている。
は、第１導電型の半導体基板表面に間隔をおいて形成さ
れた２つの第２導電型の半導体領域のあいだの前記基板
表面に誘電体薄膜が設けられており、該誘電体薄膜上部
に導電膜が形成されゲート電極とした電界効果型トラン
ジスタと、強誘電体を２つの導電体電極ではさんだ強誘
電体キャパシタとを有するる半導体記憶素子であって、
前記電界効果型トランジスタのゲート電極が前記強誘電
体層をはさむ２つの導電体電極の一方と電気的に接続さ
れており、かつ前記ゲート電極および該ゲート電極と接
続された前記導電体電極に接続された電極端子が導出さ
れてなることを特徴としている。
【００１３】
【作用】本発明によれば、強誘電体キャパシタをMOSFET
のゲート電極に接続すると共に、接続部から電極端子を
取り出す構成としているため、信号の書き込みにあたっ
ては、強誘電体キャパシタの両電極間に信号電圧を印加
すればよく、低い電圧で書き込みができる。また読み出
しにあたっては強誘電体キャパシタに蓄積された分極電
荷がMOSFETのゲート絶縁膜で形成されたキャパシタに転
送されMOSFETのドレイン、ソース間の導通、非導通状態
で検出でき、分極電荷を破壊しないで簡単に読み出すこ
とができる。
のゲート電極に接続すると共に、接続部から電極端子を
取り出す構成としているため、信号の書き込みにあたっ
ては、強誘電体キャパシタの両電極間に信号電圧を印加
すればよく、低い電圧で書き込みができる。また読み出
しにあたっては強誘電体キャパシタに蓄積された分極電
荷がMOSFETのゲート絶縁膜で形成されたキャパシタに転
送されMOSFETのドレイン、ソース間の導通、非導通状態
で検出でき、分極電荷を破壊しないで簡単に読み出すこ
とができる。
【００１４】さらに本発明によれば、強誘電体膜をMOSF
ETのゲート絶縁膜とは別個に形成するため、強誘電体膜
の下地電極の材質を自由に選択でき結晶性の良い強誘電
体膜を形成できる。
ETのゲート絶縁膜とは別個に形成するため、強誘電体膜
の下地電極の材質を自由に選択でき結晶性の良い強誘電
体膜を形成できる。
【００１５】
【実施例】以下、添付図面に基づき本発明の半導体記憶
素子（以下、デバイスという）をさらに詳細に説明す
る。
素子（以下、デバイスという）をさらに詳細に説明す
る。
【００１６】本発明のデバイスの基本構成は、図１に示
されるように強誘電体キャパシタとMOSFETをそれぞれひ
とつずつ含むものである。ただ、従来の１Tr・１Capa／
１cell構造（図12〜13参照）のようにキャパシタとFET
のソースまたはドレインとを接続する構造ではなく、キ
ャパシタとゲート電極とを接続したものである。強誘電
体キャパシタによる蓄積電荷をゲート電極に伝えること
によりMOSFETの導通、非導通状態を切り替えられる。強
誘電体の残留分極による電荷を利用すれば、MOSFETの導
通、非導通状態を“１”、“０”とした不揮発性メモリ
の構成が可能である。
されるように強誘電体キャパシタとMOSFETをそれぞれひ
とつずつ含むものである。ただ、従来の１Tr・１Capa／
１cell構造（図12〜13参照）のようにキャパシタとFET
のソースまたはドレインとを接続する構造ではなく、キ
ャパシタとゲート電極とを接続したものである。強誘電
体キャパシタによる蓄積電荷をゲート電極に伝えること
によりMOSFETの導通、非導通状態を切り替えられる。強
誘電体の残留分極による電荷を利用すれば、MOSFETの導
通、非導通状態を“１”、“０”とした不揮発性メモリ
の構成が可能である。
【００１７】この方式では記憶を読み出すのに、図１の
ソース15とドレイン16のあいだが導通か非導通かを読み
取ることにより行うので、読み取りにより強誘電体キャ
パシタ１の分極状態を破壊することはない。また、この
構造においてもMOSFETのゲート酸化膜の下部に発生する
電荷密度を必要とするため、MFS 構造と同様に要求され
る残留分極は比較的小さくてよい。こうして、前述した
１Tr・１Capa／１cellタイプに対する問題を解決するこ
とができる。
ソース15とドレイン16のあいだが導通か非導通かを読み
取ることにより行うので、読み取りにより強誘電体キャ
パシタ１の分極状態を破壊することはない。また、この
構造においてもMOSFETのゲート酸化膜の下部に発生する
電荷密度を必要とするため、MFS 構造と同様に要求され
る残留分極は比較的小さくてよい。こうして、前述した
１Tr・１Capa／１cellタイプに対する問題を解決するこ
とができる。
【００１８】また本発明の構造では、半導体基板や半導
体基板上のバッファ層の上に強誘電体薄膜を直接成膜す
る必要がなく、下部電極の材質を選ぶことによって強誘
電体薄膜と下地との整合性をうることができる。たとえ
ば酸化物ペロブスカイト構造をもつPZT (PbZrTiO3 ）、
PLZT (PbLaZrTiO3 ）、 PbTiO3 などは、下地にPtを用
いると結晶性の良い膜がえられる。
体基板上のバッファ層の上に強誘電体薄膜を直接成膜す
る必要がなく、下部電極の材質を選ぶことによって強誘
電体薄膜と下地との整合性をうることができる。たとえ
ば酸化物ペロブスカイト構造をもつPZT (PbZrTiO3 ）、
PLZT (PbLaZrTiO3 ）、 PbTiO3 などは、下地にPtを用
いると結晶性の良い膜がえられる。
【００１９】また強誘電体キャパシタ１の一方の電極と
MOSFETのゲート電極との接続部にビットライン17を設け
ることにより、ワードライン14とビットライン17とのあ
いだの電圧を変化させることができ、これにより強誘電
体の分極反転を操作することができる。そのためMFIS構
造のように、絶縁膜を挿入した分印加電圧を大きくする
という必要がなくなり、低い電圧で記憶させることがで
きる。こうして、前述したMFS 構造に対する問題を解決
することができる。
MOSFETのゲート電極との接続部にビットライン17を設け
ることにより、ワードライン14とビットライン17とのあ
いだの電圧を変化させることができ、これにより強誘電
体の分極反転を操作することができる。そのためMFIS構
造のように、絶縁膜を挿入した分印加電圧を大きくする
という必要がなくなり、低い電圧で記憶させることがで
きる。こうして、前述したMFS 構造に対する問題を解決
することができる。
【００２０】実施例１ 図２〜７は本発明のデバイスの一実施例のプロセスフロ
ーをあらわす断面説明図である。なお、図７は図６を90
°回転させた方向での断面説明図である。図２〜７にお
いて、18は半導体基板、19はFET のドレイン、ソース領
域を形成するための不純物拡散領域、20は素子間分離の
ためのフィールド酸化膜、21は層間絶縁膜、22はゲート
電極、23はゲート酸化膜、24は導電体電極（導電膜）、
25は強誘電体、26は配線層、27はパシベーション膜であ
る。
ーをあらわす断面説明図である。なお、図７は図６を90
°回転させた方向での断面説明図である。図２〜７にお
いて、18は半導体基板、19はFET のドレイン、ソース領
域を形成するための不純物拡散領域、20は素子間分離の
ためのフィールド酸化膜、21は層間絶縁膜、22はゲート
電極、23はゲート酸化膜、24は導電体電極（導電膜）、
25は強誘電体、26は配線層、27はパシベーション膜であ
る。
【００２１】本実施例ではFET とキャパシタとが層間絶
縁膜21a により分離されている。図２に示される工程は
従来のMOSFET技術によるものである。
縁膜21a により分離されている。図２に示される工程は
従来のMOSFET技術によるものである。
【００２２】すなわち、半導体基板表面に薄い酸化膜を
熱酸化法により形成し、部分酸化法により素子分離用の
フィールド酸化膜20を形成した。そののち、絶縁膜にポ
リシリコンを堆積してゲート電極22を形成すると共に、
ソース、ドレイン領域を形成する場所にイオン打込みを
し、熱処理をして不純物拡散層19を形成した。そのの
ち、CVD 法などにより層間絶縁膜21a を形成したもので
ある。
熱酸化法により形成し、部分酸化法により素子分離用の
フィールド酸化膜20を形成した。そののち、絶縁膜にポ
リシリコンを堆積してゲート電極22を形成すると共に、
ソース、ドレイン領域を形成する場所にイオン打込みを
し、熱処理をして不純物拡散層19を形成した。そのの
ち、CVD 法などにより層間絶縁膜21a を形成したもので
ある。
【００２３】つぎに、図３に示されるように層間絶縁膜
21a の上にキャパシタの下部電極となる導電膜24a を形
成、加工した。この導電膜の形成はたとえば、スパッタ
リング法で、100 〜600nm の膜厚のPt金属膜を形成し、
エッチングにより必要な部分のみを残し、他を腐蝕除去
する。この際、ゲート電極22と連結するように（図７参
照）導電膜を延ばして形成した。このPt金属膜を形成す
るのは、ついで導電膜24a の上に強誘電体25が形成され
るが、この強誘電体25に酸化物ペロブスカイト構造をも
つPZT 系（PZT 、PLZT、 PbTiO3 など）を用いるばあ
い、導電膜の材料としてはF.C.C.構造すなわち面心立方
格子構造をもつ金属、とくにPt（白金）を用いるのが好
ましいからである。その理由は、F.C.C.金属は下地にか
かわらず結晶配向性をもつ性質があり、その中でもPtは
PZT 系の強誘電体との格子定数のミスマッチが比較的小
さく、そのため強誘電体の結晶配向性が良くなるためで
ある。
21a の上にキャパシタの下部電極となる導電膜24a を形
成、加工した。この導電膜の形成はたとえば、スパッタ
リング法で、100 〜600nm の膜厚のPt金属膜を形成し、
エッチングにより必要な部分のみを残し、他を腐蝕除去
する。この際、ゲート電極22と連結するように（図７参
照）導電膜を延ばして形成した。このPt金属膜を形成す
るのは、ついで導電膜24a の上に強誘電体25が形成され
るが、この強誘電体25に酸化物ペロブスカイト構造をも
つPZT 系（PZT 、PLZT、 PbTiO3 など）を用いるばあ
い、導電膜の材料としてはF.C.C.構造すなわち面心立方
格子構造をもつ金属、とくにPt（白金）を用いるのが好
ましいからである。その理由は、F.C.C.金属は下地にか
かわらず結晶配向性をもつ性質があり、その中でもPtは
PZT 系の強誘電体との格子定数のミスマッチが比較的小
さく、そのため強誘電体の結晶配向性が良くなるためで
ある。
【００２４】ついで図４に示すように強誘電体材料のた
とえば、PZT をスパッタリング法で0.1 〜0.3 μm 堆積
し、引きつづき上部電極を下部電極と同様に積層して不
要部分をエッチング除去して形成した。この強誘電体材
料の形成はスパッタリング法以外のCVD 法、ゾル−ゲル
法などでも形成できる。この強誘電体材料は酸化物ペロ
ブスカイト構造をもつPZT 、PLZTなどが強誘電性も強い
ので理想的である。しかし成膜の難しさからみると、Ge
TeやPbx Ge1-x Teのように簡単な結晶構造（NaCl型）で
結晶化温度の低い（250 ℃以下）、Ge元素を成分に有す
る強誘電体の方が、製造プロセス上優れている。
とえば、PZT をスパッタリング法で0.1 〜0.3 μm 堆積
し、引きつづき上部電極を下部電極と同様に積層して不
要部分をエッチング除去して形成した。この強誘電体材
料の形成はスパッタリング法以外のCVD 法、ゾル−ゲル
法などでも形成できる。この強誘電体材料は酸化物ペロ
ブスカイト構造をもつPZT 、PLZTなどが強誘電性も強い
ので理想的である。しかし成膜の難しさからみると、Ge
TeやPbx Ge1-x Teのように簡単な結晶構造（NaCl型）で
結晶化温度の低い（250 ℃以下）、Ge元素を成分に有す
る強誘電体の方が、製造プロセス上優れている。
【００２５】なお、電極は２層以上の積層構造たとえ
ば、不純物がドープされたポリシリコンやアモルファス
シリコとPt層の組み合わせにすると接着性向上の効果が
ある。また、電極および強誘電体の加工に関してはウェ
ットエッチングでも良いが、微細化に適応しうる点より
イオンミリング、RIBE、RIE などのドライエッチングの
方が好ましい。
ば、不純物がドープされたポリシリコンやアモルファス
シリコとPt層の組み合わせにすると接着性向上の効果が
ある。また、電極および強誘電体の加工に関してはウェ
ットエッチングでも良いが、微細化に適応しうる点より
イオンミリング、RIBE、RIE などのドライエッチングの
方が好ましい。
【００２６】つぎの図５〜６に示されるステップは従来
の半導体プロセス技術を用いたもので、強誘電体25およ
び上部電極の導電膜24b の上にCVD 法などでPSG を約0.
5μm 堆積し、層間絶縁膜21b を再度形成した。そのの
ち、電極コンタクトのため、層間絶縁膜21b を目抜き、
スパッタリング法によりAl膜を成膜し、エッチングでAl
の配線層26を形成した。その上にさらに、CVD 法などで
PSG を１〜２μm 堆積し、パッシベーション膜27を形成
して本発明の半導体記憶素子部分を形成した。
の半導体プロセス技術を用いたもので、強誘電体25およ
び上部電極の導電膜24b の上にCVD 法などでPSG を約0.
5μm 堆積し、層間絶縁膜21b を再度形成した。そのの
ち、電極コンタクトのため、層間絶縁膜21b を目抜き、
スパッタリング法によりAl膜を成膜し、エッチングでAl
の配線層26を形成した。その上にさらに、CVD 法などで
PSG を１〜２μm 堆積し、パッシベーション膜27を形成
して本発明の半導体記憶素子部分を形成した。
【００２７】実施例２ 図８〜11は本発明のデバイスの他の実施例のプロセスフ
ローをあらわす断面説明図である。なお、図11は図10を
90°回転させた方向での断面説明図である。図８〜11に
おいて、18〜27は実施例１における同一参照符号と同等
のものをあらわしている。
ローをあらわす断面説明図である。なお、図11は図10を
90°回転させた方向での断面説明図である。図８〜11に
おいて、18〜27は実施例１における同一参照符号と同等
のものをあらわしている。
【００２８】本実施例ではFET のゲート電極と強誘電体
キャパシタの下部電極とが共用となっている。図８に示
されるステップでは、従来のMOSFET技術を用いて実施例
１と同様に半導体基板18上にフィールド酸化膜20、ゲー
ト酸化膜23を形成し、その上部にゲート電極兼強誘電体
キャパシタの下部電極となるPtの導電膜22を形成し、そ
の上部に強誘電体25、さらにその上部に上部電極となる
導電膜24を形成した。ここで強誘電体25として酸化物ペ
ロブスカイト構造をもつPZT 系を用いるばあいは、前述
した理由により導電膜の材料としてPtを選択するのが好
ましい。また導電膜22、24は２層以上の積層構造であっ
てもよい。たとえば、下地との整合性を考え下部電極の
Ptの下にドープされたポリシリコンやドープされたアモ
ルファスシリコンなどのシリコン系の導電体を形成する
と一層密着性がよい。
キャパシタの下部電極とが共用となっている。図８に示
されるステップでは、従来のMOSFET技術を用いて実施例
１と同様に半導体基板18上にフィールド酸化膜20、ゲー
ト酸化膜23を形成し、その上部にゲート電極兼強誘電体
キャパシタの下部電極となるPtの導電膜22を形成し、そ
の上部に強誘電体25、さらにその上部に上部電極となる
導電膜24を形成した。ここで強誘電体25として酸化物ペ
ロブスカイト構造をもつPZT 系を用いるばあいは、前述
した理由により導電膜の材料としてPtを選択するのが好
ましい。また導電膜22、24は２層以上の積層構造であっ
てもよい。たとえば、下地との整合性を考え下部電極の
Ptの下にドープされたポリシリコンやドープされたアモ
ルファスシリコンなどのシリコン系の導電体を形成する
と一層密着性がよい。
【００２９】ついで図９に示されるように電極および強
誘電体薄膜の不要部分を除去するため、エッチング加工
し、不純物拡散領域19を形成した。加工の方法としては
前述した理由によりドライエッチングを用いるのが好ま
しい。図10〜11は実施例１と同様に、従来のMOSFET技術
を用いてAlの配線層26およびパッシベーション膜27を形
成した工程をあらわしている。
誘電体薄膜の不要部分を除去するため、エッチング加工
し、不純物拡散領域19を形成した。加工の方法としては
前述した理由によりドライエッチングを用いるのが好ま
しい。図10〜11は実施例１と同様に、従来のMOSFET技術
を用いてAlの配線層26およびパッシベーション膜27を形
成した工程をあらわしている。
【００３０】
【発明の効果】以上説明したとおり、本発明のデバイス
によれば強誘電体キャパシタと電界効果型トランジスタ
のゲート電極とが接続されており、かつ前記キャパシタ
とゲート電極とのあいだに外部電極端子が接続されてい
るので、書き込み時は低い電圧で行え、読み出し時に
は、強誘電体の分極反転電荷によりMOSFETのゲートに反
転層を形成し、ドレイン、ソース間の導通、非導通状態
で検出でき、非破壊読み出しが可能である。また、結晶
性の良い強誘電体薄膜を有するデバイスをうることがで
きる。
によれば強誘電体キャパシタと電界効果型トランジスタ
のゲート電極とが接続されており、かつ前記キャパシタ
とゲート電極とのあいだに外部電極端子が接続されてい
るので、書き込み時は低い電圧で行え、読み出し時に
は、強誘電体の分極反転電荷によりMOSFETのゲートに反
転層を形成し、ドレイン、ソース間の導通、非導通状態
で検出でき、非破壊読み出しが可能である。また、結晶
性の良い強誘電体薄膜を有するデバイスをうることがで
きる。
【００３１】その結果、強誘電体のキャパシタに蓄えら
れた電荷量により情報を記憶する半導体記憶素子の特性
並びに信頼性を大幅に向上でき利用範囲が増える効果が
ある。
れた電荷量により情報を記憶する半導体記憶素子の特性
並びに信頼性を大幅に向上でき利用範囲が増える効果が
ある。
【図１】本発明のデバイスの一実施例の等価回路図であ
る。
る。
【図２】本発明のデバイスの一実施例のプロセスフロー
をあらわす断面説明図である。
をあらわす断面説明図である。
【図３】本発明のデバイスの一実施例のプロセスフロー
をあらわす断面説明図である。
をあらわす断面説明図である。
【図４】本発明のデバイスの一実施例のプロセスフロー
をあらわす断面説明図である。
をあらわす断面説明図である。
【図５】本発明のデバイスの一実施例のプロセスフロー
をあらわす断面説明図である。
をあらわす断面説明図である。
【図６】本発明のデバイスの一実施例のプロセスフロー
をあらわす断面説明図である。
をあらわす断面説明図である。
【図７】図６を90°回転させた方向での断面説明図であ
る。
る。
【図８】本発明のデバイスの他の実施例のプロセスフロ
ーをあらわす断面説明図である。
ーをあらわす断面説明図である。
【図９】本発明のデバイスの他の実施例のプロセスフロ
ーをあらわす断面説明図である。
ーをあらわす断面説明図である。
【図１０】本発明のデバイスの他の実施例のプロセスフ
ローをあらわす断面説明図である。
ローをあらわす断面説明図である。
【図１１】図10を90°回転させた方向での断面説明図で
ある。
ある。
【図１２】従来の１Tr・１Capa／１cellタイプの強誘電
体メモリの等価回路図である。
体メモリの等価回路図である。
【図１３】従来の１Tr・１Capa／１cellタイプの強誘電
体メモリの断面説明図である。
体メモリの断面説明図である。
【図１４】強誘電体のヒステリシスをあらわす図であ
る。
る。
【図１５】従来のMFS 構造の強誘電体メモリの断面説明
図である。
図である。
１ 強誘電体キャパシタ 14 ワードライン 15 ソース 16 ドレイン 17 ビットライン 18 半導体基板 19 不純物拡散領域 22 ゲート電極 24 導電体電極（導電膜） 25 強誘電体
Claims (2)
- 【請求項１】 第１導電型の半導体基板表面に間隔をお
いて形成された２つの第２導電型の半導体領域のあいだ
の前記基板表面に誘電体薄膜が設けられており、該誘電
体薄膜上部に導電膜が形成されゲート電極とした電界効
果型トランジスタと、強誘電体を２つの導電体電極では
さんだ強誘電体キャパシタとを有する半導体記憶素子で
あって、 前記電界効果型トランジスタのゲート電極が前記強誘電
体層をはさむ２つの導電体電極の一方と電気的に接続さ
れており、かつ前記ゲート電極および該ゲート電極と接
続された前記導電体電極に接続された電極端子が導出さ
れてなることを特徴とする半導体記憶素子。 - 【請求項２】 前記電界効果型トランジスタと前記強誘
電体キャパシタとが少なくとも１層以上の絶縁層により
電気的に分離して形成されてなる請求項１記載の半導体
記憶素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24771491A JP3160324B2 (ja) | 1991-09-26 | 1991-09-26 | 半導体記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24771491A JP3160324B2 (ja) | 1991-09-26 | 1991-09-26 | 半導体記憶素子 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35932199A Division JP3559486B2 (ja) | 1999-12-17 | 1999-12-17 | 半導体記憶素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0590532A true JPH0590532A (ja) | 1993-04-09 |
| JP3160324B2 JP3160324B2 (ja) | 2001-04-25 |
Family
ID=17167579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24771491A Expired - Fee Related JP3160324B2 (ja) | 1991-09-26 | 1991-09-26 | 半導体記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3160324B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5515311A (en) * | 1993-07-26 | 1996-05-07 | Olympus Optical Co., Ltd. | Method of driving ferroelectric memory |
| US5541870A (en) * | 1994-10-28 | 1996-07-30 | Symetrix Corporation | Ferroelectric memory and non-volatile memory cell for same |
| US5708284A (en) * | 1995-03-20 | 1998-01-13 | Sharp Kabushiki Kaisha | Non-volatile random access memory |
| EP1134803A1 (en) * | 2000-03-13 | 2001-09-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| KR100447790B1 (ko) * | 2001-12-04 | 2004-09-08 | 한국과학기술연구원 | 비파괴 판독형 비휘발성 강유전체 메모리의 쓰기 신호오류 방지 회로 및 방지 방법 |
| US7206217B2 (en) | 2002-04-10 | 2007-04-17 | Matsushita Electric Industrial Co., Ltd. | Non-volatile flip flop |
-
1991
- 1991-09-26 JP JP24771491A patent/JP3160324B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5515311A (en) * | 1993-07-26 | 1996-05-07 | Olympus Optical Co., Ltd. | Method of driving ferroelectric memory |
| US5541870A (en) * | 1994-10-28 | 1996-07-30 | Symetrix Corporation | Ferroelectric memory and non-volatile memory cell for same |
| US5708284A (en) * | 1995-03-20 | 1998-01-13 | Sharp Kabushiki Kaisha | Non-volatile random access memory |
| EP1134803A1 (en) * | 2000-03-13 | 2001-09-19 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| US6787830B2 (en) | 2000-03-13 | 2004-09-07 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| KR100447790B1 (ko) * | 2001-12-04 | 2004-09-08 | 한국과학기술연구원 | 비파괴 판독형 비휘발성 강유전체 메모리의 쓰기 신호오류 방지 회로 및 방지 방법 |
| US7206217B2 (en) | 2002-04-10 | 2007-04-17 | Matsushita Electric Industrial Co., Ltd. | Non-volatile flip flop |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3160324B2 (ja) | 2001-04-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |