414〇pif.d〇c/〇〇 407277 β7 五、發明説明（（） 本發明是有關於一種唯讀記憶體（read-only memory ’簡稱R0M)元件，且特別是有關於一種罩幕式 唯讀記憶體（mask ROM)，其在製造過程期間程式便被寫 入。本發明更關於一種方法，用來讀取此類ROM所儲 存的資料。 本發明係基於韓國專利申請案第80999/1997號，在 此一並倂入做爲參考之用。 第1圖繪示一傳統ROM的記憶胞陣列結構的示意 圖’而第2圖係一時序圖，用以說明第丨圖之罩幕式R〇m 的讀取操作。在第1圖中，符號MC1-MC5係代表記憶 胞，BL(i-l)到BL(i+l)係代表位元線，WL(0)到WL(m) 則爲字元線，ΥΑ(0)到YA(15)與YB(0)YB(3)行選擇線（或 行選擇訊號）。行選擇電晶體係藉由行選擇訊號ΥΑ(0)到 YB(3)行選擇線選擇其中一條位元線來控制。被選擇的 位元線係電性耦接到一感測放大器電路，藉此在被選擇 的位元線上之一資料位元可以被感測到與放大。 一般而言，ROM記憶體的讀取操作可以分成三個週 期：位元線預充電週期，資料感測週期與資料輸出週期。 在資料讀取操作的一開始（亦即預充電週期），所有的位 元線均被預充電到一預設的電壓値（例如IV到2V)，爲 了要加強感測增益與增加資料感測速度。因此，在耦接 到一被選擇記憶胞的位元線上之電壓準位被感測，並且 決定選擇的記憶胞係在導通狀態（on-cell)，其代表在對 應的位元線與一參考電壓（例如接地電壓）之電壓源之間 4 ： ('NS ) Λ4 規格（2丨OX 297公漦） " ~ ----------裳----..I--訂----------線 (誚先閱讀背而之注意事項再填寫本頁) 4l40pif.doc/008 407277 A7 B7 五、發明説明（2 ) 存在一電流路徑；或者記憶胞係在關閉狀態（〇ff-cell)， 其代表在對應的位元線與一參考電壓（例如接地電壓）之 電壓源之間並不存在一電流路徑。一般均假設導通狀態 係編碼爲邏輯”0”狀態，而關閉狀態爲邏輯”1”狀態。之 後，感測資料便輸出到外部。 然而，在習知之ROM的讀取操作期間，有可能會 發生錯誤，其錯誤與某特定記憶胞、記憶胞選擇序與編 碼狀態有關。下文將依據第1圖與第2圖來說明讀取錯 誤機制的例子。 請在參考第1圖，假設記憶胞MCI〜MC3爲關閉狀 態，而MCM與MC1爲導通狀態。如第2圖所示，假設 記憶胞係分別選擇在讀取週期I，II與III。與讀取記憶 胞MCI、MC2相關之讀取週期I與II並沒有錯誤發生。 在讀取週期I與Π期間，字元線WL(i)與行選擇線ΥΑ(0)、 YA(2)與YB(1)被選擇，因爲記憶胞MCI與MC2爲關閉 狀態，所以位元線BL(i-l)與BL(i+l)維持在預充電準位。 爲了要在週期III從記憶胞MC3讀取資料，當字元線WL(j) 與行選擇訊號YA(1)與YB(1)被啓動而位元線BL(i)被預 充電時，因爲記憶胞MC4與MC5處;^導通狀態，位元 線BL(i-l)與BL(i+l)便開始放電，這便會導致在位元線 BL(i-l)、BL(i)與 BL(i+l)之間的電容性耦合（capacitive coupling)。假如至少記億胞MCM與MC1其中之一具有 一電流驅動能力大於一正常之導通狀態記憶胞時，亦 即，假如記憶胞MC4與MC5其中之一或兩者均在最佳 ("先閱讀背而之注意事項再硝寫本頁) U5· --.=¾ 丁 本紙张尺度诚川中國囤家標彳（（'NS ) Λ4说格（210X297公釐） 1 4140pif.doc/008 407277 A7 B7 五 發明説明（今） 導通狀態（best on-cell)時，位元線耦合效應會變得更嚴 重。位元線耦合防止位元線BL(i)被充分地預充電。因 此，當耦合到低於預充電之位元線BL(i)之記憶胞MC3 被感測到時，在位元線BL(i)上之電壓在給定的感測期 間內便無法被感測放大器放大到一適當的準位，這便導 致在資料感測時延遲或記憶胞MC3被辯認爲導通狀態 造成讀取錯誤。 如上所討論可以很淸楚地知道，對罩幕式ROM來 說一種用來解決位元線耦合問題以改善讀取速度與避免 讀取錯誤的方法是必須的。 因此本發明的目的就是在提供一種唯讀記憶體，其 可以避免位元線耦合。 本發明的另一目的就是在提供一種唯讀記憶體，其 能夠增加讀取速度。 本發明的又一目的就是在提供一種唯讀記憶體，其 能夠將唯讀記憶體之位元線預先充電到足夠的電壓，以 減低讀取速度。 本發明的再一目的就是在提供一種方法，其能夠穩 定地從唯讀記憶中讀取資料。 _ 爲達上述與其他之目的，本發明提出一種唯讀記憶 體（read-only memories，簡稱ROMs) ’其包括一行放電 電路，其可以依據一外部輸入之命令，在一行預充電 (column precharge)操作前，選擇性地將數行位元線的放 電。較佳之行放電電路係包括一第一電路，其用以依據 ---------裝----；--訂----------線------- (ti先閲讀背而之注意事項再楨寫本頁)
；)'； fi A f, 社 印 V 4、紙张尺度適州中國國家標蜱（（’NS ) Λ4規格（210X297公f ) 407277 at 4140pif . doc/008 B7 五、發明説明（a ) 行選擇訊號選擇其中一行；一第二電路，其用以依據前 述之外部輸入之命令產生第一放電控制訊號（例如R DIS 或CDIS); —第三電路，其用以藉由邏輯性地結合第一 放電控制訊號與行選擇訊號產生複數個第二放電控制訊 號（例如RDIS_5或CDIS_5);以及一第四電路，其用以 依據第二放電控制訊號選擇性地將多個行放電。諸如讀 取命令之命令係以邏輯性地將一外部輸入之晶片選擇訊 號與行、列位址觸發訊號加以結合來表示。第一放電控 制訊號可以與一列位址觸發訊號同步而被啓動。依據第 一放電控制訊號，所有第二放電控制訊號皆被啓動，使 得所有的行都被放電。另外，第一放電控制訊號可以與 一行位址觸發訊號同步而被啓動。在此情況下，依據第 一放電控制訊號，所有第二放電控制訊號皆被啓動，使 得所有的行在行預充電操作之前都被放電。 根據本發明，其提供一種同步連發罩幕式唯讀記憶 體（synchronus burst mask ROM)元件。記憶體元件由外 部分別輸入與行、列位址觸發訊號同步之一外部行位址 與一外部列位址。此外，記憶體依據外部行位址依序產 生複數個內部行位址。每一記憶體元件包括由複數個記 憶胞所構成的陣列，每一個記憶胞耦接到一對應的字元 線與位元線、行預解碼器、行解碼器與感測放大器。依 據外部行位址，行預解碼器產生複數個第一行選擇訊號 (例如YA)與複數個第二行選擇訊號（例如YB)。行解碼 器依據第一行選擇訊號選擇其中一條位元線，並且依據 7 本紙张尺度述川中國囤家標埤（（〕NS ) Λ4規格（21〇X 297公蝥） n —^^1 ---^^1 1^1 -I 士、. In m HI —^ϋ ^^1 ^1« - 1: It— - , 、v-v- (部先間讀背而之注意事項再頊寫本頁) 414 Op i f . doc / 0#7277 A7 B7 五、發明説明u ) 第二行選擇訊號將選擇的位元線耦接到一資料線。每一 記憶體元件更包括一放電控制電路、一放電預解碼器與 一位元線放電電路。依據一外部輸入命令，放電控制電 路產生第一放電控制訊號（例如RDIS或CDIS)。藉由邏 輯性地結合第一放電控制訊號與第一行選擇訊號，放電 預解碼器產生複數個第二放電控制訊號（例如R DIS _ 5或 CDIS—5)。第二放電控制訊號較佳地係由將第一放電訊 號與醫護捕的第二控制訊號做邏輯或的操作所產生，使 得未被選擇的行在進行行預充電操作之前便被放電。在 一位元線預充電操作之前，位元線放大電路依據第二放 電控制訊號選擇性地將位元線放電。此外，每一記億體 元件更包括一電路，其用以依據外部命令產生第三放電 控制訊號（例如4 DIS)，以及一電路，用以依據第三放電 控制訊號來將資料線放電。第三放電控制訊號較佳地係 與內部行位址同步啓動。再者，對每一個別的記憶體元 件更包括至少具有一虛擬記憶胞、一虛擬資料線，其耦 接到至少一虛擬記憶胞與一電路，其用來依據第三放電 控制訊號將虛擬記憶胞放電。 根據本發明，提供一種用來讀取ROM中之資料的 方法。此方法包括：將所有位元線與一列位址觸發訊號 同歩放電；將一選擇的位元線預充電；與在選擇的位元 線上感測一資料位元。再者，在被選擇的位元線預充電 之BU ’未選擇的位元線可以與其中之一內部行位址同步 放電。 8 本紙张尺度適用中國闽家標噑（（'NS ) Λ4規梏（210X 297公势) (誚先閱讀背而之注意事項再填寫本頁) 丁 "','""'十士^卑^^1,"贽"^:,^印*,!木 407277 4140pif.d〇c/00S β-^ 五、發明説明（6 ) 如上所述，根據本發明之唯讀記憶體，其可以避免 導因於選擇特定記憶胞、記憶胞選擇順序與所選擇記憶 胞之編碼狀態所導致的位元線耦合效應，更可以改善記 憶體讀取速度。 爲讓本發明之上述目的、特徵、和優點能更明顯易 懂，下文特舉較佳實施例，並配合所附圖式，作詳細說 明如下： 圖式之簡單說明： 第1圖繪示傳統唯讀記憶體之記憶胞陣列的電路示 意圖； 第2圖繪示第1圖中之唯讀記憶體德讀取操作時序 圖； 第3圖繪示依據本發明之實施例唯讀記憶體之方塊 圖； 第4圖繪示第3圖所示之唯讀記憶體再讀取操作時 的時序圖； 第5圖繪示第3圖中之記憶胞陣列、行解碼器、位 元線放電電路與感測放大器的詳細電路圖； 第6圖繪示第5圖之電路中控制訊號的時序圖； 第7圖繪示一電路圖，用以說明第3圖之唯讀記憶 體的讀取操作； 第8圖繪示一時序圖，用以說明第3圖之唯讀記憶 體的讀取操作； 第9圖繪示根據本發明另一實施例之唯讀記憶體的 9 _ . ----i n n « ^^1 .....少^- - -I -I ^ϋ. in —I - (誚先閱讀背而之注意事項再填寫本頁) 本紙张尺度诚州中阀1¾家標彳（（，NS ) Λ4規格（2丨0 X297公# ) IPJp^^oc/OOS__^___ 五、發明説明（〇 ) 方塊圖；
第10圖繪示第9圖之唯讀記憶體的讀取操作時序 圖；I 第11圖繪示第9圖中所示之記憶胞陣列、行解碼 器、位元線放電電路與感測放大器的詳細電路圖； 第12圖繪示第11圖之電路中控制訊號的時序圖； 第13圖繪不一電路圖， 用以說明第9圖之唯讀記 憶體的讀取操作；以及 第14圖繪τκ 一時序圖， 用以說明第3圖之唯讀記 憶體的讀取操作。 標號說明 100記憶胞陣列 110命令緩衝器 120列位址緩衝器 130行位址緩衝器 140位址緩衝器 150列預解碼器 160行預解碼器 170放電控制器 180放電預解碼器 190列解碼器 200行解碼器 210位元線放電 220感測放大器控制器 230感測放大器 l〇〇a主記憶胞串 l〇〇b _擬記憶胞串 200’行解碼器 200a主行解碼器 200b虛擬行解碼器 2 1 0 ’單元位元線放電器 230’感測放大器 230a感測電壓產生電路 231反相器 232\233 PMOS 電晶體 i紙张尺度ϋ圯中國囤家標中((’NS ) Λ4規格（210Χ 297公f ) ----_---;---裝----，--訂 I"-----線 (誚先閱讀背而之注意事項再填寫本頁) 4140pif.doc/008 37 五、發明説明（g ) 234\235\236\237 NMOS 電晶體 230b參考電壓產生電路 ("先間讀背而之注意事項再填寫本頁) 241反相器 242\243 PMOS電晶體 244\245\246\247 NMOS 電晶體 23 0c差動放大器 實施例 在以下的實施例說明中，許多特定的細節被提出用 以說明本發明，使得本發明能夠被理解。然而，很明顯 的是任何熟悉此技藝者’均可以不需要依據內容所述之 細節來完成本發明。此外，爲了不對本發明產生不必要 的限制’眾所知悉的電路係以方塊圖的方式來表示。在 以下本發明之較佳實施例中，儲存在一記憶胞中的資料 係在與做爲參考時脈訊號之系統時脈訊號CLK同步的情 況下存取。再者，爲了討論簡單的理由，本發明之較佳 實施例僅討論同步連發NAND型罩幕式唯讀記憶體。要 注意的是，本發明亦可以應用到同步NOR型罩幕式唯 讀記憶體，或其他高密度高速度之同步N AND型或NOR 型唯讀記憶體，如EPROMs，或是快閃式EEPROMs。另 外’本發明也可以應用到非同步唯讀記憶體。 桌3圖繪不依據本發明較佳實施例之同步連發罩幕 式ROM。參考第3圖，R0M包括由複數個記憶胞（未繪 出）所構成的一陣列100。記憶胞陣列1〇〇係假設具有複 數個記憶胞串之NAND型結構。經由命令緩衝器11〇， 一命令由外部輸入到一放電電路170與感測放大控制電 本紙张尺度述用中國國家標.申U’NS )八4祕（210X297公势） 4140pif . doc/ 〇4J37277 A7 B7 五、發明説明（<?) 路200。一位址緩衝器140提供外部位址，亦即，—列 位址RA與一行位址CA，其分別儲放於列與行位址緩衝 器12〇、130。列位址RA經由列預解碼器150送入列解 碼器190。列解碼器190選擇其中一條字元線WL。行 位址CA以行預解碼器160預先解碼。行預解馬器160 產生複數個第一行選擇線YA與複數個第二行選擇線 YB。 依據第一行選擇線YA與第二行選擇線YB，行解碼 器200選擇主位元線MBL (亦即，行），其對應到一預定 連發長度。放電控制電路17〇依據外部輸入命令產生一 放電控制訊號RDIS。放電控制訊號RDIS提供給放電預 解碼器18〇。預解碼器180亦接收第一行選擇訊號ya。 藉由邏輯性地結合第一放電控制訊號RDIS與第一行選 擇訊號Y A，放電預解碼器1 8 0產生複數個第二放電控 制訊號RDIS_K4。第二放電控制訊號RDIS_5輸入到位 元線放電電路2 1 0 ’其用以依據第二放電控制訊號 RDIS_&選擇性地將主位元線放電。 在被選擇的位元線MBL上的資料位元經由行解碼 器200提供給感測放大電路230。感測放大電路230係 由產生第三放電控制訊號4 DIS、預充電控制訊號0 pre 與感測放大致能訊號之感測放大器控制電路220所 控制。 雖然第3圖並未繪示出來，要注意的是罩幕式R〇m 更包括一內部時脈緩衝電路、一資料閂鎖電路與數個如 本紙乐尺度適川中國國家標率（CNS ) Λ4規格（210X297公漦） (誚先閲讀背而之注意事項再填寫本頁) *-* 丁 A7 B7 4140pif . doc/ 五、發明説明（β ) 模態暫存器之連發讀取控制電路、一連發控制器、一連 發記數益（亦即內部行位址產生器）與一連發位址解碼 器，以上各電路熟悉此項技藝者皆爲眾所皆知的技術， 因此爲了說明簡潔起見，上述各個電路的詳細說明將於 與省略，以避免限制本發明之範圍。 請參考第4圖，其繪示一時序圖，用以說明第3圖 之同步連發式ROM的讀取操作。如圖所示，當時脈致 能訊號CLE啓動在高準位時，系統時脈CLK係有作用 的。晶片選擇訊號、列位址觸發訊號@與行位址 觸發訊號CJS由外部輸入到R〇M。列位址R與晶片選 擇訊號和列位址觸發訊號^;同步輸入。第一放電 控制訊號RDIS啓動也與列位址觸發訊號Μ同步。在 2個延遲時間RL過後，行位址C與晶片選擇訊號 CS1和行位址觸發訊號同步輸入。在CAS延遲5個 週期後，資料位元R0-R7經由資料閂鎖與資料緩衝器（位 繪出）輸出到外部。 第5圖係記憶胞陣列100、行解碼器200、位元線 放電電路210與感測放大器230的詳細電路圖。記憶胞 陣列100分成兩個次陣列，亦即一主|_B憶胞陣列與一虛 擬記憶胞陣列，每一次陣列均包括複數個記憶胞串。主 位元線MBL係沿著主記憶胞陣列中的各行。同樣地， 虛擬位元線DBL係沿著虛擬記憶胞陣列中的各行。爲了 說明簡單起見，在第5圖中，其僅繪示感測放大器230 中的一單元電路230’與相關電路100’、2〇〇’與210’。 13 (誚先閱讀背而之注意事項再填寫本頁) .裝 .-° 線 本紙張尺度洎川中國國家標肀（（'NS ) Λ4規格（210X297公釐） r'\ η π 消 f： 合 印 Α7 Β7 4140pif.doc 樹 五、發明説明（丨f ) 請參考第5圖，六十四個主位元線MBL與一虛擬 位元線DBL對應到一單元感測放大器230’。六十四條 主位元線MBL對應到六十四個主記憶胞串100a，一虛 擬位元線DBL對應到一虛擬記憶胞串100b。主位元線 耦接到一單元位元線放電電路210’，其用以依據第二放 電控制訊號RDIS_& (0)到RDIS_5 (15)選擇性地將主 位元線MBL放電到一參考電壓，如接地電壓。 依據第一與第二行選擇訊號YA(0)-YA(15)與 YB(0)-YB(4)，主行解碼器電路200a選擇主位元線MBL 的其中一條。選擇的位元線係電性耦接到主資料線 MDL，其延伸到單元感測放大器230’。虛擬記憶胞串200b 經由一虛擬行解碼器200b耦接到一虛擬資料線DDL， 其中虛擬行解碼器200b具有等效於主行解碼器電路200a 之負載（亦即具有兩個電晶體）。虛擬資料線DDL亦延伸 到單元感測放大器電路230’。 單元感測放大器230’包括一感測電壓產生電路 230a、一'參考電壓產生電路230b與一差動放大器230c。 感測電壓產生電路230a係耦接於主資料線MDL與差動 放大器23 0c之間。同樣地，參考電壓產生電路23〇b係 鍋接於虛擬資料線DDL與差動放大器230c之間。感測 電壓產生電路230a產生一對應到選擇的記憶胞之資料 狀態的感測電壓’該記憶胞具有對應到編碼資料狀態的 電流驅動能力。參考電壓產生電路200b產生一參考電 壓’其對應到一虛擬記憶胞的資料狀態，此虛擬記憶胞 1 4 木紙张尺度诚川中國國尜標彳（CNS ) Λ4規格（2丨0X 297公梦) ---------裝----.--訂—^---.---線 - . (对先閱讀背而之注意事項再填寫本页) 4 1 4 Op A7 B7 五、發明説明（（>) 係在最差的導通狀態下電流値的一半。當在導通狀態下 並儲存邏輯”〇”時，選擇的記憶胞具有具有一電流驅動能 力，其大於一對應的虛擬記憶胞（亦即參考記憶胞），但 是當在關閉狀態下並儲存邏輯”1”時，選擇的記憶胞具有 具有一電流驅動能力，其小於一對應的虛擬記憶胞。差 動放大器230c將參考電壓與感測電壓隻壓差放大。 感測放大器致能訊號&4五輸入到位在感測電壓產生
I I? 终 乂 :） 印 電路230a中之CMOS反相器23 1的輸入端。訊號似五亦 輸入到位在參考電壓產生電路240a中之反相器241的 輸入端。PMOS開關電晶體232與242與電流鏡型PM0S 電晶體係分別做爲感測電壓產生電路230a與參考電壓 產生電路240a。電晶體232與242之閘係接收第三放電 控制訊號0 DIS。電晶體233與243的閘耦接到節點N5， 稱接到差動放大器23 0c的輸入端IN2。串聯之電晶體23 2 與233的電流路徑截接電源Vcc與節點N2之間，而N2 又耦接到差動放大器230c的輸入端IN1，。串聯之電晶 體242與243的電流路徑耦接電源Vcc與節點N5之間。 NMOS預充電電晶體234與244分別提供給電壓產生電 路230a與230b。電晶體234與244的閘極接收預充電 控制訊號4 PRE。電晶體234之電流路徑耦接於電壓源 Vcc與節點N2之間。電晶體244之電流路徑耦接於電 壓源Vcc與節點N5之間。NMOS電晶體235之電流路 徑耦接於節點N2與主資料線MDL，其閘極則耦接到反 相器231之輸出端（即節點N1)。NMOS電晶體245之電 1 5 (誚先閱讀背而之注意事項再填寫本頁) .裝. 訂 本紙張尺度诚州中國囤家標彳（（'NS ) Λ4規格（210X297公楚) 407277 A7 4l40pif . doc/ 008 ^ 五、發明説明（6 ) 流路徑耦接於節點N5與虛擬資料線DDL，其閘極則耦 接到反相器241之輸出端（即節點N4)〇NMOS電晶體236 與237更提供給感測電壓產生電路230a。電晶體236之 電流路徑耦接於節點N1與接地電壓Vss之間，其閘極 耦接到主資料線MDL(亦即節點N3)。電晶體237之電 流路徑耦接於主資料線MDL與接地電壓Vss之間，其 閘極接收第三放電控制訊號0DIS»NMOS電晶體246 與247更提供給參考電壓產生電路230b。電晶體246之 電流路徑耦接於節點N4與接地電壓Vss之間，其閘極 耦接到虛擬資料線DDL(亦即節點N6)。電晶體247之電 流路徑耦接於虛擬資料線DDL與接地電壓Vss之間， 其閘極接收第三放電控制訊號</) DIS。 第6圖係一時序圖，其繪示第5圖中之電路上各個 控制訊號間的時序關係。配合第5圖與第6圖，依據一 外部行位址（亦即連發模式的起始行位址），藉由啓動行 選擇訊號ΥΑ(0)與ΥΒ(0)選擇主位元線MBL的一行。此 時，感測放大器致能訊號^從一邏輯高準位改變到邏 輯低準位，使得感測放大器230’被致能。再者，放電控 制訊號RDIS_h (0)係維持在低準位，而其他的放電控 制訊號RDIS_}^I (1)到RDIS_E4 (I5)則維持在高準位（未 繪出）。此乃本發明之標的，在下文會有更詳盡的描述。 在此時，放電控制訊號(/> DIS變成高準位，但訊號</» DIS 之標記長度（mark length，即脈衝寬度）維持在一給定的 適當時間。 ------；----裝----Γ---訂——-------線 (ΐ?先閱讀背而之注意事項再填寫本頁) 4、紙张尺度適州中國國家標埤（rNS ) Λ4規格（210X297公漦） 414〇pif.d40M77 b7 五、發明説明（π ) 藉由低準位訊號&的施加，節點N1與N4的電壓 準位變成高準位，使得NMOS電晶體23 5與245變導通。 回應高準位的訊號(/> DIS，NMOS電晶體23 7與247導 通，而PMOS電晶體232與242關閉。電晶體237與247 的導通使得資料線MDL與DDL放電到接地電壓Vss。 此放電作用使得資料線MDL與DDL具有相同的預充電 回應，並且使得PMOS電晶體233與243準備導通。非 導通的電晶體232與242可以避免在電源Vcc與接地電 壓Vss之間短路，因短路會造成其間有大電流產生。 當上述之放電程序完成後，訊號0DIS回覆到低準 位而且訊號0 PRE變爲高準位。電晶體237與247關閉 而電晶體232、234、242與244導通，使得節點N2、N3、 N5與N6(即資料線MBL與DDL)的電壓準位快速增加。 節點N3與N6之電壓準位的增加在反相器231與241之 電流驅動能力與NMOS電晶體236與246之驅動能力平 衡時便停止。 在一給定的預充電週期後，預充電控制訊號4 PRE 再度變爲低準位，並且使得電晶體234與244關閉。在 此時，電晶體242與234經由虛擬記憶胞（參考記憶胞） 輸送相同的電流量到接地點，使得節點N5的電壓準位 維持定値。此固定的電壓値便輸入到差動放大器230c 之輸入端IN2做爲參考電壓之用。由於電流鏡的作用， 流過電晶體232與233的電流與流過電晶體242與234 相同。因此，假如選擇的記憶胞爲導通狀態，因爲導通 本紙张尺度適川中國國家標率（CNS ) Λ4規格（210X 297公梦_ ) (讀先閱讀背而之注意事項再填寫本頁)
、1T /7 · 407277 a7 4140pif-d〇c/008 B7 五、發明説明（/f ) 狀態的記憶胞電流驅動能力大於虛擬記憶胞的驅動能 力，所以節點N2之感測電壓準位變得比節點N5之參考 電壓準位還低。相反地，當所選擇的爲關閉狀態時，因 爲關閉狀態的記憶胞電流驅動能力小於虛擬記憶胞的驅 動能力’所以節點N2的感測電壓高於參考電壓。 參考電壓與感測電壓之間的壓差被差動放大器230c 所放大，並且輸出到外部的資料閂鎖器與資料緩衝器（位 繪出）。 之後，配合第3、7與8圖的圖示，將詳細說明第3 圖之同步ROM的讀取操作。在第7圖中，記憶胞MC1_ MC3均假設在導通狀態，而其他的記憶胞MC4-MC5則 在關閉狀態。此外，更假設記憶胞MCI與MC2係在第 一連發讀取操作（第8圖中之週期I與II)被選取，而記 憶胞MC3在第二連發讀取操作（第8圖中之週期in)被 讀取。在第8圖之參可記號中，CMD代表讀取命令，R 但表由外部輸入之列位址，C代表由內部產生之行位址。 由放電控制電路所產生之第一放電控制訊號RDIS係與 做爲外部輸入之讀取命令的列位址觸發訊號^；同步啓 動。脈衝寬度係以能夠充分的把所有车位元線MBL放 電來決定。在2個瓦石延遲結束後第一內部行位址產生 之前，所有的行位址選擇訊號YA(0)-YA(15)與ΥΒ(0)-YB(3)維持在低準位。因此，因爲訊號RDIS_h (0) RDIS_E4 (15)係藉由將第一放電訊號RDIS與第二控制 訊號YA(1)-YA(15)以邏輯或結合而成的，所以所有的第 __HI n _ I ___士卜 ------n _ n T n ^^1 _ i _ _ - · -tt (誚先閱讀背而之注意事項再填寫本頁) 本紙认尺度进川中國國家標率（（，NS > Λ4規格（210X297公势）
A a J3 _i ί/ί 合 印 Ϊ1 A7 B7 五 407277 4140pif.d〇c/008 發明説明（Κ) 二放電控制訊號RDIS_M (〇)到RDIS—巧（15)均維持在 问準位’藉此所有主位兀線的行在第一彳了位址產生之前 便放電。因此’在接下來的資料感測週期期間，因爲所 有的位元線在感測之前皆被放電，故位元線間的電容性 耦合可以避免。 在週期I期間，回應到第一行位址，行位址選擇訊 號ΥΑ(0)與YB(1)變爲高準位。放電控制訊號RDIS_E4(0) 變爲低準位，然其他之控制訊號RDIS_^(1)到RDIS_^ (15)仍然維持在高準位。因此，在接下來的資料感測週 期期間，因爲除了選擇的位元線MBL(i)外，所有沒被選 擇的位元線在位元線預充電週期（見第6圖）之前，皆被 放電，故位元線間的電容性耦合可以避免。此外，第一 放電控制訊號4 DIS與行位址同步被啓動，所以主位元 線MDL與虛擬位元線DDL在位元線預充電之前也被放 電。 在週期II中，回應到第二行位址，行選擇訊號YA(2) 與YB(1)被觸發爲高準位。放電控制訊號RDIS_1^( (2)變 爲低準位，然其他之控制訊號RDIS_5 (0)、RDIS_& (1)、RDIS_5 (3)到RDIS_5l (15)仍然維持在高準位。 因此，在接下來的資料感測週期期間’因爲除了選擇的 位元線MBL(i+l)外，所有沒被選擇的位元線皆被放電’ 故位元線間的電容性耦合可以避免。此外，第一放電控 制訊號4DIS與行位址同步被啓動’所以主位元線MDL 與虛擬位元線DDL也被放電。 19 國國家標導（（，NS〉M規格（210X 297公勢） ---------裝----：--訂------：---線 - , (誚先閲讀背而之注意事項再填寫本頁) A7 4140pif.doc 40f277 B7 五、發明説明（ο) 在週期II之後，第一放電控制訊號RDIS再次與列 位址觸發訊號同步啓動兄^。因此，所有主位元線的行 再下4行位址產生之前皆被放電。因此’在接下來的資 料感測週期期間，因爲所有的位元線在感測週期之前軍 備放電，故位元線間的電容性耦合可以避免。 在週期III中，回應到第三行位址’行選擇訊號YA〇) 與YB(1)被觸發爲高準位。放電控制訊號RDIS_K4 (1)變 爲低準位，然其他之控制訊號RDIS_^(〇)、RDIS_M(2) 到RDIS_h (15)仍然維持在高準位。因此，因爲除了選 擇的位元線MBL(i)外，所有沒被選擇的位元線皆被放 電，故位元線間的電容性耦合可以避免。此外，第一放 電控制訊號0 DIS與行位址同步被啓動，所以主位元線 MDL與虛擬位元線DDL也被放電。 參考第9圖，其繪示依據本發明之同步連發罩募式 ROM的另一實施例。如第9圖所示，本實施例之之ROM 的架構與第3圖相同，除了放電控制電路170’，騎用來 產生與行位址觸發訊號^同步之第一放電控制訊號 CDIS，以及放電預解碼器，藉由邏輯性地結合第一放電 控制訊號CDIS與來自行預解碼器160之第一行選擇訊 號YA產生複數個第二放電控制訊號CDIS_^。第二放 電控制訊號CDIS_l^^t入到位元線放電電路210,其用 以依據第二放電控制訊號CDIS_ ^選擇性地將主位元線 MBL放電。在第9圖中，與第3圖相同的元件以相同的 標號表示，並且爲了避免重複敘述，使用相同元件的部 20 (誚先閱讀背而之注意事項再硝寫本頁) --α ^紙认尺度述州中國國家標碑（（’NS ) Λ4規格（2l〇x297公釐） 407277 4140pif . doc/008 A7 B7 Ά 十 4\ a 而 i/i 合 社 印 v 五、發明説明（丨了） 分就不在詳述。 如同第3圖’要注意的是雖然未在圖式繪出，此實 施例之ROM更包括一內部時脈緩衝電路、一資料問鎖 電路、一資料輸出緩衝器與數個如模態暫存器之連發讀 取控制電路、一連發控制器、一連發計數器（亦即內部行 位址產生器）與一連發位址解碼器。以上各電路熟悉此項 技藝者皆爲眾所皆知的技術，因此爲了說明簡潔起見， 上述各個電路的詳細說明將於與省略，以避免限制本發 明之範圍。 第10圖繪示一時序圖，用以說明第9圖之同步連 發式ROM的讀取操作。如圖所示，當時脈致能訊號CLE 啓動在高準位時’系統時脈CLK係有作用的。晶片選擇 訊號CS、列位址觸發訊號兄與行位址觸發訊號己石 由外部輸入到ROM。列位址R與晶片選擇訊號斤和列 位址觸發訊號同步輸入。第一放電控制訊號RDIS 啓動也與列位址觸發訊號^；同步。在2個瓦石延遲時 間RL過後’行位址C與晶片選擇訊號&和行位址觸發 訊號CAS同步輸入。在CAS延遲5個週期後，資料位元 R 〇 - R 7經由資料閂鎖電路與資料緩衝P (未繪出）輸出到 外部。 第11圖係記憶胞陣列100、行解碼器200、位元線 放電電路210與感測放大器230的詳細電路圖。爲了說 明簡單起見’在第11圖中，其僅繪示感測放大器230 中的一單元電路23〇,與相關電路100, ' 2〇〇，與21〇,。參 本纸张尺度边川中國國家標埤（CNS ) Λ4規格（2丨0'乂297公犮） 於衣 ^ 訂 1 ； 腺 ·. ("先閱讀背而之注意事項再功寫本頁) A7 B7 407277 l40pif . doc/008 五、發明説明（丨i ) 考第11圖’除了輸入到位元線放電電路210之放電控 制訊號CDIS—以（〇)到CDIS__5 (15)來取代原先RDIS_5 (0)到RDIS—M (15)外，其餘的結構與第5圖相似◊在第 11圖中’與第5圖相同編號的元件在此便不再重複說明。 第12圖係一時序圖，其繪示第11圖中之電路上各 個控制訊號間的時序關係。配合第η圖與第12圖，依 據一外部行位址（亦即連發模式的起始行位址），藉由啓 動行選擇訊號ΥΑ(0)與ΥΒ(〇)選擇主位元線MBL的一 行。此時’感測放大器致能訊號從一邏輯高準位改 變到邏輯低準位’使得感測放大器230’被致能。在此時， 放電控制訊號0DIS變成高準位，但訊號0DIS之標記 長度（mark length，即脈衝寬度）維持在一給定的適當時 間。直到資料線完全被放電之前，所有的放電控制訊號 CDIS—Μ (1)到CDIS_E4 (15)維持在高準位。在放電後， 放電控制訊號CDIS_& (0)係維持在低準位，而其他的 放電控制訊號CDIS_1^ (1)到CDIS_^4 (15)則維持在高 準位，在下文會有更詳盡的描述。 之後’配合第9、13與14圖的圖示，將詳細說明 第9圖之同步ROM的讀取操作。在第J3圖中，記憶胞 MC1-MC3均假設在導通狀態，而其他的記憶胞MC4-MC5 則在關閉狀態。此外，更假設記憶胞MCI與MC2係在 第一連發讀取操作（第8圖中之週期I與II)被選取，而 記憶胞MC3在第二連發讀取操作（第8圖中之週期III) 被讀取。在第14圖之參考記號中，CMD代表讀取命令， 22 本紙乐尺度诚州中國囤家標蜱（（、NS > Λ4規格（2丨〇><297公漦） ---^---^----裝----；--‘訂--------線 (¾先閱讀背而之注意事項再填寫本頁) 4i4〇Pif. d〇4/07a277 g7 五、發明説明（〆>) R但表由外部輸入之列位址，c代表由內部產生之行位 址。 第I一內部行位址產生之前，所有的行位址選擇訊號 YA(0)-YA(15)與YB(0)-YB(3)維持在低準位。因此，因 爲訊號CDIS_5 (0)到CDIS_1^ (15)係藉由將第一放電 訊號CDIS與第二控制訊號YA(1)-YA(15)以邏輯或結合 而成的，所以所有的第二放電控制訊號CDIS_^ (0)到 CDIS_^4 (15)均維持在高準位，藉此所有主位元線的行 在第一行位址產生之前便放電。因此，在接下來的資料 感測週期期間，因爲所有的位元線在感測之前皆被放 電，故位元線間的電容性耦合可以避免。 在週期I期間，由放電控制電路所產生之第一放電 控制訊號CDIS係與做爲外部輸入之讀取命令的列位址 觸發訊號^同步啓動。脈衝寬度係以能夠充分的把所 有主位元線MBL放電來決定。回應到第一行位址，行 位址選擇訊號ΥΑ(0)與YB(1)變爲高準位。放電控制訊 號CDIS_1^[(0)變爲低準位，然其他之控制訊號CDIS_^4 (1)到CDIS_E^( (15)仍然維持在高準位。因此，在接下來 的資料感測週期期間，因爲除了選擇的位元線MBL(i-l) 外，所有沒被選擇的位元線在位元線預充電週期（見第12 圖）之前，皆被放電，故位元線間的電容性耦合可以避免。 此外，第一放電控制訊號</> DIS與行位址同步被啓動’ 所以主位元線MDL與虛擬位元線DDL在位元線預充電 之前也被放電。 23 本紙张尺度试川中國國家標净.（（，NS ) Μ規格（210X297公釐） ----_-------^-----,--ϊτ----;---^ (先閲讀背面之注意事項再功寫本頁) 4140pif.do 4卿77 A7 B7 五 發明説明（7ί ) 在週期II中，回應到第二行位址，行選擇訊號YA(2) 與YB(1)被觸發爲高準位。放電控制訊號CDIS-r/i (2)變 爲低準位，然其他之控制訊號cms—w (〇)、cmS-M (1)、CDIS_5 (3)到CDIS_E4 (15)仍然維持在高準位。 因此，在接下來的資料感測週期期間’因爲除了選擇的 位元線MBL(i+l)外’所有沒被選擇的位元線皆被放電’ 故位元線間的電容性耦合可以避免。此外’第一放電控 制訊號</>DIS與行位址同步被啓動’所以主位元線MDL 與虛擬位元線DDL也被放電。 在週期ΙΠ，第一放電控制訊號CDIS再次與列位址 觸發訊號同步啓動。因此’所有主位元線的行再下 一行位址產生之前皆被放電。因此’在接下來的資料感 測週期期間，因爲所有的位元線在感測週期之前軍備放 電，故位元線間的電容性耦合可以避免。此後，回應到 第三行位址，行選擇訊號YA(1)與YB(1)被觸發爲高準 位。放電控制訊號CDIS_& (1)變爲低準位，然其他之 控制訊號 CDIS_i^( (0)、CDIS_5 (2)到 CDIS_h (15)仍 然維持在高準位。因此，因爲除了選擇的位元線MBL(i) 外，所有沒被選擇的位元線皆被放電，故位元線間的電 容性耦合可以避免。此外，第一放電控制訊號DIS與 行位址同步被啓動，所以主位元線MDL與虛擬位元線 DDL也被放電。 綜上所述，雖然本發明已以較佳實施例揭露如上， 然其並非用以限定本發明，任何熟習此技藝者，在不脫 24 ------7---裝----.--訂-----.---線 (ii先閲讀背而之注意事項再：¾¾¾本頁) ii 11 .1 ii1； f： 本紙张尺度述川中國囤家標卒（（'NS ) Λ4規格（210X297公漦） A7 B7 4140pif . do 五、發明説明（Θ) 離本發明之精神和範圍內，當可作各種之更動與潤飾’ 因此本發明之保護範圍當視後附之申請專利範圍所界定 者爲準。 ^ J. #衣 II ^ —訂 . >· 線 ("先閱讀背而之注意事項再續寫本頁)
A Ά 义:) .1 消 f： 合 fl 印 ¥ 25 本紙張尺度诚州中國國家榡?f ( rNS > Λ4规格（210X297公釐）