JPH10144084A - センス回路およびこれを具備する半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【解決手段】ビットラインを”Ｖｄｄ”レベルまでプリ
チャージする回路を配した上で、センス回路へのデータ
入力端子をＰ型トランジスタ、ラッチ負荷をＮ型トラン
ジスタで構成したことを特徴とするラッチ型センス回
路、または前記ラッチ型センス回路上に、データ出力
を”Ｖｓｓ”レベルにイコライズするＮ型トランジスタ
を配したことを特徴とするラッチ型センス回路。 【効果】メモリセルの出力によってセンス回路が動作を
始めるため、制御が容易で誤動作を防止できるという効
果がある。また、ビットラインが”Ｖｄｄ−Ｖｔｈｐ”
レベルまで低下しない限りセンス回路は動作しないた
め、ノイズマージンが確保され誤動作を防止できるとい
う効果がある。また、センス動作開始時にはデータ入力
用Ｐ型トランジスタは”オフ”状態にあるため、消費電
流が低減できるという効果がある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はスタティック型の半
導体記憶装置のセンス回路に関するものであり、特に相
補型トランジスタを用いたセンス回路に関する。

【０００２】

【従来の技術】図６は、センス回路を具備する半導体記
憶装置の一般的な例を示す機能ブロック図である。図６
において、（Ｂ１）はアドレスデコーダを、（Ｂ２）は
コントロール回路を、（Ｂ３）はメモリセルを、（Ｂ
４）はセンス回路を、（Ｂ５）はＩ／Ｏ回路をそれぞれ
示す。周知の通りセンス回路は、ビット線に現れるメモ
リセル（Ｂ３）の微弱な出力を増幅し、データ出力とし
てＩ／Ｏ回路（Ｂ５）へ伝達する機能を有するものであ
り、その動作はアドレスデコーダ（Ｂ１）およびコント
ロール回路（Ｂ２）によってタイミング制御されるのが
一般的である。

【０００３】図４は、従来のセンス回路の一例を示す回
路図である。図４に示す回路は、ビットラインプリチャ
ージ用のＰ型トランジスタである（ＴｒＡ）、（Ｔｒ
Ｂ）とセンス回路のデータ入力用のＮ型トランジスタで
ある（ＴｒＥ）、（ＴｒＦ）と、ラッチ負荷として作用
するＰ型トランジスタである（ＴｒＣ）、（ＴｒＤ）
と、センス回路全体の動作または待機状態の制御を行う
ためのＮ型トランジスタである（ＴｒＧ）と、データラ
インイコライズ用のＮ型トランジスタである（ＴｒＨ）
から構成されるラッチ型のセンス回路である。（Ｈ１）
はプリチャージ制御端子、（Ｈ２）はセンス回路制御端
子、（Ｈ３）はビットラインイコライズ制御端子であ
る。ノード（Ｍ１）、（Ｍ２）はメモリーセルの出力端
子へ、ノード（Ｍ３）、（Ｍ４）はセンス回路のデータ
出力端子へ接続される。

【０００４】図５は、図４の従来のセンス回路の動作に
関する時刻−電圧特性を表すものである。（Ｍ１）、
（Ｍ２）はセンス回路の入力端子に接続するビットライ
ンノードの電位変化を、（Ｈ２）はセンス回路制御端子
の電位変化を、（Ｍ３）、（Ｍ４）はセンス回路のデー
タ出力ノードの電位変化をそれぞれ表す。ここで図５に
従って図４の従来回路の動作を説明する。

【０００５】時刻（ｔ０）に於いて、ビットラインＭ
１、Ｍ２は”１”レベルにプリチャージされている。ま
た、データラインＭ３、Ｍ４は一般的にイコライズされ
て同電位となっている。 時刻（ｔ１）に於いて、メモ
リーセルのデータがビットラインに読み出され始め、こ
れと前後してビットラインのプリチャージおよびデータ
ラインのイコライズを終了する。ノード（Ｍ１）に”
１”レベル、（Ｍ２）に”０”レベルデータが読み出さ
れるとした場合、（Ｍ１）の電位は”１”レベルに固定
され、一方（Ｍ２）の電位は下降する。（Ｍ１）−（Ｍ
２）間の電位差がある程度発生する時刻（ｔ２）に於い
て、入力端子（Ｈ２）へのセンス制御信号を立ち上げ、
（ＴｒＧ）を”オン”状態にする。この時、Ｎ型トラン
ジスタ（ＴｒＥ）および（ＴｒＦ）は同時に”オン”状
態となるが、（Ｍ２）の電位が（Ｍ１）の電位より低く
なるため、（ＴｒＦ）のコンダクタンス（以下ｇｍと略
記）が減少し（ＴｒＥ）のｇｍが増加する。よってノー
ド（Ｍ４）の電位が上昇し、逆に（Ｍ３）の電位が下降
するが、（ＴｒＤ）、（ＴｒＣ）の帰還抵抗としての作
用により（ＴｒＤ）のｇｍが増加し（ＴｒＣ）のｇｍが
減少する。

【０００６】時刻（ｔ２）以降、（Ｍ２）電位が下降し
続けること、および（ＴｒＤ）、（ＴｒＣ）の帰還作用
により、（Ｍ３）が”０”レベルに、（Ｍ４）が”１”
レベルに瞬時に固定されセンス動作は終了する。

【０００７】

【発明が解決しようとする課題】しかしながら、従来の
センス回路ではビットラインのプリチャージ後のセンス
回路の動作開始が早すぎると、つまり図４に於けるセン
ス回路への入力データとなるノード（Ｍ１）−（Ｍ２）
間の電位差が微少な時点に於いて、センス制御入力端子
（Ｈ２）の電位が上昇し（ＴｒＧ）が”オン”状態にな
った場合データ入力用Ｎ型トランジスタまたはラッチ負
荷であるＰ型トランジスタのアンバランス等の要因によ
り誤動作を起こし易いという欠点を有する。また、セン
ス動作開始の直前に回路内にノイズが侵入した場合、入
力データが反転する可能性があり、その状態でセンス制
御信号が”オン”状態になると、反転データが増幅・ラ
ッチされ、セットされたデータは元に戻らないため、回
路の誤動作につながるという欠点を有する。このように
従来のセンス回路は、ノイズの影響を受けやすく、また
入力データの電位差に対するセンス動作開始タイミング
の制御が難しく、従ってその周辺回路も複雑になるとい
う欠点があった。

【０００８】更にセンス動作開始時に於いて、データ入
力端子用Ｎ型トランジスタが両方とも”オン”状態とな
り、データの増幅・ラッチ動作の間貫通電流が流れるた
め、消費電力の低減が難しいという欠点があった。

【０００９】

【課題を解決するための手段】本発明の請求項１に記載
したセンス回路は、ソース電極が電源電圧端子に接続さ
れ、ドレイン電極が第１ノードに接続され、ゲート電極
が第１入力端子に接続される第１のＰ型トランジスタ
と、ソース電極が前記電源電圧端子に接続され、ドレイ
ン電極が第２ノードに接続され、ゲート電極が前記第１
入力端子に接続される第２のＰ型トランジスタと、ソー
ス電極が前記電源電圧端子に接続され、ゲート電極が第
２入力端子に接続される第３のＰ型トランジスタと、ソ
ース電極が該第３のＰ型トランジスタのドレイン電極に
接続され、ドレイン電極が第３ノードに接続され、ゲー
ト電極が前記第１ノードに接続される第４のＰ型トラン
ジスタと、ソース電極が前記第３のＰ型トランジスタの
ドレイン電極に接続され、ドレイン電極が第４ノードに
接続され、ゲート電極が前記第２ノードに接続される第
５のＰ型トランジスタと、ソース電極が基準電圧端子に
接続され、ドレイン電極が前記３第ノードに接続され、
ゲート電極が前記第４ノードへ接続される第６のＮ型ト
ランジスタと、ソース電極が前記基準電圧端子に接続さ
れ、ドレイン電極が前記４第ノードに接続され、ゲート
電極が前記第３ノードへ接続される第７のＮ型トランジ
スタからなり、前記第１および第２ノードが、メモリー
セルの出力端子にそれぞれ接続されることを特徴とす
る。

【００１０】本発明の請求項２に記載したセンス回路
は、請求項１記載のセンス回路において、ソース電極が
前記基準電源電圧端子に接続され、ドレイン電極が前記
第３ノードに接続され、ゲート電極が第３入力端子に接
続される第８のＮ型トランジスタと、ソース電極が前記
基準電源電圧端子に接続され、ドレイン電極が前記第４
ノードに接続され、ゲート電極が前記第３入力端子に接
続される第９のＮ型トランジスタとを備えたことを特徴
とする。

【００１１】本発明の請求項３に記載した半導体記憶装
置は、請求項１又は２記載のセンス回路を具備すること
を特徴とする。

【００１２】

【作用】本発明のセンス回路及び半導体記憶装置は、ビ
ットラインを”Ｖｄｄ”レベルまでプリチャージし、セ
ンス回路へのデータ入力端子にＰ型トランジスタを配
し、ラッチ負荷にＮ型トランジスタを配したラッチ型セ
ンス回路であり、実質的なセンス動作開始制御をメモリ
セルの出力によって行うため誤動作防止の観点から見た
動作制御が容易となり、かつビットラインが”Ｖｄｄ−
Ｖｔｈｐ”レベルまで低下しない限りセンス回路は動作
しないので、入力端子に於いて”Ｖｔｈｐ”分のノイズ
マージンが確保され、かつセンス動作開始時には入力用
Ｐ型トランジスタは”オフ”状態にあるため消費電流の
低減が可能になる。

【００１３】更にデータ出力を”Ｖｓｓ”レベルにイコ
ライズすることで、出力端子が”Ｖｓｓ＋Ｖｔｈｎ”レ
ベルまで上昇しない限りセンス回路は動作しないので、
入力端子のノイズマージンに加えて、出力端子に於い
て”Ｖｔｈｎ”分のノイズマージンが確保され、かつセ
ンス動作中には入力用Ｐ型トランジスタの片方および反
対経路側のラッチ負荷用Ｎ型トランジスタが”オフ”状
態にあるためセンス回路全体としての貫通電流が全く流
れず、従って消費電流の更なる低減が可能になる。

【００１４】

【発明の実施の形態】図１は本発明に係わるセンス回路
に用いられるセンス回路の第１の実施の形態を示す回路
図である。図１に於いて、（Ｔｒ１）、（Ｔｒ２）、
（Ｔｒ３）、（Ｔｒ４）、（Ｔｒ５）はＰ型トランジス
タ、（Ｔｒ６）、（Ｔｒ７）はＮ型トランジスタであ
る。Ｐ型トランジスタとしては、たとえばＰチャンネル
型のＦＥＴ、好ましくはＭＯＳＦＥＴまたはＭＩＳＦＥ
Ｔが望ましい。また、Ｎ型トランジスタとしては、たと
えばＮチャンネル型のＦＥＴ、好ましくはＭＯＳＦＥＴ
またはＭＩＳＦＥＴが望ましい。（Ｎ１）、（Ｎ２）、
（Ｎ３）、（Ｎ４）はノード、（Ｉ１）、（Ｉ２）は入
力端子を表す。

【００１５】図１からも解るように、本センス回路では
ビットラインプリチャージ用にＰ型トランジスタである
（Ｔｒ１）、（Ｔｒ２）を配し、データ入力用にＰ型ト
ランジスタである（Ｔｒ４）、（Ｔｒ５）を配し、ラッ
チ負荷にＮ型トランジスタである（Ｔｒ６）、（Ｔｒ
７）を配し、センス回路全体制御用にＰ型トランジスタ
である（Ｔｒ３）を配している。また（Ｉ１）はプリチ
ャージ制御端子、（Ｉ２）はセンス回路制御端子であ
る。またノード（Ｎ１）、（Ｎ２）はメモリーセルの出
力端子へ、ノード（Ｎ３）、（Ｎ４）はセンス回路のデ
ータ出力端子へ接続される。尚、ここでは一般的な回路
技術に基づいて、データ出力ラインに初期状態を与える
ためのイコライズ回路（図示せず）が（Ｎ３）、（Ｎ
４）に接続されているものとして説明を進める。

【００１６】図３は図１の回路動作に関する時刻−電圧
特性を表すものである。図３に於いて、（Ｎ１）、（Ｎ
２）は図１に於けるセンス回路の入力端子に接続するビ
ットラインノードの電位変化を、（Ｉ２）はセンス回路
制御端子の電位変化を（Ｎ３）、（Ｎ４）はセンス回路
のデータ出力ノードの電位変化をそれぞれ表す。ここ
で、図３に従って、図１の本発明の回路動作を説明す
る。尚、説明文中の”１”または”０”レベルは、次段
トランジスタに対する相対的な電位のレベルを意味し、
通常Ｖｄｄ＝５Ｖ時では、”１”レベル＝３．５Ｖ以
上、”０”レベル＝２．５Ｖ以下程度を表すものとす
る。

【００１７】時刻（ｔ０）−（ｔ１）間で、（Ｎ１）が
（Ｔｒ１）を通じて、また（Ｎ２）が（Ｔｒ２）を通じ
て”Ｖｄｄ”レベルにプリチャージされると、（Ｔｒ
４）および（Ｔｒ５）は”オフ”状態になる。この時
（Ｎ３）および（Ｎ４）はデータ出力側からイコライズ
されるものとする。またセンス回路全体を動作状態また
は待機状態に制御する為の入力端子（Ｉ２）は、”１”
レベルであり、従って（Ｔｒ３）は”オフ”状態にあ
る。

【００１８】時刻（ｔ１）に於いてメモリーセルの出力
によりノード（Ｎ１）に”１”レベル、（Ｎ２）に”
０”レベルが出力される場合、（Ｎ１）が”Ｖｄｄ”レ
ベルのままで（Ｎ２）が”Ｖｄｄ”レベルから立ち下が
り始める。一般的に（Ｎ１）、（Ｎ２）は、複数のメモ
リセルまたはカラム制御ゲートが接続することに伴うト
ランジスタのゲートまたはドレイン容量、および配線容
量により高負荷となっており、ノード（Ｎ２）の波形は
図３（Ｎ２）の様に緩やかになる。

【００１９】時刻（ｔ２）で、ノード（Ｎ２）の電位が
（Ｔｒ５）のスレッショルド電圧値”Ｖｔｈｐ”分だけ
下がり”Ｖｄｄ−Ｖｔｈｐ”になると、（Ｔｒ５）が”
オン”し始める。一方時刻（ｔ２）に於いて、センス回
路制御入力（Ｉ２）を”０”レベルとし（Ｔｒ３）を”
オン”させる。一般的には、時刻（ｔ２）前後で、ビッ
トラインプリチャージおよびデータラインのイコライズ
は終了しており、従って時刻（ｔ２）に於いてセンス動
作が開始さる。この時（Ｔｒ３）−（Ｔｒ５）を通じて
（Ｔｒ６）のゲートが充電されると同時に、ノード（Ｎ
４）の電位は上昇を始め、ノード（Ｎ３）の電位は下降
を始めるため、（Ｔｒ６）のｇｍは増加し、また（Ｔｒ
７）のｇｍは減少する。

【００２０】時刻（ｔ２）以降（Ｎ２）の電位が更に低
下することと、（Ｔｒ６）、（Ｔｒ７）の帰還抵抗とし
ての作用により、（Ｔｒ６）のｇｍは更に増加し、（Ｔ
ｒ７）のｇｍは更に減少するため、時刻（ｔ３）に於い
て（Ｔｒ６）は完全に”オン”状態となり、（Ｎ３）
は”０”レベルに、また（Ｔｒ７）は”オフ”状態とな
り、（Ｎ４）は”１”レベルにそれぞれ瞬時に固定され
センス動作が終了する。

【００２１】ここで、センス回制御端子（Ｉ２）の電位
が（Ｉ２ａ）の如く、時刻（ｔ２）に対して（ｔ１）よ
りにシフトした場合、センス回路の動作はノード（Ｎ
２）の電位によって支配されるため、センス動作の開始
は時刻（ｔ２）となり、動作タイミングは（Ｉ２）がシ
フトする前と変わらない。つまりセンス動作開始時の
（Ｎ１）−（Ｎ２）間の電位差はシフト前と変わらない
為、データミスラッチの可能性もシフト前と全く変わら
ない。

【００２２】逆にセンス回路制御端子（Ｉ２）の電位が
（Ｉ２ｂ）の如く、時刻（ｔ３）よりにシフトした場合
はセンス回路の動作は（Ｉ２ｂ）によって支配されるた
め、センス動作の開始は時刻（ｔ２）よりも遅くなる
が、センス動作開始時の（Ｎ１）−（Ｎ２）間の電位差
はシフト前よりも更に広がるため、データミスラッチの
可能性は更に低くなる。

【００２３】従って、誤動作を防止するといった観点で
のセンス回路制御が、従来回路に比べて非常に容易とな
るという利点がある。

【００２４】また時刻（ｔ０）−（ｔ１）間に於いて回
路内にノイズが侵入した場合、（Ｎ１）または（Ｎ２）
のプリチャージ電位が”Ｖｄｄ”レベルである前提に於
いて、（Ｎ２）が”Ｖｄｄ−Ｖｔｈｐ”まで振れない限
り（Ｔｒ５）は”オン”状態にならずセンス動作には移
行しないので、センス回路として”Ｖｔｈｐ”分の入力
端子のノイズマージンが得られると言う利点がある。

【００２５】更にセンス動作開始時に於いて、データ入
力端子用Ｐ型トランジスタ（Ｔｒ４）が”オフ”状態に
あるため、（Ｔｒ３）−（Ｔｒ４）−（Ｔｒ６）の経路
では、データの増幅・ラッチ動作の間、貫通電流が流れ
ないため消費電力の低減が図れるという利点がある。

【００２６】図２は本発明に係わるセンス回路に用いら
れるセンス回路の第２の実施の形態を示す回路図であ
る。図２から判るようにこの場合、第１の実施の形態に
加えてデータ出力ノード（Ｎ３）および（Ｎ４）のイコ
ライズレベルを”Ｖｓｓ”レベルとするための２つのＮ
型トランジスタである（Ｔｒ８）、（Ｔｒ９）を配して
いる。また、（Ｉ３）はイコライズ制御端子である。

【００２７】センス動作開始前に於いて、データ出力ノ
ード（Ｎ３）、（Ｎ４）は”Ｖｓｓ”レベルにあり、
（Ｔｒ６）、（Ｔｒ７）は共に”オフ”状態にある。こ
れらのＮ型トランジスタは、（Ｎ３）、（Ｎ４）の電位
が自己のスレッショルド電圧値”Ｖｔｈｎ”だけ上が
り、”Ｖｓｓ＋Ｖｔｈｎ”にならない限り”オン”状態
にはならず、従ってセンス回路としては待機状態を保っ
ていることになるため、センス回路として”Ｖｔｈｎ”
分の出力端子のノイズマージンが得られると言う利点が
ある。

【００２８】更にセンス動作中も（Ｔｒ６）と（Ｔｒ
５）または（Ｔｒ７）と（Ｔｒ４）のどちらかの組み合
わせが、”オフ”状態にあるため、（Ｔｒ３）−（Ｔｒ
４）−（Ｔｒ６）の経路および（Ｔｒ３）−（Ｔｒ５）
−（Ｔｒ７）の経路では、データの増幅・ラッチ動作の
間貫通電流が流れず、従ってセンス回路全体を通じての
直流電流は全く流れないという利点がある。

【００２９】尚、図３ではメモリーセルの出力が（Ｎ
１）に対して”１”レベル、（Ｎ２）に対して”０”レ
ベルを与えるものと仮定しているが、逆の場合でも動作
は同様である。

【００３０】

【発明の効果】以上説明したように、本発明に係るセン
ス回路によれば、センス回路のデータ入力をＰ型トラン
ジスタ、ラッチ負荷をＮ型トランジスタとし、ビットラ
インを”Ｖｄｄ”レベルまでプリチャージすることによ
り、実質的なセンス回路の動作開始制御をメモリセルの
出力で行うことになるため動作開始制御が非常に容易に
なり、誤動作を起こし難いという効果を有する。またビ
ットラインが”Ｖｄｄ−Ｖｔｈｐ”レベルまで低下しな
ければ、センス回路は待機状態を保持しているため、入
力端子に於いて”Ｖｔｈｐ”分のノイズマージンが得ら
れ、誤動作を起こし難いという効果を有する。

【００３１】更に、センス動作開始時に於いてデータ入
力端子用Ｐ型トランジスタの片方が”オフ”状態にある
ため、データの増幅・ラッチ動作の間貫通電流を低減す
ることが可能となり、消費電力の低減が図れるという効
果を有する。

【００３２】また、データ出力を”Ｖｓｓ”レベルにイ
コライズすることにより、データ出力が”Ｖｓｓ＋Ｖｔ
ｈｎ”レベルまで上昇しなければ、センス回路は待機状
態を保持しているため、入力端子のノイズマージンに加
えて、出力端子に於いて”Ｖｔｈｎ”分のノイズマージ
ンが得られ、非常に誤動作を起こし難いという効果を有
する。

【００３３】更に、センス動作開始時に於いてラッチ負
荷用Ｎ型トランジスタの両方が”オフ”状態となり、セ
ンス動作中の貫通電流をなくすことが可能であるため、
消費電流の更なる低減が図れるという効果を有する。

【図面の簡単な説明】

【図１】本発明のセンス回路の第１の実施の形態を表す
回路図。

【図２】本発明のセンス回路の第２の実施の形態を表す
回路図。

【図３】図１の回路動作概要を示す波形図。

【図４】従来例を示す回路図。

【図５】図４の回路動作概要を示す波形図。

【図６】半導体記憶装置のブロック図。

【符号の説明】

Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５ 半導体記
憶装置の各機能ブロック Ｔｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４、Ｔｒ５ Ｐ型トラ
ンジスタ Ｔｒ６、Ｔｒ７、Ｔｒ８、Ｔｒ９ Ｎ型トラ
ンジスタ Ｎ１、Ｎ２、Ｎ３、Ｎ４ ノード Ｉ１、Ｉ２、Ｉ３ 入力端子 Ｓ１ ビットラ
インの波形 Ｓ２、Ｓ２ａ、Ｓ２ｂ センス制
御信号の入力波形 Ｓ３、Ｓ４ センス回
路のデータ出力波形 ＴｒＡ、ＴｒＢ、ＴｒＣ、ＴｒＤ Ｐ型トラ
ンジスタ ＴｒＥ、ＴｒＦ、ＴｒＧ、ＴｒＨ Ｎ型トラ
ンジスタ Ｍ１、Ｍ２、Ｍ３、Ｍ４ ノード Ｈ１、Ｈ２、Ｈ３ 入力端子 Ｒ１ ビットラ
インの波形 Ｒ２ センス制
御信号の入力波形 Ｒ３、Ｒ４ センス回
路のデータ出力波形

Claims (3)

【特許請求の範囲】
1. 【請求項１】ソース電極が電源電圧端子に接続され、ド
   レイン電極が第１ノードに接続され、ゲート電極が第１
   入力端子に接続される第１のＰ型トランジスタと、ソー
   ス電極が前記電源電圧端子に接続され、ドレイン電極が
   第２ノードに接続され、ゲート電極が前記第１入力端子
   に接続される第２のＰ型トランジスタと、ソース電極が
   前記電源電圧端子に接続され、ゲート電極が第２入力端
   子に接続される第３のＰ型トランジスタと、ソース電極
   が該第３のＰ型トランジスタのドレイン電極に接続さ
   れ、ドレイン電極が第３ノードに接続され、ゲート電極
   が前記第１ノードに接続される第４のＰ型トランジスタ
   と、ソース電極が前記第３のＰ型トランジスタのドレイ
   ン電極に接続され、ドレイン電極が第４ノードに接続さ
   れ、ゲート電極が前記第２ノードに接続される第５のＰ
   型トランジスタと、ソース電極が基準電圧端子に接続さ
   れ、ドレイン電極が前記３第ノードに接続され、ゲート
   電極が前記第４ノードへ接続される第６のＮ型トランジ
   スタと、ソース電極が前記基準電圧端子に接続され、ド
   レイン電極が前記４第ノードに接続され、ゲート電極が
   前記第３ノードへ接続される第７のＮ型トランジスタか
   らなり、前記第１および第２ノードが、メモリーセルの
   出力端子にそれぞれ接続されることを特徴とするセンス
   回路。
2. 【請求項２】請求項１記載のセンス回路において、ソー
   ス電極が前記基準電源電圧端子に接続され、ドレイン電
   極が前記第３ノードに接続され、ゲート電極が第３入力
   端子に接続される第８のＮ型トランジスタと、ソース電
   極が前記基準電源電圧端子に接続され、ドレイン電極が
   前記第４ノードに接続され、ゲート電極が前記第３入力
   端子に接続される第９のＮ型トランジスタとを備えたこ
   とを特徴とするセンス回路。
3. 【請求項３】請求項１又は２記載のセンス回路を具備す
   ることを特徴とする半導体記憶装置。