JPH03241589A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はダイナミック型半導体記憶装置に関し、特に
、１つのセンスアンプが２つの異なるメモリブロックの
列に共有されるシェアードセンスアンプ構成の半導体記
憶装置に関する。より特定的には、シェアードセンスア
ンプを対応の列に接続するための制御信号発生回路に関
する。

［従来の技術］ ダイナミック型半導体記憶装置（ＤＲＡＭ）においては
、情報はキャパシタに電荷の形態で格納される。データ
読出時においては、キャパシタに蓄積された信号電荷が
ビット線（データ線）上に転送される。このビット線上
に転送された信号電荷の有無に応じてビット線上に微小
な電位変化が生じ、°この電位変化を差動型のセンスア
ンプを用いて検知し増幅した後、情報を読出している。

半導体記憶装置が高密度化されるに伴って、メモリセル
サイズも小さくなり、メモリキャパシタの蓄積容量が減
少する傾向は避けられない。このメモリサイズ低減に伴
う蓄積容量の減少に対抗して、十分なセンスアンプへの
入力電位差（信号電圧）を確保するために種々の改良が
なされてきている。

このような従来の対策の１つに、ニス・ニス・イートン
（Ｓ、Ｓ、Ｅａ　ｔ　ｏｎ）等により発明され、インモ
ス・コーポレーション（ＩｎｍｏｓＣｏｒｐｏｒａｔ　
１ｏｎ）　に譲渡された、「折返しビット線−シェアー
ドセンスアンプ」と題された、１９８２年９月２１日発
行の米国特許節４゜３５１．０３４号がある。この米国
特許においてはシェアードセンスアンプ構成が採用され
ており、メモリセルアレイが２つのブロックに分割され
、この２つのブロックの間にセンスアンプが配置されて
２つのブロックに共有される。センス動作時においては
１つのブロックの列のみがセンスアンプに接続され、セ
ンス動作後続いて他方の列もセンスアンプに接続される
。

この構成の場合、１本のビット線に接続されるメモリセ
ルの数を半減することができるので、メモリセルによる
ビット線の浮遊容量も半減することになり、同じ量の信
号電荷がビット線に転送されたとしても、ビット線に生
じる電位変化は非分割セルアレイの場合の約２倍に改善
することができる。なぜならば、ビット線上の電位変化
は、メモリセル容量Ｃｓとビット線容量ｃｂとの比Ｃｓ
／Ｃｂに比例するからである。

上述のシェアードセンスアンプ構成をさらに積極的に押
し進めたものとして、特開昭５７−１００６８９号公報
に開示されている多分割ビット線構造がある。この多分
割ビット線構造においては、メモリセルアレイが４つ以
上のブロックに分割され、センスアンプの個数も増加さ
れており、１本のビット線につながるメモリセルの数を
減少させることを意図している。この場合、１つのセン
スアンプは異なるメモリセルブロックに属する２組のビ
ット線対に共有される。動作時においては、選択メモリ
セルを含むセルブロックがセンスアンプに接続されセン
ス動作が行なわれ、一方、選択されるメモリセルを含ま
ないメモリセルアレイに接続されるセンスアンプは活性
化されずに待機状態を保持するように構成されている。

この構成に従えば、メモリセルからの読出信号電圧の改
善のみならず、センスアンプは選択的に活性化されるた
めビット線のセンス時における充放電にかかわる消費電
力の低減にも有効であるため４メガビツトおよび１６メ
ガビツトの大容量ＤＲＡＭにおいて広く採用されようと
している。

第６図は多分割ビット線方式を採用した改良された従来
のＤＲＡＭのチップの構成を示すで図である。この第６
図においては、２５６ＫＷ（キロワード）×１ビットの
構成が一例として示される。

第６図を参照して半導体チップ１００は、時分割態様で
与えられる行アドレスＲＡＯ〜ＲＡＳと列アドレスＣＡ
Ｏ〜ＣＡ８とを受けるアドレス入力端子５２と、時分割
で与えられる行アドレスを装置内部に取込むタイミング
を与える行アドレスストローブ信号ＲＡＳを受ける入力
端子５１と、列アドレスを装置内部に取込むタイミング
を与える列アドレスストローブ信号ＣＡＳを受ける入力
端子５３と、記憶装置の読出／書込動作を規定するリー
ド／ライト制御信号をＲ／Ｗを受ける入力端子５４と、
入力データＤＩＮを受けるデータ入力端子５５と、出力
データＤＯＵＴを供給するデータ出力端子５６を含む。

半導体チップ１００には、図示されていないが、さらに
、基準電圧となる電源電圧Ｖｃｃを供給する端子および
接地電位ＶｓＳを供給する端子が設けられている。

第６図において、半導体記憶装置は、複数行単位で４つ
のメモリブロックｌａ、ｌｂ、ｌｃおよび１ｄに分割さ
れたメモリセルアレイと、２つのブロックに共有される
センスアンプ帯２ａおよび２ｂを含む。センスアンプ帯
２ａは、メモリセルブロック１ａおよび１ｂに共有され
、センスアンプ帯２ｂはメモリセルブロックＩＣおよび
１ｄに共有される。センスアンプ帯２ａおよび２ｂは、
後に詳述するが、関連のブロックの各列（ビット線対）
に対応して設けられ、制御信号ＳＦＵ、ＳＵ　　ＳＵお
よびＳＦＬ、ＳＬ、ＳＬにそれぞれ応答して対応の列上
の信号電位を差動的に増幅するセンスアンプを含む。

外部アドレス信号に応答してメモリセルアレイの１行（
１本のワード線）を選択するために、行デコーダ３、ワ
ードドライバ４、行アドレスバッファ５、行プリデコー
ダ１３、ΦＸ発生回路７およびΦχサブデコーダ１２が
設けられる。行アドレスバッファ５は、アドレス入力端
子５２に与えられた９ビットアドレス信号ＡＯ−Ａ８を
受け、ＲＡＳ／（ッファ６からの内部制御信号に応答し
て相補な内部行アドレス信号ＲＡＯ，ＲＡＯ−ＲＡ８、
ＲＡ８を発生する。

行プリデコーダ１３は、行アドレスバツフア回路６から
の内部行アドレス信号ＲＡ２．ＲＡ２〜ＲＡ７．ＲＡ７
をデコードし合計１２個のプリデコーダ信号Ｘ１〜Ｘ４
　（総称的にＸｉとして示す）、Ｘ５〜Ｘ８（総称的に
Ｘｊとして示す）およびＸ９〜Ｘ１２（総称的にＸｋと
して示す）を発生する。このプリデコード信号Ｘ１〜Ｘ
１２とメモリセルブロックとの対応関係は任意であるが
、以下の説明においては、説明を簡略化するために、プ
リデコード信号Ｘｔ（ＸＩ〜Ｘ４）がそれぞれメモリセ
ルブロックを指定する信号として用いられるものとする
。

第７図は、外部アドレス信号Ａ２およびＡ３から内部行
アドレス信号ＲＡ２．ＲＡ３およびＲＡ２、ＲＡ３を発
生するアドレスバッファおよびプリデコード信号Ｘｉを
発生する行プリデコーダ１３の構成を模式的に示す。第
７図において、行アドレスバッファ５は、外部アドレス
信号Ａ２に応答して互いに相補な内部行アドレス信号Ｒ
Ａ２゜ＲＡ２を発生するバッファ回路５ａと、外部アド
レス信号Ａ３に応答して互いに相補な内部行アドレス信
号ＲＡ３．ＲＡ３を発生するバッファ回路５ｂを含む。

行プリデコーダ１３は、内部行アドレス信号ＲＡ２およ
びＲＡ３に応答してプリデコード信号Ｘ１を発生するデ
コーダ回路１３ａと、内部行アドレス信号ＲＡ２および
ＲＡ３に応答してプリデコード信号Ｘ２を発生するデコ
ーダ回路１３ｂと、内部行アドレス信号ＲＡ２およびＲ
Ａ３に応答してプリデコード信号Ｘ３を発生するデコー
ダ回路１３ｃと、内部行アドレス信号ＲＡ２およびＲＡ
３に応答してプリデコード信号Ｘ４を発生するデコーダ
回路１３ｄを含む。プリデコーダ回路１３８〜１３ｄの
各々は同一の回路構成を有しており、このプリデコード
信号Ｘ１〜Ｘ４がブロック指示信号として用いられる場
合、このプリデコード信号Ｘ１〜Ｘ４のうちのいずれか
一方のみがたとえば“Ｈ”レベルの選択状態となる。こ
のプリデコーダ回路ユ３ａ〜１３ｄの各々はＡＮＤゲー
トまたはＮＡＮＤゲートにより構成される。他のプリデ
コード信号ＸｊおよびＸｋを発生する回路も同様の構成
を有している。

第６図へ戻って、ΦＸ発生回路７は、ＲＡＳバッファ６
からの内部クロック信号に応答してワード線を駆動する
ための信号ΦＸを発生し、ΦＸサブデコーダ１２へ与え
る。ΦＸサブデコーダ１２は、行アドレスバッファ５か
らの内部行アドレスにワード線駆動信号ΦＸに応答して
ワード線サブデコード信号ΦＸ１〜Φｘ４を発生してワ
ードドライバ４へ与える。このワード線サブデコード信
号Φｘ１〜Φｘ４のうちのいずれか１つのみが“Ｈｌに
立上がる。

第８図はΦＸサブデコーダの構成を模式的に示す図であ
る。第８図において、ΦＸサブデコーダ１２は、サブデ
コード回路１２ａ〜１２ｄを含む。

サブデコード回路１２ａは、内部行アドレス信号ＲＡＯ
およびＲＡＩに応答して選択的にワード線駆動マスク信
号ΦＸを通過させてワード線サブデコード信号ΦＸ１を
発生する。サブデコード回路１２ｂは、内部行アドレス
信号ＲＡＯおよびＲＡｌに応答して選択的にワード線駆
動マスク信号ΦＸを通過させてワード線サブデコード信
号Φｘ２を発生する。サブデコード回路１２ｃは、内部
行アドレス信号ＲＡＯおよびＲＡＩに応答して選択的に
ワード線駆動マスク信号ΦＸを通過させてワード線サブ
デコード信号ΦＸ３を発生する。サブデコード回路１２
ｄは、内部行アドレス信号ＲＡＯおよびＲＡＩに応答し
て選択的にワード線駆動マスク信号ΦＸを通過させてワ
ード線サブデコード信号Φｘ４を発生する。

第６図へ再び戻って、行デコーダ３は、行プリデコーダ
１３からのプリデコード信号Ｘｉ、　ＸｊおよびＸｋを
さらにデコードし４本のワード線を選択するデコード信
号を発生する。ワードドライバ４は、行デコーダ３から
のデコード信号とΦＸサブデコーダ１２からのワード線
サブデコード信号Φｘ１〜Φｘ４とに応答して、１本の
ワード線上にワード線駆動信号を伝達する。第９図に行
デコーダ３およびワードドライバ４の具体的構成の一例
を示す。

第９図においては、単位行デコーダとそれに関連するワ
ードドライバとが代表的に示される。第９図を参照して
単位行デコーダ３０は、３ビツトのプリデコード信号Ｘ
ｉ、ＸｊおよびＸｋを受ける３人力ＮＯＲ回路と、ＮＯ
Ｒ回路出力を反転するインバータとを含む。

ＮＯＲ回路は、プリデコード信号Ｘｉをそのゲートに受
けるｐチャネル絶縁ゲート型電界効果トランジスタ（以
下、ｐＭＩｓ）ランジスタと称す）ＰＴＩおよびｎチャ
ネル絶縁ゲート型電界効果トランジスタ（以下、ｎＭＩ
Ｓ）ランジスタと称す）ＮＴＩと、プリデコード信号Ｘ
ｊをそのゲートに受けるｎＭＩｓトランジタンＮＴ２と
、プリデコード信号Ｘｋをそのゲートに受けるｎＭＩｓ
トランジタンＮＴ３と、インバータ出力をそのゲートに
受けるｐＭＩＳトランジタンＰＴ２を含む。ｐＭＩＳト
ランジタンＰＴＩおよびＰＴ２は電源電圧Ｖｃｃとノー
ドＮ１との間に互いに並列に設けられる。ｎＭＩＳ）ラ
ンジスタＮＴＩ、ＮＴ２およびＮＴ３はノードＮ１と接
地電位Ｖｓｓとの間に直列に接続される。

インバータは、ＮＯＲ回路出力をそのゲートに受けるｐ
ＭＩ　Ｓ　トランジスタＰＴ３およびｎ　Ｍ　ＩＳトラ
ンジスタＮＴ４を含む。ｐＭＩ　Ｓ　）ランジスタＰＴ
３およびｎＭ１ｓトランジタンＮＴ４は電源電位Ｖｃｃ
と接地電位Ｖｓｓとの間に相補的に接続される。この単
位行デコーダ３０からはＮＯＲ回路出力（ノードＮ１電
位）およびインバータ出力（ノードｎ２出力）が出力さ
れて４つのワードドライブ回路へ伝達される。

１つの単位行デコーダ３０に対して４つのワードドライ
ブ回路４ａ、４ｂ、４ｃおよび４ｄが設けられる。ワー
ドドライブ回路４ａは、単位行デコーダ３０のノードＮ
２電位を伝達するｎＭＩＳトランジタンＮＴ５と、ｎＭ
Ｉｓ）ランジスタＮＴ５の伝達電位をそのゲートに受け
、選択的にワード線サブデコード信号ΦＸ１をワード線
ＷＬＩ上へ伝達するｎＭＩｓ）ランジスタＮＴ６と、単
位行デコーダ３０のノードＮ１電位をそのゲートに受け
、ワード線ＷＬ１を接地電位に選択的に接続するｎＭＩ
Ｓ）ランジスタＮＴ７を含む。

ワードドライブ回路４ｂ、４ｃおよび４ｄもそれぞれワ
ードドライブ回路４ａと同一の回路構成を有しているが
、伝達されるワード線サブデコード信号が異なっている
。すなわち、ワードドライブ回路４ｂは、単位行デコー
ダ３０出力に応答してワード線サブデコード信号Φｘ２
を選択的にワード線ＷＬ２上へ伝達する。ワードドライ
ブ回路４ｃは単位行デコーダ３０出力に応答して選択的
にワード線サブデコード信号ΦＸ３をワード線ＷＬＢ上
へ伝達する。ワードドライブ回路４ｄは単位行デコーダ
３０出力に応答してワード線サブデコード信号Φｘ４を
選択的にワード線ＷＬ４上へ伝達する。

単位行デコーダ３０においては、プリデコード信号Ｘｉ
、ＸｊおよびＸｋがすべて“Ｈ”レベルにある場合にの
みノードＮ１電位は“Ｌ”、応じてノードＮ２電位がＨ
”となる。このノードＮ２電位が“Ｈ″の場合、ワード
ドライブ回路４ａ。

４ｂ、４ｃおよび４ｄにおいては、ｎＭＩｓ）ランジス
タＮＴ６がｎＭＩＳ）ランジスタＮＴ５を介してそのゲ
ートに“Ｈ″の信号を受は導通状態となる。これにより
ワード線Ｗ１〜Ｗ４上にはそれぞれワード線サブデコー
ド信号ΦＸ１〜Φｘ４が伝達される。ワード線サブデコ
ード信号Φｘ１〜Φｘ４のうちいずれか１つのみが″Ｈ
ルベルに立上がる。したがって、ワード線ＷＬ１〜ＷＬ
４のうちのいずれか１本のみが“Ｈ″に駆動される。

プリデコード信号Ｘｉ、ＸｊおよびＸｋのうち１つでも
“Ｌ″レベルあれば、ノードＮ１電位は″Ｈ°レベル（
ｐＭＩｓ）ランジスタＰＴ２により充電される）となり
、ノードＮ２の電位は“Ｌ”となり、この単位行デコー
ダ３０は非選択状態となる。

再び第６図へ戻って、半導体記憶装置はさらに、メモリ
セルアレイから４列を選択するために、アドレス入力端
子５２からのアドレス信号を受け、外部列アドレス信号
ＣＡＯ〜ＣＡ８およびＣＡＯ〜ＣＡ８を発生する列アド
レスバッファ１４と、列アドレスバッファ１４からの内
部列アドレス信号ＣＡＯ〜ＣＡ７およびＣＡＯ〜ＣＡ７
をデコードし、１６ビツトのプリデコード信号Ｙ１〜Ｙ
４（以下、Ｙｉとして総称する）、Ｙ５〜Ｙ８（以下、
総称的にＹｊとして示す）、Ｙ９〜Ｙ１２（以下、Ｙｋ
として総称的に示す）およびＹ１３〜Ｙ１６（以下、総
称的にＹｕとして示す）を発生する列プリデコーダ１５
と、この列プリデコード信号Ｙｉ、Ｙｊ、Ｙｋおよびｙ
ｉに応答して４本の列を選択する列選択信号Ｃ８を発生
する列デコーダ１６とを備える。列アドレスバッファ１
４は、ＣＡＳバッファ１９から列アドレスストローブ信
号ＣＡＳに応答して発生される内部制御信号に応答して
、アドレス入力端子５２へ与えられたアドレスを取込み
内部列アドレス信号を発生する。

列プリデコーダ１５は、第７図に示す行プリデコーダ１
３と同様の構成を有している。

列デコーダ１６の具体的構成の一例を第１０図に示す。

第１０図を参照して列デコーダ１６は、電源電位Ｖｃｃ
とノードＮＩＯとの間に互いに並列に接続されるｐＭＩ
ｓ）ランジスタＰＴＩＯ，ＰＴ１１、ＰＴ１２およびＰ
Ｔ１３と、ノードＮＩＯと接地電位Ｖｓｓとの間に直列
に接続されるｎＭＩＳトランジスタＮＴｌ０．ＮＴｌ１
．ＮＴ１２およびＮＴ１３と、ノードＮ１０電位を反転
してノードＮ、１１へ伝達するインバータとを含む。こ
のインバータはｐＭＩｓ）ランジスタＰＴ１４とｎＭＩ
Ｓ）ランジスタＮＴ１４とを含む。

ｐＭＩＳトランジスタ１０およびｎＭＩＳ）ランジスタ
ＮＴｌ０はそのゲートに列プリデコード信号Ｙｉを受け
る。ｐＭＩＳトランジタンＰＴ１１およびｎＭＩＳトラ
ンジスタＮＴ１１はそのゲートに列プリデコード信号Ｙ
ｊを受ける。ｐＭＩＳトランジタンＰＴ１２およびｎＭ
ＩＳトランジスタＮＴ１２はそのゲートに列プリデコー
ド信号Ｙｋを受ける。ｐＭＩＳトランジタンＦＴＩＯお
よびｎＭＩＳ）ランジスタＮＴ１３はそのゲートに列プ
リデコード信号Ｙｍを受ける。ノードＮ１１から列選択
信号Ｃ８が発生される。この第１０図に示す列デコーダ
の構成においては、列プリデコード信号Ｙｉ、Ｙｊ、Ｙ
ｋおよびＹＱがすべて“Ｈ′″レベルのとき、ノードＮ
ＩＯの電位が“Ｌ”となり、応じて“Ｈ”の列選択信号
Ｃ８が発生される。

再び第６図へ戻って、列デコーダ１６により選択された
４列のうち１列を選択するためにＩ１０デコーダ１７が
設けられる。Ｉ１０デコーダ１７は、行アドレスバッフ
ァ１７からの内部行アドレス信号ＲＡＳ、ＲＡＳと、列
アドレスバッファ１４からの内部列アドレス信号ＣＡ８
およびＣａ２をデコードし、Ｉ１０バス４０上の４対の
バスから１対のバスを選択する。

Ｉ１０デコーダ１７により選択された１対のバス対と外
部装置との間でのデータの授受を行なうために、リード
／ライト制御回路１８、リード／ライトバッファ２０、
入力バッファ２１および出力バッファ２２が設けられる
。リード／ライトバッファ２０は、入力端子５４を介し
て与えられるリード／ライト制御信号Ｒ／ＷとＣＡＳバ
ッファ１９から与えられる内部制御信号（内部ＣＡＳ信
号）とに応答してデータの書込／読出を規定するタイミ
ング信号を発生してリード／ライト制御回路Ｉｇへ与え
る。リード／ライト制御回路１８は、このリード／ライ
トバッファ２０からの制御信号に応答してＩ１０デコー
ダ１７により選択された１対のバス対を入力バッファ２
１または出力バッファ２２へ接続する。

入力バッファ２１は入力端子５５を介して与えられた入
力データＤＩＮを受は対応の内部データ（通常相補デー
タ対）を発生する。出力バッファ２２は、リード／ライ
ト制御回路１８から伝達された内部データを受は対応の
出力データＤＯＬＩＴに変換して出力端子５６へ与える
。

センスアンプ帯２ａおよび２ｂを選択的にメモリセルブ
ロックへ接続しかつそこに含まれるセンスアンプを動作
するために、シェアードセンス制御信号発生回路８およ
びセンスアンプ制御回路２３が設けられる。シェアード
センス制御信号発生回路８は、行プリデコーダ１３から
の行プリデコード信号Ｘｉに応答して、センスアンプ帯
２ａおよび２ｂとメモリセルブロックｌａ〜１ｄとの選
択的接続制御信号（シェアードセンス制御信号）ＳＡ、
ＳＢ、ＳＣおよびＳＤを発生する。シェアードセンス制
御信号ＳＡは、センスアンプ帯２ａとメモリセルブロッ
ク１ａとの接続を制御する。

シェアードセンス制御信号ＳＢは、センスアンプ帯２ａ
とメモリセルブロック１ｂとの接続を制御する。シェア
ードセンス制御信号ＳＣはセンスアンプ帯２ｂとメモリ
セルブロックＩＣとの接続を制御する。シェアードセン
ス制御信号ＳＤは、センスアンプ帯２ｂとメモリセルブ
ロック１ｄとの接続を制御する。

センスアンプの選択的活性化を行なう制御信号を発生す
るセンスアンプ制御回路２３は、ΦＸ発生回路７からの
ワード線駆動マスク信号ΦＸと行プリデコーダ１３から
のプリデコード信号Ｘｉに応答してセンスアンプ帯２ａ
および２ｂのいずれかのセンスアンプを活性化する信号
ＳＦＵ、ＳＦＬを発生するＳＦ信号発生回路９と、ＳＦ
信号発生回路９からの制御信号に応答して第１のセンス
アンプ活性化信号ＳＵ、ＳＬを発生する第１のセンスア
ンプ活性化信号発生回路１０と、第１のセンスアンプ活
性化信号発生回路１０からの活性化信号に応答して第２
のセンスアンプ活性化信号ＳＵ、ＳＬを発生する第２の
センスアンプ活性化信号発生回路１１を含む。制御信号
ＳＦＵはセンスアンプ帯２ａに含まれるセンスアンプへ
与えられる。制御信号ＳＦＬはセンスアンプ帯２ｂに含
まれるセンスアンプへ伝達される。第１のセンスアンプ
活性化信号ＳＵ、ＳＬは、後に詳述するが、ｎチャネル
ＭＩＳトランジスタからなるセンスアンプを活性化する
。第２のセンスアンプ活性化信号ＳＵ、ＳＬはｐチャネ
ルＭＩＳ）ランジスタからなるセンスアンプを活性化す
る。

第１１図に、ＳＦ信号発生回路９の具体的構成の一例を
示す。第１１図を参照してＳＦ信号発生回路１１は、制
御信号ＳＦＵを発生する回路と制御信号ＳＦＬを発生す
る回路と２つの回路部分を有している。この回路部分は
同一の構成を有しているため、第１１図においては１つ
にまとめて示される。第１１図を参照して、ＳＦ信号発
生回路９は、ワード線駆動マスク信号ΦＸを所定時間遅
延させる遅延回路６０と、行プリデコード信号Ｘ１およ
びＸ２を受けるＯＲゲート６１と、遅延回路６０出力と
ＯＲゲート６１出力とを受けるＡＮＤゲート６２を含む
。ＡＮＤゲート６２から制御信号ＳＦＵが発生される。

ＯＲゲート６１が行ブリゾコード信号Ｘ３およびＸ４を
受ける場合、ＡＮＤゲート６２からは制御信号ＳＦＬが
発生される。

第１１図に示すように、選択メモリセルを含むブロック
がブロック１ａまたは１ｂの場合にはセンスアンプ帯２
ａに含まれるセンスアンプが活性化される。また選択メ
モリセルがブロック１ｃまたは１ｄに含まれる場合、セ
ンスアンプ帯２ｂに含まれるセンスアンプが活性化され
る。

第１２図に、第１のセンスアンプ活性化信号５Ｕ（ＳＬ
）に応答して第２のセンスアンプ活性化信号５Ｕ（ＳＬ
）を発生する回路構成の具体的−例を示す。第１２図を
参照して、第２のセンスアンプ活性化信号発生回路１１
は、第１のセンスアンプ活性化信号を所定時間遅延させ
る遅延段と、この遅延段からの遅延活性化信号Ｓｄｅ　
１　ａｙと制御信号ＲＡＳとに応答して第２の活性化信
号５Ｕ（ＳＬ）を発生する回路部分とを含む。遅延段は
ｐＭＩＳトランジタンＰＴ２０〜ＰＴ２２とｎＭＩＳ）
ランジスタＮＴ２Ｏ〜ＮＴ２２それぞれから構成される
ＣＭＯＳインバータが偶数段接続されて構成される。

第２の活性化信号を発生する回路部分は、遅延活性化信
号Ｓｄｅ　ｌａｙをそのゲートに受けるｐＭＩＳ）ラン
ジスタＰＴ２ＢおよびｎＭＩｓ）ランジスタＮＴ２３と
、ｐＭＩｓ）ランジスタＰＴ２３と並列に接続され、制
御信号ＲＡＳをゲートに受けるｐＭＩＳトランジタンＰ
Ｔ２４と、ｐＭＩＳ）ランジスタＰＴ２４とｎＭＩＳ）
ランジスタＮＴ２３との間に直列に接続され、そのゲー
トに制御信号ＲＡＳを受けるｎＭＩＳ）ランジスタＮＴ
２４を含む。遅延活性化信号Ｓｄｅ　ｌａｙは活性化信
号５Ｕ（ＳＬ）を所定時間遅延させた信号である。制御
信号ＲＡＳが“Ｈｏのとき、半導体記憶装置は作動状態
にあり、このときｐＭＩＳトランジタンＰＴ２４はオフ
状態、ｎＭＩｓ）ランジスタＮＴ２４はオン状態にある
。したがって、ノードＮ３５からは、遅延活性化信号５
ｄｅｌａｙを反転した信号５Ｕ（ＳＬ）が発生される。

制御信号ＲＡＳが“Ｌ′にあり半導体記憶装置が待機状
態にある場合には、ｐＭＩＳ）ランジスタＰＴ２４がオ
ン状態にあり、ｎＭＩＳ）ランジスタＮＴ２４はオフ状
態にある。したがって、ノードＮ３４の信号電位にかか
わらず、制御信号５Ｕ（ＳＬ）は″Ｈルベルとなる。こ
こで第１２図においては、同一の回路構成を用いて活性
比倍ぞれ発生されるため、センスアンプ活性化信号ＳＬ
に対しては括弧を付して示している。

なおＳＦ信号発生回路９からの活性化信号５ＦＵ（ＳＦ
Ｌ）に応答して第１の活性化信号ＳＵ。

ＳＬを発生する第１の活性化信号発生回路１０の構成は
示していないが、単に制御信号ＳＦＬ、　　ＳＦＵをバ
ッファ処理する回路構成であればよい。

第１３図にメモリセルブロック１ａおよび１ｂそれぞれ
における２組のビット線対とそれに関連するセンスアン
プ帯２ａの構成を詳細に示す。ビット線は折返しビット
線対構造を有しており、ビット線ＢＬ、ＢＬが対をなし
て配設される。１本のワード線ＷＬと１対のビット線対
との交点にメモリセルＭＣが配置される。メモリセルＭ
Ｃは情報を電荷の形態で記憶するメモリキャパシタＣと
、ワード線ＷＬ上の信号電位に応答してメモリキャパシ
タＣをビット線ＢＬ（またはＢＬ）へ接続するメモリト
ランジスタＭＴを備える。

ビット線対上の信号電位を差動的に検知し増幅するため
に、そのゲートとドレインが交差接続されたｐＭ工Ｓト
ラタンスタＰＴ４０およびＰＴ４１からなるｐチャネル
センスアンプＰＳＡと、そのゲートとドレインが交差接
続されたｎ　Ｍ　Ｉ　ＳトランジスタＮＴ４０およびＮ
Ｔ４１からなるｎチャネルセンスアンプＮＳＡが各ビッ
ト線対に設けられる。ｐチャネルセンスアンプＰＳＡを
活性化するために、第２のセンスアンプ活性化信号ＳＵ
に応答して導通状態となり、ｐＭＩ　Ｓ　）ランジスタ
ＰＴ４０およびＰＴ４１のソースへ電源電位ＶＣＣを伝
達するｐＭＩＳトランジタンＰＴ４５が設けられる。ｎ
チャネルセンスアンプＮＳＡを活性化するために制御信
号ＳＦＵに応答して導通状態となり、ｎＭＩＳ）ランジ
スタＮＴ４０およびＮＴ４１のソースに接地電位Ｖｓｓ
レベルの電位を伝達するｎＭＩｓ）ランジスタＮＴ４５
と、センスアンプ活性化信号ＳＵに応答して導通状態と
なり、同様にｎＭＩｓ）ランジスタＮＴ４０およびＮＴ
４１のソースに接地電位Ｖｓｓレベルの電位を伝達する
ｎＭＩＳ）ランジスタＮＴ４６が設けられる。

半導体記憶装置のスタンバイ時（信号ＲＡＳが“Ｈ″の
とき）、各ビット線対を所定電位ＶＢＬにプリチャージ
しかつイコライズするためのプリチャージ／イコライズ
回路ＥＱが設けられる。プリチャージ／イコライズ回路
ＥＱは、イコライズ指示信号ＢＬＥＱに応答して導通状
態となりビット線ＢＬおよびＢＬを電気的に短絡するｎ
チャネルＭＩＳトタンジスタＴ２０と、イコライズ指示
信号ＢＬＥＱに応答して導通状態となり所定電位ＶＢＬ
をビット線ＢＬおよびＢＬそれぞれに伝達するｎチャネ
ルＭＩＳトタンジスタＴ２１およびＴ２２を備える。

ビット線対を選択的にセンスアンプに接続するために、
ビット線選択スイッチＢＳＡおよびＢＳＢが各ビット線
対に対して設けられる。選択スイッチＢＳＡは選択制御
信号ＳＡに応答して選択的にメモリセルブロック１ａの
ビット線対ＢＬ、　　ＢＬをセンスアンプ帯２ａに接続
する。ビット線選択スイッチＢＳＢは接続制御信号ＳＢ
に応答して選択的にメモリセルブロック１ｂのビット線
対ＢＬ、ＢＬをセンスアンプ帯２ａに接続する。選択ス
イッチＢＳＡは、選択制御信号ＳＡに応答してオン状態
となる転送ゲートＴＩＯおよびＴ１１を備える。選択ス
イッチＢＳＢは制御信号ＳＢに応答して導通状態となる
転送ゲートＴ１５およびＴ１６を含む。

列デコーダ１６からの列選択信号Ｃ８に応答して４組の
ビット線対をＩ１０バス４０へ接続するために１０スイ
ツチｌ０３Ｗが各ビット線に設けられる。列選択信号Ｃ
８に応答して４組のビット線対がＩ１０バス４０の４組
のバス対へ接続されるが、第１３図においては同時に選
択される２組のビット線対のみが代表的に示される。１
０スイツチｌ０３Ｗは列選択信号Ｃ８に応答して導通状
態となる転送ゲートＴ３０およびＴ３１を含む。

この組をなす１０スイツチｌ０３Ｗは、組をなす４対の
ビット線対をそれぞれ異なるＩ１０バス対へ接続する。

なお、ビット線対ＢＬ、ＢＬをスタンバイ時に所定電位
にプリチャージしかつイコライズする電位Ｖ［ＩＬは通
常電源電位Ｖｃｃまたはその１／２の電位レベルに設定
される。次にこの動作について第１４図に示す動作波形
図を参照して説明する。ここで第１４図においては、第
１４図（ｆ）に従来のＤＲＡＭにおける接続制御信号５
Ａ−ＳＤのレベルが示され、第１４図（ｇ）に従来の改
良されたＤＲＡＭの接続制御信号ＳＡ〜ＳＤの信号レベ
ルが示される。以下の動作説明においては第１４図（ｇ
）に示す従来の改良されたＤＲＡＭの動作について説明
する。

制御信号ＲＡＳが“Ｈ″の場合半導体記憶装置は待機状
態にあり、ビット線対ＢＬ、ＢＬはプリチャージ／イコ
ライズ回路ＥＱにより所定電位Ｖ［ＩＬに保持されてい
る。また接続制御信号ＳＡ〜ＳＤは電源電圧Ｖｃｃより
昇圧されたＶｃｃ＋αの電位レベルにある。これにより
各ビット線選択スイッチＢＳＡ、ＢＳＢはオン状態にあ
り、メモリセルブロック１ａおよびメモリセルブロック
１ｂの各ビット線対はセンスアンプＰＳＡおよびＮＳＡ
に接続されており、同様にメモリセルブロック１ｃおよ
び１ｄもセンスアンプ帯２ｂに含まれるセンスアンプに
接続されている。

制御信号ＲＡＳが“Ｈ″に立下がると半導体記憶装置が
作動状態に入る。この制御信号ＲＡＳの“Ｈ″への立下
がりに応答して行アドレスバッファ５が活性化されて、
アドレス入力端子５２へ与えられた９ビツトのアドレス
ＡＯ〜Ａ８を受けて内部行アドレス信号ＲＡＯ，ＲＡＯ
−ＲＡ８．ＲＡ８を発生する。行プリデコーダ１３は、
この行アドレスバッファ５からの所定の内部アドレス信
号ＲＡ２．ＲＡ２〜ＲＡ７．ＲＡ７をプリデコードし、
プリデコード信号Ｘｉ、Ｘｊ、Ｘｋを発生する。今、プ
リデコード信号Ｘｉにおいて、プリデコード信号Ｘ１が
“Ｈ”にあり、残りのプリデコード信号Ｘ２．Ｘ３およ
びＸ４は“Ｌ”レベルにあり、メモリセルブロックｌａ
が選択された場合を考える。行デコーダ３は、このプリ
デコーダ１３からのプリデコード信号Ｘｉ、Ｘｊおよび
Ｘｋをデコードする。このうち３ビツトのプリデコード
信号Ｘｉ、ＸｊおよびＸｋがすべて“Ｈ”である単位行
デコーダが選択される。

一方において、この制御信号ＲＡＳの“Ｌ″への移行に
応答してΦＸ発生回路７はワード線駆動マスク信号ΦＸ
を発生し、センスアンプ制御回路２３およびΦＸサブデ
コーダ１２へ与える。ΦＸサブデコーダ１２は、行アド
レスバッファ５からＡ１によりワード線駆動マスク信号
ΦＸをサブデコードし、ワード線サブデコード信号Φｘ
１〜ΦＸ４のうちのいずれか１つのみを“Ｈ”に立上げ
てワードドライバ４へ伝達する。ワードドライバ４は、
行デコーダ３からのデコード信号とΦＸサブデコーダ１
２からのワード線サブデコード信号とに応答して１本の
ワード線を選択しその電位を“Ｈ２レベルに立上げる。

この場合、メモリセルブロック１ａに含まれるワード線
が選択される。

このワード線ＷＬが選択されその電位が立上がるとメモ
リセルＭＣにおいてメモリトランジスタＭＴが導通状態
となり、各ビット線対には関連のメモリキャパシタＣが
格納する信号電位が伝達され、ビット線対に電位差が生
じる。

また一方においてシェアードセンス制御信号発生回路８
は、その行プリデコーダ１３からのプリデコード信号Ｘ
ｉと“Ｌｍの信号ＲＡＳ　（ＲＡＳバッファ６からは“
Ｈ”の信号ＲＡＳが発生されてシェアードセンス制御信
号発生回路８へ与えられている）接続制御信号ＳＢを“
Ｌ”レベルに立下げてセンスアンプ帯２ａとメモリセル
ブロック１ｂとを切り離す。このときまだ接続制御信号
ＳＡ、ＳＣおよびＳＤは昇圧されたＶｃｃ＋αの電位レ
ベルにある。

続いてセンスアンプ制御回路２３に含まれるＳＦ信号発
生回路９は、ΦＸ発生回路７からのワード線駆動マスク
信号ΦＸと行プリデコーダ１３からのプリデコード信号
Ｘｉとに応答してセンスアンプ帯２ａおよびセンスアン
プ帯２ｂのいずれかを活性化する信号を発生する。この
第１４図に示す動作波形図においては、制御信号ＳＦＵ
が“Ｈ。

レベルとなり、制御信号ＳＦＬは“Ｌ”を維持する。こ
れに応答してセンスアンプ帯２ａのｎチャネルセンスア
ンプＮＳＡが活性化されて低電位側のビット線電位が放
電され始める。続いてこの制御信号ＳＦＵに応答して第
１のセンスアンプ活性化信号ＳＵが発生され、続いて所
定遅延時間を経た後節２のセンスアンプ活性化信号ＳＵ
が発生される。これにより、センスアンプ帯２ａにおけ
るｎチャネルセンスアンプＮＳＡおよびｐチャネルセン
スアンプＰＳＡがともに活性化され、低電位側のビット
線電位の接地電位Ｖｓｓレベルへの放電および高電位側
ビット線の電源電位Ｖｃｃレベルへの充電を行なう。

このときシェアードセンス制御信号発生回路８からは、
この制御信号ＳＦＵの発生に応答して接続制御信号ＳＡ
を電源電位Ｖｃｃレベルにまで低下させ、かつビット線
対上の電位が電源電位ＶｃＣレベルおよび接地電位Ｖｓ
ｓレベルに確定した後前びこの接続制御信号ＳＡを電源
電圧より高い電圧Ｖｃｃ＋αのレベルに昇圧する。

一方、非選択セルブロック１ｃおよび１ｄはセンスアン
プ帯２ｂに接続されているが、センスアンプ活性化信号
ＳＦＬ、ＳＬおよびＳＬは待機状態と同様の状態を保持
しており、センスアンプ帯２ｂに含まれるセンスアンプ
は不活性状態のままにある。

センス動作と並行して、制御信号ＣＡＳが“Ｌ”へ立下
がり、ＣＡＳバッファ１９からは、列選択系の動作を活
性化する内部制御信号が発生される。

これに応答して列アドレスバッファ１４からは内部列ア
ドレス信号ＣＡＯ，ＣＡＯ〜ＣＡ８．ＣＡ８が発生され
る。列プリデコーダ１５はこの列アドレスバッファ１４
からの内部列アドレス信号をプリデコードし列プリデコ
ード信号Ｙｉ、Ｙｊ。

ＹｋおよびＹ（を発生して列デコーダ１６へ与える。列
デコーダ１６では、プリデコード信号Ｙｆ。

Ｙｊ、ＹｋおよびＹｉがすべて′Ｈ“にある単位列デコ
ーダが選択され、“Ｈ”の列選択信号ｃｓを発生する。

これに応答して４ビツトすなわち４組のビット線対が選
択され、ＩＯスイッチｌ０ＳＷが導通状態となり、選択
された４ビツトのビット線対がＩ１０バス４０へ接続さ
れる。この■１０バス４０の４対のバス対のうち、Ｉ１
０デコーダ１７により１対が選択され、リード／ライト
制御回路１８へ接続される。リード／ライトバッファ２
０からの制御信号が続出モードを示している場合には、
Ｉ１０デコーダ１７により選択されたＩ１０バス上のデ
ータが出力バッファ２２へ伝達された後出力データＤＯ
ＬＩＴとして出力端子５６へ与えられる。

半導体記憶装置の書込動作モード時においては、入力バ
ッファ２１を介して書込データが選択されたＩ１０バス
上へ伝達され、上述と同様の動作を経て選択されたメモ
リセルへ書込まれる。

［発明が解決しようとする課題］ 上述の第１４図に示す動作波形図はたとえば特開昭６０
−６９４に開示されている。この先行技術によれば、半
導体記憶装置のスタンバイ時において選択スイッチＢＳ
（スイッチＢＳＡ、ＢＳＢ。

・・・を総称的に示す）をオン状態とするのは、各ビッ
ト線対のプリチャージ電位を等化するとともにセンスア
ンプの入力ノードをもこのプリチャージ電位に保持する
ためである。

上述の構成によれば、アドレス信号（ブロック選択指示
信号）に応答してセンスアンプを不動作状態とすること
により、センス動作時における充放電電流を低減するこ
とができ、消費電力の低減を図ることができる。

また、この先行技術において非動作センスアンプ（第１
４図に示す動作波形図に従えばセンスアンプ帯２ｂ）に
接続されるブロックをこのセンスアンプに接続状態とす
るのは以下の理由によるとしている。すなわち、このシ
ェアードセンス制御信号５Ａ−５Ｄを伝達する信号線に
は配線容量が存在し、またスイッチＢＳを構成するＭＩ
Ｓトランジスタのゲート容量も存在している。したがっ
て、この信号５Ａ−５ＤをＬ″に設定することは、この
信号配線に伴う寄生容量およびスイッチＢＳのゲート容
量を充電している電荷を無駄に放電することになり、記
憶装置の消費電力の増加をもたらすからである。また、
同様に動作しないセンスアンプに接続されるメモリブロ
ック（上述の例においてはブロック１ｃおよびｌｄ）を
センスアンプと切り離すために制御信号ＳＣ，ＳＤを“
Ｌ″とすれば、接地電位Ｖｓｓレベルの信号線が増加し
、これは結合容量によるノイズを増加させることになり
、半導体記憶装置を誤動作させる危険性があるからであ
る。

またこの制御信号５Ａ−８Ｄを電源電圧Ｖｃｃ以上の昇
圧レベルＶｃｃ＋αレベルまで昇圧しているのは、電源
電圧Ｖｃｃの変動時に半導体記憶装置を動作させた場合
、ある条件下ではビット線電位がこの制御信号５Ａ−５
Ｄの電位より高くなる場合が生じることがあり、導通状
態を維持すべきスイッチＢＳが非導通状態となり、セン
スアンプの入力ノードにメモリセルの読出信号が伝達さ
れなくなるおそれが生じるからである。ここで、この先
行技術においてはビット線のプリチャージ電位は電源電
位Ｖｃｃレベル（正確にはＶｃｃｖｔｈレベル）に設定
されている。ここで、Ｖｔｈはプリチャージ／イコライ
ズ回路に含まれるトランスファゲートのしきい値電圧で
ある。このような電源電圧変動の場合、記憶装置は誤動
作をすることになり、この危険性を避けるために制御信
号５Ａ−８Ｄは電源電圧Ｖｃｃよりも昇圧されたレベル
Ｖｃｃ＋αに設定される。

さらに、第１４図（ｇ）に示すようにセンスアンプの動
作時に、動作するセンスアンプ帯（第６図および１４図
に示す例ではセンスアンプ帯２ａ）とメモリセルブロッ
ク（１ａ）を接続するビット線接続スイッチＢＳＡの制
御信号ＳＡが電源電圧レベルに一旦降下させられるのは
、このスイッチＢＳＡのオン抵抗を一時的に高くし、ビ
ット線とセンスアンプ間の接続抵抗を高くしてセンスア
ンプの高感度化を図るためである。

しかしながら上述の制御信号の構成の場合、以下の問題
が発生する。すなわち、第１４図（ｆ）に示すように制
御信号が電源電圧Ｖｃｃに設定されている場合、メモリ
セルの続出電圧はセンスアンプにより電源電圧Ｖｃｃレ
ベルにまで昇圧されるが、この電源電圧Ｖｃｃレベルは
スイッチＢＳの絶縁ゲート型電界効果トランジスタを介
してビット線対へ伝達されるため、ビット線上のｉ［は
このスイッチＢＳに含まれるトランジスタのしきい値電
圧分だけ低くなる。したがって、選択されたメモリセル
への再書込み時には電源電圧Ｖｃｃより低いＶｃｃ−Ｖ
ｔｈレベルの電圧が書込まれることになり、“Ｈ＃レベ
ルの信号電荷量が低減し、“Ｈ″レベル信号読出時にお
いて十分な電位差をビット線間に生じさせることができ
なくなるという問題が発生する。

第１４図（ｇ）に示すように制御信号５Ａ−８Ｄを電源
電圧Ｖｃｃ以上のレベルに昇圧した場合、このような信
号電圧の損失は生じないものの、スタンバイ時等におい
てはこの昇圧されたレベルを長時間（この保持時間は記
憶装置のリフレッシュ規格によって異なり、たとえば１
メガビットＤＲＡＭの場合は８ミリ秒、４メガＤＲＡＭ
の場合は１６ミリ秒）保持する必要が生じる。このよう
な場合、この制御信号ＳＡ〜ＳＤを昇圧レベルに保持す
る回路は設けられているものの、この制御信号５Ａ−Ｓ
Ｄを伝達する信号線におけるリーク電流がこのレベル保
持回路の保持能力を上回り、この制御信号５Ａ−３Ｄの
電位レベルが低下し、この昇圧されたレベルが与えるべ
き性能を得ることができず、半導体記憶装置の特性の劣
化または歩留りの悪化を生じさせるという問題が発生す
る。

それゆえ、この発明の目的は上述のような問題点を解消
する改良されたダイナミック型半導体記憶装置における
シェアードセンス制御信号発生回路を提供することであ
る。

この発明の他の目的は、誤動作および特性劣化を生じさ
せることのないダイナミック型半導体記憶装置における
シェアードセンス制御信号発生回路を提供することであ
る。

この発明のさらに他の目的は、メモリセルにおける“Ｈ
”レベルの蓄積信号電荷量を改善することのできるダイ
ナミック型半導体記憶装置におけるシェアードセンス制
御信号発生回路を提供することである。

この発明のさらに他の目的は、シェアードセンス制御信
号を長時間電源電圧と異なる電圧に保持する必要のない
ダイナミック型半導体記憶装置におけるシェアードセン
ス制御信号発生回路を提供することである。

この発明のさらに他の目的は、製品歩留りを改善するこ
とのできるダイナミック型半導体記憶装置におけるシェ
アードセンス制御信号発生回路を提供することである。

し課題を解決するための手段］ この発明に係るシェアードセンス＃御信号発生回路は、
活性化されるべきセンスアンプとこのセンスアンプに接
続されるメモリブロックとを接続するビット線／センス
アンプ接続素子に与えられる制御信号レベルを、センス
アンプが活性化されている期間のみ電源電圧と異なる第
１のレベルに設定し、それ以外には電源電圧レベルに設
定するようにしたものである。

すなわち、この発明に係るシェアードセンス制御信号発
生回路は、外部からの動作サイクル規定信号が半導体記
憶装置の待機状態を示しているときには基準電圧を発生
してセンスアンプとメモリブロックの各列とを接続し、
これによりセンスアンプを関連の２つのブロックの対応
の列に接続する第１の回路手段と、動作サイクル規定信
号が半導体記憶装置の作動状態を示しているとき、メモ
リブロック指示信号とセンスアンプ活性化信号とに応答
して基準電圧と異なる第１の電圧レベルの制御信号を発
生してビット線接続手段へ与え、これによりブロック指
示信号が指定するブロックの各列のみを対応の活性化さ
れるべきセンスアンプへ接続する第２の回路手段とを含
む。この第１の電圧レベルは基準電圧レベルよりもより
深いオン状態へビット線接続スイッチを移行させる。

このセンスアンプ活性化信号は、動作サイクル規定信号
おやびブロック指示信号に応答して発生され、選択メモ
リセルを含むブロックに関連するセンスアンプのみを活
性化し、残りのブロックのセンスアンプは不活性状態と
する。

不活性状態のセンスアンプに関連する２つのメモリブロ
ックは、基準電圧レベルのシェアードセンス制御信号に
より、ともにこの不活性センスアンプに接続される。

［作用］ 上述の構成によれば、シェアードセンス制御信号は、セ
ンスアンプの活性期間においてのみ第１のレベルに設定
され活性化されたセンスアンプとビット線とがより深い
オン状態の接続手段を介して接続される。したがって、
センスアンプにより検知・増幅された基準電圧レベルの
信号が何ら信号損失を受けることなくビット線へ伝達さ
れることになり、メモリセルへの′Ｈ”レベルの書込電
圧における損失を除去し、“Ｈ”レベルの格納信号電荷
量を改善することができる。

さらに、基準電圧と異なる第１の電圧レベルに設定され
るのはセンスアンプの活性化期間のみであるため、この
基準電圧と異なる第１のレベルに保持する時間はごく短
時間に設定することができ、このシェアードセンス制御
信号を長時間第１のレベルに保持する必要がなく、この
制御信号電位レベルのリーク電流等に起因する変化を防
止することができ、安定な動作が保証される。

［発明の実施例］ 第１図はこの発明の一実施例であるシェアードセンス制
御信号発生回路の構成を概略的に示すブロック図である
。この第１図に示すシェアードセンス制御信号発生回路
８′は、第６図に示すシェアードセンス制御信号発生回
路８に対応する。

第１図を参照して、シェアードセンス制御信号発生回路
８′は、シェアードセンス制御信号ＳＡを発生するため
のＳＡ発生回路８１と、シェアードセンス制御信号ＳＢ
を発生するためのＳＢ発生回路８２と、シェアードセン
ス制御信号ＳＣを発生するためのＳＣ発生回路８３と、
シェアードセンス制御信号ＳＤを発生するためのＳＤ発
生回路８４を含む。

ＳＡ発生回路８１は、行アドレスストローブ信号ＲＡＳ
、ＲＡＳ、内部行アドレス信号Ｘ２、センスアンプ活性
化信号ＳＵ、ＳＵおよび昇圧指示信号ＳＰＡに応答して
、シェアードセンス制御信号ＳＡを発生してセンスアン
プ帯２ａ（第６図参照）へ与えるとともに昇圧指示信号
ＳＰＢをＳＢ発生回路８２へ与える。

ＳＢ発生回路８２は、行アドレスストローブ信号ＲＡＳ
、ＲＡＳと、センスアンプ活性化信号ＳＵ、ＳＵと、内
部行アドレス信号Ｘ１とに応答して、シェアードセンス
制御信号ＳＢを発生してセンスアンプ帯２ａ（第６図参
照）へ与えるとともに昇圧指示信号ＳＰＡを発生してＳ
Ａ発生回路８１へ与える。

ＳＣ発生回路８３は、行アドレスストローブ信号ＲＡＳ
、ＲＡＳと、内部行アドレス信号Ｘ４と、センスアンプ
活性化信号ＳＬ、ＳＬと昇圧指示信号ＳＰＣとに応答し
てシェアードセンス制御信号ＳＣを発生してセンスアン
プ帯２ｂへ与えルトトもに昇圧指示信号ＳＰＤを発生し
てＳＤ発生回路８４へ与える。

ＳＤ発生回路８４は、行アドレスストローブ信号ＲＡＳ
、ＲＡＳと、内部行アドレス信号Ｘ３と、昇圧指示信号
ＳＰＤとに応答してシェアードセンス制御信号ＳＤを発
生してセンスアンプ帯２ｂ（第６図参照）へ与えるとと
もに昇圧指示信号ＳＰＣを発生してＳＣ発生回路８３へ
与える。

行アドレスストローブ信号ＲＡＳ、ＲＡＳは、第６図に
示すＲＡＳバッファ６から発生される信号であり、行選
択系の動作を制御する信号であるとともに、この半導体
記憶装置装置のメモリサイクルをも規定する。すなわち
、信号ＲＡＳが”Ｌ”の場合半導体記憶装置は作動状態
にありメモリ動作（データ書込／読出）が行なわれ、“
Ｈ”の場合半導体記憶装置は待機状態にある。

また、内部行アドレス信号Ｘ１〜Ｘ４は第６図に示すメ
モリセルブロック１ａ〜１ｄをそれぞれ指定する。次に
動作について簡単に説明する。信号ＲＡＳがＨ″のとき
半導体記憶装置は待機状態（スタンバイ状態）にある。

このとき、シェア−ドセンス制御信号５Ａ−３Ｄはすべ
て待機状態の基準電圧（以下、電源電圧Ｖｃｃレベルと
称す）にある。したがって、ビット線接続スイッチＢＳ
はすべてオン状態にあり、センスアンプ帯２ａはメモリ
ブロック１ａおよび１ｂに接続され、また、センスアン
プ帯２ｂはメモリブロック１ｃおよび１ｄに接続される
。

信号ＲＡＳが“Ｌ”に立下がると記憶装置は作動状態に
入る。この信号ＲＡＳの“Ｌｏへの立下がりに応答して
外部アドレス信号ＡＯ−Ａ８が行アドレス信号として取
込まれ、内部行アドレスプリデコード信号Ｘｉ、Ｘｊお
よびＸｋが発生される。このうちプリデコード信号Ｘｉ
がシェアードセンス制御信号発生回路８′へ与えられる
。今、プリデコード信号Ｘ１が“Ｈ”であり、プリデコ
ード信号Ｘ２〜Ｘ４が“Ｌ”にあるとする。このときＳ
Ｂ発生回路８２はプリデコード信号（ブロック指示信号
）ＸＩとセンスアンプ活性化信号に応答して、昇圧指示
信号ＳＰＡを“Ｈ″に立上げてＳＡ発生回路８１へ与え
る。ＳＡ発生回路８１は、この昇圧指示信号ＳＰＡに応
答して、電源電圧Ｖｃｃよりさらに昇圧されたＶｃｃ＋
αレベルの昇圧制御信号ＳＡを発生する。またＳＰ発生
回路８２は、“Ｌルーベルの制御信号ＳＢを発生する。

これによりセンスアンプ帯２ａは指定されたメモリセル
ブロック１ａにのみ接続され、メモリセルブロック１ｂ
からは切り離される。

一方、ＳＣ発生回路８３およびＳＤ発生回路８４におい
てはセンスアンプ制御信号ＳＬ、ＳＬは発生されていな
いため、待機状態と同様の電源電圧Ｖｃｃレベルの制御
信号ＳＣおよびＳＤがそれぞれ発生される。

上述の構成により、選択メモリセルを含むメモリブロッ
クとセンスアンプとを接続するためのシェアードセンス
制御信号のみが、センスアンプ駆動期間中電源電圧ＶＣ
Ｃより高いＶｃｃ＋αのレベルに昇圧され、一方、この
選択メモリセルを含むメモリブロックと対をなす他方の
メモリブロックはセンスアンプと切り離される。また、
不活性状態のセンスアンプに関連するシェアードセンス
制御信号は、待機時の電源電圧Ｖｃｃレベルに保持され
る。したがって、低消費電力を保持したままデータ書込
／再書込時における信号損失がなく、電源電圧レベルの
信号電荷をメモリセルに格納することが可能となり、十
分な記憶信号電荷量によりビット線センス時において十
分な読出電圧をビット線上に与えることが可能となる。

さらに、シェアードセンス制御信号５Ａ−ＳＤは、待機
状態中は電源電圧Ｖｃｃレベルに保持されて昇圧される
時間はセンスアンプ駆動期間中のみの短期間であり、た
とえ制御信号線にリーク電流が生じたとしても電位低下
はご（わずかであり十分実使用に耐えるレベルを保持す
ることができるので、制御信号線におけるリーク電流に
対する十分なマージンを得ることができ、信頼性の高い
半導体記憶装置を得ることができる。

次に、第２八図ないし第２Ｄ図を参照してシェアードセ
ンス制御信号発生回路８′の具体的構成について説明す
る。ここで第２Ａ図はＳＡ発生回路８１の構成を示す図
であり、第２Ｂ図はＳＢ発生回路の具体的構成を示す図
であり、第２Ｃ図はＳＣ発生回路の具体的構成を示す図
であり、第２Ｄ図はＳＤ発生回路の具体的構成を示す図
である。

このＳＡ発生回路８１、ＳＢ発生回路８２、ＳＣ発生回
路８３およびＳＤ発生回路８４はすべて同一の回路構成
を有しており、単にそこに与えられる昇圧指示信号とプ
リデコード信号が異なっているだけであるため、以下の
説明においては、ＳＡ発生回路８１についてのみ具体的
に説明する。

第２Ａ図を参照して、ＳＡ発生回路８１は、記憶装置の
待機時（信号ＲＡＳが“Ｈ”）に、シェアードセンス制
御信号ＳＡを電源電圧Ｖｃｃレベルに保持するための回
路ブロック８１０と、記憶装置が動作状態（信号ＲＡＳ
が“Ｌ”）にあるときに、制御信号ＳＡのレベルを接地
電圧Ｖｓｓレベルまたは電源電圧Ｖｃｃレベルに設定す
るための回路ブロック８１１と、昇圧指示信号ＳＰＢと
切り離し指示信号ＳＴＡとを発生するための回路ブロッ
ク８１２と、制御信号ＳＡを昇圧するための回路ブロッ
ク８１３とを含む。

回路ブロック８１０は、ｎＭＩｓ）ランジスタＱ１〜Ｑ
９とブートストラップ容量Ｃ１０とを含む。ｎＭＩＳ）
ランジスタＱ１はその一方導通端子が電源電圧ＶＣＣに
接続され、その他方導通端子がノードＮ５０に接続され
、そのゲートに信号ＲＡＳが与えられる。トランジスタ
Ｑ２はその一方導通端子がノードＮ５０に接続され、そ
の他方導通端子が接地電位Ｖｓｓに接続され、そのゲー
トがノードＮ５３に接続される。トランジスタＱ３はそ
の一方導通端子が電源電圧Ｖｃｃに接続され、そのゲー
トがノードＮ５２に接続され、その他方導通端子がノー
ドＮ５１に接続される。トランジスタＱ４は、その一方
導通端子がノードＮ５１に接続され、その他方導通端子
が接地電位ＶｓＳに接続され、そのゲートがノードＮ５
０に接続される゛。トランジスタＱ５はその一方導通端
子が電源電圧Ｖｃｃに接続され、その他方導通端子がノ
ードＮ５２に接続され、そのゲートに制御信号ＲＡＳが
与えられる。トランジスタＱ６はその一方導通端子がノ
ードＮ５２に接続され、その他方導通端子が接地電位Ｖ
ｓｓに接続され、そのゲートに制御信号ＲＡＳが与えら
れる。トランジスタＱ７は、その一方導通端子が電源電
圧Ｖｃｃに接続され、そのゲートがノードＮ５２に接続
され、その他方導通端子がノードＮ５Ｂに接続される。

トランジスタＱ８はその一方導通端子がノードＮ５３に
接続され、その他方導通端子が接地電位Ｖｓｓに接続さ
れ、そのゲートに制御信号ＲＡＳが与えられる。トラン
ジスタＱ９はその一方導通端子が電源電圧Ｖｃｃに接続
され、その他方導通端子がノードＮ５４に接続され、そ
のゲートがノードＮ５２に接続される。ブートストラッ
プ容量Ｃ１０はその一方電極がノードＮ５２に接続され
、その他方電極がノードＮ５１に接続される。

回路ブロック８１１は、ｎＭＩＳトランジタンＱＩＯ〜
Ｑ１４と、ブートストラップ容量Ｃ１１とを含む。トラ
ンジスタＱＩＯはその一方導通端子が電源電圧Ｖｃｃに
接続され、その他方導通端子がノードＮ５４に接続され
、そのゲートがノードＮ５５に接続される。トランジス
タＱ１１は、その一方導通端子がノードＮ５４に接続さ
れ、その他方導通端子が接地電位Ｖｓｓに接続され、そ
のゲートに切り離し指示信号ＳＴＡが与えられる。

トランジスタＱ１２は、その一方導通端子が電源電圧Ｖ
ｃｃに接続され、その他方導通端子がノードＮ５５に接
続され、そのゲートに制御信号ＲＡＳが与えられる。ト
ランジスタＱ１３はその一方導通端子がノードＮ５５に
接続され、その他方導通端子が接地電位Ｖｓｓに接続さ
れ、そのゲートに切り離し指示信号ＳＴＡが与えられる
。トランジスタＱ１４は、その一方導通端子がノードＮ
５５に接続され、その他方導通端子が接地電位ＶｓＳに
接続され、そのゲートにセンスアンプ活性化信号ＳＵが
与えられる。ブートストラップ容量Ｃ１１はその一方電
極がノードＮ５５に接続され、その他方電極に制御信号
ＲＡＳが与えられる。

回路ブロック８１３は、ｎＭＩｓｈランジスタン１５〜
Ｑ２１と、ブートストラップ容量Ｃ２０〜Ｃ２２を含む
。トランジスタＱ１５はその一方導通端子が信号線ＳＡ
（以下の説明においては信号線とその上に伝達される信
号とを同一の参照番号で示す）に接続され、その他方導
通端子がトランジスタＱ１６の一方導通端子に接続され
、そのゲートがノードＮ５８に接続される。トランジス
タＱ１６はそのゲートが電源電圧Ｖｃｃに結合され、そ
の他方導通端子がノードＮ５６に接続される。トランジ
スタＱ１７はその一方導通端子が信号線ＳＡに接続され
、そのゲートがノードＮ５６に接続され、その他方導通
端子がノードＮ５７に接続される。トランジスタＱ１８
はその一方導通端子およびゲートが電源電圧Ｖｃｃに接
続され、その他方導通端子がノードＮ５７に接続される
。

トランジスタＱ１９は、その一方導通端子が電源電圧Ｖ
ｃｃに接続され、その他方導通端子がノードＮ５７に接
続され、そのゲートがノードＮ５８に接続される。トラ
ンジスタＱ２０はその一方導通端子が電源電圧Ｖｃｃに
接続され、その他方導通端子がノードＮ５８に接続され
、そのゲートに制御信号ＲＡＳが与えられる。トランジ
スタＱ２１は、その一方導通端子がノードＮ５８に接続
され、その他方導通端子が接地電位Ｖｓｓに接続され、
そのゲートにセンスアンプ活性化信号ＳＵが与えられる
。

ブートストラップ容量Ｃ２０はその一方電極がノードＮ
５６に接続され、その他方電極に昇圧指示信号ＳＰＡが
与えられる。ブートストラップ容ｊｉｌｃ２１はその一
方電極がノードＮ５７に接続され、その他方電極に昇圧
指示信号ＳＰＡが与えられる。ブートストラップ容ｆｆ
１ｃ２２は、その一方電極がノードＮ５８に接続され、
その他方電極に制御信号ＲＡＳが与えられる。

回路ブロック８１２は、ｎ　Ｍ　Ｉ　Ｓ　トランジスタ
０２２〜Ｑ２６と、ｐＭＩＳトランジタンＱ３０〜Ｑ３
４を含む。ｐＭＩＳトランジタンＱ３０とｎＭＩＳ）ラ
ンジスタＱ２２は電源電圧Ｖｃｃと接地電位Ｖｓｓとの
間に相補接続されてインバータを構成する。トランジス
タＱ２２およびＱ３０のゲートにはプリデコード信号Ｘ
２が与えられる。

トランジスタ０２ＢおよびＱ３１は電源電圧ＶｃＣと接
地電位Ｖｓｓとの間に相補接続されてインバータを構成
する。このトランジスタＱ２３およびＱ３１のゲートに
は初段のインバータ（トランジスタＱ２２およびＱ３０
）からの出力信号が与えられる。

トランジスタＱ２４およびＱ３２は電源電圧Ｖｃｃと接
地電位Ｖｓｓとの間に相補接続されてインバータを構成
する。トランジスタ０２ＢおよびＱ３１からなる２段目
のインバータから切り離し指示信号ＳＴＡが発生される
とともに、３段目のインバータ（トランジスタＱ２４お
よびＱ３２から構成される）の入力部へこの切り離し指
示信号ＳＴＡが与えられる。

トランジスタＱ３３はその一方導通端子が電源電圧Ｖｃ
ｃに接続され、その他方導通端子がトランジスタＱ３４
の一方導通端子に接続されるとともにそのゲートへ３段
目のインバータ出力が伝達される。トランジスタＱ３４
はそのゲートへセンスアンプ活性化信号ＳＵが与えられ
、その他方導通端子がノードＮ５９に接続される。トラ
ンジスタＱ２５はその一方導通端子がノードＮ５９に接
続され、その他方導通端子が接地電位Ｖｓｓに接続され
、そのゲートへ３段目のインバータ（トランジスタＱ２
４およびＱ３２から構成される）の出力信号が与えられ
る。トランジスタＱ２６はその一方導通端子がノードＮ
５９に接続され、その他方導通端子が接地電位Ｖｓｓに
接続され、そのゲートにセンスアンプ活性化信号ＳＵが
与えられる。ノードＮ５９からＳＢ発生回路８２への昇
圧指示信号ＳＰＢが発生される。次に動作についてその
動作波形図である第３図を参照して説明する。

今、制御信号ＲＡＳが”Ｈ“レベルにあり半導体記憶装
置が待機状態にある場合を考える。このとき、制御信号
ＲＡＳは“Ｌ”レベルにあり、かつｎチャネルセンスア
ンプ活性化信号ＳＵは′Ｌ”レベルにあり、ｐチャネル
センスアンプ活性化信号ＳＵは“Ｈ”レベルにある。さ
らにプリデコード信号Ｘ２も“Ｌ″レベルある。この場
合、切り離し指示信号ＳＴＡは″Ｌ″レベルにある。ま
た、トランジスタＱ２５およびＱ２６がオン状態、トラ
ンジスタＱ３ＢおよびＱ３４はオフ状態にあるため、ノ
ードＮ５９から導出される切り離し指示信号ＳＰＢは′
Ｌ″レベルにある。これはＳＢ発生回路においても同様
であるため切り離し指示信号ＳＰＡも“Ｌ”レベルにあ
る。

回路ブロック８１０においては、制御信号ＲＡＳが“Ｈ
”へ立上がると、トランジスタＱ５がオン状態となり、
トランジスタＱｌ、Ｑ６およびＱ８がオフ状態となる。

これにより、それまで“Ｌ”に放電されていた容量ＣＩ
Ｏの一方電極がトランジスタＱ５を介して電源電圧Ｖｃ
ｃレベルへ充電され始める。この容量ＣＩＯの充電に伴
ってノードＮ５２の電位が上昇し、トランジスタＱ７の
しきい値電圧を越えると、ノードＮ５３がトランジスタ
Ｑ７を介して充電され始める。このノードＮ５３の電位
はトランジスタＱ２のゲートへ与えられている。

ノードＮ５０の電位は、トランジスタＱ２がオン状態と
なるまでは、それまでトランジスタＱ１を介して充電さ
れていたため“Ｈ”レベルにある。

このノードＮ５０の電位が“Ｈ″にある間トランジスタ
Ｑ４はオン状態であり、ノードＮ５１の電位を“Ｌ＃レ
ベルに保持している。この間トランジスタＱ５を介して
容量Ｃ１０は充電され続け、最終的に電源電圧Ｖｃｃレ
ベルにまで充電される。

この容量Ｃｌ０（ノードＮ５２）の電源電圧ＶｃＣレベ
ルへの充電が完了すると、ノードＮ５３電位も同様に“
Ｈ“レベルへ立上がり、トランジスタＱ２は完全にオン
状態となり、ノードＮ５０電位が接地電位Ｖｓｓレベル
の″Ｌルベルへ下降する。これにより、トランジスタＱ
４がオフ状態へ移行し、ノードＮ５１はトランジスタＱ
３を介して充電され、このノードＮ５１の充電電位は容
ｉｃ　１０を介してノードＮ５２へ伝達される。これに
より、ノードＮ５２の電位は電源電圧Ｖｃｃよりも昇圧
されたＶｃｃ＋αのレベルにまで上昇する。

ここで、トランジスタＱ３とトランジスタＱ４のコンダ
クタンスは１対３程度の比に設定されており、トランジ
スタＱ３およびＱ４がともにオン状態にあっても、トラ
ンジスタＱ４の放電能力の方が大きく、ノードＮ５１は
“Ｌ″レベル保持される。この容量ＣＩＯの電源電圧Ｖ
ｃｃレベルへの充電完了後にトランジスタＱ４が完全に
オフ状態へ移行するタイミングは、トランジスタＱ２゜
Ｑ８等のサイズを適当な値に調整することにより実現さ
れる。このノードＮ５２の昇圧された電圧レベルＶｃｃ
＋αはトランジスタＱ９のゲートへ与えられている。こ
れによりトランジスタＱ９は電源電圧Ｖｃｃレベルの電
圧をノードＮ５４へ伝達することが可能となり、信号線
ＳＡは電源電圧Ｖｃｃレベルに設定される。

次に、制御信号ＲＡＳが“Ｌルベルに下降し、半導体記
憶装置が作動状態に入ったときの動作について説明する
。この制御信号ＲＡＳの“Ｌ”レベルへの立下がりに応
答して、アドレス信号が装置内部へ取込まれ、続いて、
プリデコードされプリデコード信号Ｘｉが発生される。

今、プリデコード信号Ｘ１が“Ｈ“であり、残りのプリ
デコード信号Ｘ２．Ｘ３およびＸ４が“Ｌ“の場合を考
える。

回路８１０においては、トランジスタＱｌ、Ｑ６および
Ｑ８は“Ｈ＃の制御信号ＲＡＳに応答してオン状態とな
る。これにより、ノードＮ５０は“Ｈ“レベルに、ノー
ドＮ５２およびＮ５３は“Ｌ″レベルなる。これにより
、トランジスタＱ９はオフ状態となるとともに、容量Ｃ
１０はその蓄積電荷をすべて放電される。

一方、回路ブロック８１１においては、制御信号ＲＡＳ
の“Ｌ“レベルへの立下がりに応答してトランジスタＱ
１２がオフ状態となるとともに、ノードＮ５５か制御信
号ＲＡＳの“Ｈ“レベルへの立上がりに応答してその容
１ｉｃ１１のブートストラップ機能により電源電圧Ｖｃ
ｃよりも高いＶＣＣ＋αレベルへ昇圧される。これによ
り、ノードＮ５４へは依然として電源電圧Ｖｃｃが伝達
され続け、制御信号ＳＡは電源電圧Ｖｃｃレベルを保持
している。ここで、トランジスタＱ９は制御信号ＲＡＳ
の“Ｈ”への立上がりに応答してすぐにオフ状態に移行
するのではなく、容量ＣＩＯの放電機能に従って徐々に
オフ状態へ移行する。

プリデコード信号が行プリデコーダから発生されると、
回路ブロック８１２においては“Ｌ″のブリデコ７ド信
号Ｘ２が与えられているため、切り離し指示信号ＳＴＡ
は“Ｌ“にある。一方、ＳＢ発生回路８２においては、
プリデコード信号Ｘ１が与えられているため、“Ｈ゛の
切り離し信号ＳＴＢが発生される。したがって、ＳＢ発
生回路８２においては、トランジスタＱｌｌがオン状態
となり、ノードＮ５４の電位を放電するため、シェアー
ドセンス制御信号ＳＢは“Ｌ″レベル立下がる。残りの
ＳＣ発生回路およびＳＤ発生回路においては、このＳＡ
発生回路８１と同様に依然として電源電圧Ｖｃｃレベル
のシェアードセンス制御信号ＳＣおよびＳＤが発生され
続ける。

この行プリデコード信号Ｘｉが与えられると、またセン
スアンプ帯の選択が行なわれ、メモリブロック１ａに関
連するセンスアンプ帯２ａを活性化するために、センス
アンプ活性化信号ＳＦＵが“Ｈ”レベルへ立上がり、一
方センスアンプ活性化信号ＳＦＬは“Ｌ”レベルのまま
である。これにより、ワード線選択によりビット線上に
読出されている微小電位差に従って、低電位側のビット
線の放電が行なわれる。続いて、このセンスアンプ活性
化信号ＳＦＵ、ＳＦＬに応答して第１．第２のセンスア
ンプ活性化信号ＳＵ、ＳＵおよびＳＬ、ＳＬが発生され
る。センスアンプ活性化信号ＳＵが“Ｈ”へ立上がり、
第２のセンスアンプ活性化信号ＳＵは“Ｌ“へ立下がる
。センスアンプ活性化信号ＳＬ、ＳＬは待機状態と同様
の状態を保持している。

このセンスアンプ活性化信号ＳＵが“Ｌ”に立下がると
ＳＢ発生回路８２においては、トランジスタＱ３４がオ
ン状態、トランジスタＱ２６がオフ状態となるため、そ
の切り離し指示信号ＳＴＢが“Ｈ“にあるため、ノード
Ｎ５９電位が“Ｈ”に立上°がり、“Ｈ′の昇圧指示信
号ＳＰＡをＳＡ発生回路８１の回路ブロック８１３へ伝
達する。

ＳＡ発生回路８１の回路ブロック８１３においては、こ
の昇圧指示信号ＳＰＡに応答して容量Ｃ２０およびＣ２
１のブートストラップ作用によりノードＮ５６およびＮ
５７の電位が電源電圧ＶｃＣレベルから昇圧されたレベ
ルＶｃｃ＋αにまで上昇する。

ここで、ノードＮ５７はトランジスタＱ１８を介して、
通常、電源電圧Ｖｃｃからこのトランジスタ０１８のし
きい値電圧Ｖｔｈだけ低い電圧に充電されている。また
、制御信号ＲＡＳが半導体記憶装置の作動状態への移行
に応答して“Ｈ”へ立上がるため、容量Ｃ２２のブート
ストラップ作用によりノードＮ５８電位は電源電圧Ｖｃ
ｃよりも高い電位レベルに昇圧されている。これにより
、ノードＮ５７はトランジスタＱ１９を介して電源電圧
Ｖｃｃレベルに充電されている。一方、このノードＮ５
８の電位は、トランジスタＱ１５のゲートへ伝達されて
いるため、信号線ＳＡ上の電源電圧レベルはトランジス
タＱ１５を介してトランジスタＱ１６の一方導通端子へ
伝達されて、さらにノードＮ５６へ伝達されている。し
たがって、通常、ノードＮ５６電位レベルも電源電圧Ｖ
ｃｃにほぼ近いレベルに保持されている。

センスアンプ活性化信号ＳＵが発生され“Ｈ”レベルに
立上がると、トランジスタＱ２１がオン状態となり、ノ
ードＮ５８の電位レベルは“Ｌ”レベルになる。これに
より、トランジスタＱ１９およびＱ１５がオフ状態とな
り、ノードＮ５６はフローティング状態となり、ノード
Ｎ５７は、ダイオード接続されたトランジスタ０１８を
介して電源電圧Ｖｃｃに接続される。このセンスアンプ
活性化信号ＳＵ、ＳＵが発生されると、続いて昇圧指示
信号ＳＰＡが発生されるため、容量Ｃ２０およびＣ２１
を介してそのブートストラップ作用によりノードＮ５６
およびＮ５７電位がその電源電圧Ｖｃｃよりも高い電圧
レベルＶｃｃ＋βのレベルに昇圧される。このノードＮ
５７の昇圧された電圧レベルはトランジスタＱ１７を介
して信号線ＳＡへ伝達され、これによりシェアードセン
ス制御信号ＳＡは電源電圧Ｖｃｃよりも高い電圧ＶＣＣ
＋αのレベルに昇圧される。このノードＮ５７の昇圧さ
れた電圧レベルは、トランジスタＱ１８がダイオード接
続されているため電源電圧ＶｃＣに悪影響を及ぼすこと
なく保持される。

ＳＣ発生回路およびＳＤ発生回路においては、第２Ｃお
よび第２Ｄ図に見られるように、センスアンプ活性化信
号ＳＬ、ＳＬは待機状態を保持しており、かつ昇圧指示
信号ＳＣおよびＳＤが発生されず、かつ切り離し指示信
号ＳＴＣおよびＳＴＤも待機状態と同様“Ｌ”レベルに
ある。したがって、そのシェアードセンス制御信号ＳＣ
およびＳＤは電源電圧Ｖｃｃレベルの待機状態を保持し
ている。

センス動作が完了してビット線対上の電位が電源電圧Ｖ
ｃｃおよび接地電圧Ｖｓｓレベルに確定し、その後デー
タの再書込みまたは書込みが行なわれ、メモリサイクル
が完了すると、制御信号ＲＡＳが“Ｈ＃へ立上がる。こ
れに応答して、センは待機状態と同様の状態に復帰する
。回路ブロック８１３においては、トランジスタＱ２０
がオン状態となり、ノードＮ１８が電源電圧Ｖｃｃレベ
ルに設定され、応じてノードＮ５７はトランジス夕Ｑ１
９を介して電源電圧Ｖｃｃレベルに設定される。また同
様にして回路ブロック８１０の機能により、制御信号線
ＳＡはトランジスタＱ９を介して電源電圧Ｖｃｃを供給
され、電源電圧Ｖｃｃレベルに保持される。この制御信
号線ＳＡ上の電源電圧レベルはトランジスタＱ１５およ
びＱ１６を介してノードＮ５６へ伝達され、ノードＮ５
７の電位レベルも電源電圧Ｖｃｃレベルとなる。これに
より、シェアードセンス制御信号５Ａ−５Ｄはすべて待
機状態へ復帰する。

第４図はデータ読出サイクルにおける動作を詳細に示す
信号波形図である。第４図においては、選択されたメモ
リセルブロックを特定化しない一般的な動作波形図が示
される。以下、第４図を参照してデータ読出動作につい
て説明する。

半導体記憶装置が待機状態にあるときには制御信号ＲＡ
ＳおよびＣＡＳはともに“Ｈ”レベルにある。この制御
信号ＲＡＳが“Ｈ”にある待機状態１０は、プリチャー
ジ／イコライズ信号ＢＬＥＱは“Ｈ”にあり、これによ
り各ビット線は所定電位Ｖ［ＬＬにプリチャージされて
いる。

次に制御信号ＲＡＳが“Ｌ″に立下がると半導体記憶装
置は作動状態に入り１つのメモリサイクルが始まる。こ
の制御信号ＲＡＳの“Ｌ″への移行に応答してイコライ
ズ信号ＢＬＥＱが“Ｌｏへ立下がり、各ビット線対は電
気的にフローティング状態となる。

また、一方において、外部から与えられたアドレス信号
Ａｎ（ＡＯ〜Ａ８）は行アドレスＲＡとして装置内部へ
取込まれ、内部行アドレス信号ＲＡｎが発生される。こ
の内部行アドレスが発生されると、プリデコード回路に
よりプリデコードされ、プリデコード信号Ｘｉ、Ｘｊお
よびＸｋが発生される。

さらに、この制御信号ＲＡＳが“Ｌ″へ立下がるとワー
ド線駆動マスク信号ΦＸが所定の遅延時間経た後に発生
され“Ｈ”へ立上がる。ΦＸサブデコーダ１２は内部行
アドレス信号とワード線駆動マスク信号ΦＸとに応答し
てワード線サブデコード信号ΦＸ１〜ΦＸ４を発生する
。このワード線サブデコード信号Φｘ１〜Φｘ４のうち
のいずれか一つのみが”Ｈ“レベルへ立上がる。

一方、選択ワード線電位が立上がる前に、プリデコード
信号Ｘｉに応答して、切り離し指示信号５ＴＡ−８ＴＤ
が発生される。メモリブロック１ａが選択される場合、
切り離し指示信号ＳＴＢが“Ｈ゛に立上がるとともに、
切り離し指示信号ＳＴＡ、ＳＴＣおよびＳＴＤは“Ｌ”
レベルに保持される。これにより、シェアードセンス制
御信号ＳＰが“Ｌ″　レベルへ立下がり、メモリブロッ
ク１ｂがセンスアンプから切り離される。このときまだ
残りのシェアードセンス制御信号ＳＡ、ＳＣ。

ＳＤは電源電圧Ｖｃｃレベルを保持している。

続いて、ワード線サブデコード信号Φｘ１〜ΦＸ４と内
部プリデコード信号Ｘｉ、ＸｊおよびＸｋとの組合わせ
により１本のワード線が選択され、選択されたワード線
電位が電源電圧Ｖｃｃよりも高いレベル（Ｖｃｃ＋α）
に立上がる。これにより、選択ワード線ＷＬに接続され
るメモリセルの格納する信号電荷がビット線上に伝達さ
れ、各ビット線対ＢＬ、ＢＬに信号電位変化が生じる。

このビット線対上に信号電位差が生じると、続いて、セ
ンスアンプ活性化信号ＳＦＵおよびＳＵが順次プリデコ
ード信号Ｘ１およびワード線駆動マスク信号ΦＸに応答
して発生される。これにより、低電位側のビット線電位
が接地電位Ｖｓｓレベルにまで放電される。続いて、セ
ンスアンプ活性化信号ＳＵを所定時間遅延させた遅延活
性化信号５ｄｅｌａｙが発生され、これに応答してセン
スアンプ活性化信号ＳＵが発生される。この第２のセン
スアンプ活性化信号ＳＵに応答して高電位側のビット線
電位が電源電圧Ｖｃｃレベルにまで充電される。このと
きセンスアンプ活性化信号ＳＦＬ、ＳＬおよびＳＬは待
機状態と同様の状態を保持している。

この第２のセンスアンプ活性化信号が発生されると、応
じて昇圧指示信号５ＰＡ−ＳＰＤのうちメモリブロック
１ａに関連する昇圧指示信号ＳＰＡが発生される。これ
によりシェアードセンス制御信号ＳＡのレベルが電源電
圧より昇圧されたＶＣＣ＋αのレベルにまで昇圧される
。この昇圧された制御信号ＳＡにより、ビット線をフル
電源電圧Ｖｃｃレベルにまで充電することができる。

続いて制御信号ＣＡＳが“Ｌ”へ立下がり内部列信号Ｃ
Ａｎが発生され、列プリデコード信号Ｙｉ、Ｙｊ、Ｙｋ
およびＹｉが発生される。このプリデコード信号により
列デコーダから列選択信号Ｃ８が発生され、選択された
４ビツトのデータが１１０バスへ伝達される。続いてＩ
１０デコーダによりこの４ビツトのうちの１ビツトが選
択され出力バッファを介して出力データＤＯｕ□として
出力される。

この読出動作中において、ワード線電位は昇圧されたＶ
ｃｃ＋αのレベルにあり、かつビット線電位は電源電圧
Ｖｃｃレベルに保持されている。

これにより、選択されたメモリセル（選択ワード線に接
続されるすべてのメモリセル）に対し、電源電圧Ｖｃｃ
レベルの電圧が、このビット線とセンスアンプとを接続
するスイッチング素子のしきい値電圧による信号損失を
受けることなくメモリセルへ再書込みされる。これによ
り十分な信号電荷をメモリセルに格納することが可能と
なる。

この再書込みが終了した後、制御信号ＣＡＳが“Ｈ”へ
、続いて制御信号ＲＡＳが“Ｈ′へ立上がり、１つのメ
モリセルサイクルが完了し、半導体記憶装置は再び待機
状態に復帰する。

なお、上記実施例においては、センスアンプは分割され
たメモリセルアレイの中央部に配置され、２つのセルブ
ロックによりセンスアンプが享有される構成が説明され
ている。しかしながら、本発明の構成は、１９８９年１
０月発行のアイ・イー・イー・イー　ジャーナル・オフ
・ソリッド−ステート・サーキッツの第２４巻、第５号
の第１１８４頁ないし１１９０頁にアリモト等によって
示されている交互配置型シェアードセンスアンプにも適
用することは可能である。

第５図は本発明のシェアードセンス制御信号を交互配置
型シェアードセンスアンプの記憶装置に適用した場合の
メモリセルアレイの構成を概略的に示す図である。第５
図において、メモリセルアレイはセルブロックｌｅ、１
ｆ＋　　Ｉｇおよび１ｈの４つのブロックに分割される
。各ブロック１ｅ〜１ｈに対しては２つのセンスアンプ
帯が設けられる。すなわち、ブロック１ｅに対してはセ
ンスアンプ帯２Ｃおよび２ｄが設けられ、ブロック１ｆ
に対してはセンスアンプ帯２ｄおよび２ｅが設けられ、
ブロック１ｇに対してはセンスアンプ帯２ｃおよび２ｆ
が設けられ、セルブロック１ｈに対してはセンスアンプ
帯２ｆおよび２ｇが設けられる。

センスアンプ帯２Ｃはセルブロック１ｅの奇数列の信号
電位を検知し増幅する。センスアンプ帯２ｄはセルブロ
ック１ｅおよび１ｆの偶数列の列上の信号を検知し増幅
する。センスアンプ帯２ｅはセルブロック１ｆおよび１
ｇの奇数列の列上の信号電位を検知し増幅する。センス
アンプ帯２ｆはブロック１ｇおよび１ｈの偶数列の列上
の信号電位を検知し増幅する。センスアンプ帯２ｇはセ
ルブロック１ｈの奇数列の列上の信号電位を検知し増幅
する。

すなわち第５図に示す交互配置型シェアードセンスアン
プ構成は、偶数列の信号電位を検知するセンスアンプ帯
と偶数列上の信号電位を検知し増幅するセンスアンプ帯
がメモリアレイにおいて交互に配置される。

各センスアンプ帯２０〜２ｇとセルブロック１ｅ〜１ｈ
の間には、センスアンプと各列とを選択的に接続するた
めのビット線選択スイッチＢＳが配置される。各選択ス
イッチＢＳには、それぞれシェアードセンス制御信号５
Ｅ−８Ｌが与えられる。

第５図に示す交互配置型シェアードセンスアンプ構成の
記憶装置においては、ブロック指示信号（行アドレス信
号の一部）に応答して選択されたブロック両側に設けら
れたセンスアンプのみが活性化され、ビット線対の信号
電位差の検知増幅が行なわれる。すなわち、たとえばセ
ルブロック１ｆが選択された場合、センスアンプ帯２ｄ
はセルブロック１ｅから切り離されるとともにセルブロ
ック１ｆに接続され、センスアンプ帯１ｅはセルブロッ
ク１ｇから切り離されるとともにセルブロック１ｆに接
続される。

したがって、第５図に示す構成においては本発明の構成
によれば、ブロック１ｆに属するメモリセルが選択され
た場合、シェアードセンス制御信号ＳＦおよびＳＩがセ
ルブロック１ｅおよび１ｇをセンスアンプ帯２ｄおよび
２ｅからそれぞれ切り離すために、接地電位ＶＳＳレベ
ルの“Ｌ″に移行する。シェアードセンス制御信号ＳＥ
、ＳＪ。

ＳＫおよびＳＬは待機状態の電源電圧ｖＣＣレベルを保
持する。そして、選択されたメモリブロック１ｆにかか
わるシェアードセンス制御信号ＳＧおよびＳＨがセンス
アンプ帯２ｄおよび２ｅに含まれるセンスアンプが活性
化されている期間中電源電圧Ｖｃｃよりも高いＶＣＣ＋
αのレベルに昇圧される。このとき、メモリセルブロッ
クｌｅ。

１ｇおよび１ｈおよびセンスアンプ帯２ｃ、２ｆおよび
２ｇに含まれるセンスアンプは待機状態を保持する。

したがって、第５図に示す構成においても活性化される
センスアンプと選択メモリセルを含むセルブロックとを
接続するためのシェアードセンス制御信号を電源電圧よ
りも高いＶｃｃ＋αのレベルに昇圧すれば、信号損失も
生じさせることなく十分な信号電荷をメモリセルに書込
みまたは再書込みすることができる。

なお、上記実施例においてはビット線とセンスアンプと
を接続するためのスイッチング素子がｎＭＩＳトランジ
スタにより構成されている場合が一例として示されたが
、このシェアードセンス制御信号の極性を変化させれば
この接続スイッチをｐＭＩ　Ｓ　トランジスタを用いて
構成することも可能である。

［発明の効果］ 以上のように、この発明によれば、シェアードセンスア
ンプ構成の半導体記憶装置において記憶装置の待機状態
においてはシェアードセンス制御信号を基準電圧レベル
に保持し、一方、動作状態においては、選択されたメモ
リセルブロックに関するシェアードセンス制御信号のみ
をセンスアンプ駆動期間中基準電圧と異なる第１のレベ
ル設定圧しその接続スイッチを深いオン状態となるよう
に構成している。これにより、メモリセルの書込みおよ
び再書込みにおいて信号の損失を伴うことなく十分な電
荷量をメモリセルへ書込むことが可能となり、またこの
第１のレベルに保持されるのはセンスアンプ期間中であ
りごく短時間であるため、この制御信号線におけるリー
ク電流が生じたとしてもごくわずかであり、記憶装置の
このシェアードセンス制御信号線におけるリーク電流に
対しても十分なマージンを保持することが可能となり、
信頼性の高い安定な動作を行なうことができ、かつさら
に歩留りの優れた半導体記憶装置を得ることができる。

【図面の簡単な説明】

第１図はこの発明に従うシェアードセンス制御信号発生
回路の構成を示すブロック図である。第２Ａ図ないし第
２Ｄ図は第１図に示すシェアードセンス制御信号発生回
路の具体的構成の一例を示す図である。第３図は第２Ａ
図ないし第２Ｄ図に示すシェアードセンス制御信号発生
回路の動作を示す信号波形図である。第４図はこの発明
のシェアードセンス制御信号を用いたダイナミック型半
導体記憶装置の読出動作サイクル時の動作を示す信号波
形図である。第５図はこの発明の他の実施例である交互
配置型シェアードセンスアンプ方式の半導体記憶装置の
メモリセルアレイの概略的構成を示す図である。第６図
は従来の、多分割ビット線およびシェアードセンスアン
プ構成を有する２５６ＫＷＸ１ビツト構成のダイナミッ
ク型半導体記憶装置の全体の構成を示すブロック図であ
る。 第７図は従来の行アドレスバッファおよび行プリデコー
ダの概略的構成を示す図である。第８図は第６図に示す
ΦＸサブデコーダの概略構成を示す図である。第９図は
第６図に示す行デコーダおよびワードドライバの構成を
具体的に示す図である。 第１０図は第６図に示す列デコーダの構成を模式的に示
す図である。第１１図は第６図に示すＳＦ信号発生回路
の具体的構成を示す図である。第１２図は第６図に示す
センスアンプ活性化信号発生回路の具体的構成を示す図
である。第１３図は第６図に示す半導体記憶装置の要部
の構成を具体的に示す図である。第１４図は従来の半導
体記憶装置におけるシェアードセンス制御信号を示す信
号波形図である。 図において、ｌａ、ｌｂ、１．ｃ、ｌｄ、ｌｅ。 Ｉｆ、Ｉｇ、ｌｈはメモリセルブロック、２　ａ　＋２
ｂ、２ｃ、２ｄ、２ｅ、２ｆおよび２ｇはセンスアンプ
帯、３は行デコーダ、４はワードドライバ、５は行アド
レスバッファ、７はワード線駆動マスク信号発生回路、
８．　８’　はシェアードセンス制御信号発生回路、９
，１０．１１はセンスアンプ活性化信号発生回路、１２
はΦＸサブデコーダ、１３は行プリデコーダ、１４は列
アドレスバッファ、１５は列プリデコーダ、１６は列デ
コーダ、２３はセンスアンプ制御回路、８１はＳＡ発生
回路、８２はＳＢ発生回路、８３はＳＣ発生回路、８４
はＳＤ発生回路、８１０はシェアードセンス制御信号を
電源電圧レベルに保持するための回路ブロック、８１１
はシェアードセンス制御信号を電源電圧レベルまたは接
地電位レベルに設定するための回路、８１２は切り離し
指示信号発生回路ブロック、８１３はシェアードセンス
制御信号を昇圧するための回路ブロックである。 なお、図中、同一符号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 行および列からなるマトリクス状に配列されかつ複数行
   単位で分割された複数のメモリブロックを有するメモリ
   セルアレイと、前記列に対応しかつ２つのメモリブロッ
   クに共通に設けられ関連の列上の信号電位を検知し増幅
   する複数のセンスアンプと、前記センスアンプを関連の
   メモリブロックに接続する接続手段とを有する半導体記
   憶装置における、前記接続手段の動作を制御するための
   回路であつて、 外部から与えられる動作サイクル規定信号と前記センス
   アンプを活性化するための信号とブロック指定信号とに
   応答して前記センスアンプの各々を関連の２つのブロッ
   クの対応の列または一方のブロックの対応の列に選択的
   に接続するための接続指示信号を発生するための回路手
   段を含み、前記接続指示信号発生回路手段は、 前記動作サイクル規定信号が前記半導体記憶装置の待機
   状態を示す不活性状態にあることに応答して、基準電圧
   レベルの信号を発生して前記接続手段へ与え、前記セン
   スアンプの各々を関連の２つのブロック両者の対応の列
   へ接続させる第１の回路手段と、 前記動作サイクル規定信号が前記半導体記憶装置の作動
   状態を示す活性状態にあるときに、前記ブロック指示信
   号と前記センスアンプ活性化信号とに応答して前記基準
   電圧と異なる第１の電圧レベルの制御信号を発生して前
   記接続手段に与え、これにより前記活性化されるべきセ
   ンスアンプに関連するメモリブロックのうち前記ブロッ
   ク指示信号が指定するブロックの各列のみを対応のセン
   スアンプへ接続させる第２の回路手段とを含み、前記第
   １の電圧レベルは前記基準電圧よりもより深いオン状態
   へ前記接続手段を移行させる、ダイナミック型半導体記
   憶装置におけるシェアードセンス制御信号発生回路。