KR20100133480A - 루프형 클럭 조정 회로 및 시험 장치 - Google Patents
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Abstract
가변 지연 회로는 기준 클럭에 대하여 아날로그 신호에 대응한 가변 지연을 부여하고, 지연 클럭을 생성한다. 위상 검출부는 지연 클럭과 기준 클럭의 위상차를 검출하고, 위상차에 대응한 레벨을 취하는 위상차 신호를 생성한다. 카운터는 위상차 신호의 레벨에 대응하여 카운트업 또는 카운트다운을 한다. 디지털 아날로그 변환기는 카운터의 카운트 값을 아날로그 신호로 변환하여, 가변 지연 회로에 공급한다. 카운터는, 제 1 온도계 코드를 이용하여, 위상차 신호에 대응하여 카운트 값의 하위자릿수를 카운트하는 제 1 카운터(22)와; 제 2 온도계 코드를 이용하여, 위상차 신호에 대응하여 카운트 값의 상위자릿수를 카운트하는 제 2 카운터(24)와; 제 1 카운터(22)와 제 2 카운터(24)가 캐리 동작 및 브로우 동작 중이어도 해밍 거리가 1로 되는 제어를 하는 제어 회로(26)와; 를 포함한다.
Description
본 발명은, DLL(Delay Locked Loop)이나 PLL(Phase Locked Loop) 등 생성한 클럭과 기준 클럭의 비교에 의해, 클럭의 위상이나 주파수를 조절하는 루프형 클럭 조정 회로에 관한 것이다.
DLL이나 PLL 등의 클럭 조정 회로는 가변 지연 회로나 전압 제어 발진기(이하, "VCO"라고 한다) 등의 클럭 생성부(클럭 조정부)와, 생성한 클럭과 기준 클럭의 위상차를 검출하는 위상 검출부와, 위상차에 대응하여 클럭 생성부를 피드백 제어하는 루프 제어 회로를 구비한다.
위상 검출부는, 2개 클럭의 위상을 비교하고, 위상차에 대응하여, 구체적으로는 진상(進相)인지 지상(遲相)인지에 따라 하이 레벨 또는 로우 레벨이 변화되는 위상차 신호를 생성한다.
여기서, 루프 제어 회로가, 위상차 신호에 대응하여 카운트업/카운트다운 하는 카운터와, 카운터의 카운트 값을 디지털/아날로그 변환하여 클럭 생성부를 제어하는 디지털/아날로그 변환 회로(DAC)로 구성되는 경우에 대해 검토한다.
카운터로서, 바이너리 카운터를 이용한 경우, 자릿수 올림 또는 자릿수 빌림에 있어서 해밍 거리에 큰 변이가 발생하는 경우가 있다. 따라서, 해밍 거리에 큰 변이가 발생하면, 카운터 내부의 복수의 플립플롭이 동시에 상태변이하기 때문에, 카운터 자체에 노이즈가 발생하는 문제가 있다. 또한, 카운터의 각 비트의 값은 다음 단의 DAC에 마련된 스위치의 온/오프에 대응되기 때문에, 후단의 DAC에서의 노이즈 발생도 유발할 우려가 있다. 예를 들면, 바이너리 값으로 [01111]에서 카운트업하여 [10000]로 변이하는 경우, 스위치의 변이 타임 래그에 의해, 계조 15(=[01111])에서 일단 계조 0(=[00000])으로 변이하고, 그 다음 계조 16(=[10000])으로 변이하거나, 또는 계조 15, 31, 16([01111], [11111], [10000])의 순서로 변이하는 경우가 있으므로, DAC의 출력에 노이즈가 중첩된다.
이 문제를 해결하기 위하여, 온도계 코드(thermometer code)를 이용한 카운터를 이용하는 방법를 생각할 수 있다. 이 경우, 카운트업/카운트다운에 있어서, 온도계 코드의 해밍 거리가 1로 되기 때문에, 바이너리 카운터를 이용한 경우에 비해 스위칭 노이즈를 줄일 수 있다. 그렇지만, 카운트 값의 최대 계조분의 비트수가 필요하기 때문에, 그 비트수에 대응한 플립플롭이나 래치 회로 등의 데이터 유지 회로를 마련할 필요가 있어, 회로 면적이 커지는 문제가 발생한다.
이와 같은 과제에 비추어, 본 발명은 노이즈를 줄이면서 회로 면적의 증대를 억제한 클럭 조정 회로를 제공하는 것을 목적으로 한다.
본 발명의 일 실시형태는 루프형 클럭 조정 회로에 관한 것이다. 이 클럭 조정 회로는, 기준 클럭에 대하여 아날로그 신호에 대응한 가변 지연을 부여하고, 지연 클럭을 생성하는 가변 지연 회로와; 지연 클럭과 기준 클럭의 위상차를 검출하고, 위상차에 대응한 레벨을 취하는 위상차 신호를 생성하는 위상 검출부와; 위상차 신호의 레벨에 대응하여 카운트업 또는 카운트다운을 하는 카운터와; 카운터의 카운트 값을 아날로그 신호로 변환하여, 가변 지연 회로에 공급하는 디지털 아날로그 변환기와; 를 구비한다. 카운터는, m비트(m은 자연수)의 제 1 온도계 코드를 이용하여, 위상차 신호에 대응하여 카운트 값의 하위자릿수를 카운트하는 제 1 카운터와; n비트(n은 자연수)의 제 2 온도계 코드를 이용하여, 위상차 신호에 대응하여 카운트 값의 상위자릿수를 카운트하는 제 2 카운터와; 제 1 카운터와 제 2 카운터가 캐리 동작 및 브로우 동작 중이어도 해밍 거리가 1로 되는 제어를 하는 제어 회로와; 를 포함한다.
본 발명의 다른 실시형태도 루프형 클럭 조정 회로에 관한 것이다. 이 클럭 조정 회로는, 입력된 제어 전압에 대응한 주파수를 갖는 클럭을 생성하는 전압 제어 발진기와; 전압 제어 발진기에 의해 생성된 클럭과 기준 클럭의 위상차를 검출하고, 위상차에 대응한 레벨을 취하는 위상차 신호를 생성하는 위상 검출부와; 위상 검출부로부터의 위상차 신호의 레벨에 대응하여 카운트업 또는 카운트다운을 하는 카운터와; 카운터의 카운트 값을 아날로그 신호로 변환하여, 전압 제어 발진기에 제어 전압으로서 공급하는 디지털 아날로그 변환기와; 를 구비한다. 카운터는, m비트(m은 자연수)의 제 1 온도계 코드를 이용하여, 위상차 신호에 대응하여 카운트 값의 하위자릿수를 카운트하는 제 1 카운터와; n비트(n은 자연수)의 제 2 온도계 코드를 이용하여, 위상차 신호에 대응하여 카운트 값의 상위자릿수를 카운트하는 제 2 카운터와; 제 1 카운터와 제 2 카운터가 캐리 동작 및 브로우 동작 중이어도 해밍 거리가 1로 되는 제어를 하는 제어 회로와; 를 포함한다.
이들의 실시형태에 의하면, 온도계 코드를 이용하는 것에 의해 카운트업/카운트다운 시의 해밍 거리가 1로 되기 때문에, 카운터 내부의 트랜지스터의 스위칭 동작에 동반하는 노이즈를 줄일 수 있다. 또, "상위자릿수"란 "하위자릿수"와 인접하는 자릿수를 의미하고, 반드시 최상위 비트 MSB를 포함할 필요는 없다. 즉, 카운터는 "상위자릿수"보다 더 상위의 자릿수를 카운트하는 카운터를 포함하고 있어도 좋다.
카운터는, 제 1 온도계 코드로부터 제 2 온도계 코드로 자릿수 올림할 때, 카운트 값을 1회분, 동일한 값으로 유지해도 좋다. 캐리 동작과, 제 1 온도계 코드, 제 2 온도계 코드의 변이를 동시에 행하면, 카운터의 동작이 불안정해질 우려가 있지만, 카운트 값을 유지하는 것에 의해, 확실하게 상태변이시킬 수 있다.
또한, 카운터는, 제 2 온도계 코드로부터 제 1 온도계 코드로 자릿수 빌림할 때, 카운트 값을 1회분, 동일한 값으로 유지해도 좋다. 브로우 동작과, 제 1 온도계 코드, 제 2 온도계 코드의 변이를 동시에 행하면, 카운터의 동작이 불안정해질 우려가 있지만, 카운트 값을 유지하는 것에 의해, 확실하게 상태변이시킬 수 있다.
제 1 카운터는, 제 1 온도계 코드를 정논리로 카운트하는 제 1 모드와, 부논리로 카운트하는 제 2 모드를 전환 가능해도 좋다. 제 1 온도계 코드를 2개의 모드로 동작시키는 것에 의해, 제 1 온도계 코드에 캐리 또는 브로우가 발생했을 때의 해밍 거리를 작게 할 수 있어, 더욱 노이즈를 줄일 수 있다.
제 1 카운터는, 제 2 온도계 코드가 홀수인지 짝수인지에 따라, 제 1 모드와 제 2 모드를 전환해도 좋다.
디지털 아날로그 변환기는, 전류 가산형이고; 카운트 값의 1 LSB(Least Significant Bit)에 대응하는 전류를 생성하여, 개별적으로 온/오프 제어 가능한 m×n개의 전류원과; 제 1 온도계 코드와 제 2 온도계 코드를 디코딩하여, m×n개의 전류원의 온/오프를 제어하기 위한 제어 신호를 생성하는 디코더와; 를 포함해도 좋다. 디코더는, 전류원별로 마련된 m×n개의 논리 게이트군을 포함하고, k번째(k=i+(j-1)×m, 1≤i≤m, 1≤j≤n) 논리 게이트군은, 적어도 제 1 온도계 코드의 i비트째와 제 2 온도계 코드의 j비트째를 논리연산하여, 대응하는 전류원을 제어하는 제어 신호를 생성해도 좋다.
k번째 논리 게이트군은, j=1인 경우, 제 1 온도계 코드의 i비트째와 제 2 온도계 코드의 j비트째 논리합에 따라 대응하는 전류원을 제어하고, j≠1인 경우, 제 2 온도계 코드의 (j-1)비트째가 어서트되어 있을 때, 제 1 온도계 코드의 i비트째와 제 2 온도계 코드의 j비트째 논리합에 따라 대응하는 전류원을 제어하고, 제 2 온도계 코드의 (j-1)비트째가 니게이트되어 있을 때, 대응하는 전류원을 오프하도록 구성되어도 좋다.
k번째 논리 게이트군은, NAND 게이트와 OR 게이트를 포함해도 좋다. NAND 게이트는, 제 1 온도계 코드의 i비트째에 대응한 데이터와, 제 2 온도계 코드의 (j-1)비트째 (j≠1)에 대응한 데이터의 부정 논리곱을 생성한다. OR 게이트는, NAND 게이트의 출력에 대응한 데이터와, 제 2 온도계 코드의 j비트째에 대응한 데이터의 논리합을 생성한다. j=1에 대응하는 NAND 게이트에는, 제 2 온도계 코드의 (j-1)비트째 대신에 하이 레벨이 입력된다. k번째 논리 게이트군은 OR 게이트의 출력에 따라 대응하는 전류원을 제어해도 좋다.
디지털 아날로그 변환기는, 전류 가산형이고; 카운트 값의 1 LSB(Least Significant Bit)에 대응하는 전류를 생성하여, 개별적으로 온/오프 제어 가능한 m×n개의 전류원과; 제 1 온도계 코드와 제 2 온도계 코드를 디코딩하여, m×n개의 전류원의 온/오프를 제어하기 위한 제어 신호를 생성하는 디코더와; 를 포함해도 좋다. m×n개의 전류원은 각각, 제 1 트랜지스터, 방전 트랜지스터, 충전 트랜지스터, 제 1 스위치, 제 2 스위치를 포함해도 좋다. 충전 트랜지스터는 제 1 트랜지스터의 제어 단자와 고정 전압 단자 사이에 마련된다. 제 1 스위치는, 일단에 소정의 바이어스 전압이 입력되고, 타단이 제 1 트랜지스터의 제어 단자와 접속되어, 대응하는 제어 신호에 대응하여 온/오프한다. 충전 트랜지스터 및 제 2 스위치는 고정 전압 단자와 바이어스 전압이 인가되는 바이어스 라인 사이에 직렬로 마련된다. 제 2 스위치를 제 1 스위치와 동상으로 온/오프시킴과 함께, 충전 트랜지스터 및 방전 트랜지스터를 그 역상으로 온/오프시켜도 좋다.
바이어스 전압을 생성하는 바이어스 회로는 무시할 수 없는 출력 임피던스를 갖는다. 따라서, 제 1 트랜지스터를 온 할 때 게이트 용량에 충전 전류를 공급하면, 충전 전류에 비례한 전압 강하가 발생하고, 전압 강하한 만큼 바이어스 전압이 변동하여, 전류원에 의해 생성되는 전류가 변동되어버린다. 본 실시형태에 의하면, 충전 트랜지스터를 마련하는 것에 의해 바이어스 회로로 공급해야 할 전류를 줄일 수 있기 때문에, 바이어스 전압의 변동량, 나아가 전류원이 생성하는 전류의 변동량을 억제할 수 있다.
본 발명의 더 다른 실시형태는 시험 장치이다. 이 장치는 루프형 클럭 조정 회로를 구비한다. 시험 장치에는 타이밍 발생기나 패턴 발생기, 인터페이스 회로 등이 탑재된다. 이들의 유닛에는 안정된 클럭이 필요하지만, 이와 같은 클럭의 생성으로 앞서 서술한 클럭 조정 회로를 이용하는 것에 의해, 시험 장치 내에서 발생하는 노이즈를 줄일 수 있다.
또, 이상의 구성 요소의 임의의 조합이나 본 발명의 구성 요소나 표현을, 방법, 장치 등의 사이에서 서로 치환한 것 또한, 본 발명의 실시형태로서 유효하다.
본 발명에 의하면 노이즈를 줄일 수 있다.
도 1은 실시형태에 따른 DLL의 구성을 나타내는 회로도.
도 2는 도 1의 카운터의 구성을 나타내는 블록도.
도 3은 제 1 카운터의 상태변이도.
도 4는 제 2 카운터의 상태변이도.
도 5는 DAC의 구성을 나타내는 회로도.
도 6은 복수의 전류원을 나타내는 회로도.
도 7은 실시형태에 따른 PLL의 구성을 나타내는 블록도.
도 2는 도 1의 카운터의 구성을 나타내는 블록도.
도 3은 제 1 카운터의 상태변이도.
도 4는 제 2 카운터의 상태변이도.
도 5는 DAC의 구성을 나타내는 회로도.
도 6은 복수의 전류원을 나타내는 회로도.
도 7은 실시형태에 따른 PLL의 구성을 나타내는 블록도.
이하, 본 발명을 바람직한 실시형태를 바탕으로 하여 도면을 참조하면서 설명한다. 각 도면에 도시되는 동일 또는 동등한 구성 요소, 부재, 처리에는, 동일한 부호를 첨부하고, 중복 설명은 적절히 생략한다. 또한, 실시형태는 발명을 한정하는 것이 아닌 예시이고, 실시형태에 기술되는 모든 특징이나 그 조합은, 꼭 발명의 본질적인 것은 아니다.
본 명세서에 있어서, "부재 A가 부재 B에 접속된 상태"란, 부재 A와 부재 B가 물리적으로 직접 접속되는 경우나, 부재 A와 부재 B가 전기적인 접속 상태에 영향을 미치지 않는 다른 부재를 개재하여 간접적으로 접속되는 경우도 포함한다. 마찬가지로, "부재 C가 부재 A와 부재 B 사이에 마련된 상태"란, 부재 A와 부재 C, 또는 부재 B와 부재 C가 직접 접속되는 경우 이외에, 전기적인 접속 상태에 영향을 미치지 않는 다른 부재를 개재하여 간접적으로 접속되는 경우도 포함한다.
도 1은 실시형태에 따른 DLL(100)의 구성을 나타내는 회로도이다. DLL(100)은 가변 지연 회로(10), 위상 검출부(12), 루프 제어 회로(14)를 구비한다. 가변 지연 회로(10)는, 기준 클럭 REFCLK에 대하여, 입력된 아날로그 신호 S1에 대응한 가변 지연을 부여하고, 지연 클럭 CLKD를 생성한다. 예를 들면, 가변 지연 회로(10)는 다단 접속된 인버터(버퍼)를 포함하고, 각 인버터의 전원전압 또는 바이어스 전류가 아날로그 신호 S1에 대응하여 가변토록 구성된다. 그 결과, 지연량이 아날로그 신호 S1에 대응하여 조절된다.
위상 검출부(12)는, 지연 클럭 CLKD와 기준 클럭 REFCLK의 위상차 Δφ를 검출하고, 위상차에 대응한 레벨을 취하는 위상차 신호 PD를 생성한다. 위상차 신호 PD는, 위상차 Δφ가 목표값보다 클 때는 제 1 레벨(예를 들면, 하이 레벨), 작을 때는 제 1 레벨과 상보적인 제 2 레벨(로우 레벨)을 취한다.
루프 제어 회로(14)는 위상차 Δφ를 나타내는 위상차 신호 PD에 대응하여 가변 지연 회로(10)를 피드백 제어한다. 루프 제어 회로(14)는 카운터(20), DAC(40)를 포함한다. 카운터(20)는 위상차 신호 PD의 레벨에 대응하여 카운트업 또는 카운트다운 하는 카운트 동작을 실행한다. DAC(40)는 카운터(20)의 카운트 값 CNT를 아날로그 신호 S1로 변환하여, 가변 지연 회로(10)에 공급한다.
이상이 DLL(100)의 전체구성이다. 실시형태에 따른 DLL(100)은 루프 제어 회로(14)에 특징이 있다. 이하, 카운터(20) 및 DAC(40)의 구성을 상세하게 설명한다.
도 2는 도 1의 카운터(20)의 구성을 나타내는 블록도이다. 카운터(20)는 제 1 카운터(22), 제 2 카운터(24), 제어 회로(26)를 포함한다.
카운터(20)는, 카운트 값 CNT를 복수의 자릿수로 다분할하고, 자릿수별로 마련된 복수의 카운터를 이용하여 카운트한다. 적어도 최하위 비트 LSB를 포함하는 "하위자릿수"를 카운트하는 카운터와, "하위자릿수"와 인접하는 "상위자릿수"를 카운트하는 카운터는 각각, 바이너리 코드가 아닌 온도계 코드를 이용하여 카운트 동작을 행한다. 더 상위의 자릿수가 존재하는 경우에는 온도계 코드를 이용하는 것이 바람직하지만, 바이너리 코드를 이용해도, 또는 기타의 코드를 이용해도 좋다. 이하에서는, 이해의 편의상 카운트 값을 "상위자릿수"와 "하위자릿수"로 2분할하는 경우를 설명한다. 이 경우 "상위자릿수"는 최상위 비트 MSB를 포함한다.
제 1 카운터(22)는, m비트(m은 자연수)의 제 1 온도계 코드(TC1)를 이용하여, 위상차 신호 PD에 대응하여 카운트 값 CNT의 하위자릿수를 카운트한다. 제 1 온도계 코드(TC1)의 각 비트를 상위 비트로부터 차례로 Lm, Lm -1, …L1로 표기한다. 정논리의 온도계 코드를 이용하는 경우, 1로 되는 비트의 개수가, 10진수로의 제 1 카운터(22)의 카운트 값(이하, "제 1 카운트 값 CNT1"로 표기한다)을 나타낸다. 즉, 제 1 카운트 값 CNT1이 10진수로 k(0≤k≤m)일 때, Lm∼Lk +1=0, Lk∼L1=1이 된다.
제 2 카운터(24)는, n비트(n은 자연수)의 제 2 온도계 코드(TC2)를 이용하여, 위상차 신호 PD에 대응하여 카운트 값 CNT의 상위자릿수를 카운트한다. 제 2 온도계 코드(TC2)의 각 비트를 상위 비트로부터 차례로 Un, Un -1, …U1로 표기한다. 제 2 온도계 코드(TC2)는 제 1 온도계 코드(TC1)의 상위자릿수이기 때문에, Ul∼U1은 각각, 10진수로는 m의 무게를 갖는다.
정논리의 온도계 코드를 이용하는 경우, 제 2 카운터(24)의 카운트 값(이하, "제 2 카운트 값 CNT2"로 표기한다)이 10진수로 l(0≤l≤n)일 때, Un∼Ul +1=0, Ul∼U1=1이 된다.
제어 회로(26)는 제 1 카운터(22) 및 제 2 카운터(24) 사이의 캐리 동작, 브로우 동작을 제어한다. 또한 제어 회로(26)는 후술하는 제 1 카운터(22)의 모드를 제어한다.
다음으로, 제 1 카운터(22), 제 2 카운터(24), 제어 회로(26)의 동작에 대해 설명한다. 제 1 카운터(22)는, 카운트업 또는 카운트다운을 나타내는 위상차 신호 PD를 받아, 클럭 CLK의 포지티브 에지의 타이밍으로 카운트업 또는 카운트다운을 한다. 클럭 CLK의 주파수는 분주기 등에 의해 가변으로 하는 것이 바람직하다. 이 주파수를 가변으로 하는 것에 의해, DLL(100)의 루프 게인을 제어할 수 있다. 예를 들면, 클럭 CLK를 생성하기 위하여, 소정의 클럭을 가변 분주비로 분주하는 가변분주기를 마련해도 좋다.
제 1 카운터(22)는, 이하의 제 1 모드와 제 2 모드의 두 모드로 동작한다. 제 1 모드에 있어서, 제 1 카운터(22)는 정논리(Positive Logic)로 카운트 동작한다. 제 2 모드에 있어서, 제 1 카운터(22)는 부논리(Negative Logic)로 카운트 동작한다.
제 1 모드와 제 2 모드는, 제 1 온도계 코드(TC1)로부터 제 2 온도계 코드(TC2)로 자릿수 올림(캐리)이 발생할 때마다, 또는 제 2 온도계 코드(TC2)로부터 제 1 온도계 코드(TC1)로 자릿수 빌림이 발생할 때마다 전환된다.
다른 관점에서 보면, 제 1 카운터(22)의 동작 모드는 제 2 온도계 코드(TC2)가 홀수인지 짝수인지에 따라 전환된다. 따라서, 제 1 모드를 홀수 모드, 제 2 모드를 짝수 모드라고도 한다.
예를 들면, 제 1 온도계 코드(TC1)가 4비트인 경우, 10진수로 0, 1, 2, 3, 4, 5, 6, 7, 8, 9…와 같이 카운트업할 때, 그 비트 열은 (0000), (0001), (0011), (0111), (1111), (0111), (0011), (0001), (0000)…과 같이 변이한다. 즉, 제 1 모드에서는 (0000)이 "0"을, (1111)이 "4"를 나타내고, 제 2 모드에서는 (1111)이 "0"을, "0000"이 "4"를 나타낸다.
도 3은 제 1 카운터(22)의 상태변이도이다. ODD Mode가 제 1 모드에, EVEN Mode가 제 2 모드에 대응한다. UP는 위상차 신호 PD에 대응하고, 1일 때가 카운트업, 0일 때가 카운트다운을 나타낸다. 도 3의 상태변이도는 제 1 온도계 코드(TC1)가 16비트인 경우를 나타내고, 그 비트 열을 16진수로 변환하여 표기하고 있다. 즉, 정논리의 제 1 모드에서는 10진수, 온도계 코드, 16진수의 대응은 아래와 같다. 1=(0000000000000000)=0x0000 2=(0000000000000001)=0x0001 3=(0000000000000011)=0x0003 4=(0000000000000111)=0x0007 5=(0000000000001111)=0x000F 6=(0000000000011111)=0x003F 중략 11=(0000011111111111)=0x07FF 12=(0000111111111111)=0x0FFF 13=(0001111111111111)=0x1FFF 14=(0011111111111111)=0x3FFF 15=(0111111111111111)=0x7FFF 16=(1111111111111111)=0xFFFF
10진수 1∼16에 대하여, 상기 진리표(truth table)를 논리반전한 코드가 대응된다.
제 1 카운터(22), 제 2 카운터(24)의 자릿수 올림, 자릿수 빌림을 제어하기 위하여, 제 1 캐리 비트(CY1), 제 2 캐리 비트(CY2), 제 1 브로우 비트(BL1), 제 2 브로우 비트(BL2)의 플래그가 제어 회로(26)에 의해 관리된다.
카운트업 동작(UP=1)의 경우, 홀수 모드에 있어서 TC1=16(=#FFFF)으로 되면, 제 1 캐리 비트(CY1)의 플래그가 인에이블된다(CY1=1). 또한, 짝수 모드에 있어서 TC1=16(=#0000)으로 되면, 제 2 캐리 비트(CY2)의 플래그가 인에이블된다(CY2=1).
카운트다운 동작(UP=0)의 경우, 홀수 모드에 있어서 TC1=0(=#0000)으로 되면, 제 2 브로우 비트(BL2)의 플래그가 인에이블된다(BL2=1). 또한, 짝수 모드에 있어서 0(=#FFFF)으로 되면, 제 1 브로우 비트(BL1)의 플래그가 인에이블된다(BL1=1).
또한, 홀수 모드와 짝수 모드의 전환은, 업 신호 UP 및 제 1 온도계 코드(TC1)의 값에 대응하여 실행된다. 이 전환에 이용되는 비트를, 도 3에 해칭하여 나타낸다.
제 1 캐리 비트(CY1), 제 1 브로우 비트(BL1)는 제 2 카운터(24)에 의한 제 2 온도계 코드(TC2)의 홀수 비트의 카운트업/카운트다운에 이용된다. 또한, 제 2 캐리 비트(CY2), 제 2 브로우 비트(BL2)는 제 2 카운터(24)에 의한 제 2 온도계 코드(TC2)의 짝수 비트의 카운트업/카운트다운에 이용된다.
이상이 카운터(20)의 기본적인 구성이다. 이 카운터(20)에 의하면, 카운트 값 CNT를 상위자릿수와 하위자릿수로 분할하여, 각각을 온도계 코드에 의해 카운트한다. 따라서, 하위자릿수 내의 카운트업/카운트다운에 주목하면, 해밍 거리가 1이기 때문에, 카운터(20) 자체 및 후단의 DAC(40)에서 발생하는 노이즈를 줄일 수 있다.
이 효과는 아래의 구체적인 예에 의해 명확하게 된다. 예를 들면, 온도계 코드를 이용하지 않고 바이너리 카운터를 이용한 경우, 카운트 값이 7에서 8로 카운트업할 때, 바이너리 카운트 값은 (0111)에서 (1000)로 변이한다. 따라서, 해밍 거리가 4로 되어, 카운터(20) 내에서 스위칭하는 게이트 소자의 개수가 증가하고, 노이즈가 커진다. 이에 비해, 온도계 코드를 이용한 실시형태에 따른 기술에서는, 동일한 카운트업할 때, 온도계 코드는 (01111111)에서 (11111111)로 변이하게 되므로, 해밍 거리는 1이고, 노이즈가 감소하게 된다.
한편, 만약 카운터(20)의 카운트 값을 분할하지 않고, 하나의 온도계 코드를 이용하여 카운트하는 경우, 해밍 거리는 항상 1로 되기 때문에, 노이즈의 관점에서는 더욱 바람직한 설계가 될 수 있다. 하지만, 동일한 최대 카운트 값을 실현하고자 하는 경우의 온도계 코드의 비트수가 지수함수적으로 커지는 문제가 발생한다. 예를 들면, 최대 카운트 값 256의 카운터를 실현하는 경우, 바이너리 카운터를 이용하면 8비트로 충분하지만, 온도계 코드를 이용하는 경우 256비트가 필요하게 된다.
상기 비트수의 관점에서도, 실시형태에 따른 카운터(20)는 우수하다. 예를 들면, 최대 256계조의 카운트 값을 상위자릿수와 하위자릿수로 분할하고, 각각을 16비트의 온도계 코드로 카운트하면, 합계 32비트로 충분하고, 단일 온도계 코드를 이용하는 경우에 비해, 비트수를 1/8로 줄일 수 있다.
카운터(20)는, 플립플롭이나 래치 회로 등의 순서회로를 이용하여 구성되기 때문에, 그 회로 면적은 카운터의 출력 비트수에 비례하여 증가하지만, 실시형태에 따른 카운터(20)에 의하면, 바이너리 카운터에 비해서는 플립플롭이나 래치 회로의 개수가 증가하지만, 풀 비트를 온도계 코드로 카운트하는 경우에 비해, 회로 면적을 대폭 감소할 수 있다.
이상으로부터, 실시형태에 따른 카운터(20)는, 회로 면적의 관점에서 우수한 바이너리 코드를 이용한 카운터의 이점과, 노이즈의 관점에서 우수한 단일 온도계 코드를 이용한 카운터의 이점을 겸비하고 있다고 할 수 있다.
또한, 실시형태에 따른 카운터(20)는, 제 1 카운터(22)를 2개 동작 모드로 전환 가능하도록 구성하는 것에 의해, 하기와 같은 문제를 해결할 수 있다. 만약, 제 1 모드(정논리)만에 의해 카운트 동작을 하는 경우, 제 1 온도계 코드(TC1)와 제 2 온도계 코드(TC2) 사이의 자릿수 올림/자릿수 빌림이 발생할 때 해밍 거리가 커지는 문제를 피할 수 없다. 예를 들면, 4비트의 제 1 온도계 코드(TC1)를 제 1 모드만을 이용하여 카운트하는 경우, 카운트 값이 4에서 5로 변이하는 경우, 제 2 온도계 코드(TC2)로의 자릿수 올림과 동시에, 제 1 온도계 코드(TC1)가 (1111)에서 (0000)로 변이해버려, 해밍 거리가 커지고 만다. 제 1 온도계 코드(TC1)의 비트수가 커질수록 이 문제는 현저해진다.
카운터(20)에 의하면, 제 1 모드와 제 2 모드를 전환하는 것에 의해, 가령 자릿수 올림이나 자릿수 빌림이 발생했다고 해도, 해밍 거리를 1로 할 수 있어, 상기문제를 바람직하게 해결할 수 있다. 예를 들면, 카운트 값이 4에서 5로 변이하는 경우, 제 2 온도계 코드(TC2)로의 자릿수 올림과 동시에, 제 1 온도계 코드(TC1)는 정논리의 (1111)에서 부논리의 (0111)#로 변이한다. "#"는 부논리임을 나타낸다. 즉, 해밍 거리는 1이기 때문에, 노이즈를 줄일 수 있다.
카운터(20)에 발생하는 노이즈는, DLL(100)에 의해 생성되는 클럭의 지터로 되어 나타난다. 따라서 카운터(20)에 발생하는 노이즈를 줄이는 것에 의해, 지터가 적은 클럭을 생성할 수 있다.
카운터(20)는 노이즈를 줄이기 위한 또 다른 특징이 있다. 이하 이 특징을 설명한다.
카운터(20)는, 제 1 온도계 코드(TC1)에서 제 2 온도계 코드(TC2)로 자릿수 올림할 때, 카운트 값을 1회분, 동일한 값으로 유지한다. 예를 들면, 제 1 온도계 코드(TC1)가 4비트인 경우의 카운트 동작은, 카운트 값 CNT는 1, 2, 3, 4, 4, 5, 6, 7, 8, 8, 9, 10, 11, 12, 12, 13, …과 같이 변이한다.
캐리 동작과, 제 1 온도계 코드, 제 2 온도계 코드의 변이를 동시에 행하면, 카운터의 동작이 불안정해질 우려가 있다. 예를 들면, 카운트 값이 4에서 5로 변이할 때 카운트 값을 유지하지 않는 경우, (0:1111)에서 (1:0111)#로 변이하지만, 이 과정에서 제 1 온도계 코드와 제 2 온도계 코드의 변이에 시차가 발생하면, (0:1111)→(0:0111)#→(1:0111)#, 즉, 4, 1, 5과 같이 변이하는 경우가 있어, DAC의 출력에 노이즈가 중첩되고 만다. 실시형태에서는, 카운트 값을 유지하는 것에 의해, 확실하게 상태변이시킬 수 있고, 노이즈를 더욱 줄일 수 있다.
마찬가지로, 카운터(20)는, 제 2 온도계 코드(TC2)에서 제 1 온도계 코드(TC1)로 자릿수 빌림할 때, 카운트 값을 1회분, 동일한 값으로 유지한다. 예를 들면, 제 1 온도계 코드(TC1)가 4비트인 경우의 카운트다운에 있어서, 카운트 값 CNT는 …, 13, 12, 12, 11, 10, 9, 8, 8, 7, 6, 5, 4, 4, 3, 2, 1, 0과 같이 변이한다.
브로우 동작시에 있어서도, 제 1 온도계 코드, 제 2 온도계 코드의 변이를 동시에 행하면, 카운터의 동작이 불안정하게 되어 DAC의 출력에 노이즈가 중첩될 우려가 있지만, 실시형태에서는 카운트 값을 유지하여 이 노이즈를 억제할 수 있다.
즉, 자릿수 올림 또는 자릿수 빌림이 발생하면, 제 1 모드와 제 2 모드의 전환만 이루어진다. 즉, 1회분, 카운트업 또는 카운트다운 하지 않고, 원래의 상태를 유지한다("홀드 동작"이라 한다).
홀드 동작을 하기 위하여, 제어 회로(26)는 제 1 홀드 비트(HLD1), 제 2 홀드 비트(HLD2)를 관리한다.
제 1 홀드 비트(HLD1)는, 제 1 캐리 비트(CY1), 제 1 브로우 비트(BL1)가 모두 "0"일 때만 "1"로 된다. 제 1 홀드 비트(HLD1)는, 제 1 캐리 비트(CY1), 제 1 브로우 비트(BL1)와 함께, 제 2 온도계 코드(TC2)의 홀수 비트의 카운트다운/카운트업, 홀드 동작에 이용된다.
또한, 제 2 홀드 비트(HLD2)는, 제 2 캐리 비트(CY2), 제 2 브로우 비트(BL2)가 모두 "0"일 때만 "1"로 된다. 제 2 홀드 비트(HLD2)는, 제 2 캐리 비트(CY2), 제 2 브로우 비트(BL2)와 함께, 제 2 온도계 코드(TC2)의 짝수 비트의 카운트다운/카운트업, 홀드 동작에 이용된다.
도 4는 제 2 카운터(24)의 상태변이도이다. 제 2 카운터(24)는, 제 1 카운터(22)로부터의 제어 비트(CY1, BL1, HLD1)를 받아, 클럭 CLK의 포지티브 에지에 의해 제 2 온도계 코드(TC2)의 홀수 비트를 카운트업/카운트다운, 또는 홀딩한다. 또한, 제 2 카운터(24)는, 제 1 카운터(22)로부터의 제어 비트(CY2, BL2, HLD2)를 받아, 클럭 CLK의 포지티브 에지에 의해 제 2 온도계 코드(TC2)의 짝수 비트를 카운트업/카운트다운, 또는 홀딩한다.
홀드 동작을 하는 것에 의해, 상위인 제 2 온도계 코드(TC2)와 하위인 제 1 온도계 코드(TC1)가 동시에 변이하는 것을 방지할 수 있다. 홀드 동작을 하지 않는 경우, 카운트 값 CNT가 4에서 5로 카운트업하면, (00:1111)에서 (01:0111)로의 변이가 발생하고, 제 2 온도계 코드(TC2)와 제 1 온도계 코드(TC1)가 동시에 변이한다. 여기서, "(TC2:TC1)"로 표기하고, ":"은 제 1 온도계 코드(TC1)와 제 2 온도계 코드(TC2)의 경계를 나타낸다. 하위인 제 1 온도계 코드(TC1)의 논리반전을 행할 때, 후술하는 도 5의 NAND 게이트에 입력하는 신호에 의해 DAC(40)에 공급되는 비트가 반전된다. 비트의 반전 타이밍과, 제 1 온도계 코드(TC1), 제 2 온도계 코드(TC2)의 변이 타이밍에 스큐가 존재하면, 후단의 DAC(40)에 스위칭 노이즈가 발생하게 된다.
이상이 카운터(20)의 구성 및 동작이다. DLL(100)은, 카운터(20)의 후단의 DAC(40)에도 몇 가지 특징이 있다. 이하, DAC(40)에 대해 설명한다.
도 5는 DAC(40)의 구성을 나타내는 회로도이다. DAC(40)는 디코더(42) 및 복수의 전류원(CS1∼CSm ×n)(그냥 "CS"로 총칭한다)을 구비한다. DAC(40)는 이른바 전류 가산형이고, 복수의 전류원(CS1∼CSm ×n) 각각은, 전단의 카운터(20)에 의한 카운트 값 1 LSB에 대응하는 전류 Ic를 생성한다. 복수의 CS1∼CSm ×n에는, 각각에 대응하는 제어 신호 RS1∼RSm ×n에 대응하여 개별적으로 온/오프 제어 가능한 스위치 SW1∼SWm ×n이 마련되어 있다. i번째 스위치 SWi가 온 되면, i번째 전류원(Csi)에 의해 생성되는 전류가 가산된다. 또, 스위치 SW의 구성 및 마련하는 위치는 특히 한정되지 않고, 전류 Ic를 온/오프 할 수 있으면 된다. 가산된 전류 Itotal은 카운터(20)에 의한 카운트 값 CNT에 비례한다.
디코더(42)는, 제 1 온도계 코드(TC1) 및 제 2 온도계 코드(TC2)를 받아, 이들을 제어 신호 RS1∼RSm ×n로 디코딩한다.
디코더(42)는 전류원(CS1∼CSm×n)별로 마련된 m×n개의 논리 게이트군을 포함한다. k번째(k=i+(j-1)×m, 1≤i≤m, 1≤j≤n) 논리 게이트군은, 제 1 온도계 코드(TC1)의 i비트째 Li와, 제 2 온도계 코드(TC2)의 j비트째 Uj를 논리연산하여, 대응하는 k번째 전류원(CSk)을 제어하는 제어 신호 RSk를 생성한다. 즉, 논리 게이트군은 제 1 온도계 코드(TC1)와 제 2 온도계 코드(TC2)의 각 비트에 대하여 매트릭스배치된다.
구체적으로는, m×n개의 논리 게이트군은 각각 부논리입력의 OR 게이트 및 NAND 게이트를 포함한다. k번째 논리 게이트군은 OR 게이트 ORji와 NAND 게이트 NANDji를 포함한다. OR 게이트 ORji의 2개 반전 입력 단자에는 각각, NAND 게이트 NANDji의 출력과, 제 2 온도계 코드(TC2)의 j비트째 Uj를 논리반전한 신호 #Uj가 입력된다.
j가 홀수인 경우, NAND 게이트 NANDji의 2개 입력 단자에는 각각, 제 1 온도계 코드(TC1)의 i비트째 Li와 제 2 온도계 코드(TC2)의 (j-1)비트째 Uj -1이 입력된다. j=1인 경우, NAND 게이트 NAND1i의 2개 입력 단자에는 각각, 제 1 온도계 코드(TC1)의 i비트째 Li와 하이 레벨(즉, "1")이 입력된다.
j가 짝수인 경우, NAND 게이트 NANDji의 2개 입력 단자에는 각각, 제 1 온도계 코드(TC1)의 i비트째 Li의 반전 신호 #Li와 제 2 온도계 코드(TC2)의 (j-1)비트째 Uj -1이 입력된다.
이와 같이 구성된 도 6의 디코더(42)의 동작을 설명한다. k번째 전류원(CSk)을 제어하는 논리 게이트군의 동작에 주목한다. NAND 게이트 NANDji에 입력되어 있는 한자리 하위의 비트 Uj -1은, 그 논리 게이트군의 인에이블(enable) 신호로서 기능을 한다.
NAND 게이트 NANDji는, 제 2 온도계 코드(TC2)의 한자리 하위의 비트 Uj -1이 1일 때, 제 1 온도계 코드(TC1)의 i비트째 Li(또는 #Li)를 반전하여 출력한다. 이때, 부논리입력인 OR 게이트 ORji의 출력은 제 1 온도계 코드(TC1)의 i비트째 Li/#Li와 제 2 온도계 코드(TC2)의 j비트째 Uj의 논리합으로 된다.
또, NAND11∼NAND1m에는 "H"가 입력되어 있기 때문에, 상시 인에이블(enable)이고, 부논리입력인 OR 게이트 ORji의 출력은 제 1 온도계 코드(TC1)의 i비트째 Li와 제 2 온도계 코드(TC2)의 1비트째 U1의 논리합으로 된다.
NAND 게이트 NANDji는, 한자리 하위의 비트 Uj -1이 0일 때 1을 출력한다. 이때, 부논리입력인 OR 게이트 ORji의 출력은 0으로 되기 때문에, 전류원(CSk)은 오프로 된다.
예를 들면, Uj -1 그룹의 하위 비트 L1∼Lm이 카운트 완료되어, 전체 비트가 1로 되면, 한자리 상위의 Uj 그룹의 NANDj1∼NANDjm에는 1이 입력되고, Uj 그룹이 카운트 가능하게 된다. 즉, U2∼Un 그룹의 총화는 (n-1)×m분의 무게가 된다. 또한, U1 그룹의 NAND에는 "H"가 입력되기 때문에, 이 그룹의 무게 m을 가하면, (n-1)×m+m=n×m까지 카운트할 수 있게 된다.
이상의 디코더(42)에 의하면, 제 1 온도계 코드(TC1), 제 2 온도계 코드(TC2)를 적절히 디코딩하여, 대응하는 전류원(CS)을 확실하게 제어할 수 있다. 또, 신호의 논리 레벨을 반전하여 AND 게이트, OR 게이트, NAND 게이트, NOR 게이트 등을 서로 치환한 것 또한, 본 발명의 범위에 포함된다.
도 6은, 복수의 전류원(CS1∼CSm×n)을 나타내는 회로도이다. 각 전류원은 동일한 구성이기 때문에, 대표로서 첫 번째 전류원(CS1)의 구성을 설명한다.
전류원(CS1)은 제 1 트랜지스터(M1)와, 제 1 트랜스퍼 게이트(TG1), 제 2 트랜스퍼 게이트(TG2), 충전 트랜지스터(M2), 방전 트랜지스터(M3), 인버터(INV1)를 구비한다. 제 1 트랜지스터(M1)는 N채널 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)이고, 소스가 접지된다.
제 1 트랜스퍼 게이트(TG1)는 제 1 스위치로서 기능을 하고, 일단에 소정의 바이어스 전압 Vbias가 입력되고, 타단이 제 1 트랜지스터(M1)의 제어 단자(게이트)와 접속된다. 제 1 트랜스퍼 게이트(TG1)는 대응하는 제어 신호 RS1에 대응하여 온/오프한다. 제어 신호 RS1이 하이 레벨로 되면, 제 1 트랜스퍼 게이트(TG1)가 온으로 되어, 제 1 트랜지스터(M1)의 게이트에 바이어스 전압 Vbais가 공급되고, 바이어스 전압 Vbias에 대응한 드레인 전류 Ic가 흐른다.
제 1 트랜지스터(M1)의 게이트와 고정 전압 단자(접지 단자) 사이에는 방전 트랜지스터(M3)가 마련된다. 방전 트랜지스터(M3)는 제 1 트랜스퍼 게이트(TG1)와 상보적으로 온/오프하도록 구성된다. 구체적으로는, 인버터(INV1)에 의해 제어 신호 RS1이 반전되어, 방전 트랜지스터(M3)의 제어 단자(게이트)에 공급된다. 방전 트랜지스터(M3)를 마련하는 것에 의해, 제어 신호 RS1이 로우 레벨로 되어 전류원(CS1)이 오프로 될 때, 제 1 트랜지스터(M1)의 게이트 용량을 고속으로 방전할 수 있어, 순식간에 오프할 수 있다.
여기서, 제 1 트랜지스터(M1)의 스위칭 속도에 주목한다. 제어 신호 RS1이 로우 레벨 상태에서는, 제 1 트랜스퍼 게이트(TG1)가 오프로 되기 때문에, 제 1 트랜지스터(M1)의 게이트에 바이어스 전압 Vbias가 공급되지 않고, 전류 Ic가 흐르지 않는다.
이어서, 제어 신호 RS1이 하이 레벨로 변이하면, 제 1 트랜스퍼 게이트(TG1)가 온으로 되어, 바이어스 전압 Vbais가 제 1 트랜지스터(M1)의 게이트에 공급된다. 오프 시에 접지 전위 부근까지 저하되어 있던 제 1 트랜지스터(M1)의 게이트 전압이 바이어스 전압 Vbias까지 상승하기 위해서는, 도시하지 않는 바이어스 회로로부터 공급되는 충전 전류 Ichg1에 의해 제 1 트랜지스터(M1)의 게이트 용량을 충전할 필요가 있다. 바이어스 회로는 무시할 수 없는 출력 임피던스를 갖기 때문에, 충전 전류 Ichg1에 비례한 전압 강하에 의해 바이어스 전압 Vbias가 저하되어, 제 1 트랜지스터(M1)에 의해 생성되는 전류 Ic가 감소한다. 이때의 감소량을 ΔIc로 표시하면, 온으로 되어 있는 전류원(CS)의 개수가 n개(n은 자연수)였을 경우, DAC(40) 전체적으로는 ΔIc×n의 전류변동이 발생하게 된다.
이 전류변동을 억제하기 위하여, 바이어스 회로와 병렬로 마련된 보조 충전 회로(46)가 마련된다. 상기 충전 회로(46)는 바이어스 라인(44)과 고정 전압 단자(전원 단자) 사이에 직렬로 마련된 제 2 트랜스퍼 게이트(TG2) 및 충전 트랜지스터(M2)를 포함한다.
충전 트랜지스터(M2)는 P채널 MOSFET이며, 게이트에 제어 신호 RS1이 입력되고, 소스가 전원 단자와 접속된다. 충전 트랜지스터(M2)는, 제어 신호 RS1이 로우 레벨일 때 온(on), 즉, 제 1 트랜스퍼 게이트(TG1)와 역상으로 온으로 된다.
제 2 트랜스퍼 게이트(TG2)는 충전 트랜지스터(M2)의 드레인과 바이어스 라인(44) 사이에 마련된다. 제 2 트랜스퍼 게이트(TG2)에도 제어 신호 RS1이 입력되어 있고, 제 1 트랜스퍼 게이트(TG1)와 동상으로 온/오프가 제어된다.
충전 회로(46)가 마련된 DAC(40)의 동작을 설명한다. 제어 신호 RS1이 로우 레벨 상태에서는, 제 1 트랜스퍼 게이트(TG1)가 오프 및 방전 트랜지스터(M3)가 온으로 되고, 제 1 트랜지스터(M1)의 게이트 전위가 접지 전위 부근에 고정된다. 이 상태에서 충전 트랜지스터(M2)는 온으로 되고, 충전 트랜지스터(M2)와 제 2 트랜스퍼 게이트(TG2)의 접속 노드 N2의 전위는 전원전압에 풀업(pull-up)되어, 그 용량에 전하가 축적된다.
이어서, 제어 신호 RS1이 하이 레벨로 변이하면, 제 1 트랜스퍼 게이트(TG1)가 온으로 되어, 제 1 트랜지스터(M1)의 게이트 용량이 바이어스 회로(미도시)로부터의 충전 전류 Ichg1에 의해 충전된다. 또한 이때, 제 2 트랜스퍼 게이트(TG2)가 온으로 되기 때문에, 접속 노드 N2에 축적된 전하가 제 2 트랜스퍼 게이트(TG2) 및 제 1 트랜스퍼 게이트(TG1)를 개재하여, 제 1 트랜지스터(M1)의 게이트에 보조적으로 흘러든다. 따라서, 바이어스 회로로부터 공급되는 충전 전류 Ichg1이, 충전 회로(46)를 마련하지 않는 경우에 비해 작아지기 때문에, 바이어스 전압 Vbias의 변동을 줄일 수 있다. 그 결과, 각각의 제 1 트랜지스터(M1)에 흐르는 전류 Ic의 변동을 억제하고, 나아가 DAC(40) 전체의 전류 Itotal의 변동량을 줄일 수 있다.
또한, 이 보조적인 충전 전류 Ichg2에 의해, 충전 회로(46)를 마련하지 않는 경우에 비해 제 1 트랜지스터(M1)의 게이트 용량의 충전 속도를 빠르게 할 수 있어, 고속으로 온 시키는 것이 가능하게 된다.
이상, 실시형태에 따른 DLL(100)에 대해 설명하였다. 이어서, 그 응용에 대해 설명한다. 실시형태에 따른 DLL(100)은 반도체 시험 장치에 바람직하게 이용할 수 있다. 반도체 시험 장치에는 타이밍 발생기, 패턴 발생기, 시리얼 인터페이스 등의 클럭을 이용하는 유닛이 다수로 탑재된다. 이와 같은 클럭의 생성에 실시형태에 따른 DLL(100)을 이용하는 것에 의해, DLL(100) 내부에서 발생하는 노이즈를 줄일 수 있고, 또한 지터가 적은 클럭을 생성할 수 있다.
이상, 본 발명에 대하여 실시형태를 바탕으로 설명하였다. 이 실시형태는 예시이고, 그들의 각 구성 요소나 각 처리 프로세스의 조합에 다양한 변형예가 가능하고, 그러한 변형예 또한 본 발명의 범위에 포함되는 것은, 당업자에게 있어서 자명하다. 이하, 그 변형예에 대해 설명한다.
실시형태에서는, 클럭 조정 회로로서 DLL(100)을 예로 설명하였지만, PLL에도 본 발명을 적용 가능하다. 도 7은 실시형태에 따른 PLL(100a)의 구성을 나타내는 블록도이다. PLL(100a)은 도 1의 가변 지연 회로(10) 대신에, VCO(16) 및 분주기(18)를 구비한다.
VCO(16)는 입력된 제어 전압 S1에 대응한 주파수를 갖는 클럭 CLK를 생성한다. 분주기(18)는 클럭 CLK를 분주한다. 위상 검출부(12)는 분주된 클럭 CLK2와 기준 클럭 REFCLK의 위상차를 검출한다. 루프 제어 회로(14)의 동작은 도 1의 DLL(100)과 동일하다. DAC(40)에 의해 생성된 아날로그 신호 S1에 대응한 제어 전압이 VCO(16)에 입력된다.
실시형태에 따른 루프 제어 회로(14)를 PLL(100a)에 이용하는 것에 의해, DLL(100)의 경우와 마찬가지로, 노이즈 저감을 비롯한 상술한 다양한 효과를 얻을 수 있다.
실시형태에 있어서 MOSFET로서 예시된 트랜지스터는, 바이폴라 트랜지스터로 구성해도 좋다. 또한, 상하반전에 따른 P채널과 N채널의 치환이나, 저항의 삽입 등에 의한 회로의 변형예는, 물론 본 발명의 기술적 범위에 포함된다.
예를 들면, 도 6의 전류원(CS)은 전류 싱크(흡입)형으로 구성되지만, 제 1 트랜지스터(M1)를 P채널 MOSFET로 하여 전류 소스(토출)형으로 구성해도 좋다.
실시형태에서는, 카운트 값 CNT를 상위자릿수와 하위자릿수로 2분할하여, 2개 온도계 코드를 이용하여 카운트하는 경우를 설명하였지만, 본 발명은 이에 한정되지 않는다. 상위자릿수를 더 복수로 분할하여 카운트해도 좋다. 본 발명의 효과를 얻기 위해서는, 카운트 값을 복수로 분할하고, 적어도 최하위의 자릿수와 그 다음 자릿수를 온도계 코드에 의해 카운트하면 된다.
분할수를 증가시키면, 복수의 온도계 코드의 합계 비트수를 줄일 수 있다. 예를 들면, 최대 256계조의 카운트를 하는 경우에 있어서, 16비트, 16비트로 분할하는 경우 합계 32비트가 필요하였지만, 8비트, 8비트, 4비트의 온도계 코드를 이용하는 경우 합계 20비트로 줄일 수 있으므로, 회로 면적을 줄일 수 있다.
또, 3분할 이상 하는 경우, 하위로부터 세 번째 이후의 자릿수에 대해서는, 꼭 온도계 코드를 이용할 필요는 없고, 바이너리 코드를 이용하여 카운트해도 좋다.
실시형태를 바탕으로 본 발명을 설명했지만, 실시형태는 본 발명의 원리, 응용을 나타낼 뿐이고, 실시형태에는 청구의 범위에 규정된 본 발명의 사상을 벗어나지 않는 범위에서, 다양한 변형예나 배치의 변경이 가능하다.
본 발명에 의하면, 노이즈를 줄일 수 있다.
100: DLL
100a: PLL
10: 가변 지연 회로
12: 위상 검출부
14: 루프 제어 회로
16: VCO
18: 분주기
20: 카운터
22: 제 1 카운터
24: 제 2 카운터
26: 제어 회로
40: DAC
42: 디코더
CS: 전류원
44: 바이어스 라인
46: 충전 회로
M1: 제 1 트랜지스터
M2: 충전 트랜지스터
M3: 방전 트랜지스터
TG1: 제 1 트랜스퍼 게이트
TG2: 제 2 트랜스퍼 게이트
INV1: 인버터
TC1: 제 1 온도계 코드
TC2: 제 2 온도계 코드
CY1: 제 1 캐리 비트
CY2: 제 2 캐리 비트
BL1: 제 1 브로우 비트
BL2: 제 2 브로우 비트
HLD1: 제 1 홀드 비트
HLD2: 제 2 홀드 비트
100a: PLL
10: 가변 지연 회로
12: 위상 검출부
14: 루프 제어 회로
16: VCO
18: 분주기
20: 카운터
22: 제 1 카운터
24: 제 2 카운터
26: 제어 회로
40: DAC
42: 디코더
CS: 전류원
44: 바이어스 라인
46: 충전 회로
M1: 제 1 트랜지스터
M2: 충전 트랜지스터
M3: 방전 트랜지스터
TG1: 제 1 트랜스퍼 게이트
TG2: 제 2 트랜스퍼 게이트
INV1: 인버터
TC1: 제 1 온도계 코드
TC2: 제 2 온도계 코드
CY1: 제 1 캐리 비트
CY2: 제 2 캐리 비트
BL1: 제 1 브로우 비트
BL2: 제 2 브로우 비트
HLD1: 제 1 홀드 비트
HLD2: 제 2 홀드 비트
Claims (11)
- 기준 클럭에 대하여 아날로그 신호에 대응한 가변 지연을 부여하고, 지연 클럭을 생성하는 가변 지연 회로와,
상기 지연 클럭과 기준 클럭의 위상차를 검출하고, 위상차에 대응한 위상차 신호를 생성하는 위상 검출부와,
상기 위상차 신호에 대응하여 카운트업 또는 카운트다운을 하는 카운터와,
상기 카운터의 카운트 값을 아날로그 신호로 변환하여, 상기 가변 지연 회로에 공급하는 디지털 아날로그 변환기와, 를 구비하고,
상기 카운터는,
m비트(m은 자연수)의 제 1 온도계 코드를 이용하여, 상기 위상차 신호에 대응하여 상기 카운트 값의 하위자릿수를 카운트하는 제 1 카운터와,
n비트(n은 자연수)의 제 2 온도계 코드를 이용하여, 상기 위상차 신호에 대응하여 상기 카운트 값의 상위자릿수를 카운트하는 제 2 카운터와,
상기 제 1 카운터와 상기 제 2 카운터가 캐리 동작 및 브로우 동작 중이어도 해밍 거리가 1로 되는 제어를 하는 제어 회로와, 를 포함하는 것을 특징으로 하는 루프형 클럭 조정 회로. - 입력된 제어 전압에 대응한 주파수를 갖는 클럭을 생성하는 전압 제어 발진기와,
상기 전압 제어 발진기에 의해 생성된 클럭과 기준 클럭의 위상차를 검출하고, 위상차에 대응한 위상차 신호를 생성하는 위상 검출부와,
상기 위상 검출부로부터의 위상차 신호에 대응하여 카운트업 또는 카운트다운을 하는 카운터와,
상기 카운터의 카운트 값을 아날로그 신호로 변환하여, 상기 전압 제어 발진기에 상기 제어 전압으로서 공급하는 디지털 아날로그 변환기와, 를 구비하고,
상기 카운터는,
m비트(m은 자연수)의 제 1 온도계 코드를 이용하여, 상기 위상차 신호에 대응하여 상기 카운트 값의 하위자릿수를 카운트하는 제 1 카운터와,
n비트(n은 자연수)의 제 2 온도계 코드를 이용하여, 상기 위상차 신호에 대응하여 상기 카운트 값의 상위자릿수를 카운트하는 제 2 카운터와,
상기 제 1 카운터와 상기 제 2 카운터가 캐리 동작 및 브로우 동작 중이어도 해밍 거리가 1로 되는 제어를 하는 제어 회로와, 를 포함하는 것을 특징으로 하는 루프형 클럭 조정 회로. - 제 1항 또는 제 2항에 있어서,
상기 카운터는, 상기 제 1 온도계 코드로부터 상기 제 2 온도계 코드로 자릿수 올림 할 때, 상기 카운트 값을 1회분, 동일한 값으로 유지하는 것을 특징으로 하는 루프형 클럭 조정 회로. - 제 1항 또는 제 2항에 있어서,
상기 카운터는, 상기 제 2 온도계 코드로부터 상기 제 1 온도계 코드로 자릿수 빌림 할 때, 상기 카운트 값을 1회분, 동일한 값으로 유지하는 것을 특징으로 하는 루프형 클럭 조정 회로. - 제 1항 내지 제 4항 중의 어느 한 항에 있어서,
상기 제 1 카운터는, 상기 제 1 온도계 코드를 정논리로 카운트하는 제 1 모드와, 부논리로 카운트하는 제 2 모드를 전환 가능한 것을 특징으로 하는 루프형 클럭 조정 회로. - 제 5항에 있어서,
상기 제 1 카운터는, 상기 제 2 온도계 코드가 홀수인지 짝수인지에 따라, 상기 제 1 모드와 상기 제 2 모드를 전환하는 것을 특징으로 하는 루프형 클럭 조정 회로. - 제 1항 내지 제 6항 중의 어느 한 항에 있어서,
상기 디지털 아날로그 변환기는 전류 가산형이고,
상기 카운트 값의 1 LSB(Least Significant Bit)에 대응하는 전류를 생성하여, 개별적으로 온/오프 제어 가능한 m×n개의 전류원과,
상기 제 1 온도계 코드와 상기 제 2 온도계 코드를 디코딩하여, 상기 m×n개의 전류원의 온/오프를 제어하기 위한 제어 신호를 생성하는 디코더와, 를 포함하고,
상기 디코더는, 상기 전류원별로 마련된 m×n개의 논리 게이트군을 포함하고, k번째(k=i+(j-1)×m, 1≤i≤m, 1≤j≤n) 논리 게이트군은, 적어도 상기 제 1 온도계 코드의 i비트째와, 상기 제 2 온도계 코드의 j비트째를 논리연산하여, 대응하는 상기 전류원을 제어하는 제어 신호를 생성하는 것을 특징으로 하는 루프형 클럭 조정 회로. - 제 7항에 있어서,
상기 k번째 논리 게이트군은,
j=1인 경우, 제 1 온도계 코드의 i비트째와 제 2 온도계 코드의 j비트째 논리합에 따라 대응하는 전류원을 제어하고,
j≠1인 경우, 제 2 온도계 코드의 (j-1)비트째가 어서트되어 있을 때, 제 1 온도계 코드의 i비트째와 제 2 온도계 코드의 j비트째 논리합에 따라 대응하는 전류원을 제어하고, 제 2 온도계 코드의 (j-1)비트째가 니게이트되어 있을 때, 대응하는 전류원을 오프하도록 구성되는 것을 특징으로 하는 루프형 클럭 조정 회로. - 제 8항에 있어서,
상기 k번째 논리 게이트군은,
제 1 온도계 코드의 i비트째에 대응한 데이터와, 제 2 온도계 코드의 (j-1)비트째(j≠1)에 대응한 데이터의 부정 논리곱을 생성하는 NAND 게이트와,
상기 NAND 게이트의 출력에 대응한 데이터와, 제 2 온도계 코드의 j비트째에 대응한 데이터의 논리합을 생성하는 OR 게이트와, 를 포함하고,
j=1에 대응하는 상기 NAND 게이트에는, 제 2 온도계 코드의 (j-1)비트째 대신에, 하이 레벨이 입력되고,
상기 OR 게이트의 출력에 따라 대응하는 전류원을 제어하는 것을 특징으로 하는 루프형 클럭 조정 회로. - 제 1항 내지 제 6항 중의 어느 한 항에 있어서,
상기 디지털 아날로그 변환기는, 전류 가산형이고,
상기 카운트 값의 1 LSB(Least Significant Bit)에 대응하는 전류를 생성하여, 개별적으로 온/오프 제어 가능한 m×n개의 전류원과,
상기 제 1 온도계 코드와 상기 제 2 온도계 코드를 디코딩하여, 상기 m×n개의 전류원의 온/오프를 제어하기 위한 제어 신호를 생성하는 디코더와, 를 포함하고,
상기 m×n개의 전류원은 각각,
제 1 트랜지스터와,
상기 제 1 트랜지스터의 제어 단자와 고정 전압 단자 사이에 마련된 방전 트랜지스터와,
일단에 소정의 바이어스 전압이 입력되고, 타단이 상기 제 1 트랜지스터의 제어 단자와 접속되어, 대응하는 상기 제어 신호에 대응하여 온/오프하는 제 1 스위치와,
고정 전압 단자와 상기 바이어스 전압이 인가되는 바이어스 라인 사이에 직렬로 마련된 충전 트랜지스터 및 제 2 스위치와, 를 포함하고,
상기 제 2 스위치를 상기 제 1 스위치와 동상으로 온/오프시킴과 함께, 상기 충전 트랜지스터 및 상기방전 트랜지스터를 그 역상으로 온/오프시키는 것을 특징으로 하는 루프형 클럭 조정 회로. - 제 1항 내지 제 10항 중의 어느 한 항에 기재의 루프형 클럭 조정 회로를 구비하는 것을 특징으로 하는 시험 장치.
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