KR20030002432A - 클럭 동기 장치 - Google Patents

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Abstract

본 발명에 따른 클럭 동기 장치는, 디지털/아날로그 변환기를 메인과 서브로 나누어 가변 지연 라인(variable delay line; VDL)의 지연율이 급격히 증가할 때의 전압을 기준으로, 그 기준 전압보다 디지털/아날로그 변환기의 출력전압이 낮을 경우, 메인 및 서브 디지털/아날로그 변환기를 모두 동작시키고, 그 기준전압보다 디지털/아날로그 변환기의 출력전압이 높을 경우, 메인 디지털/아날로그 변환기만을 동작시켜 디지털 코드 값에 대한 디지털/아날로그 변환기의 출력전압을 선형적으로 만들어 가변 지연 라인의 지연율이 매우 큰 영역에서의 지터(jitter) 특성을 향상시킬 수 있는 클럭 동기 장치에 관한 것이다.

Description

클럭 동기 장치{Clock synchronization device}
본 발명은 클럭 동기 장치에 관한 것으로, 보다 상세하게는 디지털/아날로그 변환기를 메인과 서브로 나누어 가변 지연 라인(variable delay line; VDL)의 이득(gain)이 급격히 증가할 때의 전압을 기준전압으로 설정하여 그 기준 전압에 의해 메인 및 서브 디지털/아날로그 변환기의 동작을 제어하여 디지털 코드 값에 대한 디지털/아날로그 변환기의 출력전압을 선형적으로 만들어 가변 지연 라인의 이득(gain)이 매우 큰 저주파 대역에서 지터(jitter) 특성을 향상시킬 수 있는 클럭 동기 장치에 관한 것이다.
일반적으로 아날로그 방식의 클럭 동기 장치(지연 동기 루프(DLL) 또는 위상 동기 루프(PLL) 등)는 디지털 방식에 비해 적은 면적을 차지하고, 넓은 동작 영역을 가지며, 높은 정밀도와 적은 지터 특성을 갖지만, 매우 큰 DC 전류를 소비하는 단점이 있다.
따라서, 아날로그 방식과 디지털 방식이 혼합된 방식의 클럭 동기 장치를 사용하는데, 이를 구현한 일 예로서 디지털/아날로그 변환기(Digital to Analogconverter; DAC)를 사용하는 클럭 동기 장치가 제시될 수 있다.
이러한 방법은 외부 클럭 신호와 내부 클럭 신호의 위상 차이에 해당하는 디지털 코드 값을 생성하고, 그 디지털 코드 값에 따른 아날로그 값(전압 또는 전류)을 생성하여 클럭 동기 장치를 제어한다.
도 1은 디지털/아날로그 변환기를 사용한 종래 기술의 클럭 동기 장치를 나타낸 블록도이다. 여기서는 클럭 동기 장치가 지연 동기 루프(DLL)로 구성된 경우를 예를 들어 설명한다.
이에 도시된 바와 같이, 클럭 동기 장치는, 외부 클럭 신호(ECLK)와 내부 클럭 신호(ICLK)의 위상 차이를 검출하는 위상 검출부(1)와, 위상 검출부(1)의 검출신호(SFTR, SFTL)에 따라 N 비트의 2 진 코드 값(BC)을 출력하는 2 진 코드 발생부(2)와, 2 진 코드 발생부(2)의 2 진 코드 값(BC)에 해당하는 전압(VOUT)을 발생하는 디지털/아날로그 변환부(3)와, 디지털/아날로그 변환부(3)의 출력전압(VOUT)을 이용하여 외부 클럭 신호(ECLK)를 일정시간 지연시켜 내부 클럭 신호(ICLK)를 출력하는 가변 지연 라인(variable delay line; VDL)(4)을 포함하여 구성된다.
여기서, 가변 지연 라인(4)은 도 2에 도시된 바와 같은 복수개의 지연 셀들의 체인으로 구성된다.
지연 셀은 디지털/아날로그 변환부(3)의 출력전압(VOUT)에 따라 전류를 발생시키는 가변 전류원(5)과, 입력 신호(IN, /IN)가 입력되는 입력부(6)와, 지연율을 결정하는 부하(7)를 포함하여 구성된다.
여기서, 가변 전류원(5)은 출력 전압(VOUT)이 제어 단자에 인가되고, 소오스가 접지 전원전압(VSS)에 연결된 엔모스 트랜지스터(NM0)로 형성된다.
입력부(6)는 제어 단자에 각각 입력 신호(IN, /IN)가 입력되는 엔모스 트랜지스터들(NM1, NM2)로 형성된다. 여기서, 엔모스 트랜지스터들(NM1, NM2)의 소오스는 공통 연결되어 가변 전류원(5)을 형성하는 엔모스 트랜지스터(NM0)의 드레인에 연결된다.
입력부(6)를 형성하는 엔모스 트랜지스터들(NM1, NM2)의 드레인이 출력 단자를 형성하여 각각 출력 신호(OUT, /OUT)를 출력한다.
여기서, 지연 셀들의 체인으로 구성된 가변 지연 라인(4)에서 N 번째 지연 셀은 N-1 번째 지연 셀의 출력 신호(OUT, /OUT)는 입력신호(IN, /IN)로 각각 입력되고, N 번째 지연 셀의 출력신호(OUT, /OUT)는 N+1 번째 지연 셀의 입력신호(IN, /IN)로 각각 입력된다.
여기서, 지연 셀의 가변 전류원(5)을 형성하는 엔모스 트랜지스터(NM0)에 흐르는 전류(I)에 대한 지연 셀의 지연율(TDCEL)은 다음의 [수학식 1]에 의해 구해질 수 있다.
[수학식 1]
여기서, C는 지연 셀의 출력 단자 사이의 캐패시턴스이고, VPP는 출력 단자 사이의 전압 스윙 폭이다.
따라서, 디지털/아날로그 변환부(3)의 출력 전압(VDAC)에 대한 가변 지연 라인(4)의 지연율(T)의 관계는 도 3에 도시된 그래프와 같이 비선형 특성을 갖는다.
디지털/아날로그 변환부(3)의 단위 스텝 전압(unit step voltage; VDEL)이 디지털/아날로그 변환부(3)의 출력 전압(VDAC)에 대해 선형적인 지연특성을 갖는다고 가정하면, 클럭 동기 장치(여기서는 DLL)의 단위 위상 분해능(unit phase resolution; PRES)은 다음의 [수학식 2]에 의해 구해질 수 있다.
[수학식 2]
여기서, KVDL은 가변 지연 라인(4)의 지연 셀의 이득(gain)이며, [수학식 3]에 의해 구해질 수 있다.
[수학식 3]
여기서, dt는 단위 시간 변환분이고, dv는 단위 전압 변화분이다.
따라서, 디지털/아날로그 변환부(3)의 단위 스텝 전압(unit step voltage; VDEL)이 디지털/아날로그 변환부(3)의 출력 전압(VOUT)에 대해 선형적인 지연특성을 갖는다고 가정하였기 때문에 가변 지연 라인(4)의 지연 셀(DCEL)의 이득(KVDL)은 일정하다.
여기서, 지연 셀(DCEL)의 이득(KVDL)이 일정하기 때문에, 입력되는 클럭 주파수에 상관없이 위상 분해능(phase resolution)이 일정하다.
그러나, 가변 지연 라인(4)의 지연특성이 비선형 특성을 갖기 때문에, 클럭 주파수에 따라 위상 분해능이 변화한다. 즉, 도 3에 도시된 바와 같이, 주파수가 낮아져서 디지털/아날로그 변환부(3)의 출력 전압(VOUT)이 어느 일정 전압(VREF)에 도달하면 위상 분해능이 급격하게 증가되어, 클럭 동기 장치(여기서는 DLL)의 지터(jitter) 특성이 저하되는 문제점이 발생하였다.
이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 클럭 동기 장치가 특정 전압에서 디지털/아날로그 변환수단의 입력 비트 수를 증가시켜, 디지털/아날로그 변환수단의 출력전압의 지연 특성을 디지털 코드 값에 선형적인 특성을 갖도록 하여 위상 분해능을 일정하게 만들어 저주파 클럭 신호가 입력되더라도 지터 특성을 향상시키는 것이다.
도 1은 종래 기술의 클럭 동기 장치를 나타낸 블록도.
도 2는 도 1의 블록도에서 가변 지연 라인의 지연 셀의 상세 회로를 나타낸 회로도.
도 3은 도 1의 블록도에 따른 디지털/아날로그 변환부의 출력 전압에 대한 가변 지연 라인의 지연시간을 나타낸 그래프.
도 4는 본 발명에 따른 클럭 동기 장치를 나타낸 블록도.
도 5는 도 4의 블록도에 따른 코드 값에 대한 디지털/아날로그 변환부의 출력전압을 나타낸 그래프.
도 6은 본 발명에 따른 클럭 동기 장치의 다른 실시예를 나타낸 블록도.
< 도면의 주요부분에 대한 부호의 설명 >
10, 100 : 위상 검출부
20, 200 : 2 진 코드 발생부
30, 300 : 메인 코드 변환부
40 : 서브 코드 변환부
50, 500 : 메인 디지털/아날로그 변환부
60, 600 : 서브 디지털/아날로그 변환부
70, 700 : 레벨 검출부
80, 800 : 가변 지연 라인
400 : 서브 디지털/아날로그 변환 제어부
RL : 저항
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 데이터 입출력 회로는, 외부 클럭 신호와 내부 클럭 신호의 위상을 비교하여 그 비교 결과를 출력하는 위상 검출 수단; 상기 위상 검출 수단의 출력 신호에 따라 N 비트의 코드 값을 발생하는 코드 발생 수단; 상기 코드 발생 수단의 N 비트의 코드 값 중에서 상위 N-M 비트에 해당하는 전압을 출력하는 메인 디지털/아날로그 변환 수단; 상기 코드 발생 수단의 N 비트의 코드 값 중에서 하위 M 비트에 해당하는 전압을 출력하는 서브 디지털/아날로그 변환 수단; 미리 설정된 기준 전압과 상기 메인 및 서브 디지털/아날로그 변환 수단에 의해 출력된 전압을 비교하여, 그 비교 결과에 따라상기 서브 디지털/아날로그 변환 수단을 선택적으로 인에이블 시키는 제어 신호를 출력하는 레벨 검출 수단; 및 상기 메인 및 서브 디지털/아날로그 변환 수단에 의해 발생된 전압에 따라 상기 외부 클럭 신호를 일정 시간 지연시킨 내부 클럭 신호를 출력하는 클럭 동기 제어 수단을 포함하여 구성된 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 4는 본 발명의 바람직한 실시예로서 클럭 동기 장치를 나타낸 블록도이다. 여기서는 지연 동기 루프(DLL)를 예를 들어 설명한다.
이에 도시된 바와 같이, 본 발명의 클럭 동기 장치는, 위상 검출부(10), 2 진 코드 발생부(20), 메인 코드 변환부(30), 서브 코드 변환부(40), 메인 디지털/아날로그 변환부(50), 서브 디지털/아날로그 변환부(60), 레벨 검출부(70) 및 가변 지연 라인(80)을 포함하여 구성된다.
여기서, 메인 및 서브 디지털/아날로그 변환부(50, 60)는 온도계 코드 디지털/아날로그 변환기(thermometer code DAC)로 구성된다.
위상 검출부(10)는 외부 클럭 신호(ECLK)와 내부 클럭 신호(ICLK)의 위상 차이를 검출하여 검출신호(UP, DW, HD)를 출력한다.
2 진 코드 발생부(20)는 업/다운 카운터(미도시)와 레지스터들(미도시)을 포함하고 있어서, 위상 검출부(10)의 검출신호(UP, DW, HD)에 따라 2 진 코드 값(BC)을 출력하는데, 레벨 검출부(70)의 인에이블 신호(SDEN)에 따라 N 비트의 2 진 코드 값(MBC, SBC)를 출력하거나, N-M 비트 2 진 코드 값(MBC)을 출력한다.
메인 코드 변환부(30)는 2 진 코드 발생부(20)의 상위 비트(N-M)의 2 진 코드 값(MBC)을 온도계 코드(thermometer code) 값(MTC)으로 변환하고, 서브 코드 변환부(40)는 2 진 코드 발생부(20)의 하위 비트(M)의 2 진 코드 값(SBC)을 온도계 코드 값(STC)으로 변환한다.
레벨 검출부(70)는 메인 및 서브 디지털/아날로그 변환부(50, 60)에 의해 출력된 전압(VOUT)과 미리 설정된 기준 전압(VREF)을 비교하여, 그 비교 결과에 따라 인에이블 신호(SDEN)를 출력한다.
여기서, 서브 코드 변환부(40)는 인에이블 신호(SDEN)에 따라 출력 전압(VOUT)이 기준 전압(VREF)보다 낮을 경우, 서브 디지털/아날로그 변환부(60)를 인에이블 시키고, 출력 전압(VOUT)이 기준 전압(VREF)보다 높을 경우 서브 디지털/아날로그 변환부(60)를 디스에이블 시키는 제어신호(EN)를 발생한다.
또한, 2 진 코드 발생기(20)는 레벨 검출부(70)의 인에이블 신호(SDEN)에 따라 메인 및 서브 디지털/아날로그 변환부(50, 60)에 의해 출력된 전압(VOUT)이 기준 전압(VREF)보다 높을 경우, N 비트의 2 진 코드 값(MBC, SBC)을 발생하고, 메인 및 서브 디지털/아날로그 변환부(50, 60)에 의해 출력된 전압(VOUT)이 기준 전압(VREF)보다 낮을 경우, 상위 비트(N-M)의 2 진 코드 값(MBC)만을 출력한다.
2 진 코드 발생기(20)의 N 비트 2 진 코드 값(MBC, SBC) 중에서 상위비트(N-M) 의 2 진 코드 값(MBC)은 메인 코드 변환부(30)에 의해 2N-M비트의 온도계 코드 값(MTC)으로 변환되어 메인 디지털/아날로그 변환부(50)에 인가되고, 2 진 코드 발생기(20)의 N 비트 2 진 코드 값(BC) 중에서 하위 비트(M)의 2 진 코드 값(SBC)은 서브 코드 변환부(40)에 의해 2M비트의 온도계 코드 값(STC)으로 변환되어 서브 디지털/아날로그 변환부(60)에 인가된다.
따라서, 메인 및 서브 디지털/아날로그 변환부(50, 60)에 의해 출력된 전압(VOUT)이 기준 전압(VREF)보다 높을 경우, 메인 및 서브 디지털/아날로그 변환부(50, 60)가 모두 동작하여 입력된 2N비트의 온도계 코드 값(MTC 및 STC)에 해당하는 전압(VOUT)을 출력하고, 메인 및 서브 디지털/아날로그 변환부(50, 60)에 의해 출력된 전압(VOUT)이 기준 전압(VREF)보다 낮을 경우, 메인 디지털/아날로그 변환부(50)만 동작하여 입력된 2N-M비트의 온도계 코드 값(MTC)에 해당하는 전압(VOUT)을 출력한다. 이때, 서브 디지털/아날로그 변환부(60)는 서브 코드 변환부(40)의 제어신호(EN)에 의해 디스에이블 되어 동작하지 않는다.
이와 같은 동작에 의해 도 5에 도시된 그래프와 같이, 출력 전압(VOUT)이 기준 전압(VREF)보다 높을 경우, 메인 디지털/아날로그 변환부(40)만 동작하는데, 이때, 단위 스텝 전압(VDELH)은 [수학식 4]를 통해서 구해질 수 있다.
[수학식 4]
한편, 출력 전압(VOUT)이 기준 전압(VREF)보다 낮을 경우, 메인 및 서브 디지털/아날로그 변환부(40, 50)가 함께 동작하는데, 이때, 단위 스텝 전압(VDELL)은 [수학식 5]를 통해 구해질 수 있다.
[수학식 5]
따라서, 출력 전압(VOUT)이 기준 전압(VREF)보다 높은 경우의 단위 스텝 전압(VDELH)에 비해 출력 전압(VOUT)이 기준 전압(VREF)보다 낮은 경우의 단위 스텝 전압(VDELL)을 작게 설정하여 가변 지연 라인(80)의 위상 분해능(phase resolution)이 비선형적인 지연 특성에 의해 급격하게 증가하는 것을 방지할 수 있다.
도 6은 본 발명에 따른 클럭 동기 장치의 다른 실시예를 보인 블록도이다.
이에 도시된 바와 같이, 본 발명의 다른 실시예인 클럭 동기 장치는, 상기한 본 발명의 실시예와 동일하게 위상 검출부(100), 2 진 코드 발생부(200), 코드 변환부(300), 메인 디지털/아날로그 변환부(500), 서브 디지털/아날로그 변환부(600), 레벨 검출부(700) 및 가변 지연 라인(800)을 포함하여 구성된다.
이와 같이 구성된 본 발명에 따른 클럭 동기 장치의 다른 실시예가 상기한 본 발명의 실시예와 다른 점은, 메인 디지털/아날로그 변환부(500)는 온도계 코드 변환기(thermometer code DAC)로 구성되고, 서브 디지털/아날로그 변환부(600)는 2 진 가중 코드 변환기(binary-weighted code DAC)로 구성되고, 서브 코드변환부(40) 대신에 서브 디지털/아날로그 변환 제어부(400)를 사용한다는 것이다.
서브 디지털/아날로그 변환 제어부(400)는 메인 및 서브 디지털/아날로그 변환부(500, 600)의 출력 전압(VOUT)이 기준 전압(VREF)보다 높을 경우, 레벨 검출부(700)의 인에이블 신호(SDEN)에 따라 제어 신호(EN)에 의해 서브 디지털/아날로그 변환부(600)를 디스에이블 시킨다.
따라서, 2 진 코드 발생부(200)의 상위 비트(N-M) 2 진 코드 값(MBC)은 코드 변환부(300)에 의해 온도계 코드 값(TC)으로 변환되어 입력된 2N-M비트의 온도계 코드 값(TC)에 해당하는 전압을 출력한다.
한편, 서브 디지털/아날로그 변환 제어부(400)는 메인 및 서브 디지털/아날로그 변환부(500, 600)의 출력 전압(VOUT)이 기준 전압(VREF)보다 낮을 경우, 레벨 검출부(700)의 인에이블 신호(SDEN)에 따라 생성된 제어 신호(EN)에 의해 서브 디지털/아날로그 변환부(600)를 인에이블 시킨다. 즉, 메인 및 서브 디지털/아날로그 변환부(500, 600)가 모두 동작한다.
따라서, 메인 및 서브 디지털/아날로그 변환부(500, 600)는 2 진 코드 발생부(200)의 N 비트 2 진 코드 값(MBC 및 SBC)에 해당하는 전압(VOUT)을 출력한다.
이와 같이 구성된 본 발명의 다른 실시예에 따른 클럭 동기 장치의 동작은 상기한 본 발명의 실시예와 동일하게 동작하기 때문에 여기서는 그의 상세한 설명은 생략하기로 한다.
이상에서 살펴본 바와 같이, 본 발명에 따른 클럭 동기 장치는, 클럭 동기 장치(DLL, PLL 등)를 제어하는 디지털/아날로그 변환기를 메인 및 서브 디지털/아날로그 변환기로 분리하고, 레벨 검출기를 사용하여 디지털/아날로그 변화기의 출력 전압의 위상 분해능이 급격하게 증가하는 특정 전압보다 높은 출력 전압이 출력되었을 경우를 검출하여 서브 디지털/아날로그 변환기를 동작시킴으로써 디지털/아날로그 변환기의 비트 수를 증가시켜 디지털/아날로그 변환기의 단위 스텝 전압을 줄이므로 출력 전압의 위상 분해능이 급격하게 증가하는 것을 방지할 수 있다. 따라서, 낮은 주파수 대역에서 지터가 급격하게 증가하는 것을 방지할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

  1. 외부 클럭 신호와 내부 클럭 신호의 위상을 비교하여 그 비교 결과를 출력하는 위상 검출 수단;
    상기 위상 검출 수단의 출력 신호에 따라 N 비트의 코드 값을 발생하는 코드 발생 수단;
    상기 코드 발생 수단의 N 비트의 코드 값에 해당하는 디지털/아날로그 변환 수단;
    미리 설정된 기준 전압과 상기 디지털/아날로그 변환 수단에 의해 출력된 전압을 비교하여, 그 비교 결과에 따라 상기 디지털/아날로그 변환 수단의 출력 전압 값을 조절하는 제어 신호를 출력하는 레벨 검출 수단; 및
    상기 디지털/아날로그 변환 수단에 의해 발생된 전압에 따라 상기 외부 클럭 신호를 일정 시간 지연시킨 내부 클럭 신호를 출력하는 클럭 동기 제어 수단을 포함하여 구성되는 클럭 동기 장치에 있어서,
    상기 디지털/아날로그 변환 수단은,
    상기 코드 발생 수단의 N 비트의 코드 값 중에서 상위 N-M 비트에 해당하는 전압을 출력하는 메인 디지털/아날로그 변환 수단; 및
    상기 레벨 검출수단의 제어신호에 따라 인에이블 되어, 코드 발생 수단의 N 비트의 코드 값 중에서 하위 M 비트에 해당하는 전압을 출력하는 서브 디지털/아날로그 변환 수단;
    을 포함하여 구성된 것을 특징으로 하는 클럭 동기 장치.
  2. 제 1 항에 있어서,
    상기 메인 및 서브 디지털/아날로그 변환 수단은,
    온도계 코드 디지털/아날로그 변환수단으로 구성된 것을 특징으로 하는 클럭 동기 장치.
  3. 제 2 항에 있어서,
    상기 코드 발생 수단은,
    상기 위상 검출 수단의 출력 신호에 따라 2 진 코드 값을 발생시키는 2 진 코드 발생 수단;
    상기 2 진 코드 발생 수단에서 출력된 2 진 코드 값 중에서 상위 N-M 비트의 2 진 코드 값을 온도계 코드 값으로 변환시켜 상기 메인 디지털/아날로그 변환 수단으로 출력하는 메인 코드 변환 수단; 및
    상기 2 진 코드 발생 수단에서 출력된 2 진 코드 값 중에서 하위 M 비트의 2 진 코드 값을 온도계 코드 값으로 변환시켜 상기 서브 디지털/아날로그 변환 수단으로 출력하는 서브 코드 변환 수단을 포함하는 것을 특징으로 하는 클럭 동기 장치.
  4. 제 1 항에 있어서,
    상기 메인 디지털/아날로그 변환 수단은 온도계 코드 디지털/아날로그 변환 수단으로 구성되고,
    상기 서브 디지털/아날로그 변환 수단은 2 진 가중 코드 디지털/아날로그 변환 수단으로 구성된 것을 특징으로 하는 클럭 동기 장치.
  5. 제 4 항에 있어서,
    상기 코드 발생 수단은,
    상기 위상 검출 수단의 출력 신호에 따라 2 진 코드 값을 발생시키는 2 진 코드 발생 수단;
    상기 2 진 코드 발생 수단에서 출력된 2 진 코드 값 중에서 상위 N-M 비트의 2 진 코드 값을 온도계 코드 값으로 변환시켜 메인 디지털/아날로그 변환 수단으로 출력하는 코드 변환 수단; 및
    상기 레벨 검출 수단의 출력 신호에 따라 서브 디지털/아날로그 변환 수단을 선택적으로 인에이블 시키고, 2 진 코드 발생 수단에서 출력된 2 진 코드 값 중에서 하위 M 비트의 2 진 코드 값을 상기 서브 디지털/아날로그 변환 수단으로 출력하는 서브 디지털/아날로그 변환 제어수단을 포함하는 것을 특징으로 하는 클럭 동기 장치.
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