JPS60248087A - サンプリングクロック再生回路 - Google Patents
サンプリングクロック再生回路Info
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- JPS60248087A JPS60248087A JP59105122A JP10512284A JPS60248087A JP S60248087 A JPS60248087 A JP S60248087A JP 59105122 A JP59105122 A JP 59105122A JP 10512284 A JP10512284 A JP 10512284A JP S60248087 A JPS60248087 A JP S60248087A
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- Japan
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- clock
- phase
- sampling
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/025—Systems for the transmission of digital non-picture data, e.g. of text during the active part of a television frame
- H04N7/035—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal
- H04N7/0352—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal for regeneration of the clock signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/046—Speed or phase control by synchronisation signals using special codes as synchronising signal using a dotting sequence
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、文字多重放送の受信システムなどの様に、
データの先頭にサングリング同期用のクロック信号が伝
送されてきた場合、そのクロック信号に正確に同期した
サンプリングクロックを再生するサンプリングクロック
再生回路に関する。
データの先頭にサングリング同期用のクロック信号が伝
送されてきた場合、そのクロック信号に正確に同期した
サンプリングクロックを再生するサンプリングクロック
再生回路に関する。
テレビジョン信号の垂直ブランキング期間の一部水平期
間に、デジタル信号を重畳して伝送し、受信機では、上
記デジタル信号をサンプリングしてフレームメモリに蓄
積し、画像表示する文字多重放送システムが開発されて
いる。この種システムに於いては、デジタル信号の先頭
位置に、クロックランイン信号（１，０，１，０・・・
の１６ビツトの信号）を設けて伝送し、このクロックラ
ンイン信号をデータサンプリングの為の基準位相信号と
している。従って、受信機では前記クロックランイン信
号に位相同期したサンプリングクロックを再生し、これ
によシデジタルデータのサンプリング処理を行なってい
る。
間に、デジタル信号を重畳して伝送し、受信機では、上
記デジタル信号をサンプリングしてフレームメモリに蓄
積し、画像表示する文字多重放送システムが開発されて
いる。この種システムに於いては、デジタル信号の先頭
位置に、クロックランイン信号（１，０，１，０・・・
の１６ビツトの信号）を設けて伝送し、このクロックラ
ンイン信号をデータサンプリングの為の基準位相信号と
している。従って、受信機では前記クロックランイン信
号に位相同期したサンプリングクロックを再生し、これ
によシデジタルデータのサンプリング処理を行なってい
る。
第１図は、従来のサンプリングクロック再生回路である
。端子１１にはダート信号ＧＳが入力される。このダー
ト信号ＧＳは、クロックランイン信号ＣＢＳの一部の位
置に同期して発生されるもので、例えば水平同期信号を
遅延して作られる。端子１２には映像検波されたビデオ
信号が加えられ、ここにクロックランイン信号ＣＢＳが
現われる。また端子１３には、サンプリングクロックＳ
ＡＳよシも充分周波数の高いクロック信号ＣＫＳが与え
られる。ダート信号ＧＳ及びクロックランイン信号ＣＢ
Ｓはアンド回路１４に入力され、分周回路１５に対する
リセット信号Ｒ８を発生する。第２図は、この再生回路
の各部信号波形を示している。クロック信号ＣＫＳは、
分周回路１５で分周され、す／ブリングクロック８ｋＢ
として出力端子１６に現われる。第２図は、タイミング
ｔ１からタイミングｔ２までリセット状態であシ、次の
最初のクロックの立上がシタイミングｔ３で分周回路１
５の分周動作が開始されたことを示している。
。端子１１にはダート信号ＧＳが入力される。このダー
ト信号ＧＳは、クロックランイン信号ＣＢＳの一部の位
置に同期して発生されるもので、例えば水平同期信号を
遅延して作られる。端子１２には映像検波されたビデオ
信号が加えられ、ここにクロックランイン信号ＣＢＳが
現われる。また端子１３には、サンプリングクロックＳ
ＡＳよシも充分周波数の高いクロック信号ＣＫＳが与え
られる。ダート信号ＧＳ及びクロックランイン信号ＣＢ
Ｓはアンド回路１４に入力され、分周回路１５に対する
リセット信号Ｒ８を発生する。第２図は、この再生回路
の各部信号波形を示している。クロック信号ＣＫＳは、
分周回路１５で分周され、す／ブリングクロック８ｋＢ
として出力端子１６に現われる。第２図は、タイミング
ｔ１からタイミングｔ２までリセット状態であシ、次の
最初のクロックの立上がシタイミングｔ３で分周回路１
５の分周動作が開始されたことを示している。
上記の動作説明性、クロックランイン信号が正常であり
理想的な波形をしている場合について説明したが、実際
には、クロックランイン信号ＣＢＳは、送信機、伝送経
路、受信システムなどの影響で、そのデユーティ−比が
変動したシ、ノイズが混入したシしている。第３図はク
ロックランイン信号ＣＲ８にノイズＮ１が混入している
状態を示している。このような場合、この部分にダート
信号ＧＳが存在すると、不要なタイミングに不要リセッ
ト信号Ｒ１が発生し、サンプリングクロックＳＡＳの位
相が乱されてしまう。
理想的な波形をしている場合について説明したが、実際
には、クロックランイン信号ＣＢＳは、送信機、伝送経
路、受信システムなどの影響で、そのデユーティ−比が
変動したシ、ノイズが混入したシしている。第３図はク
ロックランイン信号ＣＲ８にノイズＮ１が混入している
状態を示している。このような場合、この部分にダート
信号ＧＳが存在すると、不要なタイミングに不要リセッ
ト信号Ｒ１が発生し、サンプリングクロックＳＡＳの位
相が乱されてしまう。
この発明は上記の事情に鑑みてなされたもので、クロッ
クランイン信号の様なサンプリング同期用の信号がノイ
ズを含んでも、またそのデー−ティー比が変動してもサ
ンプリング位相が正確なりロックを再生しうるサンプリ
ングクロック再生回路を提供することを目的とす・る。
クランイン信号の様なサンプリング同期用の信号がノイ
ズを含んでも、またそのデー−ティー比が変動してもサ
ンプリング位相が正確なりロックを再生しうるサンプリ
ングクロック再生回路を提供することを目的とす・る。
この発明では、クロックランイン信号を位相の異なる複
数の比較クロックでサンプルし、ダート信号期間におけ
るクロックランイン信号の特定位相部、たとえばエツジ
の分布状態を検出し、この分布結果を用いてサンプリン
グクロックの最適位相を決定するようにしたものである
。
数の比較クロックでサンプルし、ダート信号期間におけ
るクロックランイン信号の特定位相部、たとえばエツジ
の分布状態を検出し、この分布結果を用いてサンプリン
グクロックの最適位相を決定するようにしたものである
。
具体的には、第４図に示すように、エツジ検出回路３１
でクロックランイン信号のエツジ部を検出し、パラレル
カウンタ部３２、スレッシュホールド値判定部３３でエ
ツジの分布状態を把握し、この結果の信号（７″−タ）
によシ最適位相選択部３４で選択すべきクロックを決定
するものである。
でクロックランイン信号のエツジ部を検出し、パラレル
カウンタ部３２、スレッシュホールド値判定部３３でエ
ツジの分布状態を把握し、この結果の信号（７″−タ）
によシ最適位相選択部３４で選択すべきクロックを決定
するものである。
以下この発明の一実施例を図面を参照して詳細に説明す
る。
る。
第４図はこの発明の一実施例であり、端子ＴＯ，ＴＪ、
Ｔ２．・・・ＴＮには、第５図に示すクロックＣＫ（７
、ＣＫＩ 、ＣＫ２ 、・・・ＣＫＮがそれぞれ与えら
れる。このクロックＣＫＯ，ＣＫＩ。
Ｔ２．・・・ＴＮには、第５図に示すクロックＣＫ（７
、ＣＫＩ 、ＣＫ２ 、・・・ＣＫＮがそれぞれ与えら
れる。このクロックＣＫＯ，ＣＫＩ。
ＣＫＩ 、・・・ＣＫＮは、サンプリングクロックＳＡ
Ｓと同じ周波数でアシ、クロックランイン信号エツジ検
出回路３ノに入力されるとともにクロック選択部３５に
入力される。クロック選択部３５は、最適位相選択部３
４からの判定結果を現わすデータに基づきクロックＣＫ
Ｏ、ＣＫＩ。
Ｓと同じ周波数でアシ、クロックランイン信号エツジ検
出回路３ノに入力されるとともにクロック選択部３５に
入力される。クロック選択部３５は、最適位相選択部３
４からの判定結果を現わすデータに基づきクロックＣＫ
Ｏ、ＣＫＩ。
ＣＫＩ 、・・・ＣＫＮのいづれか１つを選択し、これ
をサンプリングクロックＳＡＳとするものである。
をサンプリングクロックＳＡＳとするものである。
エツジ検出回路３１にはクロックランイン信号ＣＢＳが
入力されている。クロックランイン信号ＣＲ８のエツジ
部は、位相の異なるクロックＣＫＯ。
入力されている。クロックランイン信号ＣＲ８のエツジ
部は、位相の異なるクロックＣＫＯ。
ＣＫＩ 、ＣＫＩ 、・・・ＣＫＮによるサングルがお
こなわれたとき、エツジ検出回路３１の各出力端子間で
１（ハイレベル）Ｏ（ロウレベル）ノ変化としてあられ
れる。このような動作を何回か繰返せば、パラレルカウ
ンタ部３２の各出力端子に対応したカウンタの内、エツ
ジ検出頻度の多い位置のカウンタの計数値が多くなる。
こなわれたとき、エツジ検出回路３１の各出力端子間で
１（ハイレベル）Ｏ（ロウレベル）ノ変化としてあられ
れる。このような動作を何回か繰返せば、パラレルカウ
ンタ部３２の各出力端子に対応したカウンタの内、エツ
ジ検出頻度の多い位置のカウンタの計数値が多くなる。
従って、各カウンタの出力をスレッシュホールド値判定
部３３で判定し、計数値が一定値を越えた端子と、そう
でない端子とを分類すれば、クロックランイン信号ＣＲ
８のエツジ位置の分布状態を検出することが出来る。こ
の分布データは、例えばリードオンリーメモリ（ＲＱＭ
’）によって構成される最適位相選択部３４に入力され
る。最適位相選択部３４は、分布データに応じてサンプ
リングクロックの最適位相と想定される入力クロックを
選択すべく、選択データを出力しこれをクロック選択部
３５に与える。
部３３で判定し、計数値が一定値を越えた端子と、そう
でない端子とを分類すれば、クロックランイン信号ＣＲ
８のエツジ位置の分布状態を検出することが出来る。こ
の分布データは、例えばリードオンリーメモリ（ＲＱＭ
’）によって構成される最適位相選択部３４に入力され
る。最適位相選択部３４は、分布データに応じてサンプ
リングクロックの最適位相と想定される入力クロックを
選択すべく、選択データを出力しこれをクロック選択部
３５に与える。
第６図は、第４図の回路をさらに、詳細に示す回路図で
ある。第４図と同一部分は、同一符号を付して説明する
。エツジ検出回路３ノは、Ｄタイプフリップフロラグ回
路３１０〜３１７と、アンド回路ＡＮ（７−ＡＮ７によ
って構成されている。ここで、Ｄタイプフリソゾフロッ
グ回路３１０〜３１７の各クロック端子には、クロック
ランイン信号の一周期を位相分割した前記クロックＣＫ
Ｏ−ＣＫ７がそれぞれ入力される。またＤタイデフリッ
ｆ７０ソゲ回路３１０〜３１７の各データ入力端子には
クロックランイン信号ＣＢＳが共通に入力される。次に
アンド回路ＡＮＯ−ＡＮ７は、それぞれ隣合うＤタイグ
フリッグフロップ回路の反転、端子と非反転端子の論理
積をとるように接続されている。この回路の場合、クロ
ックランイン信号の立上がシエッジを検出するように設
定されている。第７図はＤタイｆ７リツグフロツグ回路
３１０゜３１１の部分とアンド回路ＡＮ（７の出力信号
波形を示している。タイミングｔ〕からｔ２の間は、ク
ロックランイン信号ＣＲ８の立下が９部分が入っている
。タイミングｔ１でフリッグフロッゾ回路３１０のサン
プリングが行われ、タイミングｔ２でフリップフロップ
回路３１ノのサンプリングが行われると、アンド回路Ａ
ＮＯの２人力は共に０となシその出力は０となる。次に
クロックランイン信号ＣＲ８の立上が９部分を含むタイ
ミングｔ３でフリップフロップ回路３１．０のサンプリ
ングが行われ、タイミングｔ４でフリップフロップ回路
３１ノのサンプリングが行われると、アンド回路ＡＮ＋
７の２人力は共に１となりその出力は１となる。このよ
うに各アンド回路ＡＮ１７〜ＡＮ７からは、クロックラ
ンイン信号ＣＲ８の立上がり部分が検出されるごとに、
ハイレベルの／Ｊ？ルスが出力される。次に各アンド回
路ＡＮ（７−ＡＮ７の出力は、カウンタ３２０〜３２７
のエネーブル端子にそれぞれ入力される。カウンタ３２
０〜３２７はクロックランイン信号に同期したリセット
パルスＲ８によシリセットされておシ、エネーブル端子
がハイレベルのときクロックをカウントする。カウンタ
３２０のクロックとしては例えば、クロックＣＫＪが利
用されている。このように、各カウンタ３２０〜３２７
が動作することによって、エツジ検出頻度の多い位相位
置のカウンタが所定の値に達成し、このことをオア回路
Ｏ１（θ〜０）Ｌ７が検出する。第７図はカウンタ３２
０が２個のクロックを計数した場合を示している。
ある。第４図と同一部分は、同一符号を付して説明する
。エツジ検出回路３ノは、Ｄタイプフリップフロラグ回
路３１０〜３１７と、アンド回路ＡＮ（７−ＡＮ７によ
って構成されている。ここで、Ｄタイプフリソゾフロッ
グ回路３１０〜３１７の各クロック端子には、クロック
ランイン信号の一周期を位相分割した前記クロックＣＫ
Ｏ−ＣＫ７がそれぞれ入力される。またＤタイデフリッ
ｆ７０ソゲ回路３１０〜３１７の各データ入力端子には
クロックランイン信号ＣＢＳが共通に入力される。次に
アンド回路ＡＮＯ−ＡＮ７は、それぞれ隣合うＤタイグ
フリッグフロップ回路の反転、端子と非反転端子の論理
積をとるように接続されている。この回路の場合、クロ
ックランイン信号の立上がシエッジを検出するように設
定されている。第７図はＤタイｆ７リツグフロツグ回路
３１０゜３１１の部分とアンド回路ＡＮ（７の出力信号
波形を示している。タイミングｔ〕からｔ２の間は、ク
ロックランイン信号ＣＲ８の立下が９部分が入っている
。タイミングｔ１でフリッグフロッゾ回路３１０のサン
プリングが行われ、タイミングｔ２でフリップフロップ
回路３１ノのサンプリングが行われると、アンド回路Ａ
ＮＯの２人力は共に０となシその出力は０となる。次に
クロックランイン信号ＣＲ８の立上が９部分を含むタイ
ミングｔ３でフリップフロップ回路３１．０のサンプリ
ングが行われ、タイミングｔ４でフリップフロップ回路
３１ノのサンプリングが行われると、アンド回路ＡＮ＋
７の２人力は共に１となりその出力は１となる。このよ
うに各アンド回路ＡＮ１７〜ＡＮ７からは、クロックラ
ンイン信号ＣＲ８の立上がり部分が検出されるごとに、
ハイレベルの／Ｊ？ルスが出力される。次に各アンド回
路ＡＮ（７−ＡＮ７の出力は、カウンタ３２０〜３２７
のエネーブル端子にそれぞれ入力される。カウンタ３２
０〜３２７はクロックランイン信号に同期したリセット
パルスＲ８によシリセットされておシ、エネーブル端子
がハイレベルのときクロックをカウントする。カウンタ
３２０のクロックとしては例えば、クロックＣＫＪが利
用されている。このように、各カウンタ３２０〜３２７
が動作することによって、エツジ検出頻度の多い位相位
置のカウンタが所定の値に達成し、このことをオア回路
Ｏ１（θ〜０）Ｌ７が検出する。第７図はカウンタ３２
０が２個のクロックを計数した場合を示している。
つまり各カウンタ３２０〜３２７の７レツシユホールド
レペル紘、オア回路ＯＲＯ〜ＯＲ７によって設定され、
本実施例の場合は２個のクロックに設定されている。こ
のオア回路ＯＲＯ〜ＯＲ７の出力の全体を見れば、クロ
ックランイン信号のエツジの位相分布を見ることと等価
になる。オア回路ＯＲＯ〜ＯＲ７の出力は、最適位相選
択部３４に入力される。ここでは、予め設定したデータ
テーブルによって入力データを選択データに変換する。
レペル紘、オア回路ＯＲＯ〜ＯＲ７によって設定され、
本実施例の場合は２個のクロックに設定されている。こ
のオア回路ＯＲＯ〜ＯＲ７の出力の全体を見れば、クロ
ックランイン信号のエツジの位相分布を見ることと等価
になる。オア回路ＯＲＯ〜ＯＲ７の出力は、最適位相選
択部３４に入力される。ここでは、予め設定したデータ
テーブルによって入力データを選択データに変換する。
この場合、選択データのビットＤＯ−Ｄ７のうちどれか
一つのビットが１でその他はＯとなるように変換される
。この選択データのビットＤＯ〜Ｄ７は、それぞれアン
ド回路３５０〜３５７の各一方の入力端子に入力される
。このアンド回路３５０〜３５７の各他方の入力端子に
は、前記クロックＣＫＯ〜ＣＫ７がそれぞれ入力されて
いる。従って、前記選択データによって指定された位相
位置のクロックがオア回路３５８を介してサンプリング
クロックとして導出されることになる。
一つのビットが１でその他はＯとなるように変換される
。この選択データのビットＤＯ〜Ｄ７は、それぞれアン
ド回路３５０〜３５７の各一方の入力端子に入力される
。このアンド回路３５０〜３５７の各他方の入力端子に
は、前記クロックＣＫＯ〜ＣＫ７がそれぞれ入力されて
いる。従って、前記選択データによって指定された位相
位置のクロックがオア回路３５８を介してサンプリング
クロックとして導出されることになる。
第８図（ａ）はノイズのない良質の受信クロックランイ
ン信号ＣＲＩと、これをスライス回路に通した後の使用
クロックランイン信号をＣＢＳを示している。このよう
なりロックランイン信号が入力した場合は、エツジの位
相分布は、同図（ｂ）に示すように一定の位相位置に集
中する。第９図（、）は、受信クロックランイン信号Ｃ
ＲＪが低周波によって歪みを生じている場合を示してい
る。このような場合、スライスして波形整形した後の使
用クロックランイン信号ＣＢＳは、そのパルスデューテ
ィ−比が５０％に表らず、エツジの検出位相が一定の位
相に止どまらず、同図（ｂ）に示すような分布となる。
ン信号ＣＲＩと、これをスライス回路に通した後の使用
クロックランイン信号をＣＢＳを示している。このよう
なりロックランイン信号が入力した場合は、エツジの位
相分布は、同図（ｂ）に示すように一定の位相位置に集
中する。第９図（、）は、受信クロックランイン信号Ｃ
ＲＪが低周波によって歪みを生じている場合を示してい
る。このような場合、スライスして波形整形した後の使
用クロックランイン信号ＣＢＳは、そのパルスデューテ
ィ−比が５０％に表らず、エツジの検出位相が一定の位
相に止どまらず、同図（ｂ）に示すような分布となる。
この場合は、スレッシュホールドレベルを越えた複数箇
所のオア回路から出力があることになる。従って、最適
位相選択部３４では、例えば、第１０図に示すような変
換テーブルを利用して選択データを発生す゛る。第１０
図はオア回路ＯＲＯ〜ＯＲ７からのエツジ分布情報の例
を示している。例１０１．１０２．１０４のように分布
位相が集中していれば問題無く四角の枠で囲む位相に対
応したサンプルクロックを選択すればよい。例１０３．
１０６の場合は、位相の異なる２か所である程度の回数
エツジが検出されたことを意味する。しかしこの場合は
非常に近い位相位置で検出されているのでどちらを最適
位相と判断しても大きな誤差は生じない。しかし例１０
５゜１０７のように分布状態が広がった場合は、その中
間の位相位置を選択するｔｌうが、統計学的にも最適位
相を得る確率が高い。なお、上記説明では、エツジ部を
検出するとしたが、これに限らず、特定の位相位置を検
出するようにしてもよく、この場合は、論理判定内容を
変更すれば良い。
所のオア回路から出力があることになる。従って、最適
位相選択部３４では、例えば、第１０図に示すような変
換テーブルを利用して選択データを発生す゛る。第１０
図はオア回路ＯＲＯ〜ＯＲ７からのエツジ分布情報の例
を示している。例１０１．１０２．１０４のように分布
位相が集中していれば問題無く四角の枠で囲む位相に対
応したサンプルクロックを選択すればよい。例１０３．
１０６の場合は、位相の異なる２か所である程度の回数
エツジが検出されたことを意味する。しかしこの場合は
非常に近い位相位置で検出されているのでどちらを最適
位相と判断しても大きな誤差は生じない。しかし例１０
５゜１０７のように分布状態が広がった場合は、その中
間の位相位置を選択するｔｌうが、統計学的にも最適位
相を得る確率が高い。なお、上記説明では、エツジ部を
検出するとしたが、これに限らず、特定の位相位置を検
出するようにしてもよく、この場合は、論理判定内容を
変更すれば良い。
以上説明したこの発明によれば、クロックランイン信号
のエツジを複数の位相位置でそれぞれ検出し、その位相
分布データを得るところに特徴を有する。つまり単に検
出回数の多い位相位置を測定し、最も多い位置を最適位
相とするのではカ＜、位相分布データから最適位相位置
を決定している。このため、周期的なインパルスノイズ
などの影替をうけにくくなる。もちろんクロックランイ
ン信号が各種のノイズの影譬を受けていても、従来の回
路に比べて格段と優れた性能を発揮するものでおる。
のエツジを複数の位相位置でそれぞれ検出し、その位相
分布データを得るところに特徴を有する。つまり単に検
出回数の多い位相位置を測定し、最も多い位置を最適位
相とするのではカ＜、位相分布データから最適位相位置
を決定している。このため、周期的なインパルスノイズ
などの影替をうけにくくなる。もちろんクロックランイ
ン信号が各種のノイズの影譬を受けていても、従来の回
路に比べて格段と優れた性能を発揮するものでおる。
第１図は従来のサンプリングクロック再生回路を示す図
、第２図、第３図はそれぞれ第１図の各部信号波形図、
第４図はこの発明の一実施例を示す回路図、第５図は第
４図の回路に与えられるクロック信号波形図、第６図は
、第４図の回路をさらに詳細に示す回路図、第７図は第
６図の回路の各部信号波形図、第８図、第９図はそれぞ
れこの発明の回路の効果を説明するのに示した説明図、
第１０図は、第４図、第６図に示した最適位相選択部の
データ変換テーブルの説明図である。 ３１・・・エツジ検出回路、３２・・・パラレルカウン
タ部、３３・・・スレッシュホールド値判定部、３４・
・・最適位相選択部、３５・・・クロック選択部。 出願人代理人 弁理士 鈴 江 武 彦Ｒ５ 第８図 Ｒ５ 第９図
、第２図、第３図はそれぞれ第１図の各部信号波形図、
第４図はこの発明の一実施例を示す回路図、第５図は第
４図の回路に与えられるクロック信号波形図、第６図は
、第４図の回路をさらに詳細に示す回路図、第７図は第
６図の回路の各部信号波形図、第８図、第９図はそれぞ
れこの発明の回路の効果を説明するのに示した説明図、
第１０図は、第４図、第６図に示した最適位相選択部の
データ変換テーブルの説明図である。 ３１・・・エツジ検出回路、３２・・・パラレルカウン
タ部、３３・・・スレッシュホールド値判定部、３４・
・・最適位相選択部、３５・・・クロック選択部。 出願人代理人 弁理士 鈴 江 武 彦Ｒ５ 第８図 Ｒ５ 第９図
Claims (1)
- 【特許請求の範囲】 データとしてはクロックランイン信号が共通に与えられ
、サンブリングクロックとしては前記クロックランイン
信号の一周期を位相分割しそれぞれ位相の異なるクロッ
ク列が与えられるｎ個のサンプリング回路と、 前記位相方向に隣合う２つの前記サンプリング回路を１
つのグループとし、各グループに対応して設けられ、各
グループ内の前記サンプリング回路のサンプリング内容
が特定の関係にある場合のみ前記クロックランイン信号
の特定位相位置がサングルされたものとして特定位相検
出・やルスを得る複数の論理回路と、 前記各論理回路の出力がそれぞれ入力され、予め定めら
れた期間に前記特定位相検出・ｆルスが入力したときの
みクロックを計数する複数のカウンタと、 各カウンタの計数値出力端子にそれぞれ接続され、対応
するカウンタの計数値が所定の値をこえると所定レベル
の論理出力を得、この論理出力が前記特定位相部の位相
分布を現わす複数のスレッシュホールド値判定回路と、 前記各スレッシュホールド値判定回路の出力を並列人カ
デ・−夕として受付け、このデータの内容から予め定め
られた変換テーブルに従っていずれか１つのビットが第
１のレベル他のビットが第２のレベルとなる選択データ
を出力する最適位相選択部と、 前記位相の異なるクロックの内、前記選択データの前記
第１のレベルのビットに対応する位相のクロックをサン
ブリングクロックとして導出するクロック選択部とを具
備したことを特徴とするサンプリングクロック再生回路
。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105122A JPS60248087A (ja) | 1984-05-24 | 1984-05-24 | サンプリングクロック再生回路 |
| US06/736,370 US4672639A (en) | 1984-05-24 | 1985-05-21 | Sampling clock pulse generator |
| CA000482076A CA1252156A (en) | 1984-05-24 | 1985-05-22 | Sampling clock pulse generator |
| KR1019850003527A KR900006472B1 (ko) | 1984-05-24 | 1985-05-22 | 샘플링 클록 재생회로 |
| EP85106367A EP0165498B1 (en) | 1984-05-24 | 1985-05-23 | Sampling clock pulse generator |
| DE8585106367T DE3574100D1 (en) | 1984-05-24 | 1985-05-23 | Sampling clock pulse generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105122A JPS60248087A (ja) | 1984-05-24 | 1984-05-24 | サンプリングクロック再生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60248087A true JPS60248087A (ja) | 1985-12-07 |
| JPH0453153B2 JPH0453153B2 (ja) | 1992-08-25 |
Family
ID=14398992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59105122A Granted JPS60248087A (ja) | 1984-05-24 | 1984-05-24 | サンプリングクロック再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60248087A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007174023A (ja) * | 2005-12-20 | 2007-07-05 | Hitachi Information & Communication Engineering Ltd | クロック同期方法およびクロック同期回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5715585A (en) * | 1980-07-03 | 1982-01-26 | Toshiba Corp | Sampling circuit for character multiplex broadcast signal |
| JPS57162894A (en) * | 1981-03-31 | 1982-10-06 | Toshiba Corp | Clock pulse reproducing circuit |
| JPS5981985A (ja) * | 1982-11-01 | 1984-05-11 | Nippon Hoso Kyokai <Nhk> | クロツク信号再生方式 |
-
1984
- 1984-05-24 JP JP59105122A patent/JPS60248087A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5715585A (en) * | 1980-07-03 | 1982-01-26 | Toshiba Corp | Sampling circuit for character multiplex broadcast signal |
| JPS57162894A (en) * | 1981-03-31 | 1982-10-06 | Toshiba Corp | Clock pulse reproducing circuit |
| JPS5981985A (ja) * | 1982-11-01 | 1984-05-11 | Nippon Hoso Kyokai <Nhk> | クロツク信号再生方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007174023A (ja) * | 2005-12-20 | 2007-07-05 | Hitachi Information & Communication Engineering Ltd | クロック同期方法およびクロック同期回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0453153B2 (ja) | 1992-08-25 |
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