JPS60248086A - サンプリングクロツク再生回路 - Google Patents
サンプリングクロツク再生回路Info
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- JPS60248086A JPS60248086A JP59105121A JP10512184A JPS60248086A JP S60248086 A JPS60248086 A JP S60248086A JP 59105121 A JP59105121 A JP 59105121A JP 10512184 A JP10512184 A JP 10512184A JP S60248086 A JPS60248086 A JP S60248086A
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/025—Systems for the transmission of digital non-picture data, e.g. of text during the active part of a television frame
- H04N7/035—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal
- H04N7/0352—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal for regeneration of the clock signal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
- H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/046—Speed or phase control by synchronisation signals using special codes as synchronising signal using a dotting sequence
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- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Multimedia (AREA)
- Computer Networks & Wireless Communication (AREA)
- Television Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、文字多重放送の受信システムなどの様に、
データの先頭にサンプリング同期用のクロック信号が伝
送されてきた場合、そのクロック信号に正確に同期した
サンプリングクロックを再生するサンプリングクロック
再生回路に関する。
データの先頭にサンプリング同期用のクロック信号が伝
送されてきた場合、そのクロック信号に正確に同期した
サンプリングクロックを再生するサンプリングクロック
再生回路に関する。
テレビジョン信号の垂直ブランキング期間の一部水平期
間に、デジタル信号を重畳して伝送し、受信機では、上
記デジタル信号をサンプリングしてフレームメモリに蓄
積し、画像表示する文字多重放送システムが開発さ九て
いる。この種システムに於いては、デジタル信号の先頭
位置に、クロックランイン信号（１，０，１゜０・・・
０１６ビツトの信号）を設けて伝送し、このクロックラ
／イン信号をデータサンプリングの為の基準位相信号と
している。従って、受信機では前記クロックランイン信
号に位相同期したサンプリングクロックを再生し、これ
によりデジタルデータのテンブリング処理を行なってい
る。
間に、デジタル信号を重畳して伝送し、受信機では、上
記デジタル信号をサンプリングしてフレームメモリに蓄
積し、画像表示する文字多重放送システムが開発さ九て
いる。この種システムに於いては、デジタル信号の先頭
位置に、クロックランイン信号（１，０，１゜０・・・
０１６ビツトの信号）を設けて伝送し、このクロックラ
／イン信号をデータサンプリングの為の基準位相信号と
している。従って、受信機では前記クロックランイン信
号に位相同期したサンプリングクロックを再生し、これ
によりデジタルデータのテンブリング処理を行なってい
る。
第１図は、従来のサンプリングクロック再生回路である
。端子１１にはゲート信号ａＳが入力される。このゲー
ト信号Ｇ８は、クロックランイン信号ＣＲ８の一部の位
置に同期して発生されるもので、例えば水平同期信号を
遅延して作られる。端子１２には映像検波されたビデオ
信号が加えら九、ここにグロックランイン信号ＣＲ８が
現われる。ま九端子１３には、サンプリングクロックＳ
ＡＳよりも充分周波数の高いクロック信号（’Ｋ１９が
与えられる。ゲート信号ＧＳ及びクロックランイン信号
ＣＲ８はアンド回路１４に入力され、分周回路１５に対
するリセット信号Ｒ８を発生する。第２図は、この再生
回路の各部信号波形を示している。クロック信号ＣＫＳ
は、分周回路１６で分周され、サンプリングクロックＳ
Ａ８として出力端子１６に現われる。第２図は、タイミ
ングｔ）からタイミングｔ２までリセット状態であＩバ
次の最初のクロックの立上がりタイミングｔ３で分局回
路１５の分局動作が開始されたことを示している０ 〔背景技術の問題点〕 上記の動作説明は、クロックランイン信号が正常であり
理想的な波形をしている場合について説明したが、実際
には、クロックランイン信号ＣＲ８は、送信機、伝送経
路、受信システムなどの影響で、そのデユーティ−比が
変動したり、ノイズが混入したりしている。第３図はク
ロックランイン信号ＣＲ８にノイズＮ１が混入している
状態を示している。このような場合、この部分にゲート
信号Ｇ８が存在すると、不要なタイミングに不要リセッ
ト信号Ｒ１が発生し、サンプリングクロック８ＡＳの位
相が乱されてしまう。
。端子１１にはゲート信号ａＳが入力される。このゲー
ト信号Ｇ８は、クロックランイン信号ＣＲ８の一部の位
置に同期して発生されるもので、例えば水平同期信号を
遅延して作られる。端子１２には映像検波されたビデオ
信号が加えら九、ここにグロックランイン信号ＣＲ８が
現われる。ま九端子１３には、サンプリングクロックＳ
ＡＳよりも充分周波数の高いクロック信号（’Ｋ１９が
与えられる。ゲート信号ＧＳ及びクロックランイン信号
ＣＲ８はアンド回路１４に入力され、分周回路１５に対
するリセット信号Ｒ８を発生する。第２図は、この再生
回路の各部信号波形を示している。クロック信号ＣＫＳ
は、分周回路１６で分周され、サンプリングクロックＳ
Ａ８として出力端子１６に現われる。第２図は、タイミ
ングｔ）からタイミングｔ２までリセット状態であＩバ
次の最初のクロックの立上がりタイミングｔ３で分局回
路１５の分局動作が開始されたことを示している０ 〔背景技術の問題点〕 上記の動作説明は、クロックランイン信号が正常であり
理想的な波形をしている場合について説明したが、実際
には、クロックランイン信号ＣＲ８は、送信機、伝送経
路、受信システムなどの影響で、そのデユーティ−比が
変動したり、ノイズが混入したりしている。第３図はク
ロックランイン信号ＣＲ８にノイズＮ１が混入している
状態を示している。このような場合、この部分にゲート
信号Ｇ８が存在すると、不要なタイミングに不要リセッ
ト信号Ｒ１が発生し、サンプリングクロック８ＡＳの位
相が乱されてしまう。
この発明は上記の事情に鑑みてなされたもので、クロッ
クランイン信号の様なサンプリング同期用の信号がノイ
ズを含んでも、またそのデユーティ−比が変動してもサ
ンプリング位相が正確であり、とくに位相選択データの
変化にヒステリシス特性を持ち、安定したクロックを再
生しうるサンプリングクロック再生回路を提供すること
を目的とする。
クランイン信号の様なサンプリング同期用の信号がノイ
ズを含んでも、またそのデユーティ−比が変動してもサ
ンプリング位相が正確であり、とくに位相選択データの
変化にヒステリシス特性を持ち、安定したクロックを再
生しうるサンプリングクロック再生回路を提供すること
を目的とする。
この発明では、クロックランイン信号を位相の異々る複
数の比較クロックでサンプルし、ゲート信号期間におけ
るクロックランイン信号のエツジの分布状態を検出し、
この分布結果を用いてサンプリングクロックの最適位相
を決定する。具体的には、第４図に示すように、エッジ
検出回路３ノでクロックランイン信号のエツジ部を検出
し、パラレルカウンタ部３２、スレッシュホールド値判
定部３３でエツジの分布状態を把握し、この結果の信号
（データ）により最適位相選択部３４で選択すべきクロ
ックを決定する。この場合選択データが得られるが、こ
れをさらにデータヒステリシス回路３６に入力し、最適
位相判定を誤った場合でもすぐにサンプリング位相が変
化するのを防止用きるサンプリングクロック再生回路を
提供するものである。
数の比較クロックでサンプルし、ゲート信号期間におけ
るクロックランイン信号のエツジの分布状態を検出し、
この分布結果を用いてサンプリングクロックの最適位相
を決定する。具体的には、第４図に示すように、エッジ
検出回路３ノでクロックランイン信号のエツジ部を検出
し、パラレルカウンタ部３２、スレッシュホールド値判
定部３３でエツジの分布状態を把握し、この結果の信号
（データ）により最適位相選択部３４で選択すべきクロ
ックを決定する。この場合選択データが得られるが、こ
れをさらにデータヒステリシス回路３６に入力し、最適
位相判定を誤った場合でもすぐにサンプリング位相が変
化するのを防止用きるサンプリングクロック再生回路を
提供するものである。
以下この発明の一実施例を図面を参照して詳細に説明す
る。
る。
第４図はこの発明の一実施例であり、端子’ＴＯ，Ｔノ
、Ｔ２．・・・ＴＮには、第５図に示すクロックＣＫＯ
、ＣＫＩ 、ＣＫ２ 、・・・ＣＫＮがそれぞれ与えら
れる０このクロックＣＫＯ。
、Ｔ２．・・・ＴＮには、第５図に示すクロックＣＫＯ
、ＣＫＩ 、ＣＫ２ 、・・・ＣＫＮがそれぞれ与えら
れる０このクロックＣＫＯ。
ＣＫＪ 、ＣＫｊ 、・・・ＣＫＮは、サンプリングク
ロック８ＡＳと同じ周波数であり、クロックランイン信
号エツジ検出回路３１に入力されるとともにクロック選
択部３５に入力される。クロック選択部３６は、最適位
相選択部３４からの判定結果を現わすデータに基づきク
ロックＣＫＯ。
ロック８ＡＳと同じ周波数であり、クロックランイン信
号エツジ検出回路３１に入力されるとともにクロック選
択部３５に入力される。クロック選択部３６は、最適位
相選択部３４からの判定結果を現わすデータに基づきク
ロックＣＫＯ。
ＣＫＩ 、ＣＫ２ 、・・・ＣＫＮのいづれか１つを選
択し、これをサンプリングクロックＳＡＳとするもので
ある。この場合、最適位相選択部３４からの選択データ
は、ヒステリシス回路３６を介してクロック選択部３５
に与えられる。一方クロックランイン信号エツジ検出回
路３ノにはクロックランイン信号ＣＲ８が入力されてい
る。
択し、これをサンプリングクロックＳＡＳとするもので
ある。この場合、最適位相選択部３４からの選択データ
は、ヒステリシス回路３６を介してクロック選択部３５
に与えられる。一方クロックランイン信号エツジ検出回
路３ノにはクロックランイン信号ＣＲ８が入力されてい
る。
クロックランイン信号ＣＲ８のエツジ部は、位相の異な
るクロックＣＫＯ、ＣＫＪ 、ＣＫ２ 。
るクロックＣＫＯ、ＣＫＪ 、ＣＫ２ 。
・・・ＣＫＮによるサンプルがおこなわれたとき、エツ
ジ検出回路３１の各出力端子間で１（’・イレベル）０
（ロウレベル）の変化としてあられれる。このような動
作を何回か緑返せば、パラレルカウンタ部３２の各出力
端子に対応したカウンタの内、エツジ検出頻度の多い位
置のカウンタの計数値が多くなる。従って、各カウンタ
の出力をスレッシュホールド値判定部３３で判定し、計
数値が一定値を越えた端子と、そうでない端子とを分類
すれば、り目ツクランイン信号ＣＲ８のエツジ位置の分
布状態を検出することが出来る・この分布データは、例
えばリードオンリーメモリ（ＲＯＭ）によって構成され
る最適位相選択部３４に入力される。最適位相選択部３
４紘、分布データに応じてサンプリングクロックの最適
位相と想定される入力クロックを選択すべく、選択デー
タを出力しこれをヒステリシス回路３６を介してクロッ
ク選択部３５に与える。
ジ検出回路３１の各出力端子間で１（’・イレベル）０
（ロウレベル）の変化としてあられれる。このような動
作を何回か緑返せば、パラレルカウンタ部３２の各出力
端子に対応したカウンタの内、エツジ検出頻度の多い位
置のカウンタの計数値が多くなる。従って、各カウンタ
の出力をスレッシュホールド値判定部３３で判定し、計
数値が一定値を越えた端子と、そうでない端子とを分類
すれば、り目ツクランイン信号ＣＲ８のエツジ位置の分
布状態を検出することが出来る・この分布データは、例
えばリードオンリーメモリ（ＲＯＭ）によって構成され
る最適位相選択部３４に入力される。最適位相選択部３
４紘、分布データに応じてサンプリングクロックの最適
位相と想定される入力クロックを選択すべく、選択デー
タを出力しこれをヒステリシス回路３６を介してクロッ
ク選択部３５に与える。
第６図は、前記ヒステリシス回路３６を示す。
前記最適位相選択部３４からの選択データは、比較部４
ノとラッチ回路４２に与えられる。比較部４ノは前記最
適位相選択部３４からの選択データとラッチ回路４２か
らの使用選択データとの比較を行ない、一致パルスＰノ
又は不一致パルスＰ２を出力する。一致パルスＰノは、
第１のカウンタ４８のリセット端子に入力され、不一致
パルスＰ２は第２のカウンタ４５０ロード端子に入力さ
れる０第１のカウンタ４８は、検出終了パルスＥＰをク
ロック入力としており、リセットがされないと、パルス
ＥＰの計数を続ける。検出終了パルスＥＰは、前記クロ
ックランイン信号の位相分布判定が終了したときに、た
とえば最適位相選択部３４から出力されるパルスである
。第１のカウンタ４８の計数値が、ある一定値を越える
と、これを判定部４９が検出する。つまり第１のカウン
タ４８と、判定部４９は、入力した選択データとラッチ
回路４２のラッチデータとの不一致期間を計測し、この
期間がある所定の時間経過するとラッテデータの更新パ
ルスＰ３を出力することになる０この更新パルスＰ３は
、オア回路４４を介してラッチ回路４２のラッチパルス
入力端子に与えられるとともに、第２のカウンタ４５の
リセット端子にも与えられる。従って、一致パルスＰノ
が得られているかぎりは、更新バ、ルスは出力されず、
不一致回数が所定回数続くと更新パルスＰ３が出力され
、ラッチデータが更新されることになる。
ノとラッチ回路４２に与えられる。比較部４ノは前記最
適位相選択部３４からの選択データとラッチ回路４２か
らの使用選択データとの比較を行ない、一致パルスＰノ
又は不一致パルスＰ２を出力する。一致パルスＰノは、
第１のカウンタ４８のリセット端子に入力され、不一致
パルスＰ２は第２のカウンタ４５０ロード端子に入力さ
れる０第１のカウンタ４８は、検出終了パルスＥＰをク
ロック入力としており、リセットがされないと、パルス
ＥＰの計数を続ける。検出終了パルスＥＰは、前記クロ
ックランイン信号の位相分布判定が終了したときに、た
とえば最適位相選択部３４から出力されるパルスである
。第１のカウンタ４８の計数値が、ある一定値を越える
と、これを判定部４９が検出する。つまり第１のカウン
タ４８と、判定部４９は、入力した選択データとラッチ
回路４２のラッチデータとの不一致期間を計測し、この
期間がある所定の時間経過するとラッテデータの更新パ
ルスＰ３を出力することになる０この更新パルスＰ３は
、オア回路４４を介してラッチ回路４２のラッチパルス
入力端子に与えられるとともに、第２のカウンタ４５の
リセット端子にも与えられる。従って、一致パルスＰノ
が得られているかぎりは、更新バ、ルスは出力されず、
不一致回数が所定回数続くと更新パルスＰ３が出力され
、ラッチデータが更新されることになる。
一方、前記第２のカウンタ４５は不一致パルスＰ２でロ
ードされるが、これはリセットが行われた直後であり、
判定部４６の出力が１（・・イレベル）であるときはホ
ールドされておりクロック入力を受付けることはない０
リセツトが行われた直後に不一致パルスＰ２が与えられ
ロードされると、例えばオール０に設定される。
ードされるが、これはリセットが行われた直後であり、
判定部４６の出力が１（・・イレベル）であるときはホ
ールドされておりクロック入力を受付けることはない０
リセツトが行われた直後に不一致パルスＰ２が与えられ
ロードされると、例えばオール０に設定される。
従って、不一致パルスＰ２が出力したときは、このカウ
ンタ４５の例えば１段目の出力は、０となり、これを判
定部４６が検出する。この判定出力はインバータ４７を
介してアンド回路４３にハイレベル信号として入力する
からパルスＥＰは、アンド回路４３、オア回路４４を介
して２゛ラッチ路４２に更新パルスとして与えられる。
ンタ４５の例えば１段目の出力は、０となり、これを判
定部４６が検出する。この判定出力はインバータ４７を
介してアンド回路４３にハイレベル信号として入力する
からパルスＥＰは、アンド回路４３、オア回路４４を介
して２゛ラッチ路４２に更新パルスとして与えられる。
従って、不一致パルスＰ２が続く限りアンド回路４３は
導通状態であり、パルスＥＰによる２ツチデータの更新
が行われる。次に不一致パルスＰ２が続いた状態から、
一致パルスＰ１が得られると、第２のカウンタ４５は、
パルスＥＰをカウントすることができる。このため判定
部４６の出力はノ・イレペルとなり、第２のカウンタ４
５はホールドされ、またアンド回路４３はインバータの
出力でロックされる。従って、ラッチ−回路４２には一
致パルスが得られたときのデータが保持されることにな
る。
導通状態であり、パルスＥＰによる２ツチデータの更新
が行われる。次に不一致パルスＰ２が続いた状態から、
一致パルスＰ１が得られると、第２のカウンタ４５は、
パルスＥＰをカウントすることができる。このため判定
部４６の出力はノ・イレペルとなり、第２のカウンタ４
５はホールドされ、またアンド回路４３はインバータの
出力でロックされる。従って、ラッチ−回路４２には一
致パルスが得られたときのデータが保持されることにな
る。
次に、一致パルスＰ１が続いている状態から不一致パル
スＰ２が発生したとする。このときは、第２のカウンタ
４５はホールド状態にあるから、アンド回路４３は非導
通状態を保持する。
スＰ２が発生したとする。このときは、第２のカウンタ
４５はホールド状態にあるから、アンド回路４３は非導
通状態を保持する。
そして先の第１のカウンタ４８が所定のクロックを計数
するまでこの状態を保持し、更新パルスＰ３が発生した
ときに初めてリセットされ、またラッチ回路４２のデー
タが更新される。従って、この動作は、今まで一致パル
スＰｌのみが得られていたのに、１回や２回不一致パル
スが出力されたからといってすぐにラッチデータが更新
されてしまうのを防止するものである〇このため位相選
択データの不安定をとりのぞき、一層安定した使用選択
データを得ることがでなる。
するまでこの状態を保持し、更新パルスＰ３が発生した
ときに初めてリセットされ、またラッチ回路４２のデー
タが更新される。従って、この動作は、今まで一致パル
スＰｌのみが得られていたのに、１回や２回不一致パル
スが出力されたからといってすぐにラッチデータが更新
されてしまうのを防止するものである〇このため位相選
択データの不安定をとりのぞき、一層安定した使用選択
データを得ることがでなる。
第７図は、比較部４ノ、前記ｆ；ｌ’、ｘのカウンタ４
８、判定部４９の部分の基本構成を示すもので、３ビツ
トデータの処理部として示し、ている。
８、判定部４９の部分の基本構成を示すもので、３ビツ
トデータの処理部として示し、ている。
第６図の回路と対応する所は、同一番号を付して説明す
る。比較回路４ノはイクスクルーシプ回路６１，５２，
５３、オア回路５４によって構成され、入力データとラ
ッチ回路４２の出力データがすべて一致すると、負極性
の一致パルスＰ１を発生する。この一致パルスＰａｄ、
インバータ５Ｊを介してノア回路５６の一方の入力端子
に加えられる、従って、検出終了パルスＥＰは、このナ
ンド回路δ６を介してカウンタ部４８１のリセット端子
に入力することが出来る。また一致パルスＰ７が得られ
ないときは、ナンド回路５７の一方の端子がハイレベル
であるから、パルスＥＰが入力したときこのナンド回路
６１から出力パルスが得られ、カウンタ部４８ノのクロ
ックとして用いられる０このクロック入力状態が所定時
間続くと、カウンタ部４８ノの例えば３段目の出力端子
から ／Ｎイレベルの出力が得られ、アンド回路４８２
を導通状態に制御する。これによってラッチ回路４２に
は、パルスＥＰを利用した更新ノくルスが入力出来るよ
うになる。また、カウンタ部４８ノの出力は、インバー
タ４８３を介してカウンタ部４８３のエネーブル端子に
も加えられ、次に一致パルスＰ１が得られるまでその状
態を保持する。つまり不一致パルスが出力している間は
、。
る。比較回路４ノはイクスクルーシプ回路６１，５２，
５３、オア回路５４によって構成され、入力データとラ
ッチ回路４２の出力データがすべて一致すると、負極性
の一致パルスＰ１を発生する。この一致パルスＰａｄ、
インバータ５Ｊを介してノア回路５６の一方の入力端子
に加えられる、従って、検出終了パルスＥＰは、このナ
ンド回路δ６を介してカウンタ部４８１のリセット端子
に入力することが出来る。また一致パルスＰ７が得られ
ないときは、ナンド回路５７の一方の端子がハイレベル
であるから、パルスＥＰが入力したときこのナンド回路
６１から出力パルスが得られ、カウンタ部４８ノのクロ
ックとして用いられる０このクロック入力状態が所定時
間続くと、カウンタ部４８ノの例えば３段目の出力端子
から ／Ｎイレベルの出力が得られ、アンド回路４８２
を導通状態に制御する。これによってラッチ回路４２に
は、パルスＥＰを利用した更新ノくルスが入力出来るよ
うになる。また、カウンタ部４８ノの出力は、インバー
タ４８３を介してカウンタ部４８３のエネーブル端子に
も加えられ、次に一致パルスＰ１が得られるまでその状
態を保持する。つまり不一致パルスが出力している間は
、。
ラッチ回路４２のデータ更新がくりかえされ、この動作
は次の一致パルスが得られるまで保持されることになる
。
は次の一致パルスが得られるまで保持されることになる
。
上記したように、この発明のクロック再生回路によると
、最適位相選択データを検出した場合、特に、この選択
データが不用意に変動するのをヒステリシス回路３６に
よって防止できるようにし庭ものである０ 第８図は、第４図の回路をさらに、詳細に示す回路図で
ある。第４図と同一部分は、同一符号な伺して説明する
。エツジ検出回路３１は、Ｄタイプノリツブフロップ回
路３１０〜３１７と、アンド回路ＡＮＯ〜ＡＮ７によっ
て構成されている。ここで、Ｄタイプノリツブフロップ
回路３１０〜３１７の各クロック端子には、クロツク２
ンイン信号の一周期を位相分割した前記クロックＣＫｏ
〜ＣＫ７がそれぞれ入力される。またＤタイプノリツブ
フロップ回路３１０〜３１７の各データ入力端子にはク
ロックランイン信号ＣＲ８が共通に入力される。次にア
ンド回路ＡＮｏ〜ＡＮ７は、それぞれ隣合うＤタイプ２
リッグフロンプ回路の反転端子と非反転端子の論理積な
とるように接続されている。この回路の場合、クロック
ランイン信号の立上がりエツジを検出するように設定さ
れている。第９図はＤタイプクリップフロラフ回路３１
ｏ。
、最適位相選択データを検出した場合、特に、この選択
データが不用意に変動するのをヒステリシス回路３６に
よって防止できるようにし庭ものである０ 第８図は、第４図の回路をさらに、詳細に示す回路図で
ある。第４図と同一部分は、同一符号な伺して説明する
。エツジ検出回路３１は、Ｄタイプノリツブフロップ回
路３１０〜３１７と、アンド回路ＡＮＯ〜ＡＮ７によっ
て構成されている。ここで、Ｄタイプノリツブフロップ
回路３１０〜３１７の各クロック端子には、クロツク２
ンイン信号の一周期を位相分割した前記クロックＣＫｏ
〜ＣＫ７がそれぞれ入力される。またＤタイプノリツブ
フロップ回路３１０〜３１７の各データ入力端子にはク
ロックランイン信号ＣＲ８が共通に入力される。次にア
ンド回路ＡＮｏ〜ＡＮ７は、それぞれ隣合うＤタイプ２
リッグフロンプ回路の反転端子と非反転端子の論理積な
とるように接続されている。この回路の場合、クロック
ランイン信号の立上がりエツジを検出するように設定さ
れている。第９図はＤタイプクリップフロラフ回路３１
ｏ。
３１ノの部分とアンド回路ＡＮ（＋の出力信号波形を示
している。タイミングｔ１からｔ２の間は、クロックラ
ンイン信号ＣＲ８の立下がり部分が入っている。タイミ
ングｔ１でフリップフロップ回路３１０のす／グリフグ
が行われ、タイミングｔ２てノリツブフロップ回路３１
）のサンプリングが行われると、アンド回路ＡＮＯの２
人力は共にＯとなりその出力はＯとなる。
している。タイミングｔ１からｔ２の間は、クロックラ
ンイン信号ＣＲ８の立下がり部分が入っている。タイミ
ングｔ１でフリップフロップ回路３１０のす／グリフグ
が行われ、タイミングｔ２てノリツブフロップ回路３１
）のサンプリングが行われると、アンド回路ＡＮＯの２
人力は共にＯとなりその出力はＯとなる。
次にクロックランイン信号ＣＲ８の立上がり部分を含む
タイミングｔ３でフリップフロップ回路３１０のサンプ
リングが行われ、タイミングｔ４でフリップフロップ回
路３１ノのサンプリングが行われると、アンド回路ＡＮ
Ｏの２人力は共に１となりその出力は１となる。このよ
うに各アンド回路ｋＮｏ−ＡＮ７からは、クロックラン
イン信号ＣＲ８の立上がり部分が検出されるごとに、ハ
イレベルのパルスが出力される。
タイミングｔ３でフリップフロップ回路３１０のサンプ
リングが行われ、タイミングｔ４でフリップフロップ回
路３１ノのサンプリングが行われると、アンド回路ＡＮ
Ｏの２人力は共に１となりその出力は１となる。このよ
うに各アンド回路ｋＮｏ−ＡＮ７からは、クロックラン
イン信号ＣＲ８の立上がり部分が検出されるごとに、ハ
イレベルのパルスが出力される。
次に各アンド回路ｋＮＯ〜ＡＮ７の出力は、カウンタ３
２０〜３２７のエネーブル端子にそれぞれ入力される。
２０〜３２７のエネーブル端子にそれぞれ入力される。
カウンタ３２０〜３２７はクロックランイン信号に同期
したリセットパルスＲ８によりリセットされており、エ
ネーブル端子がハイレベルのときクロックをカウントす
る。
したリセットパルスＲ８によりリセットされており、エ
ネーブル端子がハイレベルのときクロックをカウントす
る。
カウンタ３２０のクロックとしては例えば、クロックＣ
ＫｓがｉＩｌ用されている。このように、各カウンタ３
２０〜３２２が動作することによって、エツジ検出頻度
の多い位相位置のカウンタが所定の値に達成し、このこ
とをオア回路０Ｒｏ−’１５Ｒ７が検出する。第９図は
カウンタ３２０が２個のクロックを計数した場合を示し
ている。つまり各カウンタ３２０〜３２７のスレツシュ
ホールドレベルハ、オアＤｏ路ＯＲｏ〜ＯＲ７によって
設定され、本実施例の場合は２個のクロックに設定され
ている。このオア回路ＯＲｏ〜ＯＲ７の出力の全体を見
れば、クロックランイン信号のエツジの位相分布を見る
ことと等価になる。オア回路０ＲＯ−ＯＲ７の出力は、
最適位相選択部３４に入力される。ここでは、予め設定
したデータテーブルによって入力データを選択データに
変換する。この場合、選択データのピッ）Ｄθ〜Ｄ７の
うちどれが一つのピットが１でその他は０となるように
変換される。この選択データのピッ）Ｄｏ−Ｄ７は、そ
れぞれ先に説明したヒステリシス回路３６を介して、ア
ンド回路ＳＳＯ〜３５７の各一方の入力端子に入力され
る。このアンド回路３５０〜３５７の各他方の入力端子
には、前記クロックＣＫＯ−ＣＫ７がそれぞれ入力され
ている。
ＫｓがｉＩｌ用されている。このように、各カウンタ３
２０〜３２２が動作することによって、エツジ検出頻度
の多い位相位置のカウンタが所定の値に達成し、このこ
とをオア回路０Ｒｏ−’１５Ｒ７が検出する。第９図は
カウンタ３２０が２個のクロックを計数した場合を示し
ている。つまり各カウンタ３２０〜３２７のスレツシュ
ホールドレベルハ、オアＤｏ路ＯＲｏ〜ＯＲ７によって
設定され、本実施例の場合は２個のクロックに設定され
ている。このオア回路ＯＲｏ〜ＯＲ７の出力の全体を見
れば、クロックランイン信号のエツジの位相分布を見る
ことと等価になる。オア回路０ＲＯ−ＯＲ７の出力は、
最適位相選択部３４に入力される。ここでは、予め設定
したデータテーブルによって入力データを選択データに
変換する。この場合、選択データのピッ）Ｄθ〜Ｄ７の
うちどれが一つのピットが１でその他は０となるように
変換される。この選択データのピッ）Ｄｏ−Ｄ７は、そ
れぞれ先に説明したヒステリシス回路３６を介して、ア
ンド回路ＳＳＯ〜３５７の各一方の入力端子に入力され
る。このアンド回路３５０〜３５７の各他方の入力端子
には、前記クロックＣＫＯ−ＣＫ７がそれぞれ入力され
ている。
従って、前記選択データによって指定された位相位置の
クロックがオア回路３５８を介してサンプリングクロッ
クＳＡＳとして導出されることになる。
クロックがオア回路３５８を介してサンプリングクロッ
クＳＡＳとして導出されることになる。
第１０図（ａ）はノイズのない良質の受信クロックラン
イン信号ＣＲＪと、これをスライス回路に通した後の使
用クロックランイン信号をＣＲ８を示している。このよ
うなりロックランイン信号が入力した場合は、エツジの
位相分布は、同図（ｂ）に示すように一定の位相位置に
集中する。
イン信号ＣＲＪと、これをスライス回路に通した後の使
用クロックランイン信号をＣＲ８を示している。このよ
うなりロックランイン信号が入力した場合は、エツジの
位相分布は、同図（ｂ）に示すように一定の位相位置に
集中する。
第１１図（ａ）は、受信クロックランイン信号ＣＲ７が
低周波によって歪みを生じている場合を示し。
低周波によって歪みを生じている場合を示し。
ている。このような場合、スライスして波形整形した後
の使用クロックランイン信号ＣＲ８は、そのパルスデュ
ーティ−比が５０％にならず、エツジの検出位相が一定
の位相に止どまらず、同図（ｂ）に示すような分布とな
る。この場合は、スレッシュホールド１ノヘルを越えた
複数箇所のオア回路から出力があることになる。従って
、最適位相選択部３４では、例えば、第１２図に示すよ
うな変換テーブルを利用して選択データを発生する。第
１２図はオア回路ＯＲＯ〜ＯＲｙからのエツジ分布情報
の例を示している。例１０１．１０２，１０４のように
分布位相が集中していれば問題無く四角の枠で囲む位相
に対応したサンプルクロックを選択すればよい。例１０
３．１０６の場合は、位相の異なる２か所である程度の
回数エツジが検出されたことを意味する。しかしこの場
合は非常に近い位相位置で検出されているのでどちらを
最適位相と判定しても大きな誤差は生じない。しかし例
１０５゜１０７のように分布状態が広がった場合は、そ
の中間の位相位置を選択するほうが、統計学的にも最適
位相を得る確率が高い。
の使用クロックランイン信号ＣＲ８は、そのパルスデュ
ーティ−比が５０％にならず、エツジの検出位相が一定
の位相に止どまらず、同図（ｂ）に示すような分布とな
る。この場合は、スレッシュホールド１ノヘルを越えた
複数箇所のオア回路から出力があることになる。従って
、最適位相選択部３４では、例えば、第１２図に示すよ
うな変換テーブルを利用して選択データを発生する。第
１２図はオア回路ＯＲＯ〜ＯＲｙからのエツジ分布情報
の例を示している。例１０１．１０２，１０４のように
分布位相が集中していれば問題無く四角の枠で囲む位相
に対応したサンプルクロックを選択すればよい。例１０
３．１０６の場合は、位相の異なる２か所である程度の
回数エツジが検出されたことを意味する。しかしこの場
合は非常に近い位相位置で検出されているのでどちらを
最適位相と判定しても大きな誤差は生じない。しかし例
１０５゜１０７のように分布状態が広がった場合は、そ
の中間の位相位置を選択するほうが、統計学的にも最適
位相を得る確率が高い。
以上説明したこの発明によれば、クロックランイン信号
のエツジを複数の位相位置でそれぞれ検出し、その位相
分布データを得る。ここの場合、単に検出回数の多い位
相位置を測定し、最も多い位置を最適位相とするのでは
なく、位相分布データから最適位相位置を決定している
。
のエツジを複数の位相位置でそれぞれ検出し、その位相
分布データを得る。ここの場合、単に検出回数の多い位
相位置を測定し、最も多い位置を最適位相とするのでは
なく、位相分布データから最適位相位置を決定している
。
このだめ、周期的なインパルスノイズなどの影響をうけ
にくくなる。もちろんクロックランイン信号が各種のノ
イズの影響を受けていても、従来のυｊ路に比べて格段
と優れた性能を発揮するものである。さらに竹に位相選
択データの変化にヒステリシス粘性を持ち、安定したク
ロックを再生しうる。
にくくなる。もちろんクロックランイン信号が各種のノ
イズの影響を受けていても、従来のυｊ路に比べて格段
と優れた性能を発揮するものである。さらに竹に位相選
択データの変化にヒステリシス粘性を持ち、安定したク
ロックを再生しうる。
第１図は従来のサンプリングクロック再生回路を示す図
、第２図、第３図はそれぞれ第１図の各部信号波形図、
第４図はこの発明の一実施例を示す回路図、第５図は第
４図の回路に与えられるクロック信号波形図、第６図は
第４図のヒステリシス回路をさらに詳細に示す回路図、
第７図は第６図の比較回路、カウンタの具体例を示す回
路図、第８図は第４図の回路の詳細を示す回路図、第９
図は第８図の回路の各部信号波形図、第１０図、第１１
図はそれぞれこの発明の回路の効果を説明するのに示し
た説明図、第１２図は第４図、第８図に示した最適位相
選択部のデータ変換テーブルの説明図である。 ３ノ・・・エツジ検出回路、３２・・・パラレルカウン
タ部、３３・・・スレッシュホールド値判定部、３４・
・・最適位相選択部、３５・・・クロック選択部、３６
・・・データヒステリシス回路。 出願人代理人 弁理士 鈴 江 武 診第１１町 Ｌ 第２芝１ ｊｉ ｔ２ｔ３ 第３ 閉 ＡＳ （） ｙ＋ Ｎ（’） 々 の０２ ！ × と ：＜ ｘ ：＜ ｘ・・・工Ｕｔ） ｕｕ
ｕｕｕ （Ｊ 第１０図 ＣＲ５ 第１１図
、第２図、第３図はそれぞれ第１図の各部信号波形図、
第４図はこの発明の一実施例を示す回路図、第５図は第
４図の回路に与えられるクロック信号波形図、第６図は
第４図のヒステリシス回路をさらに詳細に示す回路図、
第７図は第６図の比較回路、カウンタの具体例を示す回
路図、第８図は第４図の回路の詳細を示す回路図、第９
図は第８図の回路の各部信号波形図、第１０図、第１１
図はそれぞれこの発明の回路の効果を説明するのに示し
た説明図、第１２図は第４図、第８図に示した最適位相
選択部のデータ変換テーブルの説明図である。 ３ノ・・・エツジ検出回路、３２・・・パラレルカウン
タ部、３３・・・スレッシュホールド値判定部、３４・
・・最適位相選択部、３５・・・クロック選択部、３６
・・・データヒステリシス回路。 出願人代理人 弁理士 鈴 江 武 診第１１町 Ｌ 第２芝１ ｊｉ ｔ２ｔ３ 第３ 閉 ＡＳ （） ｙ＋ Ｎ（’） 々 の０２ ！ × と ：＜ ｘ ：＜ ｘ・・・工Ｕｔ） ｕｕ
ｕｕｕ （Ｊ 第１０図 ＣＲ５ 第１１図
Claims (2)
- （１） クロックランイン信号とこのクロックランイン
信号の後続データが組になった受信データが周期的に入
力され、前記クロックランイン信号に位相同期し前記後
続データをサンプリングするためのサンプリングクロッ
クを再生する装置において、 前記クロックランイン信号のエツジ部の位相分布を検出
して位相分布データを発生し、この位相分布データから
前記後続データをサンプリングする最適位相決定用の第
１の選択データを出力する手段と、この第１の選択デー
タが入力され、この第１の選択データの変化にヒステリ
シス特性を持たせた第２の選択データを出力するデータ
ヒステリシス回路と、前記第２の選択データによって、
位相の異なる複数のサンプリングクロックのうちいずれ
か１つを選択させられるクロック選択部とを具備したこ
とを特徴とするサンプリングクロック再生回路。 - （２）前記データヒステリシス回路は、前記第１の選択
データが周期的に入力され、ロードパルスが与えられた
ときに前記第１の選択データを２ツチするラッチ回路と
、 前記ラッチ回路にラッチされている前記第１の選択デー
タと新しく入力した選択データとを比較し、両データが
一致するとき一致パルスを、不一致のとき不一致パルス
を出力する比較手段と、 前記一致パルスによってリセットされこの一致パルスが
前記周期の所定の回数欠落する場合は前記周期ごとのパ
ルスを計数し所定の値で前記ラッチ回路に対するラッチ
パルスを発生する第１のカクンタと、 リセット状態のとき前記不一致パルスでロードされてロ
ードデータが設定され、前記不一致パルスが前記周期の
所定回数欠落したことを前記周期ごとのパルスを計数す
ることで検出し、この検出パルスで自己ホールドすると
ともに前記周期ごとのパルスが前記ラッチ回路のラッチ
パルス入力端子に入力するのを阻止する第２のカウンタ
とを具備したことを特徴とする特許請求の範囲第１項記
載のサンプリングクロック再生回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105121A JPS60248086A (ja) | 1984-05-24 | 1984-05-24 | サンプリングクロツク再生回路 |
| US06/736,370 US4672639A (en) | 1984-05-24 | 1985-05-21 | Sampling clock pulse generator |
| KR1019850003527A KR900006472B1 (ko) | 1984-05-24 | 1985-05-22 | 샘플링 클록 재생회로 |
| CA000482076A CA1252156A (en) | 1984-05-24 | 1985-05-22 | Sampling clock pulse generator |
| DE8585106367T DE3574100D1 (en) | 1984-05-24 | 1985-05-23 | Sampling clock pulse generator |
| EP85106367A EP0165498B1 (en) | 1984-05-24 | 1985-05-23 | Sampling clock pulse generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59105121A JPS60248086A (ja) | 1984-05-24 | 1984-05-24 | サンプリングクロツク再生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60248086A true JPS60248086A (ja) | 1985-12-07 |
| JPH0453152B2 JPH0453152B2 (ja) | 1992-08-25 |
Family
ID=14398969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59105121A Granted JPS60248086A (ja) | 1984-05-24 | 1984-05-24 | サンプリングクロツク再生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60248086A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57162894A (en) * | 1981-03-31 | 1982-10-06 | Toshiba Corp | Clock pulse reproducing circuit |
| JPS58105677A (ja) * | 1981-12-17 | 1983-06-23 | Toshiba Corp | クロツク信号再生回路 |
-
1984
- 1984-05-24 JP JP59105121A patent/JPS60248086A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57162894A (en) * | 1981-03-31 | 1982-10-06 | Toshiba Corp | Clock pulse reproducing circuit |
| JPS58105677A (ja) * | 1981-12-17 | 1983-06-23 | Toshiba Corp | クロツク信号再生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0453152B2 (ja) | 1992-08-25 |
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