KR20090005888A

KR20090005888A - 반도체 장치의 승압 전압 발생기

Info

Publication number: KR20090005888A
Application number: KR1020070069289A
Authority: KR
Inventors: 손상기; 임종형; 김대선; 이지현
Original assignee: 삼성전자주식회사
Priority date: 2007-07-10
Filing date: 2007-07-10
Publication date: 2009-01-14

Abstract

본 발명은 반도체 장치의 승압 전압 발생기를 공개한다. 이 장치는 카운터 인에이블 신호에 응답하여 카운팅하여 목표 카운팅수에 도달하면 승압 전압의 검출 감도 조절 신호를 발생하는 카운터, 검출 감도 조절 신호에 응답하여 승압된 전압과 기준 전압을 비교하고 승압 전압이 기준 전압에 미치는지를 검출하여 승압 전압 검출 신호를 출력하는 승압 전압 레벨 검출부, 검출 감도 조절 신호 및 승압 전압 검출 신호에 응답하여 주기가 가변하는 펄스 신호를 발생시키는 펄스 신호 발생기를 구비하는 것을 특징으로 한다. 따라서, 본 발명에 의할 경우 회로가 비정상 동작하여 비정상 전류 소모가 있는 경우 전류 소모량에 따라 펄스 신호 발생기에서 출력되는 펄스 파형의 주기를 가변적으로 조절하여 불필요한 전류 소모를 방지하고 내부 전압 발생 장치의 용량과 승압 전압 레벨 검출의 감도를 향상시킴으로써 안정적인 반도체 장치의 내부 전압 특성을 확보할 수 있다.

승압 전압 발생기, 내부 전원 전압, DC 발생기

Description

반도체 장치의 승압 전압 발생기 {Voltage booster of semiconductor device}

본 발명은 반도체 장치에 관한 것으로서, 특히 고속 동작을 위한 반도체 장치에서 보다 안정적인 내부 전원 전압 공급을 보장하기 위한 승압 전압 발생기에 관한 것이다.

최근의 반도체 장치는 내부 동작 전압이 낮아짐에 따라 높은 외부 공급 전압을 낮은 내부 전압으로 변환하여 사용하고 있다. 이러한 반도체 장치를 동작시키기 위하여 외부 전원 전압을 인가하는 것을 파워 업(power up)이라고 하는데, 반도체 장치가 파워 업에 의하여 전원 전압이 인가되는 순간부터 곧바로 전원 전압의 레벨에 응답하여 동작하는 것이 아니라 전원 전압의 레벨이 어느 정도 레벨 이상으로 상승된 후에 동작하게 된다.

또한, 외부 전원 전압(VDD)보다 높은 승압 전압(Vpp)은 트랜지스터의 문턱 전압 손실을 보충할 수 있어 DRAM 회로에 널리 이용되는데, 메모리 셀 트랜지스터는 칩을 구성하는 트랜지스터 중 최소 치수를 갖게 되어 다른 트랜지스터보다 문턱 전압이 높기 때문에 승압 전압(Vpp)의 진폭이 외부 전원 전압(VDD) + 문턱 전압 이상이어야 한다.

한편, 반도체 장치의 동작은 외부 전원 전압(VDD)을 인가한 뒤에 일정한 시간이 지나서 외부 전원 전압으로부터 생성되는 내부 전원 전압이 어느 정도 안정화된 후에야 신뢰할 수가 있다. 이를 위하여 내부 전원 전압이 소정의 목표 레벨을 확보하였음을 감지하는 파워 업 신호(/PWRUP)를 생성하여 반도체 장치의 동작에 필요한 중요한 제어 신호들을 제어하도록 한다. 즉, 내부 전원 전압이 소정의 목표 레벨을 아직 확보하지 않은 상태에서는 파워 업 신호(/PWRUP)가 외부 전원 전압을 따라 증가하다가 내부 전원 전압이 소정의 목표 레벨을 확보하게 되면 파워 업 신호(/PWRUP)가 로우 레벨로 천이되어 안정한 내부 전원 전압을 확보하였음을 내부 회로들에 알려 그에 따른 동작을 수행하게 한다.

도 1은 종래의 반도체 장치의 승압 전압 발생기의 회로도를 나타낸 것으로서, 승압 전압 레벨 검출부(10), 펄스 신호 발생기(20), 전하 펌프부(30)를 구비한다.

도 1을 참조하여 종래의 반도체 장치의 승압 전압 발생기 각 블록의 기능을 설명하면 다음과 같다.

승압 전압 레벨 검출부(10)는 파워 업 회로(미도시)로부터의 파워 업 신호(/PWRUP), 기준 전압 발생기(미도시)에서 출력된 기준 전압(Vref), 외부 전원 전압(VDD), 자체 궤환(feed back)된 승압 전압(Vpp)을 인가받아 승압 전압(Vpp)을 기 준 전압(Vref)과 레벨을 비교하여 승압 전압(Vpp)이 소정의 목표 값(Vref)에 미치는지를 검출한다. 검출 결과에 따라 펄스 신호 발생기(20)의 작동 여부를 제어하는 펄스 신호 발생기 온 신호(osc_on)를 출력하고 펄스 신호 발생기(20)는 이 신호와 외부 전원 전압(VDD)을 인가받아 펄스 신호 발생기 온 신호(osc_on)가 하이 레벨인 경우 펄스 신호를 주기적으로 발생시킨다.

전하 펌프부(30)는 펄스 신호와 외부 전원 전압(VDD)을 인가받아 전하를 펌핑하여 승압 전압(Vpp)을 발생시킨 후에 다시 궤환(feed back)시켜 승압 전압 레벨 검출부(10)로 인가한다. 출력된 승압 전압(Vpp)이 기준 전압(Vref) 레벨에 도달할 때까지 상기 동작을 반복하여 최종적으로 기준 전압(Vref) 레벨 이상이 된 승압 전압(Vpp)을 출력한다.

도 1을 참조하여 종래의 반도체 장치의 승압 전압 발생기의 동작을 설명하면 다음과 같다.

초기에 외부 전원 전압(VDD)으로부터 생성된 내부 전원 전압이 소정의 목표 레벨에 도달하게 되어 파워 업 신호(/PWRUP)가 로우 레벨로 천이되면 승압 전압 레벨 검출부(10)는 기준 전압 발생기(미도시)에서 출력된 기준 전압(Vref)과 자체 궤환(feed back)된 승압 전압(Vpp)의 레벨을 비교하여 승압 전압(Vpp)이 소정의 목표 값(Vref)에 미치는지를 검출한다.

검출 결과, 만일 승압 전압(Vpp)이 소정의 목표 값(Vref)에 미치지 않는 경우 승압 전압 레벨 검출부(10)에서 하이 레벨의 펄스 신호 발생기 온 신호(osc_on)를 출력하고 펄스 신호 발생기(20)는 이를 인가받아 펄스 신호 발생기 펄스 신 호(osc_p)를 주기적으로 발생시키고, 만일 승압 전압(Vpp)이 소정의 목표 값(Vref)에 미친 경우에는 승압 전압 레벨 검출부(10)에서 로우 레벨의 펄스 신호 발생기 온 신호(osc_on)가 출력되어 펄스 신호 발생기(20)는 더 이상 동작하지 않게 된다.

승압 전압 레벨 검출부(10)에서 하이 레벨의 펄스 신호 발생기 온 신호(osc_on)가 출력되어 펄스 신호 발생기(20)가 펄스 신호 발생기 펄스 신호(osc_p)를 주기적으로 발생하면 전하 펌프부(30)는 이 신호를 인가받아 전하를 펌핑하여 승압 전압(Vpp)을 발생시킨 후에 다시 궤환(feed back)시켜 승압 전압 레벨 검출부(10)로 인가한다.

승압 전압 레벨 검출부(10)는 궤환된 승압 전압(Vpp)의 레벨을 다시 기준 전압(Vref)과 레벨을 비교하여 승압 전압(Vpp)이 소정의 목표 값(Vref)에 미치는지를 검출하고 검출 결과에 따라 펄스 신호 발생기(20)의 작동 여부를 제어한다.

상기 제어에 의해 펄스 신호 발생기(20)는 펄스 신호를 주기적으로 발생시키고, 전하 펌프부(30)는 펄스 신호를 인가받아 전하를 펌핑하여 승압 전압(Vpp)을 발생시킨 후에 또 다시 궤환(feed back)시켜 승압 전압 레벨 검출부(10)로 인가함으로써 출력된 승압 전압(Vpp)이 기준 전압(Vref) 레벨에 도달할 때까지 상기 동작을 반복하여 최종적으로 기준 전압(Vref) 레벨 이상이 된 승압 전압(Vpp)을 출력한다.

한편, 최근에 사용되고 있는 고속 동작을 위한 반도체 장치에서 디자인 룰(Design rule)상 회로 선폭의 감소와 고집적화 공정은 빠른 속도로 진행되고 있는 반면 반대급부로서 반도체 장치의 안정적인 소자 특성을 확보하는 것은 더욱 어 려워지고 있는 실정이다.

특히 메모리 셀의 단위면적 비율로 기존보다 집적도를 향상시켜 수율을 증가시키는 공정인 6F2와 같은 구조에서는 반도체 기판(substrate)의 누설전류 및 파워 커플링 노이즈(power couping noise) 등의 결함들로 인한 리프레쉬 특성의 불량이 점점 악화되고 있기 때문에, 보다 안정적인 전원 전압 공급을 위해 더욱 향상된 승압 전압 발생기가 요구되었다. 여기에서 6F2 구조란 1비트를 저장하는 메모리 셀의 크기가 메모리 셀 내 커패시터의 단위 면적(F2) 대비 6배라는 의미로서, 기존 8F2 구조와 비교할 때 셀 사이즈가 25% 감소된 메모리 셀 구조를 말한다.

일반적으로 PMOS 트랜지스터는 N형 실리콘 기판상에 소오스와 드레인에 P형 웰(well)이 형성되는데, 본래 소오스측에 고전압, 드레인 측에 저전압이 인가되어 게이트 측에 PMOS 트랜지스터의 문턱 전압보다 낮은 전압 레벨이 인가되면 소오스와 드레인간의 채널을 통해 소오스측에서 드레인 측으로 전류가 흐르게 된다.

그런데 저전력의 절전 모드가 필요한 휴대용 전자 기기에 종래의 반도체 장치의 승압 전압 발생기를 사용하게 되면 절전 모드에서 소오스측인 승압 전압(Vpp) 레벨이 하강하게 되면 외부 전원 전압(VDD)이 인가되는 드레인 측보다 소오스 측과 연결되어 있는 벌크 측이 더 낮은 전압 레벨이 되고 이에 따라 드레인 측에서 벌크 측으로 PN 접합 다이오드가 형성되어 직류의 누전 전류가 흐르게 되는 현상이 발생한다.

또한, 고속으로 데이터를 출력하는 높은 대역폭을 갖는 반도체 메모리 장치들의 경우 메모리 셀 어레이 파워 노이즈에 의한 센싱 동작의 손상, 주변의 내부전 압 레벨의 열화에 의한 각종 신호 마진의 손상, 데이터 출력 파워의 요동(fluctuation)에 의한 데이터 패치 윈도우의 변화 등과 같은 파워 커플링 노이즈 문제가 발생할 수 있다.

한편, 대부분의 반도체 메모리 장치에서는 외부 전원전압을 기준으로 특정한 레벨의 전압을 발생하는 내부 기준 전압 발생회로들이 사용되고 있다. 기준전압들은 내부 회로의 동작에 있어 매우 중요한 역할을 담당하는데 만일 기준전압들이 반도체 메모리 장치의 내부 동작에 대하여 균등한 값들을 가지지 못하면 반도체 메모리 장치 내부의 DC 발생기들의 동작에 막대한 피해를 주게 된다.

내부 전압 발생 회로를 예로 들면 내부 전원 전압은 내부 회로 동작시 소비되는 전류를 기준으로 그 전류 구동능력이 설정되는데, 만일 충분한 사전 고려를 통하여 전류 구동능력을 충분히 갖게끔 설정된 상황에서 기준 전압(Vref)이 외부 파워 노이즈에 기인해 그 전위가 감소하게 된다면 내부 전압 발생 회로는 그것이 갖고 있는 전류 구동능력을 정확히 발휘하지 못하고 소모되는 전류량 만큼 반도체 메모리 장치에 전하를 전달하지 못하는 상황이 발생한다. 이는 내부 전압 발생 회로 전위의 강하로 나타나고 결국 설계단계에서 예상하였던 것과는 다르게 회로가 동작하는 문제를 야기하게 된다.

그런데, 종래의 승압 전압 발생기는 도 1에서처럼 승압 전압 레벨 검출부(10)에서 발생하는 신호를 펄스 신호 발생기(20)에서 인가받아 획일적으로 일정한 주기로 동작하여 전하 펌프부에서 승압 전압(Vpp)이 소정의 목표 값(Vref)에 도달할 때까지 전하 펌핑을 계속하게 된다.

따라서 전류 소모가 상대적으로 증가하게 되는 액티브 동작시 뿐만 아니라, 반도체 기판의 누설전류 또는 파워 커플링 노이즈 등의 결함들로 인한 리프레쉬 특성의 불량에 의해 승압 전압 발생기가 비정상 동작하게 되어 전류 소모가 불필요하게 증가하는 경우에 종래의 승압 전압 발생기로서는 이에 대처하기에 어려운 문제점이 있었다.

본 발명의 목적은 목표 카운팅수와 비교하여 승압 전압의 검출 감도를 조절하고 승압 전압 레벨을 승압하는 속도를 제어하기 위하여 출력 펄스 신호의 주기를 조절하는 반도체 장치의 승압 전압 발생기를 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명의 반도체 장치의 승압 전압 발생기는 카운터 인에이블 신호에 응답하여 카운팅하여 목표 카운팅수에 도달하면 승압 전압의 검출 감도 조절 신호를 발생하는 카운터, 검출 감도 조절 신호에 응답하여 승압된 전압과 기준 전압을 비교하고 승압 전압이 기준 전압에 미치는지를 검출하여 승압 전압 검출 신호를 출력하는 승압 전압 레벨 검출부, 검출 감도 조절 신호 및 승압 전압 검출 신호에 응답하여 주기가 가변하는 펄스 신호를 발생시키는 펄스 신호 발생기를 구비하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 반도체 장치의 승압 전압 발생기는 외부 명령어 신호를 인가받아 디코딩하여 내부 명령어를 생성하는 명령어 디코더, 내부 명령어에 응답하여 카운터의 카운팅 동작을 제어하는 카운터 인에이블 신호를 발생하는 카운터 인에이블부, 외부로부터 모드 설정 코드를 인가받아 펄스 신호의 주기의 증감을 제어하는 구동 용량 제어 신호를 출력하는 모드 레지스터, 주기가 다른 펄스 신호를 인가받아 각 펄스 신호의 주기에 따라 전하 펌핑 속도를 달리하여 승압 전압이 기준 전압 레벨에 도달할 때까지 전하를 펌핑하여 승압 전압을 발생시키는 전하 펌프부를 더 구비하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 반도체 장치의 승압 전압 발생기의 카운터는 1회부터 카운팅하여 미리 저장된 목표 카운팅수에 도달하지 못하면 검출 감도 조절 신호를 로우 레벨로 출력하여 펄스 신호의 주기를 최초의 주기로 유지하고, 목표 카운팅수에 도달하게 되면 검출 감도 조절 신호를 하이 레벨로 출력하여 펄스 신호의 주기를 감소시키는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 반도체 장치의 승압 전압 발생기의 승압 전압 레벨 검출부는 전원 전압을 인가받아 검출 감도 조절 신호에 응답하여 전원 전압을 전달하는 전원 전압 전달부, 접지 전압을 인가받아 접지 전압을 전달하는 접지 전압 전달부, 전하 펌프부로부터 궤환된 승압 전압을 인가받아 기준 전압과 전압 레벨을 비교하여 기준 전압 레벨에 도달 여부를 판별하여 전달되는 접지 전압 출력을 제어하는 기준 전압 레벨 판별부, 전달되는 전원 전압 또는 접지 전압을 인가받아 소정 시간 지연하여 승압 전압 검출 신호로 출력하는 지연부를 구비하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 반도체 장치의 승압 전압 발생기의 전원 전압 전달부는 일측에 전원 전압을 인가받고 게이트 단자에 접지 전압을 인가받는 제1 PMOS 트랜지스터, 일측에 제1 PMOS 트랜지스터의 타측이 연결되고 게이트 단자에 접지 전압을 인가받는 제2 PMOS 트랜지스터, 제2 PMOS 트랜지스터에 병렬 연결되고 게이트 단자에 반전된 검출 감도 조절 신호를 인가받는 제3 PMOS 트랜지스터를 구비하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 반도체 장치의 승압 전압 발생기의 기준 전압 레벨 판별부는 일측에 제2 PMOS 트랜지스터의 타측이 연결되고 게이트 단자에 궤환된 승압 전압을 인가받는 제4 PMOS 트랜지스터, 일측에 제4 PMOS 트랜지스터의 타측이 연결되고 게이트 단자에 궤환된 승압 전압을 인가받는 제5 PMOS 트랜지스터, 제5 PMOS 트랜지스터에 병렬 연결되고 게이트 단자에 반전된 검출 감도 조절 신호를 인가받는 제6 PMOS 트랜지스터를 구비하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 반도체 장치의 승압 전압 발생기의 접지 전압 전달부는 일측에 제5 PMOS 트랜지스터의 타측이 연결되고 타측에 접지 전압이 연결되며 게이트 단자에 접지 전압을 인가받는 제1 NMOS 트랜지스터를 구비하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 반도체 장치의 승압 전압 발생기의 지연부는 입력단에 제2 PMOS 트랜지스터와 제4 PMOS 트랜지스터 접점인 제1 노드로부터 출력 신호를 인가받아 반전하여 소정 시간 지연하여 출력하는 제2 인버터, 입력단에 제2 인버터의 출력을 인가받아 소정 시간 지연하여 출력하는 제3 인버터를 구비하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 반도체 장치의 승압 전압 발생기의 펄스 신호 발생기는 승압 전압 검출 신호를 인가받아 반논리합 연산을 하여 출력하는 입력부, 반논리합 연산 출력에 응답하여 전원 전압 및 접지 전압을 공급하는 전원 공급부, 전원 전압 및 접지 전압을 인가받아 구동 용량 제어 신호에 응답하여 승압 전압 레벨을 승압하는 속도를 제어하기 위하여 펄스 신호의 주기를 조절하여 출력하는 복수단의 주기 조절부, 복수단의 주기 조절부 중 일부 단의 주기 조절부 출력 펄스 신호를 인가받아 반전시킨 후에 버퍼링하여 출력하는 출력부를 구비하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 반도체 장치의 승압 전압 발생기의 입력부는 승압 전압 검출 신호를 인가받아 논리합 연산을 하여 출력하는 OR 게이트, 논리합 연산 출력을 인가받아 반전하여 출력하는 제4 인버터를 구비하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 반도체 장치의 승압 전압 발생기의 전원 공급부는 일측에 전원 전압을 인가받고 게이트 단자에 반논리합 연산 출력을 인가받는 PMOS 트랜지스터, 일측에 접지 전압을 인가받고 게이트 단자에 반논리합 연산 출력을 인가받는 NMOS 트랜지스터를 구비하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 반도체 장치의 승압 전압 발생기의 복수단의 주기 조절부 각각은 제7 및 제8 PMOS 트랜지스터들과 제2 및 제3 NMOS 트랜지스터들이 직렬로 연결되어 일측에 전원 전압을 인가받고 타측에 접지 전압을 인가받으며 각 트랜지스터들의 게이트 단자에 전단의 주기 조절부의 출력을 인가받는 Clocked 인버터, Clocked 인버터의 일측과 병렬로 연결되어 전원 전압을 인가받아 구동 용량 제어 신호에 응답하여 전원 전압 전달 여부를 제어하는 제1 스위칭부, Clocked 인버터의 타측과 병렬로 연결되어 접지 전압을 인가받아 구동 용량 제어 신호에 응답하여 접지 전압 전달 여부를 제어하는 제2 스위칭부, 일측이 제1 스위칭부에 연결되고 타측이 제2 스위칭부에 연결되어 입력단에 인가되는 후단의 주기 조절부의 출력에 응답하여 전달되는 전원 전압 또는 접지 전압을 출력하는 인버터를 구비하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 반도체 장치의 승압 전압 발생기의 제1 스위칭부는 일측이 Clocked 인버터의 일측과 병렬로 연결되어 전원 전압을 인가받고 게이트 단자에 구동 용량 제어 신호이 각각 인가되어 병렬 연결되는 복수개의 PMOS 트랜지스터들을 구비하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 반도체 장치의 승압 전압 발생기의 제2 스위칭부는 일측이 Clocked 인버터의 타측과 병렬로 연결되어 접지 전압을 인가받고 게이트 단자에 구동 용량 제어 신호의 반전된 신호들이 각각 인가되어 병렬 연결되는 복수개의 NMOS 트랜지스터들을 구비하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 반도체 장치의 승압 전압 발생기의 인버터는 일측이 제1 스위칭부에 연결되고 게이트 단자에 후단의 주기 조절부의 출력이 인가되는 제9 PMOS 트랜지스터, 일측이 제2 스위칭부에 연결되고 게이트 단자에 후단의 주기 조절부의 출력이 인가되고 제9 PMOS 트랜지스터의 타측과의 접점에서 전원 전압 또는 접지 전압을 출력하는 제4 NMOS 트랜지스터를 구비하는 것을 특징으로 한다.

상기 목적을 달성하기 위한 본 발명의 반도체 장치의 승압 전압 발생기의 출 력부는 일측에 전원 전압이 연결되고 타측에 접지 전압이 연결되어 입력측에 일부 단의 주기 조절부 출력을 인가받아 반전하여 출력하는 Clocked 인버터, 입력단에 Clocked 인버터의 출력 신호를 인가받아 반전하여 소정 시간 지연하여 출력하는 제5 인버터, 입력단에 제2 인버터의 출력을 인가받아 소정 시간 지연하여 출력하는 제6 인버터를 구비하는 것을 특징으로 한다.

본 발명의 반도체 장치의 승압 전압 발생기는 회로가 비정상 동작하여 비정상 전류 소모가 있는 경우 전류 소모량에 따라 펄스 신호 발생기에서 출력되는 펄스 파형의 주기를 가변적으로 조절하여 불필요한 전류 소모를 방지하고 내부 전압 발생 장치의 용량과 승압 전압 레벨 검출의 감도를 향상시킴으로써 안정적인 반도체 장치의 내부 전압 특성을 확보할 수 있다.

이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 장치의 승압 전압 발생회로를 설명하면 다음과 같다.

도 2는 본 발명의 반도체 장치의 승압 전압 발생기의 블록도를 나타낸 것으로서, 명령어 디코더(100), 카운터 인에이블부(200), 카운터(300), 승압 전압 레벨 검출부(400), 모드 레지스터(500), 펄스 신호 발생기(600), 전하 펌프부(700)를 구비한다.

도 2를 참조하여 본 발명의 반도체 장치의 승압 전압 발생기 각 블록의 기능을 설명하면 다음과 같다.

명령어 디코더(100)는 외부 명령어 신호(XCMD)를 인가받아 디코딩하여 내부 명령어를 생성한다. 예를 들어, DRAM이나 SRAM과 같은 반도체 메모리 장치의 경우 칩 선택 바(CEB), 라스 바(RASB), 카스 바(CASB)의 로우 레벨 값을 인가받아 CBR(CAS before RAS) 신호를 발생한다.

카운터 인에이블부(200)는 외부로부터 특정 명령어가 인가되면 이들의 조합에 의해 만들어진 내부 명령어에 의해 카운터(300)의 카운팅 동작을 제어하는 카운터 인에이블 신호(CNT_EN)를 발생한다.

카운터(300)는 펄스 신호 발생기(600)로부터 주기적으로 발생되는 펄스 신호를 인가받아 카운터 인에이블 신호(CNT_EN)에 응답하여 미리 저장된 목표 카운팅수와 비교하여 펄스 신호 주파수의 증감을 제어하는 승압 전압 검출 감도 조절 신호(sense_up)를 발생한다.

즉, 1회부터 카운팅하여 저장된 목표 카운팅수에 도달하지 못하면 승압 전압 검출 감도 조절 신호(sense_up)를 로우 레벨로 출력하여 펄스 신호 주파수를 최초의 주파수(p1)로 유지하고, 목표 카운팅수에 도달하게 되면 승압 전압 검출 감도 조절 신호(sense_up)를 하이 레벨로 출력하여 펄스 신호 주파수를 고주파수(p2)로 증가시킨다.

모드 레지스터(500)는 외부로부터 모드 설정 코드(A[N:1])를 인가받아 복수개의 비트 조합을 이용하여 펄스 신호 발생기(600) 내 복수개의 스위칭부들(nSW1, nSW2)의 개폐를 제어하는 구동 용량 제어 신호(CAPA[N:1])를 출력하는데, 본 실시예에서는 이해의 편의를 위하여 N비트의 모드 설정 코드 (A[N:1])중 2비트(A[2:1]) 만을 인가받아 4가지 경우수의 구동 용량 제어 신호(CAPA[2:1])를 출력하는 것으로 가정한다.

펄스 신호 발생기(600)는 모드 레지스터(500)로부터 구동 용량 제어 신호(CAPA[2:1])를 인가받아 내장된 복수개의 스위칭부들(nSW1, nSW2)의 개폐를 제어하여 내부에서 흐르는 전류의 양을 조절하여 주기가 다른 펄스 신호를 출력한다.

전하 펌프부(700)는 주기가 다른 펄스 신호들과 외부 전원 전압(VDD)을 인가받아 각 펄스 신호의 주기에 따라 전하 펌핑 속도를 달리하여 승압 전압(Vpp)이 기준 전압(Vref) 레벨에 도달할 때까지 전하를 펌핑하여 승압 전압(Vpp)을 발생시킨다.

승압 전압 레벨 검출부(400)는 전하 펌프부(700)로부터 자체 궤환(feed back)된 승압 전압(Vpp)을 인가받아 카운터(300)로부터의 승압 전압 검출 감도 조절 신호(sense_up)에 응답하여 승압된 전압(Vpp)을 기준 전압(Vref)과 레벨을 비교하고 승압 전압(Vpp)이 소정의 목표 값(Vref)에 미치는지를 검출하여 복수개의 승압 전압 검출 신호들(V_det[n:1])를 출력한다.

즉, 승압 전압 검출 감도 조절 신호(sense_up)가 하이 레벨로 인가되면 펄스 신호 주파수가 고주파수(p2)로 증가되어 펄스 신호 발생기(600)를 작동시켜 승압 전압(Vpp)의 용량을 더욱 증가시키게 되고, 증가된 승압 전압(Vpp)이 소정의 목표 값(Vref)에 미치게 되는 경우 승압 전압 검출 감도 조절 신호(sense_up)가 로우 레벨로 인가되어 펄스 신호 주파수를 다시 최초 주기(p1)로 복귀시킨다.

예를 들면 펄스 신호 발생기(600)의 주기가 100ns이고, 승압 전압 레벨 검출 부(400)에서 기준 전압치(Vref)에 도달하게 되는 최소 카운팅수가 300회라고 가정한다면 카운터(300)에서 1회부터 카운팅하여 카운팅수가 저장된 목표 카운팅수인 300회에 도달하게 되었을 때 승압 전압 레벨 검출부(400)에서 검출된 승압 전압의 레벨이 기준 전압치(Vref)에 도달한 경우에는 승압 전압 발생기가 정상 동작했음을 의미하지만, 카운터(300)에서의 카운팅수가 300회 에 도달 되었는데도 검출된 승압 전압의 레벨이 아직 기준 전압치(Vref)에 미도달한 경우에는 반도체 기판의 누설전류 또는 파워 커플링 노이즈 등의 결함들로 인한 리프레쉬 특성의 불량으로 승압 전압 발생기가 비정상 동작했음을 의미한다.

다음으로, 도 3은 본 발명의 반도체 장치의 승압 전압 발생기 내 승압 전압 레벨 검출부(400)의 회로도를 나타낸 것으로서, 6개의 PMOS 트랜지스터들(P1 내지 P6), 1개의 NMOS 트랜지스터(N1), 3개의 인버터들(IN1 내지 IN3)을 구비한다.

도 2 및 도 3을 참조하여 본 발명의 반도체 장치의 승압 전압 발생기 내 승압 전압 레벨 검출부(400)의 동작을 설명하면 다음과 같다.

먼저, 정상 동작 구간에서 카운터(300)가 카운터 인에이블 신호(CNT_EN)에 응답하여 순차적으로 카운팅하다가 승압되는 승압 전압의 레벨이 기준 전압치(Vref)에 도달하게 되는 최소 카운팅수에 도달되었을 때 검출되는 승압 전압의 레벨인 기준 전압치(Vref)가 -0.7V이고 이 때의 전류값이 1A 라고 가정한다.

전하 펌프부(700)로부터 자체 궤환(feed back)된 승압 전압(Vpp)이 제4 및 제5 PMOS 트랜지스터들(P4, P5)의 게이트 단자에 인가되는데, 승압 전압(Vpp)의 전 압 레벨이 -0.7V 이하가 되는 시점까지는 제4 및 제5 PMOS 트랜지스터들(P4, P5)이 모두 턴 온되어 노드(ND)에 접지 전압이 전달되고 2개의 인버터들(IN2, IN3)을 통과하여 소정 시간 지연되어 승압 전압 레벨 검출부(400)는 시점까지는 출력 단자에서 로우 레벨의 승압 전압 검출 신호(V_det[1])를 출력한다.

하지만, 반도체 기판의 누설전류 또는 파워 커플링 노이즈 등의 결함들로 인한 리프레쉬 특성의 불량으로 승압 전압 발생기가 비정상 동작함에 따라 카운터(300)에서의 카운팅수가 300회 에 도달 되었는데도 검출된 승압 전압의 레벨이 아직 기준 전압치(Vref)인 -0.7V에 도달하지 못하고 -0.5V 에 불과하여 실제로 측정되는 전류값이 0.5A 인 경우에는 제4 및 제5 PMOS 트랜지스터들(P4, P5)이 모두 턴 오프되어 노드(ND)에 접지 전압이 전달되지 못한다.

또한, 제1 및 제2 PMOS 트랜지스터들의 게이트 단자에 접지 전압이 인가되므로 승압 전압의 레벨이 -0.5V를 유지하는 시점까지는 제1 및 제2 PMOS 트랜지스터들(P1, P2)이 모두 턴 온되어 노드(ND)에 전원 전압이 전달되고 2개의 인버터들(IN2, IN3)을 통과하여 소정 시간 지연되어 승압 전압 레벨 검출부(400)가 구간에는 출력 단자에서 하이 레벨의 승압 전압 검출 신호(V_det[1])를 출력한다.

다음으로, 도 4는 본 발명의 반도체 장치의 승압 전압 발생기 내 펄스 신호 발생기(600)의 회로도를 나타낸 것으로서, 입력부(610), 전원 공급부(620), 5단의 주기 조절부(631 내지 635), 출력부(640)를 구비한다.

입력부(610)는 OR 게이트(OR)와 인버터(IN1)로 구성되며, 전원 공급부(620) 는 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)로 구성되고, 5단의 주기 조절부(631 내지 635) 각각은 제1 및 제2 PMOS 트랜지스터들(nP1, nP2)과 제1 및 제2 NMOS 트랜지스터들(nN1, nN2)이 직렬로 연결된 Clocked 인버터와 제5 PMOS 트랜지스터와 제5 NMOS 트랜지스터(nP5, nN5)가 직렬로 연결된 인버터(nIN)의 병렬 연결, 2개의 PMOS 트랜지스터들(nP3, nP4)로 구성된 5개의 제1 스위칭부들(nSW1), 2개의 NMOS 트랜지스터들(nN3, nN4)로 구성된 5개의 제2 스위칭부들(nSW2)로 구성되고, 출력부(640)는 1단의 Clocked 인버터와 2개의 인버터들(IN4, IN5)로 구성된다.

본 실시예에서는 이해의 편의를 위하여 주기 조절부를 5단(631 내지 635)으로 구성하고, 복수개의 스위칭부들(nSW1, nSW2) 각각을 2개의 트랜지스터들(nP3, nP4 또는 nN3, nN4)로 구성하였으나, 더욱 다양한 주기 조절을 위하여 각각 6단 이상의 주기 조절부들과 3개 이상의 트랜지스터들로 구성할 수 있음은 당연하다.

도 4를 참조하여 본 발명의 반도체 장치의 승압 전압 발생기 내 펄스 신호 발생기 각 블럭의 기능을 설명하면 다음과 같다.

입력부(610)는 승압 전압 레벨 검출부(400)로부터 감지된 복수개의 승압 전압 검출 신호(V_det[1:n])을 인가받아 OR 게이트(OR)와 인버터(IN1)를 통과하여 반논리합 연산을 하여 출력한다.

전원 공급부(620)는 입력부(610)의 출력에 응답하여 전원 전압을 제1단, 제4단, 제5단의 주기 조절부(631, 634, 635)에 인가하거나 접지 전압을 제5단의 주기 조절부(635)에 인가한다.

5단의 주기 조절부(631 내지 635)는 제1 Clocked 인버터의 입력단에 전단의 주기 조절부의 출력을 인가받고, 제2 Clocked 인버터의 입력단에 후단의 주기 조절부의 출력을 인가받아 모드 레지스터(500)로부터의 복수개의 구동 용량 제어 신호(CAPA[2:1])들에 응답하여 펄스 신호 발생기(600) 펄스의 주기를 조절하여 출력한다.

단, 제1단의 주기 조절부(631)는 전단의 주기 조절부가 없으므로 제1 Clocked 인버터의 입력단에 전원 공급부(620)의 출력을 인가받고, 제5단의 주기 조절부(635)는 후단의 주기 조절부가 없으므로 제2 Clocked 인버터의 입력단에 제1단의 주기 조절부(631) 출력을 인가받는다.

출력부(640)는 1단의 Clocked 인버터 입력측에 제2단 및 제4단의 주기 조절부(632, 634) 출력을 인가받아 반전시킨 후에 버퍼링하여 출력한다.

도 4를 참조하여 본 발명의 반도체 장치의 승압 전압 발생기 내 펄스 신호 발생기의 동작을 설명하면 다음과 같다.

먼저, 모드 레지스터(500)는 외부로부터 N비트의 모드 설정 코드 (A[N:1])중 2비트(A[2:1])만을 인가받아 4가지 경우수의 비트 조합을 이용하여 펄스 신호 발생기(600) 내 복수개의 스위칭부들(nSW1, nSW2)의 개폐를 제어하는 구동 용량 제어 신호(CAPA[2:1])를 출력한다.

즉, 구동 용량 제어 신호(CAPA[2:1])의 4가지 경우수의 로직 레벨 값은 ‘00', ‘01', ‘10', ‘11'로서, ‘00'의 경우에는 제1 스위칭부들(nSW1)의 2개의 PMOS 트랜지스터들(nP3, nP4) 및 제2 스위칭부들(nSW2)의 2개의 NMOS 트랜지스터들(nN3, nN4) 모두가 턴 온되고, ‘01'의 경우에는 제1 스위칭부들(nSW1)의 PMOS 트랜지스터(nP3) 및 제2 스위칭부들(nSW2)의 NMOS 트랜지스터(nN3)는 턴 온되며 제1 스위칭부들(nSW1)의 PMOS 트랜지스터(nP4) 및 제2 스위칭부들(nSW2)의 NMOS 트랜지스터(nN4)는 턴 오프된다.

또한, ‘10'의 경우에는 제1 스위칭부들(nSW1)의 PMOS 트랜지스터(nP3) 및 제2 스위칭부들(nSW2)의 NMOS 트랜지스터(nN3)는 턴 오프되며 제1 스위칭부들(nSW1)의 PMOS 트랜지스터(nP4) 및 제2 스위칭부들(nSW2)의 NMOS 트랜지스터(nN4)는 턴 온되고, ‘11'의 경우에는 제1 스위칭부들(nSW1)의 2개의 PMOS 트랜지스터들(nP3, nP4) 및 제2 스위칭부들(nSW2)의 2개의 NMOS 트랜지스터들(nN3, nN4) 모두가 턴 오프된다.

한편, 카운터(300)에서의 카운팅수가 300회 에 도달되었는데도 검출된 승압 전압의 레벨이 아직 기준 전압치(Vref)에 미도달한 경우에는 반도체 기판의 누설전류 또는 파워 커플링 노이즈 등의 결함들로 인해 승압 전압 발생기가 비정상 동작했음을 의미하므로 본 발명에서는 결함들에도 불구하고 카운터(300)에서의 카운팅수가 300회에 도달되면 강제적으로 펄스 신호 발생기(600)에서 출력되는 펄스 파형의 주기를 작게 조절하여 신속하게 승압 전압 레벨을 기준 전압치(Vref)까지 승압시킨다.

즉, 반도체 기판의 누설전류 등의 결함들로 인해 카운터(300)에서의 카운팅수가 300회 에 도달되었는데도 검출된 승압 전압의 레벨이 아직 기준 전압치(Vref)에 미도달한 경우에는 승압 전압 레벨 검출부(400)로부터 하이 레벨의 승압 전압 검출 신호(V_det[1])가 입력부(610)를 통해 인가되므로 전원 공급부(620)가 이에 응답하여 PMOS 트랜지스터(P1)가 턴 온 되어 전원 전압을 공급한다.

이 전원 전압을 인가받아 주기 조절부 각 단에서 출력되는 전압 레벨을 승압시키기 위해서는 펄스 신호 발생기(600)에서 출력되는 펄스 파형의 주기가 작게 조절되도록 제1 및 제2 스위칭부들(nSW1, nSW2) 내 트랜지스터들의 개폐를 제어할 필요가 있다.

이를 위하여 모드 레지스터(500)에서 구동 용량 제어 신호(CAPA[2:1])의 조합을 ‘00'으로 설정하여 펄스 신호 발생기(600) 내 주기 조절부 각 단의 제1 및 제2 스위칭부들(nSW1, nSW2)의 트랜지스터들 모두를 턴 온시킴으로써 주기 조절부 각각의 Clocked 인버터에 흐르는 전류를 증가시켜 강제적으로 펄스 신호 발생기(600)에서 출력되는 펄스 파형의 주기를 작게 조절하여 전하 펌프부(700)에서 전하 펌핑하는 속도를 증가시킴으로써 신속하게 승압 전압 레벨을 기준 전압치(Vref)까지 승압시킨다.

만일, 승압된 전압(Vpp)이 기준 전압(Vref) 레벨까지 증가된 경우에는 승압 전압 레벨 검출부(400)로부터 로우 레벨의 복수개의 승압 전압 검출 신호들(V_det[1])가 입력부(610)를 통해 인가되므로 전원 공급부(620)가 이에 응답하여 NMOS 트랜지스터(N1)가 턴 온 되어 접지 전압을 공급한다.

이 접지 전압을 인가받아 주기 조절부 각 단에서 출력되는 전압 레벨을 감압시키기 위해서는 펄스 신호 발생기(600)에서 출력되는 펄스 파형의 주기가 크게 조절되도록 제1 및 제2 스위칭부들(nSW1, nSW2) 내 트랜지스터들의 개폐를 제어할 필요가 있다.

이를 위하여 모드 레지스터(500)에서 구동 용량 제어 신호(CAPA[2:1])의 조합을 ‘01', ‘10', ‘11'으로 설정하여 펄스 신호 발생기(600) 내 주기 조절부 각 단의 제1 및 제2 스위칭부들(nSW1, nSW2)의 트랜지스터들 일부 또는 모두를 턴 온시킴으로써 주기 조절부 각각의 Clocked 인버터에 흐르는 전류를 감소시켜 출력되는 펄스 파형의 주기를 크게 조절함으로써 전하 펌프부(700)에서 전하 펌핑하는 속도를 감소시킨다.

이와 같이 모드 레지스터(500)에서 설정하는 구동 용량 제어 신호(CAPA[2:1])의 비트 조합에 따라 펄스 신호 발생기(600) 내 복수개의 스위칭부들의 개폐를 제어하여 주기 조절부 각 단에 흐르는 전류를 조절함으로써 결국 펄스 신호 발생기(600)에서 출력되는 펄스 파형의 주기를 가변적으로 변화시킬 수 있게 된다.

다음으로, 도 5는 도 3에 나타낸 본 발명의 반도체 장치의 승압 전압 발생 동작을 설명하기 위한 동작 타이밍도로서, 내부 명령어 신호(ICMD), 카운터 인에이블 신호(CNT_EN), 카운팅 신호(CNT), 승압 전압 검출 감도 조절 신호(sense_up), 구동 용량 제어 신호(CAPA[2:1]), 승압 전압 레벨 검출부 노드 신호(ND), 복수개의 승압 전압 검출 신호들(V_det[n:1]), 제3단의 주기 조절부 입력 신호(N3), 펄스 신호 발생기 출력 펄스 신호(OSC_P)로 구성된다.

내부 명령어 신호(CMD)에는 명령어 디코더(100)가 외부 명령어 신호(XCMD)를 인가받아 디코딩하여 생성한 내부 명령어가 로드된다. 예를 들어, 칩 선택 바(CEB), 라스 바(RASB), 카스 바(CASB)의 로우 레벨 값을 인가받아 CBR(CAS before RAS) 신호가 로드된다.

카운터 인에이블 신호(CNT_EN)는 외부로부터 특정 명령어들이 인가되어 만들어진 내부 명령어(CBR)가 로드되면 시점(T1)에서 하이 레벨로 천이되고 카운터(300)에서 목표 카운팅수(300회)에 도달하게 되면 시점(T5)에서 로우 레벨로 다시 천이된다.

카운팅 신호(CNT)는 카운터 인에이블 신호(CNT_EN)에 응답하여 미리 저장된 목표 카운팅수(300회)에 도달할 때까지 1회부터 하나씩 카운팅된다.

승압 전압 검출 감도 조절 신호(sense_up)는 카운팅 신호(CNT)가 목표 카운팅수(300회)에 도달한 경우 시점(T2)에서 강제적으로 하이 레벨로 천이되어 시점(T5)에서 펄스 신호 발생기 출력 펄스 신호(OSC_P) 주파수를 고주파수(p2)로 증가시켜 더 큰 용량의 전압 레벨의 승압 전압(Vpp)을 생성하고 증가된 승압 전압(Vpp)이 소정의 목표 값(Vref)에 미치게 되는 경우 다시 로우 레벨로 천이되어 펄스 신호 발생기 출력 펄스 신호(OSC_P) 주파수를 이전 주파수(p1)로 다시 복귀시킨다.

구동 용량 제어 신호(CAPA[2:1])는 모드 레지스터(500)가 외부로부터 모드 설정 코드를 인가받아 카운터(300)에서의 목표 카운팅수(300회)에 도달 여부 및 승압 전압의 기준 전압(Vref) 레벨 도달 여부에 따라 비트 조합을 이용하여 펄스 신호 발생기(600) 내 복수개의 스위칭부들(nSW1, nSW2)의 개폐를 제어하여 주기 조절부 각 단에 흐르는 전류를 조절함으로써 펄스 신호 발생기(600)에서 출력되는 펄스 파형의 주기를 가변적으로 변화시킨다.

예를 들어, 모드 설정 코드 (A[N:1])중 2비트(A[2:1])만을 인가받아 4가지 경우수의 비트 조합을 이용한다고 가정하면, 카운터(300)에서의 목표 카운팅수(300회)에 도달한 시점(T5)에서 ‘00'이 로드되고 승압된 전압(Vpp)이 기준 전압(Vref) 레벨에 도달된 시점(T6)에서 ‘11'이 로드되며, 상기 두 경우와 다른 주기의 다른 펄스 신호 발생기 출력 펄스 신호(OSC_P)를 원하는 경우 시점(T9)에서 ‘01' 또는 ‘10'이 로드된다.

복수개의 승압 전압 검출 신호들(V_det[n:1])는 전하 펌프부(700)로부터 자체 궤환(feed back)된 승압 전압(Vpp)의 전압 레벨에 따라 기준 전압(Vref) 레벨에 도달 여부를 감지하여 승압 전압 검출 감도 조절 신호(sense_up) 및 펄스 신호 발생기 출력 펄스 신호(OSC_P) 주파수를 제어하여 승압 전압(Vpp)의 승압되는 전압 레벨의 용량을 조절한다.

즉, 초기에 정상 동작 구간에서 로우 레벨을 유지하다가 카운터(300)에서의 목표 카운팅수(300회)에 도달했음에도 불구하고 기준 전압(Vref) 레벨에 도달되지 않은 시점(T2)에서 소정 시간 지연된 시점(T3)에서 하이 레벨로 천이되고 승압된 전압(Vpp)이 기준 전압(Vref) 레벨에 도달된 시점(T6)에서 소정 시간 지연된 시점(T7)에서 다시 로우 레벨로 천이된다.

펄스 신호 발생기 출력 펄스 신호(OSC_P)는 카운터(300)에서의 목표 카운팅수(300회)에 도달 여부에 따라 변동 주기의 폭이 조절되어 목표 카운팅수(300회)에 도달하기 전 구간(T1~T5)에서는 최초 주기(p1)를 유지하고 목표 카운팅수(300회)에 도달한 구간(T5~T6)에는 고주파수(p2)로 증가되며 증가된 승압 전압(Vpp)이 소정의 목표 값(Vref)에 미치게 되는 시점(T6)에서 다시 최초 주기(p1)로 복귀된다.

도 2 내지 도 5를 참조하여 본 발명의 반도체 장치의 승압 전압 발생기 의 동작을 설명하면 다음과 같다.

먼저, 본 발명의 반도체 장치를 펄스 신호 발생기(600)의 주기가 100ns이고, 승압 전압 레벨 검출부(400)에서 기준 전압(Vref) 레벨에 도달하게 되는 최소 카운팅수가 300회이며, 최소 카운팅수에 도달되었을 때 검출되는 승압 전압의 레벨인 기준 전압치(Vref)가 -0.7V인 DRAM이나 SRAM과 같은 동기식 반도체 메모리 장치라고 가정한다.

또한, 이해의 편의를 위하여 모드 레지스터(500)가 외부로부터 N비트의 모드 설정 코드 (A[N:1])중 2비트(A[2:1])만을 인가받아 4가지 경우수인‘00', ‘01', ‘10', ‘11'의 구동 용량 제어 신호(CAPA[2:1])를 출력하는 것으로 설정한다.

명령어 디코더(100)는 외부 명령어 신호(XCMD)인 칩 선택 바(CEB), 라스 바(RASB), 카스 바(CASB)의 로우 레벨 값을 인가받아 디코딩하여 내부 명령어인 CBR(CAS before RAS) 신호를 발생한다.

카운터 인에이블부(200)는 명령어 디코더(100)에서 발생한 내부 명령어 신호(CBR)에 의해 시점(T1)에서 카운터(300)의 카운팅 동작을 제어하는 카운터 인에이블 신호(CNT_EN)를 하이 레벨로 천이시키고 카운터(300)에서 목표 카운팅수인 300회에 도달하게 되면 시점(T2)에서 로우 레벨로 다시 천이시킨다.

카운터(300)는 카운터 인에이블 신호(CNT_EN)에 응답하여 미리 저장된 목표 카운팅수 300회와 비교하여 펄스 신호 주파수의 증감을 제어하는 승압 전압 검출 감도 조절 신호(sense_up)를 발생하게 되는데, 1회부터 카운팅하여 저장된 목표 카운팅수 300회에 도달하지 못하면 로우 레벨로 출력하고, 목표 카운팅수 300회에 도달하게 되면 하이 레벨로 출력한다.

모드 레지스터(500)는 외부로부터 모드 설정 코드(A[2:1])를 인가받아 2비트의 조합을 이용하여 4가지 경우수의 구동 용량 제어 신호(CAPA[2:1])를 출력하여 펄스 신호 발생기(600) 내 복수개의 스위칭부들(nSW1, nSW2)의 개폐를 제어한다.

즉, 카운터(300)에서의 목표 카운팅수(300회)에 도달한 시점(T5)에서 ‘00'이 로드되고 승압된 전압(Vpp)이 기준 전압(Vref) 레벨에 도달된 시점(T6)에서 ‘11'이 로드되며, 상기 두 경우와 다른 주기의 다른 펄스 신호 발생기 출력 펄스 신호(OSC_P)를 원하는 경우 시점(T9)에서 ‘01' 또는 ‘10'이 로드된다.

한편, 승압 전압 레벨 검출부(400)는 승압 전압(Vpp)을 인가받아 카운터(300)로부터의 승압 전압 검출 감도 조절 신호(sense_up)에 응답하여 승압된 전압(Vpp)을 기준 전압(Vref)과 레벨을 비교하고 승압 전압(Vpp)이 소정의 목표 값(Vref)에 미치는지를 검출하는데, 카운터(300)에서의 카운팅수가 300회에 도달되었는데도 검출된 승압 전압의 레벨이 아직 기준 전압치(Vref)인 -0.7V에 도달하지 못한 경우에는 반도체 기판의 누설전류 또는 파워 커플링 노이즈 등의 결함들로 인해 승압 전압 발생기가 비정상 동작했음을 의미하게 된다.

따라서, 본 발명에서는 상기 결함들에도 불구하고 카운터(300)에서의 카운팅 수가 300회에 도달되는 시점(T2)이 되면 승압 전압 검출 감도 조절 신호(sense_up)를 강제적으로 하이 레벨로 천이시켜 펄스 신호 발생기 출력 펄스 신호(OSC_P)의 주기를 작게 조절하여 신속하게 더 큰 용량의 전압 레벨의 승압 전압(Vpp)을 생성하여 승압 전압 레벨을 기준 전압치(Vref)까지 승압시킨다.

이를 위하여 모드 레지스터(500)는 카운터(300)에서의 목표 카운팅수(300회)에 도달한 시점(T5)에서 ‘00'을 로드하고, 펄스 신호 발생기(600)는 모드 레지스터(500)로부터 구동 용량 제어 신호(CAPA[2:1])를 ‘00'으로 인가받아 내장된 제1 및 제2 스위칭부들(nSW1, nSW2)을 턴 온하여 저항 성분을 감소시킴으로써 내부에서 흐르는 전류의 양을 증가시켜 펄스 신호 발생기 출력 펄스 신호(OSC_P)의 주기를 작게 조절한다.

이렇게 주기가 감소되어 주파수가 증가된 펄스 신호 발생기 출력 펄스 신호(OSC_P)를 전하 펌프부(700)에서 인가받아 전하 펌핑하는 속도를 증가시킴으로써 승압 전압 레벨을 신속하게 기준 전압치(Vref)까지 승압시키게 된다.

승압 전압 레벨 검출부(400)는 전하 펌프부(700)로부터 자체 궤환된 승압 전압(Vpp)을 인가받아 승압된 전압(Vpp)을 기준 전압(Vref)과 레벨을 비교한 결과 시점(T7)에서 승압 전압(Vpp)이 기준 전압(Vref) 레벨에 도달하였으므로 승압 전압 검출 신호(V_det[1])를 로우 레벨로 출력하고, 이에 따라 승압 전압 검출 감도 조절 신호(sense_up)는 다시 로우 레벨로 천이된다.

시점(T7)에서 승압된 전압(Vpp)이 기준 전압(Vref) 레벨까지 증가되었을 때는 전하 펌프부(700)에서 불필요하게 전하 펌핑하는 속도를 증가시킬 필요가 없으 므로 소모 전류를 감소시키기 위하여 펄스 신호 발생기(600)에서 출력되는 펄스 파형의 주기가 크게 조절되도록 모드 레지스터(500)에서 구동 용량 제어 신호(CAPA[2:1])를 ‘11'로 설정하여 펄스 신호 발생기(600)에 내장된 제1 및 제2 스위칭부들(nSW1, nSW2)을 턴 오프시킴으로써 저항 성분을 감소시킨다.

상기 두 경우 이 외에 회로 설계자가 다양한 주기(p3)의 펄스 신호 발생기 출력 펄스 신호(OSC_P)를 원하는 경우 시점(T9)에서 모드 레지스터(500)에서 구동 용량 제어 신호(CAPA[2:1])를 ‘01' 또는 ‘10' 로 설정하여 펄스 신호 발생기(600) 내 주기 조절부 각 단의 제1 및 제2 스위칭부들(nSW1, nSW2)의 트랜지스터들 일부 또는 모두를 턴 온시킴으로써 주기 조절부 각각의 Clocked 인버터에 흐르는 전류를 조절하여 출력되는 펄스 파형의 주기를 조절함으로써 전하 펌프부(700)에서 전하 펌핑하는 속도를 제어할 수 있다.

결과적으로, 펄스 신호 발생기(600)는 카운터(300)에서의 목표 카운팅수(300회)에 도달 여부에 따라 변동 주기의 폭을 조절하여 목표 카운팅수(300회)에 도달하기 전 구간(T1~T5)에서는 최초 주기(p1)의 출력 펄스 신호를 출력하고, 목표 카운팅수(300회)에 도달했지만 반도체 기판의 누설전류 또는 파워 커플링 노이즈 등의 결함들로 비정상 전류 소모로 인해 승압 전압(Vpp)이 기준 전압(Vref) 레벨에 도달하지 못하는 비정상 동작 구간(T5~T6)에는 최초 주기(p1)보다 짧은 주기(p2)의 출력 펄스 신호를 출력하여 전하 펌프부(700)에서 전하 펌핑하는 속도를 증가시킴으로써 신속하게 승압 전압 레벨을 기준 전압치(Vref)까지 승압시킨다.

또한, 증가된 승압 전압(Vpp)이 기준 전압(Vref) 레벨에 미치게 되는 시 점(T6)에서 다시 최초 주기(p1)의 출력 펄스 신호를 출력하여 전하 펌프부(700)에서 전하 펌핑하는 속도를 감소시킴으로써 소모 전류를 절약하고, 시점(T9)에서 회로 설계자의 재량으로 다양한 주기(p3)의 펄스 신호 발생기 출력 펄스 신호(OSC_P)를 출력함으로써 전하 펌프부(700)에서 전하 펌핑하는 속도를 제어할 수 있게 된다.

이와 같이 본 발명의 반도체 장치의 승압 전압 발생기는 반도체 기판의 누설전류 또는 파워 커플링 노이즈 등의 결함들로 인해 승압 전압 발생기가 비정상 동작하는 경우 카운터(300)에서의 카운팅수가 목표 카운팅수(300회)에 도달되는 시점이 되면 승압 전압 검출 감도 조절 신호(sense_up)를 강제적으로 하이 레벨로 천이시키고, 모드 레지스터(500)에서 설정하는 구동 용량 제어 신호(CAPA[2:1])의 비트 조합에 따라 펄스 신호 발생기(600) 내 복수개의 스위칭부들의 개폐를 제어하여 주기 조절부 각 단에 흐르는 전류를 조절함으로써 결국 펄스 신호 발생기(600)에서 출력되는 펄스 파형의 주기를 가변적으로 변화시킬 수 있게 함으로써 내부전압 발생장치의 용량과 승압 전압 레벨 검출부(400)의 감도를 향상할 수 있게 된다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 1은 종래의 반도체 장치의 승압 전압 발생기의 회로도이다.

도 2는 본 발명의 반도체 장치의 승압 전압 발생기의 블록도이다.

도 3은 도 2에 나타낸 본 발명의 반도체 장치의 승압 전압 발생기 내 승압 전압 레벨 검출부의 회로도이다.

도 4는 도 2에 나타낸 본 발명의 반도체 장치의 승압 전압 발생기 내 펄스 신호 발생기의 회로도이다.

도 5는 도 2에 나타낸 본 발명의 반도체 장치의 승압 전압 발생기의 동작을 설명하기 위한 타이밍도이다.

Claims

카운터 인에이블 신호에 응답하여 카운팅하여 목표 카운팅수에 도달하면 승압 전압의 검출 감도 조절 신호를 발생하는 카운터;

상기 검출 감도 조절 신호에 응답하여 승압된 전압과 기준 전압을 비교하고 상기 승압 전압이 상기 기준 전압에 미치는지를 검출하여 승압 전압 검출 신호를 출력하는 승압 전압 레벨 검출부;

상기 검출 감도 조절 신호 및 상기 승압 전압 검출 신호에 응답하여 주기가 가변하는 펄스 신호를 발생시키는 펄스 신호 발생기를 구비하는 것을 특징으로 하는 반도체 장치의 승압 전압 발생기.
제1항에 있어서,

상기 승압 전압 발생기는

외부 명령어 신호를 인가받아 디코딩하여 내부 명령어를 생성하는 명령어 디코더;

상기 내부 명령어에 응답하여 카운터의 카운팅 동작을 제어하는 상기 카운터 인에이블 신호를 발생하는 카운터 인에이블부;

외부로부터 모드 설정 코드를 인가받아 상기 펄스 신호의 주기의 증감을 제어하는 구동 용량 제어 신호를 출력하는 모드 레지스터;

상기 주기가 다른 펄스 신호를 인가받아 각 펄스 신호의 주기에 따라 전하 펌핑 속도를 달리하여 상기 승압 전압이 상기 기준 전압 레벨에 도달할 때까지 전하를 펌핑하여 상기 승압 전압을 발생시키는 전하 펌프부를 더 구비하는 것을 특징으로 하는 반도체 장치의 승압 전압 발생기.
제1항에 있어서,

상기 카운터는

1회부터 카운팅하여 미리 저장된 상기 목표 카운팅수에 도달하지 못하면 상기 검출 감도 조절 신호를 로우 레벨로 출력하여 상기 펄스 신호의 주기를 최초의 주기로 유지하고,

상기 목표 카운팅수에 도달하게 되면 상기 검출 감도 조절 신호를 하이 레벨로 출력하여 상기 펄스 신호의 주기를 감소시키는 것을 특징으로 하는 반도체 장치의 승압 전압 발생기.
제2항에 있어서,

상기 승압 전압 레벨 검출부는

전원 전압을 인가받아 상기 검출 감도 조절 신호에 응답하여 상기 전원 전압을 전달하는 전원 전압 전달부;

접지 전압을 인가받아 상기 접지 전압을 전달하는 접지 전압 전달부;

상기 전하 펌프부로부터 궤환된 승압 전압을 인가받아 상기 기준 전압과 전압 레벨을 비교하여 상기 기준 전압 레벨에 도달 여부를 판별하여 상기 전달되는 접지 전압 출력을 제어하는 기준 전압 레벨 판별부;

상기 전달되는 전원 전압 또는 접지 전압을 인가받아 소정 시간 지연하여 상기 승압 전압 검출 신호로 출력하는 지연부를 구비하는 것을 특징으로 하는 반도체 장치의 승압 전압 발생기.
제4항에 있어서,

상기 전원 전압 전달부는

일측에 상기 전원 전압을 인가받고 게이트 단자에 접지 전압을 인가받는 제1 PMOS 트랜지스터;

일측에 상기 제1 PMOS 트랜지스터의 타측이 연결되고 게이트 단자에 접지 전압을 인가받는 제2 PMOS 트랜지스터;

상기 제2 PMOS 트랜지스터에 병렬 연결되고 게이트 단자에 상기 반전된 검출 감도 조절 신호를 인가받는 제3 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치의 승압 전압 발생기.
제5항에 있어서,

상기 기준 전압 레벨 판별부는

일측에 상기 제2 PMOS 트랜지스터의 타측이 연결되고 게이트 단자에 상기 궤환된 승압 전압을 인가받는 제4 PMOS 트랜지스터;

일측에 상기 제4 PMOS 트랜지스터의 타측이 연결되고 게이트 단자에 상기 궤 환된 승압 전압을 인가받는 제5 PMOS 트랜지스터;

상기 제5 PMOS 트랜지스터에 병렬 연결되고 게이트 단자에 상기 반전된 검출 감도 조절 신호를 인가받는 제6 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치의 승압 전압 발생기.
제6항에 있어서,

상기 접지 전압 전달부는

일측에 상기 제5 PMOS 트랜지스터의 타측이 연결되고 타측에 접지 전압이 연결되며 게이트 단자에 접지 전압을 인가받는 제1 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치의 승압 전압 발생기.
제6항에 있어서,

상기 지연부는

입력단에 상기 제2 PMOS 트랜지스터와 상기 제4 PMOS 트랜지스터 접점인 제1 노드로부터 출력 신호를 인가받아 반전하여 소정 시간 지연하여 출력하는 제2 인버터;

입력단에 상기 제2 인버터의 출력을 인가받아 소정 시간 지연하여 출력하는 제3 인버터를 구비하는 것을 특징으로 하는 반도체 장치의 승압 전압 발생기.
제1항에 있어서,

상기 펄스 신호 발생기는

상기 승압 전압 검출 신호를 인가받아 반논리합 연산을 하여 출력하는 입력부;

상기 반논리합 연산 출력에 응답하여 전원 전압 및 접지 전압을 공급하는 전원 공급부;

상기 전원 전압 및 접지 전압을 인가받아 상기 구동 용량 제어 신호에 응답하여 상기 승압 전압 레벨을 승압하는 속도를 제어하기 위하여 상기 펄스 신호의 주기를 조절하여 출력하는 복수단의 주기 조절부;

상기 복수단의 주기 조절부 중 일부 단의 주기 조절부 출력 펄스 신호를 인가받아 반전시킨 후에 버퍼링하여 출력하는 출력부를 구비하는 것을 특징으로 하는 반도체 장치의 승압 전압 발생기.
제9항에 있어서,

상기 입력부는

상기 승압 전압 검출 신호를 인가받아 논리합 연산을 하여 출력하는 OR 게이트;

상기 논리합 연산 출력을 인가받아 반전하여 출력하는 제4 인버터를 구비하는 것을 특징으로 하는 반도체 장치의 승압 전압 발생기.
제9항에 있어서,

상기 전원 공급부는

일측에 전원 전압을 인가받고 게이트 단자에 상기 반논리합 연산 출력을 인가받는 PMOS 트랜지스터;

일측에 접지 전압을 인가받고 게이트 단자에 상기 반논리합 연산 출력을 인가받는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치의 승압 전압 발생기.
제9항에 있어서,

상기 복수단의 주기 조절부 각각은

제7 및 제8 PMOS 트랜지스터들과 제2 및 제3 NMOS 트랜지스터들이 직렬로 연결되어 일측에 전원 전압을 인가받고 타측에 접지 전압을 인가받으며 각 트랜지스터들의 게이트 단자에 전단의 주기 조절부의 출력을 인가받는 Clocked 인버터;

상기 Clocked 인버터의 일측과 병렬로 연결되어 전원 전압을 인가받아 상기 구동 용량 제어 신호에 응답하여 전원 전압 전달 여부를 제어하는 제1 스위칭부;

상기 Clocked 인버터의 타측과 병렬로 연결되어 접지 전압을 인가받아 상기 구동 용량 제어 신호에 응답하여 접지 전압 전달 여부를 제어하는 제2 스위칭부;

일측이 상기 제1 스위칭부에 연결되고 타측이 상기 제2 스위칭부에 연결되어 입력단에 인가되는 후단의 주기 조절부의 출력에 응답하여 전달되는 상기 전원 전압 또는 접지 전압을 출력하는 인버터를 구비하는 것을 특징으로 하는 반도체 장치의 승압 전압 발생기.
제12항에 있어서,

상기 제1 스위칭부는

일측이 상기 Clocked 인버터의 일측과 병렬로 연결되어 전원 전압을 인가받고 게이트 단자에 상기 구동 용량 제어 신호이 각각 인가되어 병렬 연결되는 복수개의 PMOS 트랜지스터들을 구비하는 것을 특징으로 하는 반도체 장치의 승압 전압 발생기.
제12항에 있어서,

상기 제2 스위칭부는

일측이 상기 Clocked 인버터의 타측과 병렬로 연결되어 접지 전압을 인가받고 게이트 단자에 상기 구동 용량 제어 신호의 반전된 신호들이 각각 인가되어 병렬 연결되는 복수개의 NMOS 트랜지스터들을 구비하는 것을 특징으로 하는 반도체 장치의 승압 전압 발생기.
제12항에 있어서,

상기 인버터는

일측이 상기 제1 스위칭부에 연결되고 게이트 단자에 상기 후단의 주기 조절부의 출력이 인가되는 제9 PMOS 트랜지스터;

일측이 상기 제2 스위칭부에 연결되고 게이트 단자에 상기 후단의 주기 조절 부의 출력이 인가되고 상기 제9 PMOS 트랜지스터의 타측과의 접점에서 상기 전원 전압 또는 접지 전압을 출력하는 제4 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 장치의 승압 전압 발생기.
제9항에 있어서,

상기 출력부는

일측에 전원 전압이 연결되고 타측에 접지 전압이 연결되어 입력측에 상기 일부 단의 주기 조절부 출력을 인가받아 반전하여 출력하는 Clocked 인버터;

입력단에 상기 Clocked 인버터의 출력 신호를 인가받아 반전하여 소정 시간 지연하여 출력하는 제5 인버터;

입력단에 제2 인버터의 출력을 인가받아 소정 시간 지연하여 출력하는 제6 인버터를 구비하는 것을 특징으로 하는 반도체 장치의 승압 전압 발생기.