CN109473136A - 记忆体驱动装置 - Google Patents

记忆体驱动装置 Download PDF

Info

Publication number
CN109473136A
CN109473136A CN201811583944.0A CN201811583944A CN109473136A CN 109473136 A CN109473136 A CN 109473136A CN 201811583944 A CN201811583944 A CN 201811583944A CN 109473136 A CN109473136 A CN 109473136A
Authority
CN
China
Prior art keywords
switch
voltage
output voltage
control terminal
memory body
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811583944.0A
Other languages
English (en)
Other versions
CN109473136B (zh
Inventor
吴瑞仁
简汎宇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing Times Full Core Storage Technology Co ltd
Original Assignee
CORE TECHNOLOGY Co Ltd
Jiangsu Advanced Memory Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CORE TECHNOLOGY Co Ltd, Jiangsu Advanced Memory Technology Co Ltd filed Critical CORE TECHNOLOGY Co Ltd
Priority to CN201811583944.0A priority Critical patent/CN109473136B/zh
Publication of CN109473136A publication Critical patent/CN109473136A/zh
Priority to US16/364,166 priority patent/US10665296B1/en
Priority to US16/826,312 priority patent/US10964383B2/en
Application granted granted Critical
Publication of CN109473136B publication Critical patent/CN109473136B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/16—Storage of analogue signals in digital stores using an arrangement comprising analogue/digital [A/D] converters, digital memories and digital/analogue [D/A] converters 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0045—Read using current through the cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G11C2013/0052—Read process characterized by the shape, e.g. form, length, amplitude of the read pulse
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0064—Verifying circuits or methods
    • G11C2013/0066—Verify correct writing whilst writing is in progress, e.g. by detecting onset or cessation of current flow in cell and using the detector output to terminate writing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Electronic Switches (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

一种记忆体驱动装置，其包含第一开关、电压侦测电路及开关阵列。第一开关具有第一输出端与第一控制端，第一输出端提供输出电压予记忆体单元。电压侦测电路耦接第一输出端，用以侦测输出电压，并依据输出电压产生控制信号，控制信号依输出电压值的变动而即时改变。开关阵列包含多个第二开关，所述多个第二开关耦接于第一控制端，依据控制信号以导通所述多个第二开关的其中至少一者，借以调整第一控制端的电压进而调整输出电压的波形。

Description

记忆体驱动装置
技术领域
本案是有关于一种记忆体，且特别是有关于一种记忆体驱动装置。
背景技术
现有的记忆体技术，如动态随机存取记忆体(DRAM)以及静态随机存取记忆体(SRAM)等等的发展渐趋成熟，从而面临到尺度上的物理极限。因此，发展新的记忆体技术以符合未来记忆体应用为目前相关领域重要的研发课题。
于记忆体技术中，忆阻性记忆体包含相变化记忆体(Phase change memory，PCM)，其可通过本身材料的晶相变化改变元件电阻值，以电阻值的变化储存信息，当记忆元件中的材料为结晶态时，其呈现低电阻值，反之，当为非结晶态时，其呈现高电阻值，借以储存如“1”或“0”的数据。
举例而言，忆阻性记忆体须透过相应的驱动电压/电流以执行设置写入(SET)或重置写入(RESET)的操作。然而，由于每颗相变化记忆体的特性有所不同，现有的记忆体驱动电路无法因应每颗相变化记忆体而适应性地调整驱动操作的电压/电流。例如，每个相变化记忆元件的结晶态电阻值的大小与设置写入的电流脉波形状有很大的关系，为了适应性调整每个相变化记忆元件的结晶态电阻值，应该有可适应调整设置写入电流脉冲形状的机制。因此，如何设计出适用于忆阻性记忆体的驱动电路，以因应每颗相变化记忆体的特性，进而调整驱动操作的电压/电流，实属当前重要研发课题之一，亦成为当前相关领域极需改进的目标。
发明内容
发明内容旨在提供本揭示内容的简化摘要，以使阅读者对本揭示内容具备基本的理解。此发明内容并非本揭示内容的完整概述，且其用意并非在指出本案实施例的重要/关键元件或界定本案的范围。
本案内容的目的是在提供一种记忆体驱动装置，借以解决先前技术存在的问题，解决的手段如后所述。
为达上述目的，本案内容的技术态样是关于一种记忆体驱动装置，其包含第一开关、电压侦测电路及开关阵列。第一开关具有第一输出端与第一控制端，第一输出端提供输出电压予记忆体单元。电压侦测电路耦接第一输出端，用以侦测输出电压，并依据输出电压产生控制信号，控制信号依输出电压值的变动而即时改变。开关阵列包含多个第二开关，所述多个第二开关耦接于第一控制端，依据控制信号以导通所述多个第二开关的其中至少一者，借以调整第一控制端的电压进而调整输出电压的波形。
在一实施例中，所述多个第二开关的每一者均具有第一端与第二端，所述多个第二开关并联，每一个所述第二开关的该第一端用以接收电源供应电压，每一个所述第二开关的该第二端耦接于第一控制端。
在另一实施例中，每一个所述第二开关的第一端耦接负载，并透过负载以接收电源供应电压。
于再一实施例中，所述多个第二开关提供的电流大小相同，其中开关阵列依据控制信号以导通所述多个第二开关中的N个第二开关，借以调整第一控制端的电压进而调整输出电压的波形，其中N为正整数且N的数值依控制信号的改变而改变。
在又一实施例中，每一个所述第二开关所耦接的每一个所述负载的等效电阻值不相同，其中开关阵列依据控制信号以导通所述多个第二开关中的至少一对应第二开关，借以调整第一控制端的电压进而调整输出电压的波形。
在一实施例中，所述多个第二开关提供的电流大小不同，其中开关阵列依据控制信号以导通所述多个第二开关中的至少一对应第二开关，借以调整第一控制端的电压进而调整该输出电压的波形。
在又一实施例中，电压侦测电路包含查找表，其中电压侦测电路依据输出电压以于查找表中查找所述多个第二开关中的至少一对应第二开关，据以产生控制信号。
在另一实施例中，电压侦测电路包含模拟转数字电路及编码器。模拟转数字电路用以将输出电压由模拟输出电压信号转为数字输出电压信号。编码器依据数字输出电压信号产生控制信号。
于再一实施例中，电压侦测电路包含模式选择电路，模式选择电路耦接于编码器，并用以接收并传送输入指令至编码器，编码器依据输入指令以产生控制信号。
在又一实施例中，电压侦测电路包含多个并联的电压侦测单元，所述多个并联的电压侦测单元的数目与第二开关的数目相等且呈一对一对应，每一个所述并联的电压侦测单元具有第二输出端与第二控制端，每一个所述第二输出端个别耦接至相对应的第二开关的控制端，每一个所述并联的电压侦测单元的第二控制端共同耦接至第一输出端。
在一实施例中，每一个所述电压侦测单元包含第四开关与第五开关，第四开关与第五开关串接，第四开关与第五开关的串接点为第二输出端，第四开关耦接电压源与第二控制端，第二控制端控制第四开关的导通或关闭，第五开关导通并耦接接地端。
在又一实施例中，所述第四开关的长宽比不同。
在一实施例中，所述第四开关的导通电压值不同。
在又一实施例中，所述第五开关的长宽比不同。
在参阅下文实施方式后，本案所属技术领域中具有通常知识者当可轻易了解本案的基本精神及其他发明目的，以及本案所采用的技术手段与实施态样。
附图说明
为让本案的上述和其他目的、特征、优点与实施例能更明显易懂，所附附图的说明如下：
图1是依照本案一实施例绘示一种记忆体的电路方块示意图；
图2是绘示依照本案一实施例的一种如图1所示的记忆体驱动装置的输出电压波形示意图；
图3是依照本案一实施例绘示一种记忆体的电路方块示意图；
图4是依照本案一实施例绘示一种记忆体的电路方块示意图。
根据惯常的作业方式，图中各种特征与元件并未依比例绘制，其绘制方式是为了以最佳的方式呈现与本案相关的具体特征与元件。此外，在不同附图间，以相同或相似的元件符号来指称相似的元件/部件。
具体实施方式
为了使本揭示内容的叙述更加详尽与完备，下文针对了本案的实施态样与具体实施例提出了说明性的描述；但这并非实施或运用本案具体实施例的唯一形式。实施方式中涵盖了多个具体实施例的特征以及用以建构与操作这些具体实施例的方法步骤与其顺序。然而，亦可利用其他具体实施例来达成相同或均等的功能与步骤顺序。
除非本说明书另有定义，此处所用的科学与技术词汇的含义与本案所属技术领域中具有通常知识者所理解与惯用的意义相同。此外，在不和上下文冲突的情形下，本说明书所用的单数名词涵盖该名词的复数型；而所用的复数名词时亦涵盖该名词的单数型。
另外，关于本文中所使用的“耦接”，可指二或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指二或多个元件相互操作或动作。
图1是依照本案一实施例绘示一种记忆体的电路方块示意图。如图所示，记忆体包含记忆体驱动装置100及记忆体单元310。
请参阅图1，记忆体驱动装置100包含开关T1、电压侦测电路110、开关阵列120及电压设定电路130。开关阵列120包含多个开关T2。于连接关系上，开关T1耦接于记忆体单元310。电压侦测电路110耦接于开关T1的一端。开关阵列120耦接于电压侦测电路110。电压设定电路130耦接于开关阵列120。开关T2耦接于开关T1的控制端。
于操作上，开关T1用以提供输出电压Vout给记忆体单元310。电压侦测电路110用以侦测输出电压Vout，并依据输出电压Vout产生控制信号。依据控制信号以导通开关T2的其中至少一者，借以调整开关T1的控制端的电压进而调整输出电压Vout的波形。如此一来，本案的记忆体驱动装置100可即时侦测开关T1的输出电压Vout，并通过侦测结果来决定如何导通开关阵列120的开关T2，例如需导通多少颗开关T2，或需导通哪颗开关T2，以调整开关T1的控制端的电压，进而调整输出电压Vout的波形。
在一实施例中，开关T1为一PMOS元件，于一电压输出期间，电压设定电路130的开关T3接收高位准的输入信号PG，开关T4接收高位准的输入信号NG，此时，开关T1的控制端为接近接地点的低电压，因此开关T1完全导通，而持续输出接近于Vdd值的电压。于一电压下降期间，电压设定电路130的开关T3接收高位准的输入信号PG，开关T4接收低位准的输入信号NG，此时开关T3、T4关闭，开关T5、T6导通，流经开关T5、T6的电流逐渐对电容Cp充电，使开关T1控制端的电压逐渐上升，开关T1因此逐渐关闭，而使其输出端Vout电压逐渐下降，在此阶段，可进一步通过开关阵列120与电压侦测电路110来调整开关T1的控制端的电压上升波形进而调整输出电压Vout的波形。
于结构上，开关阵列120中的多个开关T2并联，开关T2的每一者的第一端用以接收电源供应电压Vdd，开关T2的每一者的第二端耦接于开关T1的控制端。
基于上述结构，倘若开关T2的长宽比(ratio)相同，开关阵列120依据控制信号以导通开关T2中的N个开关T2，借以调整开关T1的控制端的电压进而调整输出电压Vout的波形，N为正整数且N的数值依控制信号的改变而改变。在一实施例中，电压侦测电路110具有查找表(Look up Table)，其可存于电压侦测电路110的记忆体(图中未示)，因此，电压侦测电路110得以依据输出电压Vout于查找表中查找对应的开关T2的数量，据以产生控制信号。
上述控制信号会传送至开关阵列120，借以导通相应的开关T2的数量，俾以调整开关T1的控制端的电压进而调整输出电压Vout的波形。举例而言，请参阅图2，其是绘示依照本案一实施例的一种如图1所示的记忆体驱动装置100的输出电压波形Vout示意图。输出电压波形Vout可依据设计或实际需求而调整为波形C1、C2、C3、C4…等。此处以波形C2为例，于区段C21处，开关阵列120的开关T2全数关闭，因此，波形C2维持同一位准。于区段C22处，开关阵列120的开关T2被导通10颗，以致波形C2迅速下降。于区段C23处，开关阵列120的开关T2被导通5颗，因此，波形C2缓速下降。由此可知，通过控制开关阵列120的开关T2的导通数量，即能调整输出电压Vout的波形。
在另一实施例中，基于开关阵列120中的多个开关T2并联的结构，倘若开关T2的长宽比不同，则开关T2提供的电流大小将有所不同，此时，开关阵列120依据控制信号以导通至少一对应的开关T2，借以调整开关T1的控制端的电压进而调整输出电压Vout的波形。在一实施例中，电压侦测电路110具有查找表，电压侦测电路110得以依据输出电压Vout于查找表中查找开关阵列120中的对应开关T2，据以产生控制信号。
上述控制信号会传送至开关阵列120，借以导通对应的开关T2，由于每一颗开关T2的长宽比不同，提供的电流大小不同，因此，在不同的状况下需导通对应的开关T2，俾以调整开关T1的控制端的电压进而调整输出电压Vout的波形。举例而言，请参阅图2，输出电压波形Vout可依据设计或实际需求而调整为波形C1、C2、C3、C4…等。此处以波形C2为例，于区段C21处，开关阵列120的开关T2全数关闭，因此，波形C2维持在一接近Vdd的位准。于区段C22处，开关阵列120中提供电流较大的开关T2被导通，以致波形C2迅速下降。于区段C23处，开关阵列120中提供电流较小的开关T2被导通，因此，波形C2缓速下降。由此可知，通过控制开关阵列120的对应的开关T2，即能调整输出电压Vout的波形。
在一实施例中，每一个开关T2的第一端耦接负载R1～Rn，并透过负载R1～Rn以接收电源供应电压Vdd。在其余实施例中，每一个开关T2所耦接的每一个负载R1～Rn的等效电阻值不相同，开关阵列120可依据控制信号以导通开关T2中的至少一对应开关，借以调整开关T1的第一控制端的电压进而调整输出电压Vout的波形。需注意的是，图1开关阵列120中所标示的R1～Rn是作为负载(loading)，其形成负载R1～Rn的方式可以是电阻、晶体管、二极管或其他半导体元件。负载电阻R1～Rn的大小可设计为相同，或者依序由小而大，或由大而小。通过负载电阻R1～Rn大小不同的设计，可以在相同的开关T2的条件下，导通不同的开关T2，对电容Cp充电时，即可在开关T1的控制端产生不同形状或斜率的控制电压，进而产生不同形状或斜率的输出电压Vout。
图3是依照本案一实施例绘示一种记忆体的电路方块示意图。需说明的是，此实施例提供如图1所示的电压侦测电路110、开关阵列120的其中一种实现方式，然本案不以此为限。请参阅图3，电压侦测电路110A包含模拟转数字电路112、编码器114及模式选择电路116。开关阵列120A包含多个开关T2及开关T7。在一实施例中，开关T7的源极端与栅极端相连，于此作为一电阻之用，然本案不以此为限，亦可以其它适当的元件来作为电阻。
于连接关系上，模拟转数字电路112耦接于开关T1的一端。编码器114耦接于模拟转数字电路112。模式选择电路116耦接于编码器114。开关阵列120A耦接于编码器114。
于操作上，模拟转数字电路112将输出电压Vout由模拟输出电压信号转为数字输出电压信号。编码器114则依据数字输出电压信号产生控制信号。
上述编码器114产生的控制信号会传送至开关阵列120A，借以导通相应的开关T2的数量，俾以调整开关T1的控制端的电压进而调整输出电压Vout的波形。举例而言，请参阅图2，倘若开关T2的长宽比相同，开关阵列120依据控制信号以导通开关T2中的N个开关T2，借以调整开关T1的控制端的电压进而调整输出电压Vout的波形。输出电压波形Vout可依据设计或实际需求而调整为波形C1、C2、C3、C4…等。此处以波形C2为例，于区段C21处，开关阵列120的开关T2全数关闭，因此，波形C2维持接近Vdd的位准。于区段C22处，开关阵列120的开关T2被导通10颗，以致波形C2迅速下降。于区段C23处，开关阵列120的开关T2被导通5颗，因此，波形C2缓速下降。由此可知，通过控制开关阵列120的开关T2的导通数量，即能调整输出电压Vout的波形。
在另一实施例中，上述编码器114产生的控制信号会传送至开关阵列120A，借以导通对应的开关T2，由于每一颗开关T2的长宽比不同，提供的电流大小不同，因此，在不同的状况下需导通对应的开关T2，俾以调整开关T1的控制端的电压进而调整输出电压Vout的波形。举例而言，请参阅图2，输出电压波形Vout可依据设计或实际需求而调整为波形C1、C2、C3、C4…等。此处以波形C2为例，于区段C21处，开关阵列120的开关T2全数关闭，因此，波形C2维持接近Vdd的位准。于区段C22处，开关阵列120中提供电流较大的开关T2被导通，以致波形C2迅速下降。于区段C23处，开关阵列120中提供电流较小的开关T2被导通，因此，波形C2缓速下降。由此可知，通过控制开关阵列120的对应的开关T2，即能调整输出电压Vout的波形。
于再一实施例中，模式选择电路116可用以接收并传送一输入指令至编码器114，随后由编码器114依据输入指令以产生控制信号。举例而言，请一并参阅图2，若使用者需要的输出电压Vout的波形为C1，则使用者可透过模式选择电路116键入输入指令，由模式选择电路116将输入指令传送至编码器114，当编码器114收到输入指令时，由编码器114依据输入指令以产生控制信号以控制开关电路120A，从而使输出电压Vout形成C1所示的波形。若使用者所需的输出电压Vout的波形为C2～C4，亦可以相同的方式进行键入输入指令，而产生所需波形。然本案不以图2所示的波形为限，其仅用以例示性地说明本案的实现方式，其余适当的波形亦可通过上述技术产生。
图4是依照本案一实施例绘示一种记忆体的电路方块示意图。如图所示，记忆体包含记忆体驱动装置100、多工器200及记忆体阵列300。记忆体驱动装置100是用以驱动记忆体阵列300中的记忆体单元310，可通过多工器200选择记忆体驱动装置100所要驱动的记忆体单元310，在本案中，可通过电压侦测电路110B及开关阵列120两者协同运作以控制开关T1而提供不同波形的输出电压Vout至记忆体阵列300的记忆体单元310。
需说明的是，图4的实施例提供如图1所示的电压侦测电路110、开关阵列120的其中一种实现方式，然本案不以此为限。请参阅图4，电压侦测电路110B包含多个并联的电压侦测单元(可由开关T8、T9所组成)，请参阅图4，此处例示性地绘式四个电压侦测单元与四个开关T2，然本案不以此为限，由图中可知，电压侦测单元的数目与开关T2的数目相等且成一对一对应。每一个所述并联的电压侦测单元具有第二输出端与第二控制端，每一个所述第二输出端个别耦接至相对应的开关T2的控制端，每一个所述并联的电压侦测单元的第二控制端共同耦接至开关T1的第一输出端。举例来说，每一个电压侦测单元包含开关T8、T9，开关T8、T9串接，且开关T8、T9的串接点为电压侦测单元的第二输出端，且此串接点可透过反相器耦接于开关T2的控制端，另外，开关T8耦接电压源Vdd与电压侦测单元的第二控制端，第二控制端控制开关T8的导通或关闭，开关T9导通并耦接一接地端。在一实施例中，上述开关T8每一者的特性可设定为不同，以使开关T8依据不同的输出电压Vout而依序导通，借以依序导通开关T2，而调整开关T1的控制端的电压，进而调整输出电压Vout的波形。举例而言，开关T8可设定为长宽比不同、临界电压(Vth)的值不同…等，基于上述情况，上述开关T8的临界电压(Vth)或是长宽比可设定为由左至右递减、由右至左递减或者依据实际需求以其余适当的方式进行设计。再者，图4的电压侦测电路110B亦可与图3的模拟转数字电路112及编码器114一起协同运作，进而导通对应的开关T8、T9，借以产生所需输出电压Vout的波形。
需说明的是，图1～图4所示的电路仅用以例示性地说明本案的实现方式的一，并非用以限制本案，例如图1～图4中的开关T1～T9可依照实际需求而采用P型或N型金氧半场效应晶体管，或可依照实际需求而采用其余种类的开关，图1～图4所示的记忆体单元310可为相变化记忆体(Phase change memory，PCM)，或可依照实际需求而采用其余种类的记忆体。
由上述本案实施方式可知，应用本案具有下列优点。本案实施例提供一种记忆体驱动装置，其可即时侦测开关的输出电压，并通过侦测结果来决定如何导通开关阵列的开关，例如需导通多少颗开关，或需导通哪颗开关，以调整开关的控制端的电压，进而调整输出电压的波形。
虽然上文实施方式中揭露了本案的具体实施例，然其并非用以限定本案，本案所属技术领域中具有通常知识者，在不悖离本案的原理与精神的情形下，当可对其进行各种更动与修饰，因此本案的保护范围当以附随权利要求书所界定的范围为准。

Claims (14)

1.一种记忆体驱动装置，其特征在于，包含：
一第一开关，其具有一第一输出端与一第一控制端，该第一输出端提供一输出电压予一记忆体单元；
一电压侦测电路，耦接该第一输出端，用以侦测该输出电压，并依据该输出电压产生一控制信号，其中该控制信号依该输出电压值的变动而即时改变；以及
一开关阵列，包含多个第二开关，所述多个第二开关耦接于该第一控制端，其中依据该控制信号以导通所述多个第二开关的其中至少一者，借以调整该第一控制端的电压进而调整该输出电压的波形。
2.根据权利要求1所述的记忆体驱动装置，其特征在于，所述多个第二开关的每一者均具有一第一端与一第二端，所述多个第二开关并联，每一个所述第二开关的该第一端用以接收一电源供应电压，每一个所述第二开关的该第二端耦接于该第一控制端。
3.根据权利要求2所述的记忆体驱动装置，其特征在于，每一个所述第二开关的该第一端耦接一负载，并透过该负载以接收该电源供应电压。
4.根据权利要求3所述的记忆体驱动装置，其特征在于，所述多个第二开关提供的电流大小相同，其中该开关阵列依据该控制信号以导通所述多个第二开关中的N个该第二开关，借以调整该第一控制端的电压进而调整该输出电压的波形，其中N为正整数且N的数值依该控制信号的改变而改变。
5.根据权利要求3所述的记忆体驱动装置，其特征在于，每一个所述第二开关所耦接的每一个所述负载的等效电阻值不相同，其中该开关阵列依据该控制信号以导通所述多个第二开关中的至少一对应第二开关，借以调整该第一控制端的电压进而调整该输出电压的波形。
6.根据权利要求3所述的记忆体驱动装置，其特征在于，所述多个第二开关提供的电流大小不同，其中该开关阵列依据该控制信号以导通所述多个第二开关中的至少一对应第二开关，借以调整该第一控制端的电压进而调整该输出电压的波形。
7.根据权利要求2至6任一项所述的记忆体驱动装置，其特征在于，该电压侦测电路包含一查找表，其中该电压侦测电路依据该输出电压以于该查找表中查找所述多个第二开关中的该至少一对应第二开关，据以产生该控制信号。
8.根据权利要求2至6任一项所述的记忆体驱动装置，其特征在于，该电压侦测电路包含：
一模拟转数字电路，用以将该输出电压由一模拟输出电压信号转为一数字输出电压信号；以及
一编码器，依据该数字输出电压信号产生该控制信号。
9.根据权利要求8所述的记忆体驱动装置，其特征在于，该电压侦测电路还包含：
一模式选择电路，耦接于该编码器，并用以接收并传送一输入指令至该编码器，其中该编码器依据该输入指令以产生该控制信号。
10.根据权利要求1至6任一项所述的记忆体驱动装置，其特征在于，该电压侦测电路包含多个并联的电压侦测单元，所述多个并联的电压侦测单元的数目与该第二开关的数目相等且呈一对一对应，每一个所述并联的电压侦测单元具有一第二输出端与一第二控制端，每一个所述第二输出端个别耦接至相对应的该第二开关的一控制端，每一个所述并联的电压侦测单元的该第二控制端共同耦接至该第一输出端。
11.根据权利要求10所述的记忆体驱动装置，其特征在于，每一个所述电压侦测单元包含一第四开关与一第五开关，该第四开关与该第五开关于一串接点串接，该串接点为该第二输出端，该第四开关耦接一电压源与该第二控制端，该第二控制端控制该第四开关的导通或关闭，该第五开关导通并耦接一接地端。
12.根据权利要求11所述的记忆体驱动装置，其特征在于，所述第四开关的长宽比不同。
13.根据权利要求11所述的记忆体驱动装置，其特征在于，所述第四开关的导通电压值不同。
14.根据权利要求11至13任一项所述的记忆体驱动装置，其特征在于，所述第五开关的长宽比不同。
CN201811583944.0A 2018-12-24 2018-12-24 记忆体驱动装置 Active CN109473136B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201811583944.0A CN109473136B (zh) 2018-12-24 2018-12-24 记忆体驱动装置
US16/364,166 US10665296B1 (en) 2018-12-24 2019-03-25 Memory driving device
US16/826,312 US10964383B2 (en) 2018-12-24 2020-03-23 Memory driving device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811583944.0A CN109473136B (zh) 2018-12-24 2018-12-24 记忆体驱动装置

Publications (2)

Publication Number Publication Date
CN109473136A true CN109473136A (zh) 2019-03-15
CN109473136B CN109473136B (zh) 2023-08-29

Family

ID=65676669

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811583944.0A Active CN109473136B (zh) 2018-12-24 2018-12-24 记忆体驱动装置

Country Status (2)

Country Link
US (2) US10665296B1 (zh)
CN (1) CN109473136B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112703557B (zh) * 2018-06-27 2024-05-24 北京时代全芯存储技术股份有限公司 记忆体驱动装置
US11146260B1 (en) * 2020-07-28 2021-10-12 Hygon Information Technology Co., Ltd. Circuit and method to manage and recover from bias temperature instability

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040032759A1 (en) * 2002-08-14 2004-02-19 Intel Corporation Memory device, circuits and methods for operating a memory device
US20040094778A1 (en) * 2002-10-31 2004-05-20 Renesas Technology Corp. Semiconductor device and semiconductor memory device provided with internal current setting adjustment circuit
CN1541393A (zh) * 2001-07-25 2004-10-27 飞索股份有限公司 使用电源电压检测以补偿读出模式电压的电源电压变动的电压升高电路
US20050195657A1 (en) * 2004-03-03 2005-09-08 Chen Chung Z. Bit switch voltage drop compensation during programming in nonvolatile memory
KR20090005888A (ko) * 2007-07-10 2009-01-14 삼성전자주식회사 반도체 장치의 승압 전압 발생기
JP2013118769A (ja) * 2011-12-02 2013-06-13 Elpida Memory Inc 半導体装置
JP2014179147A (ja) * 2013-03-15 2014-09-25 Renesas Electronics Corp メモリモジュール、メモリモジュールを備えるマイクロコンピュータ、および半導体装置
US20150349768A1 (en) * 2014-05-30 2015-12-03 Cypress Semiconductor Corporation Programmable switched capacitor block
CN105304116A (zh) * 2015-09-16 2016-02-03 宁波时代全芯科技有限公司 记忆体驱动电路
US9312004B1 (en) * 2014-11-21 2016-04-12 SK Hynix Inc. Driver for semiconductor memory and system including the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5835420A (en) * 1997-06-27 1998-11-10 Aplus Flash Technology, Inc. Node-precise voltage regulation for a MOS memory system
DE60333199D1 (de) * 2003-11-12 2010-08-12 St Microelectronics Srl Phasenänderungsspeicher mit Überspannungsschutz und Schutzverfahren für Phasenänderungsspeicher mit Überspannungsschutz
US20080043513A1 (en) * 2006-08-21 2008-02-21 Heinz Hoenigschmid Intergrated circuit having memory with resistive memory cells
KR101094944B1 (ko) * 2009-12-24 2011-12-15 주식회사 하이닉스반도체 센싱 전압을 제어하는 비휘발성 반도체 집적 회로
US8400212B1 (en) * 2011-09-22 2013-03-19 Sandisk Technologies Inc. High voltage charge pump regulation system with fine step adjustment
KR102187485B1 (ko) * 2014-02-21 2020-12-08 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 센싱 방법
US9202561B1 (en) * 2014-06-05 2015-12-01 Integrated Silicon Solution, Inc. Reference current generation in resistive memory device
CN104821179B (zh) * 2015-04-16 2017-09-26 江苏时代全芯存储科技有限公司 记忆体驱动电路
KR20180042645A (ko) * 2016-10-18 2018-04-26 에스케이하이닉스 주식회사 전압 레귤레이터 및 이를 포함하는 저항성 메모리 장치
US10290327B2 (en) * 2017-10-13 2019-05-14 Nantero, Inc. Devices and methods for accessing resistive change elements in resistive change element arrays

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1541393A (zh) * 2001-07-25 2004-10-27 飞索股份有限公司 使用电源电压检测以补偿读出模式电压的电源电压变动的电压升高电路
US20040032759A1 (en) * 2002-08-14 2004-02-19 Intel Corporation Memory device, circuits and methods for operating a memory device
US20040094778A1 (en) * 2002-10-31 2004-05-20 Renesas Technology Corp. Semiconductor device and semiconductor memory device provided with internal current setting adjustment circuit
US20050195657A1 (en) * 2004-03-03 2005-09-08 Chen Chung Z. Bit switch voltage drop compensation during programming in nonvolatile memory
KR20090005888A (ko) * 2007-07-10 2009-01-14 삼성전자주식회사 반도체 장치의 승압 전압 발생기
JP2013118769A (ja) * 2011-12-02 2013-06-13 Elpida Memory Inc 半導体装置
JP2014179147A (ja) * 2013-03-15 2014-09-25 Renesas Electronics Corp メモリモジュール、メモリモジュールを備えるマイクロコンピュータ、および半導体装置
US20150349768A1 (en) * 2014-05-30 2015-12-03 Cypress Semiconductor Corporation Programmable switched capacitor block
US9312004B1 (en) * 2014-11-21 2016-04-12 SK Hynix Inc. Driver for semiconductor memory and system including the same
CN105304116A (zh) * 2015-09-16 2016-02-03 宁波时代全芯科技有限公司 记忆体驱动电路

Also Published As

Publication number Publication date
CN109473136B (zh) 2023-08-29
US20200219563A1 (en) 2020-07-09
US10964383B2 (en) 2021-03-30
US10665296B1 (en) 2020-05-26

Similar Documents

Publication Publication Date Title
CN104051003B (zh) 用于存储器写数据操作的电路
CN104821179B (zh) 记忆体驱动电路
CN105009216B (zh) 用于生成负位线电压的电路
Elgabra et al. Mathematical modeling of a memristor device
CN101354923A (zh) 电压转换器电路和具有该电路的快闪存储器件
EP3567591A1 (en) Random-access memory and associated circuit, method and device
CN109473136A (zh) 记忆体驱动装置
CN105825885A (zh) 基于忆阻器的多值存储单元、读写电路及其操作方法
CN113808639A (zh) 一种铁电存储单元读写特性验证电路结构
CN105741870B (zh) 一种基于忆阻的非易失性d触发器电路
CN102480226B (zh) 降压式变换电路
CN207302634U (zh) 存储器读取电路
CN209103821U (zh) 记忆体驱动装置
US20210397937A1 (en) Charge-pump-based current-mode neuron for machine learning
US9761309B2 (en) Sensing circuit for resistive memory array
CN104778968B (zh) 一种rram电压产生系统
CN103440881B (zh) 一种内容可寻址存储器系统、寻址方法及装置
CN102298967A (zh) 双分离栅快闪存储器阵列的行译码电路及其驱动方法
CN205407762U (zh) 一种基于忆阻器的非易失性sr触发器电路
CN101572120B (zh) 用于动态随机存取存储器的字线驱动器及其驱动方法
CN104425023B (zh) 具有公共源极线屏蔽电路的存储器设备
CN112703557B (zh) 记忆体驱动装置
CN205384877U (zh) 一种基于忆阻的非易失性d触发器电路
CN106330143B (zh) 占空比校准电路
CN105336360A (zh) Sram存储阵列的控制电路和sram存储器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information
CB02 Change of applicant information

Address after: No. 601, Changjiang East Road, Huaiyin District, Huaian, Jiangsu

Applicant after: JIANGSU ADVANCED MEMORY TECHNOLOGY Co.,Ltd.

Applicant after: QUANXIN TECHNOLOGY Co.,Ltd.

Address before: 223300 No. 188 Huaihe East Road, Huaiyin District, Huaian City, Jiangsu Province

Applicant before: Jiangsu times all core storage technology Co.,Ltd.

Applicant before: QUANXIN TECHNOLOGY Co.,Ltd.

CB02 Change of applicant information
CB02 Change of applicant information

Address after: 802, unit 4, floor 8, building 2, yard 9, FengHao East Road, Haidian District, Beijing

Applicant after: Beijing times full core storage technology Co.,Ltd.

Applicant after: QUANXIN TECHNOLOGY Co.,Ltd.

Address before: 223300 No. 601 East Changjiang Road, Huaiyin District, Huaian City, Jiangsu Province

Applicant before: JIANGSU ADVANCED MEMORY TECHNOLOGY Co.,Ltd.

Applicant before: QUANXIN TECHNOLOGY Co.,Ltd.

TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20221010

Address after: 802, unit 4, floor 8, building 2, yard 9, FengHao East Road, Haidian District, Beijing

Applicant after: Beijing times full core storage technology Co.,Ltd.

Address before: Room 802, unit 4, floor 8, building 2, yard 9, FengHao East Road, Haidian District, Beijing 100094

Applicant before: Beijing times full core storage technology Co.,Ltd.

Applicant before: QUANXIN TECHNOLOGY Co.,Ltd.

GR01 Patent grant
GR01 Patent grant