KR20070111786A - 듀티 싸이클 보정 장치 - Google Patents

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Abstract

본 발명에 따른 듀티 싸이클 보정 장치는, 제 1 외부 신호의 한 주기를 디지털 코드로 변환하여 출력하는 주기 감지 수단; 상기 디지털 코드에 응답하여, 상기 제 1 외부 신호의 1/2주기 만큼 상기 제 1 외부 신호를 지연시켜 제 2 외부 신호로 출력하는 반주기 지연 신호 발생 수단;을 포함한다.
디지털 코드, 반주기 제어 신호

Description

듀티 싸이클 보정 장치{Duty Cycle Correction Apparatus}
도 1은 본 발명에 따른 듀티 싸이클 보정 장치를 나타내는 블록도,
도 2는 도 1에 도시된 반주기 지연 신호 발생부를 나타내는 블록도,
도 3은 도 2에 도시된 반주기 지연부를 나타내는 회로도,
도 4는 도 1에 도시된 반주기 지연 신호 발생부의 다른 예를 나타내는 블럭도,
도 5는 도 1에 도시된 클럭 신호 복원부를 나타내는 회로도,
도 6 은 본 발명에 따른 듀티 싸이클 보정 장치의 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 주기 감지부 200 : 반주기 지연 신호 발생부
300 : 클럭 신호 복원부
본 발명은 듀티 싸이클 보정 장치에 관한 것으로, 보다 상세하게는 타임 투 디지털 컨버터(time to digital converter, 이하 TDC라 칭함)를 이용하여 외부 클럭 신호의 한 주기를 디지털 코드로 출력하고, 상기 디지털 코드를 사용하여 상기 외부 클럭 신호를 반주기 지연시켜 상기 외부 클럭 신호의 듀티 싸이클을 보정하여 듀티 싸이클 보정 시간을 줄이고, 레이아웃을 줄일 수 있는 듀티 싸이클 보정 장치에 관한 것이다.
반도체 메모리에서 클럭 신호의 듀티 싸이클이 정확히 제어되는 것은 매우 중요하다. 일반적으로 반도체 메모리에서는 듀티 싸이클이 50%인 클럭 신호가 주로 사용되는데, 듀티 싸이클이 50%라 함은 클럭 신호의 하이 레벨 구간과 로우 레벨 구간이 동일하다는 것을 의미한다. 따라서 반도체 메모리에서는 듀티 싸이클이 50%의 클럭 신호를 생성하기 위해 듀티 싸이클 보정 장치가 이용된다.
일반적으로 상기 듀티 싸이클 보정 장치는 외부 신호(클럭 신호)의 듀티가 왜곡되어 있거나, 내부 지연 회로에 의해 왜곡된 외부 신호의 듀티 싸이클을 보정하여 내부 신호로 출력하는 역할을 한다.
종래의 듀티 싸이클 보정 장치는 듀티 싸이클이 왜곡된 외부 신호와 반주기 지연시킨 상기 왜곡된 외부 신호를 이용하여 상기 왜곡된 외부 신호의 듀티 싸이클을 보정하는데, 종래의 듀티 싸이클 보정 장치가 상기 외부 신호를 입력 받아 상기 외부 신호의 반주기 지연 시간을 계산하기 위한 복잡한 제어 회로를 자체적으로 구비하여야 함으로 메모리의 레이아웃을 많이 차지하고 또한 전류 소모 역시 증가하게 되는 문제점이 있었다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, TDC에서 제공되는 외부 클럭 신호의 한 주기 지연 시간에 해당하는 디지털 코드를 이용하여, 반주 기 지연 시간을 계산하는 간단한 제어회로를 구성함으로써 동작의 신뢰성을 높일 수 있으며, 회로의 단순화로 인한 소모 전류의 감소 및 작은 면적에 구현할 수 있는 듀티 싸이클 보정 장치를 제공하는데 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 듀티 싸이클 보정 장치는, 제 1 외부 신호의 한 주기를 디지털 코드로 변환하여 출력하는 주기 감지 수단; 상기 디지털 코드에 응답하여, 상기 제 1 외부 신호의 1/2주기 만큼 상기 제 1 외부 신호를 지연시켜 제 2 외부 신호로 출력하는 반주기 지연 신호 발생 수단;을 포함한다.
또한 본 발명에 따른 듀티 싸이클 보정 장치는 상기 제 1 외부 신호 및 상기 제 2 외부 신호를 입력받아 듀티 싸이클 보정 신호를 출력하는 클럭 신호 복원 수단을 추가로 포함한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명에 따른 듀티 싸이클 보정 장치를 나타내는 블록도이다.
본 발명에 따른 듀티 싸이클 보정 장치는 외부에서 입력되는 제 1 외부 신호(CLK_IN)의 한 주기를 디지털 코드(DIG_CD)로 변환하여 출력하는 주기 감지부(100), 상기 디지털 코드(DIG_CD)에 응답하여, 상기 제 1 외부 신호(CLK_IN)를 상기 제 1 외부 신호(CLK_IN)의 1/2 주기 만큼 지연시켜 제 2 외부 신호(CLK_IN_DEL)로 출력하는 반주기 지연 신호 발생부(200) 및 상기 제 1 외부 신 호(CLK_IN) 및 상기 제 2 외부 신호(CLK_IN_DEL)를 입력받아 듀티 싸이클 보정 신호(CLK_OUT)를 출력하는 클럭 신호 복원부(300)를 포함한다.
상기 주기 감지부(100)는 신호의 주기를 디지털 코드로 변환하는 타임 투 디지털 컨버터(Time to Digital Converter)를 구비하여, 상기 제 1 외부 신호(CLK_IN)의 한 주기에 해당하는 시간을 소정 비트의 디지털 코드(DIG_CD)로 출력한다.
상기 제 1 외부 신호(CLK_IN)의 한 주기를 30ns라고 가정하고, 상기 주기 감지부(100)가 5 비트의 디지털 코드(DIG_CD)인 11110를 출력한다면, 상기 11110은 10진수로 변환했을 경우 30이므로, 10진수 1에 해당하는 시간은 1ns가 된다. 상기 주기 감지부(100)가 동일 시간에 대한 상기 디지털 코드(DIG_CD)의 비트를 많이 가질수록 상기 주기 감지부(100)의 레졸루션(resolution)이 높아지며 상기 주기 감지부(100)의 레졸루션(resolution)은 듀티 싸이클 보정 장치의 레졸루션(resolution)을 나타낸다. 또한, 상기 10진수 1에 해당하는 시간을 td라 하여, 이후, 도 3에 도시된 반주기 제어 신호(DEL_SEL)에 선택되는 복수개의 신호 지연부(211) 각각의 지연 시간과 동일하게 또는 신호 지연부(211) 각 1개의 지연 시간을 td/2로 구성한다.
도 2는 도 1에 도시된 반주기 지연 신호 발생부를 나타내는 블록도이다.
상기 반주기 지연 신호 발생부(200)는 상기 주기 감지부(100)에서 출력되는 상기 디지털 코드(DIG_CD)를 입력받아 반주기 제어 신호(DEL_SEL)를 출력하는 제어 신호 발생부(230) 및 상기 반주기 제어 신호(DEL_SEL)에 응답하여, 상기 제 1 외부 신호(CLK_IN)의 반 주기 만큼 상기 제 1 외부 신호(CLK_IN)를 지연시켜 제 2 외부 신호(CLK_IN_DEL)로 출력하는 반주기 지연부(210)로 구성된다.
상기 제어 신호 발생부(230)는 상기 주기 감지부(100)에서 출력되는 소정 비트의 상기 디지털 코드(DIG_CD)를 1 비트 만큼 라이트 쉬프트(right shift) 시키는 제 1 쉬프트 레지스터(231) 및 쉬프트된 상기 디지털 코드를 디코딩(decoding)하여 복수개의 상기 반주기 제어 신호(DEL_SEL)를 출력하는 디코딩부(233)로 구성된다.
복수개의 상기 반주기 제어 신호(DEL_SEL)는 상기 반주기 제어 신호(DEL_SEL) 중 어느 하나만 하이 레벨로 활성화되어 출력되고, 나머지 상기 반주기 제어 신호(DEL_SEL)는 로우 레벨로 비활성화되어 출력된다.
상기 주기 감지부(100)가 상기 제 1 외부 신호(CLK_IN)의 한 주기에 해당하는 5 비트(bit)의 디지털 코드(DIG_CD<4:0>)를 출력하고, 상기 디지털 코드(DIG_CD<4:0>)의 값이 11110을 나타낸다고 가정하여 상기 제어 신호 발생부(230)를 설명하면 다음과 같다.
상기 디지털 코드(DIG_CD<4:0>)가 상기 제 1 외부 신호(CLK_IN)의 한 주기에 대응함으로 상기 디지털 코드(DIG_CD<4:0>=11110)를 상기 쉬프트 레지스터(231)를 통해 1 비트(bit) 쉬프트(shift) 시키면 상기 디지털 코드(DIG_CD<4:0>=11110)의 절반에 해당하는 01111이 생성된다.
다시 설명하면, 상기 쉬프트 레지스터(231)는 11110(십진수=30) 인 5 비트 코드를 1 비트 쉬프트(shift) 시켜 01111(십진수=15)를 출력함으로, 상기 주기 감지부(100)에서 출력되는 상기 디지털 코드(DIG_CD)의 반주기에 해당하는 디지털 코 드를 생성하며, 상기 디코딩부(233)는 상기 쉬프트된 디지털 코드인 1111를 디코딩하여 상기 반주기 제어 신호(DEL_SEL<14:0>)를 생성한다.
또한, 상기 디코딩부(233)는 상기 쉬프트 레지스터(231)에 의해 쉬프트된 반주기 디지털 코드인 1111를 입력받는 대신 디지털 코드(DIG_CD<4:0>=11110)를 디코딩하여 상기 반주기 제어신호(DEL_SEL<30:0>)를 생성할 수도 있다. 이때, 이후, 도 3에 도시된 바와 같이, 반주기 제어 신호(DEL_SEL)에 의해 선택되는 복수개의 상기 신호 지연부(211) 각각의 지연 시간은 상기 10진수 1에 해당하는 시간 td가 아닌 td/2의 지연 시간을 갖는 지연부를 구성하여 사용한다.
도 3은 도 2에 도시된 반주기 지연부를 나타내는 회로도이다.
상기 반주기 지연부(210)는 앞 단에서 전달된 신호를 소정 시간(td 또는 td/2) 지연시킨 후 뒤 단에 전달하는 복수개의 신호 지연부(211) 및 복수개의 상기 반주기 제어 신호(DEL_SEL<N:0>)에 응답하여, 복수개의 상기 신호 지연부(211)의 활성화를 결정하는 스위칭부(213)로 구성된다.
상기 반주기 지연부(210)는 복수개의 상기 반주기 제어 신호(DEL_SEL<N:0>)에 응답하여 상기 제 1 외부 신호(CLK_IN)를 순차적으로 소정 시간(td 또는 td/2) 지연되게 하는 상기 신호 지연부(211)가 직렬로 서로 연결되어 있고, 활성화 되는 상기 반주기 제어 신호(DEL_SEL)에 따라 상기 제 1 외부 신호(CLK_IN)를 지연시키는 상기 신호 지연부(211)의 개수를 달리한다.
즉, 상기 신호 지연부(211)는 상기 소정 비트의 상기 디지털 코드(DIG_CD)를 10진수로 변환했을 경우, 10진수 1이 나타내는 상기 소정 시간(td 또는 td/2) 만큼 상기 제 1 외부 신호(CLK_IN)를 지연시키기 때문에, 상기 반주기 지연부(210)는 상기 디지털 코드(DIG_CD)를 디코딩하여 활성화된 상기 반주기 제어 신호(DEL_SEL)에 응답하여 상기 제 1 외부 신호(CLK_IN)가 통과하는 상기 신호 지연부(211)의 개수를 조절한다.
상기 스위칭부(213)는 상기 제 1 외부 신호(CLK_IN) 및 각각의 상기 반주기 제어 신호(DEL_SEL<N:0>)를 입력받아 신호를 조합하여 출력하는 복수개의 제 1 낸드 게이트(ND1)로 구성된다.
상기 신호 지연부(211)는 상기 제 1 낸드 게이트(ND1)의 출력 신호를 입력받는 제 2 낸드 게이트(ND2) 및 상기 제 2 낸드 게이트(ND2)의 출력 신호를 반전시키는 제 1 인버터로(IV1) 구성되며, 가장 앞 단의 상기 신호 지연부(211)에 구비되는 상기 제 2 낸드 게이트(ND1)는 다른 하나의 입력 단에 외부 전원(VDD)을 입력받고, 나머지 상기 신호 지연부(211)에 구비되는 제 2 낸드 게이트(ND2)의 다른 하나의 입력 단에 앞 단의 신호 지연부(211)의 출력 신호가 입력된다.
본 발명에서 상기 신호 지연부(211)는 낸드 게이트(ND2) 및 인버터(IV1)를 구비하여 실시되었지만, 상기 낸드 게이트(ND2) 및 상기 인버터(IV1)를 대신하는 다른 지연 수단을 이용하여 실시하는 것도 가능하다.
도 4는 도 1에 도시된 반주기 지연 신호 발생부의 다른 예를 나타내는 블럭도이다.
도 4에 도시된 바와같이, 상기 반주기 지연 신호 발생부(200)는 상기 디지털 코드(DIG_CD)를 쉬프트 시키는 제 2 쉬프트 레지스터(250), 상기 제 2 쉬프트 레지 스터(250)에서 출력된 신호 중 상위 비트가 입력되는 제 1 디코딩부(260), 상기 제 2 쉬프트 레지스터(250)에서 출력된 신호 중 하위 비트가 입력되는 제 2 디코딩부(270), 상기 제 1 디코딩부(260)에서 출력된 제 1 반주기 제어 신호(DEL_SEL1)에 응답하여 상기 제 1 외부 신호(CLK_IN)를 지연시키는 제 1 지연부(280) 및 상기 제 2 디코딩부(270)에서 출력된 제 2 반주기 제어 신호(DEL_SEL2)에 응답하여 상기 제 1 외부 신호(CLK_IN)를 지연시키는 제 2 지연부(290)로 구성된다.
상기 제 2 쉬프트 레지스터(250)는 상기 주기 감지부(100)에서 출력된 상기 디지털 코드(DIG_CD)를 쉬프트 시킴으로써 상기 디지털 코드(DIG_CD)의 절반에 해당하는 디지털 코드를 출력한다.
상기 제 1 디코딩부(260)는 제 2 쉬프트 레지스터(250)를 통해 출력된 상기 디지털 코드에서 상위 비트 중 일정한 비트의 디지털 코드를 입력받고, 상기 상위 비트 디지털 코드를 디코딩하여 상기 제 1 반주기 제어 신호(DEL_SEL1)를 출력한다.
상기 제 2 디코딩부(270)는 상기 제 2 쉬프트 레지스터(250)를 통해 출력된 상기 디지털 코드 중 상기 제 1 디코딩부(260)에 입력된 비트를 제외한 나머지 하위 비트 디지털 코드를 입력받고 상기 하위 비트 디지털 코드를 디코딩하여 상기 제 2 반주기 제어 신호(DEL_SEL2)를 출력한다.
예를 들어, 상기 주기 감지부(100)에서 출력되는 신호가 10110이라고 가정하면, 상기 제 2 쉬프트 레지스터(250)를 통해 출력된 신호는 01011이 되고, 상기 제 1 디코딩부(260)는 10을 입력받아 디코딩하게 되고, 상기 제 2 디코딩부(270)은 11 을 입력받아 디코딩하게 된다.
상기 제 1 지연부(280) 및 상기 제 2 지연부(290)는 도 2에 도시된 반주기 지연부(210)와 같이 구성될 수 있으며, 상기 제 1 지연부(280)에 구비되는 상기 신호 지연부(211)의 지연 시간이 상기 제 2 지연부(290)에 구비되는 상기 신호 지연부(211)의 지연 시간보다 길다.
도 2와 같은 반주기 지연 신호 발생부(200)는 상기 제 1 외부 신호(CLK_IN)를 15ns를 지연시키기 위해 1ns의 지연 시간을 가지는 상기 신호 지연부(211)가 15개 필요하나, 도 4와 같은 반주기 지연 신호 발생부(200)는 상기 제 1 외부 신호(CLK_IN)를 15ns를 지연시키기 위해, 상기 제 2 지연부(290)가 1ns의 지연 시간을 가지는 상기 신호 지연부(211)를 3개 구비하고, 상기 제 1 지연부(280)가 4ns의 지연 시간을 가지는 상기 신호 지연부(211)를 3개 구비하면 된다. 즉, 상기 제 2 쉬프트 레지스터(250)의 출력 중 상위 일정 비트는 제 1 지연부(280)에서 하위 일정 비트는 제 2 지연부(290)에서 계층적으로 지연시켜 레이아웃 면적 및 전류 소모를 저감 할 수 있다.
도 5는 도 1에 도시된 클럭 신호 복원부를 나타내는 회로도이다.
상기 클럭 신호 복원부(300)는 상기 제 1 외부 신호(CLK_IN)에 응답하여 상기 듀티 싸이클 보정 신호(CLK_OUT)의 라이징 에지(rising edge)를 생성하는 라이징 에지 생성부(310), 상기 제 2 외부 신호(CLK_IN_DEL)에 응답하여 상기 듀티 싸이클 보정 신호(CLK_OUT)의 폴링 에지(falling edge)를 생성하는 폴링 에지 생성부(330) 및 상기 듀티 싸이클 보정 신호(CLK_OUT)를 출력하는 출력부(350)로 구성 된다.
상기 라이징 에지 생성부(310)는 제 3 반전 수단(IV3)에 의해 반전된 상기 제 1 외부 신호(CLK_IN)를 반전 지연시키는 복수개의 반전 수단(IV4, IV5, IV6), 게이트 단에서 상기 복수개의 반전 수단(IV4, IV5, IV6)에서 출력된 신호를 입력받고 소스 단이 외부 전원(VDD)에 연결되는 제 1 피모스 트랜지스터(P1) 및 게이트 단에서 상기 제 3 반전 수단(IV3)에 의해 반전된 상기 제 1 외부 신호(CLK_IN)를 입력받고 소스 단이 상기 제 1 피모스 트랜지스터(P1)의 드레인 단과 연결되고 드레인 단이 공통 노드에 연결되는 제 2 피모스 트랜지스터(P2)로 구성된다.
상기 폴링 에지 생성부(330)는 게이트 단에서 상기 제 2 외부 신호(CLK_IN_DEL)를 입력받고 드레인 단이 상기 공통 노드와 연결되는 제 1 엔모스 트랜지스터(N1), 상기 제 2 외부 신호(CLK_IN_DEL)를 반전 지연시키는 복수개의 반전 수단(IV7, IV8, IV9) 및 게이트 단에서 상기 복수개의 반전 수단(IV7, IV8, IV9)에서 출력된 신호를 입력받고 드레인 단이 상기 제 1 엔모스 트랜지스터(N1)의 소스 단과 연결되고 소스 단이 접지 단(VSS)과 연결되는 제 2 엔모스 트랜지스터(N2)로 구성된다.
상기 출력부(350)는 상기 공통 노드의 신호를 래치(latch)하여 출력하는 두개의 반전 수단(IV10, IV11), 상기 반전 수단(IV10)의 출력 신호를 반전 지연시켜 출력하는 제 12 내지 제 14 반전 수단(IV12, IV13, IV14)으로 구성된다.
도 6은 본 발명에 따른 듀티 싸이클 보정 장치의 타이밍도이다.
도 6에 도시된 바와 같이, 상기 제 1 외부 신호(CLK_IN)의 한 주기가 T 시간 일 때, 상기 반주기 지연 신호 발생부(200)에서는 상기 주기 감지부(100)에서 출력되는 소정 비트의 상기 디지털 코드(DIG_CD)에 응답하여, 상기 제 1 외부 신호(CLK_IN)를 상기 제 1 외부 신호(CLK_IN)의 반 주기(T/2) 만큼 지연 시키고, 상기 클럭 신호 복원부(300)에서 상기 제 1 외부 신호(CLK_IN) 및 상기 제 2 외부 신호(CLK_IN_DEL)를 입력받아 듀티 비가 50%인 상기 듀티 싸이클 보정 신호(CLK_OUT)를 생성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 듀티 싸이클 보정 장치를 설명하면 다음과 같다.
상기 주기 감지부(100)가 상기 제 1 외부 신호(CLK_IN)의 한 주기에 해당하는 시간을 소정 비트의 디지털 코드(DIG_CD)로 출력하면, 상기 반주기 지연 신호 발생부(200)는 상기 디지털 코드(DIG_CD)에 응답하여 상기 제 1 외부 신호(CLK_IN)를 반주기 지연시켜 상기 제 2 외부 신호(CLK_IN_DEL)를 출력하고, 상기 클럭 신호 복원부(300)는 제 1 외부 신호(CLK_IN) 및 상기 제 2 외부 신호(CLK_IN_DEL)를 조합하여 듀티 비가 50%인 상기 듀티 싸이클 보정 신호(CLK_OUT)를 생성한다.
더욱 상세히 설명하면, 상기 주기 감지부(100)로부터 출력된 상기 소정 비트의 디지털 코드(DIG_CD)를 제 1 쉬프트 레지스터(231)를 이용하여 쉬프트(shift) 함으로써, 상기 제 1 외부 신호(CLK_IN)의 반주기에 해당하는 디지털 코드를 생성한다. 이후 쉬프트된 상기 디지털 코드를 디코딩하여 상기 반주기 제어 신호(DEL_SEL)를 생성한다.
도 3에 도시된 바와 같이, 상기 반주기 지연부(210)의 상기 제 1 낸드 게이 트는(ND1)는 상기 반주기 제어 신호(DEL_SEL) 및 상기 제 1 외부 신호(CLK_IN)를 조합하고, 상기 제 1 낸드 게이트는(ND1)의 출력 신호에 응답하여 복수개의 상기 신호 지연부(211)는 상기 외부 신호(CLK_IN)를 지연시키게 된다. 예를 들면, 상기 반주기 제어 신호(DEL_SEL<N>)가 활성화되면, 상기 반주기 제어 신호(DEL_SEL<N>)를 입력으로 하는 제 1 낸드 게이트는(ND1)는 로우 레벨을 출력하고, 나머지 제 1 낸드 게이트(ND1)는 하이 레벨을 출력한다. 외부 전원(VDD)에서 입력되는 하이 레벨과 상기 로우 레벨을 입력받는 상기 신호 입력부(211)는 소정 시간 지연된 로우 레벨의 신호를 출력한다. 다음 단에 연결된 신호 입력부(211)는 상기 제 1 낸드 게이트(ND1)에서 출력되는 하이 레벨과 앞 단의 신호 입력부(211)에서 출력된 로우 레벨을 입력받아 소정 시간 지연된 로우 레벨의 신호를 출력한다. 이와 같은 동작을 반복하여 상기 제 1 외부 신호(CLK_IN)의 반주기에 해당하는 시간 만큼 상기 제 1 외부 신호(CLK_IN)는 지연되고 상기 제 2 반전 수단(IV2)은 출력되는 상기 제 2 외부 신호(CLK_IN_DEL)의 위상을 상기 제 1 외부 신호(CLK_IN)와 맞추어 주는 역할을 한다.
또한, 도 4에 도시된 바와 같이, 상기 제 2 쉬프트 레지스터(250)를 이용하여 상기 주기 감지부(100)에서 출력된 상기 디지털 코드(DIG_CD)를 쉬프트 시킴으로써 상기 디지털 코드(DIG_CD)의 절반에 해당하는 디지털 코드를 출력하고,
상기 제 1 디코딩부(260) 및 상기 제 2 디코딩부(270)는 상기 제 2 쉬프트 레지스터(250)를 통해 출력된 디지털 코드를 상기 상위 비트 디지털 코드 및 상기 하위 비트 디지털 코드로 나누어 디코딩하여 출력된 상기 제 1 반주기 제어 신 호(DEL_SEL1) 및 상기 제 2 반주기 제어 신호(DEL_SEL2)를 출력한다.
상기 제 1 반주기 제어 신호(DEL_SEL1)에 응답하고, 지연 시간이 긴 상기 신호 지연부(211)를 구비하는 상기 제 1 지연부(280) 및 상기 제 2 반주기 제어 신호(DEL_SEL2)에 응답하고, 지연 시간이 작은 상기 신호 지연부(211)를 구비하는 상기 제 2 지연부(290)로 동시에 상기 제 1 외부 신호(CLK_IN)를 지연시킴으로써 전류 소모 및 레이아웃을 줄일 수 있다.
상기 제 1 외부 신호(CLK_IN) 및 상기 제 2 외부 신호(CLK_IN_DEL)를 입력받는 상기 클럭 신호 복원부(300)는 상기 제 1 외부 신호(CLK_IN)가 하이 레벨로 반전되는 순간 상기 제 1 및 제 2 피모스 트랜지스터(P1, P2)가 턴-온(turn-on)되어 상기 외부 전원(VDD)에 의해 상기 출력부(350)에서 하이 레벨의 상기 듀티 싸이클 보정 신호(CLK_OUT)가 출력되고, 상기 제 2 외부 신호(CLK_IN_DEL)가 하이 레벨로 반전되는 순간 상기 제 1 및 제 2 엔모스 트랜지스터(N1, N2)가 턴-온(turn-on)되어 상기 접지 전원(VSS)에 의해 상기 출력부(350)에서 로우 레벨의 상기 듀티 싸이클 보정 신호(CLK_OUT)가 출력된다.
상기 설명한 바와 같이, 본 발명에 따른 듀티 싸이클 보정 장치는 TDC에서 제공되는 외부 클럭 신호의 한 주기 지연 시간에 해당하는 디지털 코드를 이용함으로써, 반주기 지연 시간을 계산하는 간단한 제어 회로를 단순화 하여 구성할 수 있다.
본 발명에 따른 듀티 싸이클 보정 장치는 TDC에서 제공되는 외부 클럭 신호 의 한 주기 지연 시간에 해당하는 디지털 코드를 이용함으로써, 회로를 단순화하여 동작의 신뢰성을 높일 수 있으며, 소모 전류의 감소 및 레이아웃의 효율성을 높일 수 있는 효과를 수반한다.

Claims (15)

  1. 제 1 외부 신호의 한 주기를 디지털 코드로 변환하여 출력하는 주기 감지 수단; 및
    상기 디지털 코드에 응답하여, 상기 제 1 외부 신호를 소정 시간 지연시켜 제 2 외부 신호로 출력하는 반주기 지연 신호 발생 수단;
    을 포함하는 것을 특징으로 하는 듀티 싸이클 보정 장치.
  2. 제 1 항에 있어서,
    상기 제 1 외부 신호 및 상기 제 2 외부 신호를 입력받아 듀티 싸이클 보정 신호를 출력하는 클럭 신호 복원 수단을 추가로 포함하는 것을 특징으로 하는 듀티 싸이클 보정 장치.
  3. 제 2 항에 있어서,
    상기 소정 시간은 상기 제 1 외부 신호의 반 주기임을 특징으로 하는 듀티 싸이클 보정 장치.
  4. 제 3 항에 있어서,
    상기 반주기 지연 신호 발생 수단은,
    상기 디지털 코드를 입력받아 반주기 제어 신호를 출력하는 제어 신호 발생 부; 및
    상기 반주기 제어 신호에 응답하여, 상기 소정 시간 만큼 상기 제 1 외부 신호를 지연시켜 상기 제 2 외부 신호로 출력하는 반주기 지연부를 포함하는 것을 특징으로 하는 듀티 싸이클 보정 장치.
  5. 제 4 항에 있어서,
    상기 제어 신호 발생부는,
    상기 디지털 코드를 디코딩하여 복수개의 상기 반주기 제어 신호를 출력하는 디코딩부를 포함하는 것을 특징으로 하는 듀티 싸이클 보정 장치.
  6. 제 4 항에 있어서,
    상기 제어 신호 발생부는,
    상기 디지털 코드를 쉬프트 시키는 쉬프트 레지스터; 및
    쉬프트된 상기 디지털 코드를 디코딩하여 복수개의 상기 반주기 제어 신호를 출력하는 디코딩부를 포함하는 것을 특징으로 하는 듀티 싸이클 보정 장치.
  7. 제 6 항에 있어서,
    상기 쉬프트 레지스터는 상기 디지털 코드를 1 비트 만큼 쉬프트 시키는 것을 특징으로 하는 듀티 싸이클 보정 장치.
  8. 제 5 또는 제 6 항에 있어서,
    복수개의 상기 반주기 제어 신호 중 어느 하나의 신호만이 활성화 되는 것을 특징으로 하는 듀티 싸이클 보정 장치.
  9. 제 8 항에 있어서,
    상기 반주기 지연부는,
    복수개의 상기 반주기 제어 신호 및 상기 제 1 외부 신호를 입력받아, 상기 제 1 외부 신호의 출력 경로를 결정하는 스위칭부; 및
    상기 스위칭부에 출력된 신호에 응답하여, 상기 제 1 외부 신호를 순차적으로 지연시키는 복수개의 신호 지연부를 포함하는 것을 특징으로 하는 듀티 싸이클 보정 장치.
  10. 제 9 항에 있어서,
    상기 스위칭부는,
    상기 제 1 외부 신호 및 복수개의 상기 반주기 제어 신호 각각을 입력으로 하여 대응되는 상기 신호 지연부에 신호를 출력하는 복수개의 낸드 게이트를 포함하는 것을 특징으로 하는 듀티 싸이클 보정 장치.
  11. 제 10 항에 있어서,
    상기 반주기 지연부는,
    하나의 신호 지연부가 외부 전원 및 대응되는 상기 낸드 게이트의 출력 신호를 입력받고, 나머지 신호 지연부가 앞 단의 신호 지연부에서 지연된 신호 및 대응되는 상기 낸드 게이트의 출력 신호를 입력받는 것을 특징으로 하는 듀티 싸이클 보정 장치.
  12. 제 3 항에 있어서,
    상기 반주기 지연 신호 발생 수단은,
    상기 디지털 코드 중 상위 비트를 디코딩하여 제 1 반주기 제어 신호를 출력하는 제 1 디코딩부;
    상기 디지털 코드 중 상기 상위 비트를 뺀 하위 비트를 디코딩하여 제 2 반주기 제어 신호를 출력하는 제 2 디코딩부;
    상기 제 1 반주기 제어 신호에 응답하여 상기 제 1 외부 신호를 지연시키는 제 1 지연부; 및
    상기 제 2 반주기 제어 신호에 응답하여 상기 제 1 지연부의 출력 신호를 지연시키는 제 2 지연부를 포함하는 것을 특징으로 하는 듀티 싸이클 보정 장치.
  13. 제 3 항에 있어서,
    상기 반주기 지연 신호 발생 수단은,
    상기 디지털 코드를 쉬프트 시키는 쉬프트 레지스터;
    쉬프트된 상기 디지털 코드 중 상위 비트를 디코딩하여 제 1 반주기 제어 신 호를 출력하는 제 1 디코딩부;
    쉬프트된 상기 디지털 코드 중 상기 상위 비트를 뺀 하위 비트를 디코딩하여 제 2 반주기 제어 신호를 출력하는 제 2 디코딩부;
    상기 제 1 반주기 제어 신호에 응답하여 상기 제 1 외부 신호를 지연시키는 제 1 지연부; 및
    상기 제 2 반주기 제어 신호에 응답하여 상기 제 1 지연부의 출력 신호를 지연시키는 제 2 지연부를 포함하는 것을 특징으로 하는 듀티 싸이클 보정 장치.
  14. 제 13 항에 있어서,
    상기 쉬프트 레지스터는 상기 디지털 코드를 1 비트 만큼 쉬프트 시키는 것을 특징으로 하는 듀티 싸이클 보정 장치.
  15. 제 2 항에 있어서,
    상기 클럭 신호 복원 수단은 상기 제 1 외부 신호에 응답하여 상기 듀티 싸이클 보정 신호의 라이징 에지를 생성하는 라이징 에지 생성부;
    상기 제 2 외부 신호에 응답하여 상기 듀티 싸이클 보정 신호의 폴링 에지를 생성하는 폴링 에지 생성부; 및
    상기 듀티 싸이클 보정 신호를 출력하는 출력부를 포함하는 것을 특징으로 하는 듀티 싸이클 보정 장치.
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