DE69616019T2

DE69616019T2 - Bereitschaftsbetrieb-Spannungserhöhungsstufe und -methode für eine Speichervorrichtung

Info

Publication number: DE69616019T2
Application number: DE69616019T
Authority: DE
Inventors: Luigi Pascucci
Original assignee: STMicroelectronics SRL
Current assignee: STMicroelectronics SRL
Priority date: 1996-03-29
Filing date: 1996-03-29
Publication date: 2002-06-06
Anticipated expiration: 2016-03-30
Also published as: EP0800259B1; US5889723A; EP0800259A1; DE69616019D1

Description

Die vorliegende Erfindung betrifft eine Bereitschaftsbetrieb-Spannungserhöhungsstufe und ein Verfahren zur Versorgung einer Speichervorrichtung.
Bekannterweise werden Spannungserhöhungseinrichtungen derzeit dazu entworfen, um verschiedene Betriebslösungen zu präsentieren. In einer ersten Lösung arbeitet die Spannungserhöhungseinrichtung nur, wenn die Vorrichtung aktiv ist (nicht im Bereitschaftsbetrieb); in einer zweiten Lösung arbeitet die zweite Spannungserhöhungseinrichtung auch im Regelungsmodus, wenn sich die Vorrichtung in einem Bereitschaftsbetrieb befindet (d. h., eine Regelungsvorrichtung überwacht die Spannung auf der Ausgangstreiberleitung der Pumpe, und aktiviert oder deaktiviert dementsprechend die Pumpe); und in einer dritten Lösung arbeitet die Spannungserhöhungseinrichtung in einem frei laufenden Modus (ohne Regelung), aber auch bei einer niedrigen Frequenz dann, wenn sich die Vorrichtung in einem Bereitschaftsbetrieb befindet.
Keine der vorstehenden Lösungen ist ohne Nachteile. Die erste Lösung weist eine langsame Reaktion während eines Lesevorgangs nach einem Bereitschaftsbetrieb auf; die zweite Lösung zeigt, obwohl sie das Problem der langsamen Reaktion löst, den Nachteil eines hohen Verbrauchs, welcher in den meisten Anwendungen nicht akzeptabel ist; und die dritte Lösung löst, obwohl sie auch das Problem der langsamen Reaktion löst, daß Problem des Stromverbrauchs nur teilweise. Obwohl sie bei niedrigen Versorgungsspannungen akzeptabel ist, da in diesem Falle eine zum Umschalten aus dem Bereitschaftsbetrieb bereite Schaltung bevorzugt keinen Verbrauch hat, ist die dritte Lösung mit Standardversorgungsspannungen (5V) nicht akzeptabel, da in diesem Falle der Verbrauch der Pumpe unnötig erhöht ist.
Da sie speziell für Niedrigspannungsbauelemente (typischerweise 3 Volt) ausgelegt und implementiert wurden, sind all diese vorstehenden Lösungen unflexibel und nicht an die aktuellen Spannungspegel anpaßbar.
EP-A-0 644 464 offenbart eine Spannungserhöhungsschaltung mit niedrigem Stromverbrauch, welchen einen Oszillator enthält, der einen Spannungsvervielfacher (Ladungspumpe) ansteuert; der Betrieb des Oszillators und somit die Spannung an dem Ausgang des Spannungsvervielfachers wird von einer Regelungsschaltung 18 gesteuert, welche die Spannung an dem Ausgang des Spannungsvervielfachers mit einer Eingangsspannung vergleicht und dementsprechend ein Bereitschafts- oder Betriebsausschaltsignal für den Oszillator erzeugt.
EP-A-0 661 795 offenbart eine Spannungserhöhungseinrichtung, welche eine Regelungsschleife für die Aktivierung oder Deaktivierung einer Ladungspumpe nach dem Ergebnis eines Vergleichs zwischen der Ladepumpenausgangsspannung und einer Referenzspannung enthält; wobei die Spannungserhöhungseinrichtung ferner einen Spannungsbegrenzer und eine Treiberschaltung für die Beschleunigung des Spannungsanstiegs enthält. Es ist eine Aufgabe der vorliegenden Erfindung, eine Spannungserhöhungsstufe bereitzustellen, welche eine kontinuierlich zwischen niedrigen und hohen Versorgungsspannungen arbeitende flexible Struktur umfaßt, und welche mit den erforderlichen Betrieb korrelierte Stromverbrauchspegel zeigt.
Gemäß der vorliegenden Erfindung wird eine Bereitschaftsspannungserhöhungsstufe und ein Verfahren zur Versorgung einer Speichervorrichtung bereitgestellt, wie es in den Ansprüchen 1 und 12 beansprucht wird.
Eine bevorzugte, nicht-einschränkende Ausführungsform der vorliegenden Erfindung wird in Rahmen eines Beispiels unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, in welchen:
Fig. 1 ein Blockschaltbild einer Speichervorrichtung mit der erfindungsgemäßen Stufe darstellt;
Fig. 2 ein Schaltbild der erfindungsgemäßen Spannungserhöhungsstufe darstellt;
Fig. 3 ein Schaftbild eines Blocks der Stufe von Fig. 2 darstellt.
Nummer 1 in Fig. 1 bezeichnet eine Speichervorrichtung, welche einen nicht flüchtigen Speicher, wie z. B. EPROM umfaßt, wovon nur die für die Erfindung relevanten Teile dargestellt sind.
Die Speichervorrichtung 1 umfaßt eine Spannungserhöhungsstufe 2; eine Speicheranordnung 3 einschließlich einer Anzahl von Speicherzellen 4; und eine Zeitgeber- und Steuerstufe 5, welche unter anderem die den Betrieb der Spannungserhöhungsstufe 2 steuernden Signale erzeugt;
Gemäß Fig. 2 umfaßt die Stufe 2 eine (im Detail in Fig. 3 dargestellte) Ladungspumpe 10; zwei nicht flüchtige Speicherelemente 11a und 11b zur Speicherung des Betriebsmodus der Pumpe 10; eine mit den Speicherelementen 11a, 11b und der Pumpe 10 verbundene Konfigurationsschaltung 12, zur Konfiguration der Pumpe 10 wie von denn Speicherelementen 11a und 11b; eine Bereitschaftseinstellschaltung 13, zum Einstellen des aktivierten/nicht aktivierten Zustands der Pumpe 10 im Bereitschaftsbetriebsmodus; und eine Steuerschaltung 14, die mit der mit der Konfigurationsschaltung 12 verbunden ist, um die Schaltung 13 einzustellen, und mit der Pumpe 10, um den Betrieb der Pumpe zu steuern.
Die (identischen) Speicherelemente 11a, 11b umfassen eine Speicherzelle (bevorzugt eine UPROM-Zelle) und einen Zwischenspeicher (beide nicht dargestellt), und werden jeweils von der Zeitgeber- und Steuerstufe 5 mit einem Lesevorspannungsgssignal CG und Signalen PG und PGD zum Programmieren der Speicherzelle beliefert. An ihren entsprechenden Ausgängen 15a, 15b erzeugen die Speicherelemente 11a, 11b entsprechende digitale Signale Ln, Sn, welche zusammen drei unterschiedliche Betriebsfrequenzen oder den Stop der Pumpe 10 (wie später im Detail erläutert) spezifizieren. Vor der Programmierung der Speicherelemente 11a, 11b sind die Signale Ln, Sn beide hoch und schalten auf einen niedrigen Zustand, wenn das entsprechende Speicherelement programmiert wird.
Die Konfigurationsschaltung 12 umfaßt ein AND-Gatter (UND-Gatter) 16, welches zwei Eingänge zeigt, welche mit den entsprechenden Speicherelementen 11a, 11b verbunden sind und mit den entsprechenden Signalen Ln, Sn versorgt werden, und einen Ausgang, der mit einem Eingang eines NOR-Gatters (Nicht-ODER-Gatter) 17 verbunden ist, welches ebenfalls von der Stufe 5 mit einem Signal ENB (dessen Zustand den Aktiv- oder Bereitschafts-Modus der Vorrichtung darstellt) versorgt wird. Der Ausgang des NOR-Gatter 17 ist mit einem Eingang eines AND-Gatters 18 und mit einem AND-Gatters 19 verbunden; ein weiteren Eingang des AND-Gatter 18 ist mit dem Speicherelement 11a verbunden; und ein weiterer Eingang des AND-Gatters 19 ist mit dem Speicherelement 11b verbunden. Der Ausgang des AND-Gatters ist mit einem Eingang eines NOR- Gatters 20 verbunden; der Ausgang des AND-Gatters 19 ist mit einem Eingang eines NOR-Gatters 21 verbunden; beide NOR-Gatter 20, 21 werden mit einem von der Steuerschaltung 14 erzeugten Signal SPn beliefert; und die Ausgangssignale der NOR- Gatter 20, 21 (Knoten 22, 23) liefern entsprechende Signale LSP, SSP an die Pumpe 10.
Die Bereitschaftseinstellschaltung 13 umfaßt ein Flip-Flop 24, ausgebildet von einem ersten und zweiten PMOS-Transistor 25, 26 und zwei NMOS-Transistoren 27, 28. Insbesondere sind die PMOS-Transistoren 25, 26 mit den Source-Anschlüssen mit der Versorgungsleitung 30 bei VDD verbunden, während die Gate-Anschlüsse jeweils mit einem ersten Knoten 31 und einem zweiten Knoten 32 verbunden sind und die Drain- Anschlüsse jeweils mit dem zweiten Knoten 32 und dem ersten Knoten 31 verbunden sind. Der Transistor 25 ist nativer Transistor und zeigt daher einen hohen Schwellenwert. Die NMOS-Transistoren 27, 28 sind mit den Source-Anschlüssen auf Masse gelegt, die Gate-Anschlüsse jeweils mit dem ersten Knoten 31 und dem zweiten Knoten 32 verbunden, und die Drain-Anschlüsse jeweils mit dem zweiten Knoten 32 und dem ersten Knoten 31 verbunden.
Der erste Knoten 31 wird über zwei miteinander in Serie geschaltete NMOS- Transistoren 35, 36 auf Masse gelegt, deren Gates jeweils mit einem Signal ENB durch die Stufe 5 versorgt werden, und mit einem von der Steuerschaltung 14 erzeugten Signal BM; der zweite Knoten 32 wird über zwei miteinander in Serie geschaltet NMOS- Transistoren 37, 38 Masse gelegt, deren Gate-Anschlüsse jeweils mit einem Signal ENB durch die Stufe 5 und mit einem von der Steuerschaltung 14 erzeugten Signal VM beliefert werden; der zweite Knoten 32 wird ebenfalls über einen NMOS-Transistor 40 auf Masse gelegt, dessen Steueranschluß mit einem POR (Einschaltrücksetz)-Signal durch die Stufe 5 versorgt wird; und der zweite Knoten 32 ist ebenfalls mit dem Eingang eines Inverters 41 verbunden, dessen Ausgang (Knoten 42) das Signal SBn darstellt.
Die Steuerschaltung 14 umfaßt ein NAND-Gatter (Nicht-UND-Gatter) 45, dessen Eingänge jeweils mit einem (eine niedrige Versorgungsspannung anzeigenden) Signal VL, und einem Signal ENB aus der Stufe 5 versorgt werden; einen Inverter 44, der mit dem Ausgang des NAND-Gatters 45 verbunden ist; und ein NOR-Gatter 46, von dem ein Eingang mit dem Knoten 42 verbunden ist (wodurch dieses mit dem Signal SBn versorgt wird), und dessen anderer Eingang mit dem Signal ENB versorgt wird. Die Ausgänge des Inverters 44 und des NOR-Gatters 46 sind mit den jeweiligen Eingängen eines OR- Gatters (ODER-Gatters) 47 verbunden, dessen Ausgang mit einem Eingang eines NAND-Gatters 48 verbunden ist, dessen anderer Eingang mit einem Spannungserhöhungseinstellungssignal SETB durch die Stufe 5 beliefert wird. Der Ausgang des NAND- Gatters 46 definiert einen Knoten 49, welcher ein an den Transistor 38 geliefertes Signal präsentiert, und ist mit einem Inverter 50 verbunden, dessen Ausgang einen Knoten 51 definiert, der das Signal BM an den Transistor 36 liefert. Der Knoten 51 ist auch mit einem Eingang eines NAND-Gatters 54 mit drei Eingängen verbunden, welches ebenfalls durch die Stufe 5 mit dem Signalen REG und BU für die Regelung und Abschaltung der Pumpe unter vorbestimmten Betriebsbedingungen (z. B. während der Programmierung) beliefert wird. Der Ausgang des NAND-Gatters 54 liefert das Signal SPn an die Konfigurationsschaltung 12, und ist mit einem Inverter 55 verbunden, dessen Ausgang (Knoten 56) ein Signal SP an die Pumpe 10 liefert.
Die Steuerschaltung 14 umfaßt auch ein NAND-Gatter 57, dessen Eingänge mit Signalen SETB und VL beliefert werden, und dessen Ausgang mit einem Inverter 58 verbunden ist, dessen Ausgang einen Knoten 59 bildet, welcher ein an die Pumpe 10 geliefertes Signal ENB liefert.
Die (im Detail in Fig. 3) dargestellte Pumpe 10 zeigt eine modulare Struktur mit einer ersten Stufe 62, gefolgt von einer Anzahl paralleler Stufen 63 (wovon nur eine in Fig. 3 dargestellt ist).
Die erste Stufe 62 umfaßt einen von einem PMOS-Transistor 65 und einem NMOS- Transistor 66 ausgebildeten Eingangsinverter 64. Der PMOS-Transistor 65 (nativer Typ) ist mit seinem Source-Anschluß mit der Versorgungsleitung 30 verbunden, der Gate- Anschluß mit dem Gate-Anschluß des NMOS-Transistors 66 (Knoten 67) verbunden und mit dem Drain-Anschluß des Transistors 66 (Knoten 68) verbunden; der Transistor 66 ist mit dem Source-Anschluß über einen NMOS-Transistor 69 mit Masse verbunden, dessen Gate-Anschluß ist mit einem Eingangsknoten 71 verbunden ist, welcher das an dem Ausgang 56 der Steuerschaltung 14 gelieferte Signal SP empfängt; und ein Knoten 68 ist mit der Versorgungsleitung 30 über einen PMOS-Transistor 70 (nativer Typ) verbunden, dessen Gate-Anschluß ebenfalls mit dem Eingangsknoten 71 verbunden ist.
Der Knoten 68 ist mit einem Anschluß 72 eines Spannungserhöhungskondensators 73 verbunden, dessen anderer Anschluß 74 mit der Versorgungsleitung 30 über einen nativen NMOS-Transistor 75 verbunden ist, dessen Gate-Anschluß, einen Knoten 76 definiert und wiederum mit der Versorgungsleitung 30 über einen NMOS- Aktivierungstransistor 77 verbunden ist. Der Gate-Anschluß des Aktivierungstransistors 77 ist mit einem Eingangsknoten 78 verbunden, welcher das Aktivierungssignal ENB von dem Ausgang 59 der Steuerschaltung 14 empfängt; und der Knoten 74 ist mit dem Drain- und Gate-Anschlüssen eines nativen NMOS-Ausgangstransistors 80 verbunden, welcher eine Diode bildet und mit dem Source-Anschluß mit einer Spannungserhöhungsleitung 81 (welche die erhöhte Spannung Vb präsentiert) verbunden ist.
Die Stufen 63 präsentieren dieselbe Struktur wie die erste Stufe 62 bezüglich des Spannungserhöhungskondensators 73 und des oberen Abschnittes (Transistoren 75, 77, 80) und unterscheiden sich von der Stufe 62 nur im Hinblick auf ihren unteren Abschnitt. Insbesondere ist in jeder Stufe der Knoten 76 mit dem Knoten 74 der vorhergehenden Stufe verbunden, sind alle Aktivierungstransistoren 77 mit dem Eingang 78 verbunden und die Ausgangsstransistoren 80 sind alle mit der Spannungserhöhungsleitung 81 verbunden; ist der Knoten 74 der letzten Stufe 63 mit dem Knoten 76 der ersten Stufe 62 verbunden; und die Stufen 63 zeigen alle im unteren Abschnitt zwei parallele Inverter 85, 86, welche von entsprechenden nativen PMOS-Transistor 87, 88 gebildet werden, und von entsprechenden NMOS-Transistoren 89, 90 und von entsprechenden nativen PMOS-Transistoren 92, 93 und von entsprechenden NMOS-Transistoren 94, 95 beliefert werden.
Insbesondere sind die Transistoren 87 bis 90 mit den Gate-Anschlüssen miteinander und mit dem Knoten 72 der vorherigen Stufe verbunden und die Drain-Anschlüsse miteinander und mit dem Knoten 72 derselben Stufe (d. h. mit dem unteren Anschluß ihres eigenen Kondensators 73) verbunden; der Knoten 72 der letzten Stufe 63 ist mit dem Knoten 67 der ersten Stufe 63 verbunden; jeder Transistor 87 ist mit dem Source- Anschluß mit dem Drain-Anschluß eines entsprechenden Transistors 92 verbunden; die Transistoren 92 sind alle mit ihrem Source-Anschluß mit der Versorgungsleitung 30 verbunden, und mit dem Gate-Anschluß mit dem Ausgang eines Inverters 96 verbunden, dessen Eingang mit einem Eingangsknoten 97 der Pumpe 10 verbunden, welcher das am Ausgang 92 der Konfigurationsschaltung 12 gelieferte Signal LSP empfängt; jeder Transistor 88 ist mit dem Source-Anschluß mit dem Drain-Anschluß des entsprechenden Transistors 93 verbunden, die Transistoren 93 sind alle mit dem Source-Anschluß mit der Versorgungsleitung 30 verbunden und mit dem Gate-Anschluß mit den Ausgang eines Inverters 98 verbunden, dessen Eingang mit einem Eingangsknoten 99 der Pumpe 10 verbunden ist, welcher das am Ausgang 23 der Konfigurationsschaltung 12 gelieferte Signal SSP empfängt; jeder Transistor 98 ist mit dem Source-Anschluß mit dem Drain-Anschluß des entsprechenden Transistors 94 verbunden; die Transistoren 94 sind alle mit dem Source-Anschluß an Masse gelegt, und der Gate-Anschluß ist mit dem Eingang 97 verbunden; jeder Transistor 90 ist mit dem Source-Anschluß mit dem Drain- Anschluß des entsprechenden Transistors 95 verbunden; und die Transistoren 95 sind alle mit dem Source-Anschluß auf Masse gelegt und der Gate-Anschluß ist mit dem Eingangsknoten 99 verbunden.
Beschreibungen werden nun erstens für die Pumpe 10 in Fig. 3 und dann zweitens für die Schaltung in Fig. 2 gegeben.
Die Pumpe 10, mit dem in Fig. 1 dargestellten Grundaufbau der Patentanmeldung EP-A- 0 666 571 und im wesentlichen mit dem Betrieb, wie er dort im Detail beschrieben ist, basiert auf dem Prinzip der Ladung der Kondensatoren 73, indem die Spannung VDD über Transistoren 75 zugeführt wird, wenn entsprechende Knoten 72 im niedrigem Zustand sind und die gespeicherte Ladung an die Spannungserhöhungsleitung 81 über Diodentransistoren 80 geliefert wird, wenn entsprechende Knoten 72 im hohen Zustand und Knoten 74 bei 2VDD liegen. Die Transistoren 77 der Pumpe 10 werden nur bei Vorliegen eines hohen ENB-Signals aktiviert, und aktivieren den Betrieb der Pumpe 10. Umgekehrt werden bei Vorliegen eines niedrigen ENB-Signals die Transistoren 77 und 75 ausgeschaltet und keine Energie an die Pumpe geliefert.
Wenn das Signal SP niedrig ist, ist der Transistor 69 ausgeschaltet und deaktiviert den Inverter 64; und der Transistors 70 ist eingeschaltet, und klemmt somit den Knoten 72 einer ersten Stufe 62 auf VDD und verhindert das regelmäßige Schalten der Knoten 72 der Stufen 63 und somit das Laden und Entladen der Kondensatoren 73.
Die Signale LSP und SSP bestimmen die Betriebsbedingungen der Pumpe 10. D. h., wenn beide niedrig sind, halten die Signale LSP und SSP die Transistoren 94, 95 und (über die Inverter 96, 98) die Transistoren 92, 93 ausgeschaltet, so daß die Inverter 85 und 86 ausgeschaltet sind, um ein regelmäßiges Schalten der Knoten 72 zu verhindern. Wenn das Signal LSP hoch und SSP niedrig ist, sind die Transistoren 92, 94 eingeschaltet, um die Inverter 85 zu aktivieren; die Transistoren 93, 95 sind ausgeschaltet, um die Inverter 86 ausgeschaltet zu halten; und die Schaltgeschwindigkeit der Knoten 72 wird daher allein durch das Schalten der Inverter 85 bestimmt, wobei die Inverter 86 eine kapazitive (und somit leicht bremsende) Last bilden, so daß die Pumpe 10 bei einer niedrigeren ersten Frequenz arbeitet. Wenn das Signal SSP hoch und LSP niedrig ist, sind die Transistoren 93, 95 und die Inverter 86 eingeschaltet, und die Transistor 92, 94 und Inverter 85 sind ausgeschaltet; und da die Inverter 86 schneller als die Inverter 85 zu schalten, aber die Inverter 85 eine kapazitive Last darstellen, arbeitet die Pumpe 10 bei einer zweiten Frequenz, welche höher als die erste ist. Schließlich sind, wenn beide Signale LSP und SSP hoch sind, Transistoren 92 bis 95 und Inverter 85, 86 alle eingeschaltet; die Betriebsfrequenz Wird nun im wesentlichen von den Invertern 86 bestimmt, wobei das Schalten von den Invertern 85 unterstützt wird, welche keine passive Last mehr darstellen; und die Pumpe 10 arbeitet daher bei einer maximalen dritten Frequenz.
Die Signale SETB, BU und REG in Fig. 2 bestimmen die Funktion der Pumpe 10. D. h., wenn SETB niedrig ist (um den Betrieb der Pumps während des Einschaltrücksetzvorgangs und/oder, wenn die Speicherelemente 11a, 11b nicht programmiert werden, zu verhindern), ist der Ausgang des NAND-Gatters 57 hoch und das Signal ENB am Ausgang 59 der Steuerschaltung 14 ist niedrig, um die Pumpe 10 wie vorstehend beschrieben abzuschalten. Ferner ist der Ausgang des NAND-Gatters 48 hoch; BM ist niedrig; der Ausgang des NAND-Gatters 54 ist hoch; das Signal SB ist niedrig, um dem Knoten 68 (Fig. 3) auf die Versorgungsspannung zu klemmen und das Signal SPn ist hoch, so daß die Signale LSB und SSP niedrig sind und die Inverter 85, 86 (Fig. 3) wie vorstehend beschrieben ausgeschaltet sind. Umgekehrt hat im hohen Zustand SETB keine Auswirkung auf den Betrieb der Spannungserhöhungsstufe 2. Ebenso halten im niedrigen Zustand das Signal BU (zum Deaktivieren der Pumpe 10, wenn die Speichervorrichtung 1 programmiert wird) und das Signal REG (zur Bestimmung der Ein/Aus-Folge der Pumpe 10 und ihrer Regelung während des aktiven Betriebs der Vorrichtung 1) die Signale SP, LSP und SSP niedrig, so daß die Pumpe 10 ausgeschaltet ist.
Wenn die Vorrichtung 1 während des Einschaltrücksetzvorgangs eingeschaltet wird, ist das POR-Signal hoch und der Transistor 40 ist eingeschaltet, so daß er den Knoten 32 des Flip-Flops 24 niedrig hält; der Ausgang 42 der Bereitschafteinstellschaltung 13 (Signal SBn) wird daher in einem hohen Zustand (entsprechend dem Bereitsschaftsdeaktivierungszustand der Pumpe 10) gesetzt; und das Signal SETB ist definitiv niedrig, so daß die Pumpe 10 gemäß vorstehender Beschreibung ausgeschaltet ist.
Während des aktiven Betriebs der Vorrichtung 1, ist das Signal ENB hoch und unter der Annahme, daß die Signale SETB, REG und BU hoch sind, ist der Ausgang des NOR- Gatter 46 niedrig; und das NAND-Gatter 45 ist aktiviert, wobei dessen Ausgang von VL abhängt. Wenn VL hoch ist (ein niedriger Versorgungsspannungszustand ist von einer Detektionsschaltung in der Stufe 5 detektiert), ist der Ausgang des Gatters 57 niedrig und das Signal ENB ist hoch, um die Pumpe 10 zu aktivieren; die Ausgänge der Inverter 44 und des OR-Gatters 47 sind hoch; der Ausgang des NAND-Gatters 48 ist niedrig, so daß das Signal VM (Spannungsmodus) niedrig ist und das Signal BM (Spannungserhöhungsmodus) hoch ist; der Transistor 36 ist daher eingeschaltet und der Transistor 38 ausgeschaltet, so daß das Flip-Flop 22 umschaltet, um das Signal SBn auf niedrig zu schalten und den aktivierten Zustand der Pumpe 10 zu speichern.
Da BM hoch ist, ist das Signal SPn niedrig und das Signal SP hoch. Das hohe SP- Signal schaltet die Struktur ab und friert den Schaltzustand der Inverter (Transistoren 69, 70 in Fig. 3) wie vorstehend beschrieben ein, während das niedrige SPn-Signal die Struktur bei voller Geschwindigkeit betreibt. D. h., das hohe ENB-Signal an dem Eingang des NOR-Gatters 17 erzeugt einen niedrigen Ausgang des Gatters 17, so daß die Ausgänge beider AND-Gatter 18, 19 niedrig sind, und die NOR-Gatter 20, 21, welche zwei niedrige Eingangssignale empfangen, die Signale LSP und SSP auf hoch schalten, was, wie festgestellt, der maximalen Betriebsfrequenz der Pumpe 10 entspricht.
Umgekehrt ist, wenn VL niedrig ist (hohe Versorgungsspannung) der Ausgang des Inverter 44 niedrig; und da der Ausgang des NOR-Gatters 46 während des aktiven Betriebs ebenfalls niedrig ist, ist der Ausgang des OR-Gatters niedrig, daß Signal VM hoch, und das Signal BM niedrig. Das Flip-Flop 24 behält daher seinen zuvor eingestellten Zustand bei, in welchem der Knoten 31 hoch ist, der Knoten 32 niedrig und das Signal SPn hoch ist. Ferner ist das Signal SP niedrig, das Signal SPn hoch und beide Signale LSP und SSP niedrig, so daß die Pumpe 10 ausgeschaltet ist. Der vorstehende Zustand wird eingenommen, sobald das Signal VL von einem hohen auf einen niedrigen Zustand schaltet (d. h. während des Anstiegszustands der Versorgungsspannung VDD, wenn die Vorrichtung 1 mit einer hohen Versorgungsspannung eingeschaltet wird).
Wenn die Vorrichtung auf Bereitschaft schaltet, schaltet ENB auf niedrig, so daß das Flip-Flop 24 in dem zuvor gespeicherten Zustand eingefroren wird, indem die Transistoren 35 und 37 abgeschaltet werden und die Verbindung zwischen der Bereitsschaftseinstellungsschaltung 13 und der Steuerschaltung 14 unterbrechen. Die Umschaltung des Signals ENB deaktiviert das NAND-Gatter 45, dessen Ausgang unabhängig von VL auf hoch schaltet; und jeder Schaltvorgang von VL nach der Umschaltung der Vorrichtung 1 auf die Bereitschaft hat daher keine Auswirkung auf die Schaltung 14. Wenn vor der ENB-Umschaltung, SBn hoch war (hohe Versorgungsspannung, Pumpe 10 aus) bleibt der Ausgang des Gatters 46 niedrig; und da der Ausgang des NAND-Gatters 45 hoch ist, ist der Ausgang des Inverters 44 niedrig, der Ausgang des OR-Gatters 47 niedrig und der Ausgang des NAND-Gatters 48 hoch, so daß VM hoch und BM niedrig ist. Da in Bereitschaftsmodus die Signale REG und BU immer definitiv hoch sind, ist SPn hoch und SP niedrig, so daß die Pumpe wie vorstehend beschrieben abgeschaltet ist. Dasselbe gilt in dem Falle, daß die Speicherelemente 11a, 11b nicht programmiert werden (Ln, Sn sind beide hoch), wobei in diesem Falle SETB niedrig ist.
Umgekehrt hängen, wenn vor der ENB-Umschaltung, das Signal SBn niedrig war (Spannungserhöhungszustand), die Ausgänge des Gatters 46 und des OR-Gatters 47 auf hoch schalten, so daß VM niedrig bleibt und BM hoch bleibt, SPn niedrig und SP hoch ist, und da SPn niedrig ist, der Wert der Signale LSP und SSP und die Betriebsgeschwindigkeit der Pumpe 10 von Einstellungen der Speicherelemente 11a, 11b ab. D. h., in diesem Zustand wird der Ausgang des NOR-Gatters 17 nicht mehr von dem (nun niedrigen) ENB kontrolliert. Insbesondere ist, da eines oder beide von den Signalen Ln, Sn niedrig sein müssen, der Ausgang des AND-Gatters 16 niedrig, und der Ausgang des NOR-Gatters 17 ist hoch, und aktiviert die Gatter 18, 19. Wenn nur das Signal Sn hoch ist, ist der Ausgang des Gatters 18 niedrig und des Ausgang des Gatter 19 ist hoch, so daß SSP niedrig ist, LSP hoch ist und die Pumpe 10 mit einer niedrigeren Frequenz arbeitet. Umgekehrt ist, wenn nur das Signal Ln hoch ist, der Ausgang des Gatters 18 hoch und des Ausgang des Gatters 19 niedrig, sodaß SSP hoch ist, LSP niedrig ist und die Pumpe 10 mit einer mittleren Frequenz arbeitet. Wenn beide Signale Ln und Sn niedrig sind, sind die Ausgänge der Gatter 18, 19 beide niedrig, die Signale LSP und SSP beide hoch und die Pumpe 10 arbeitet bei der maximalen Frequenz.
Die Vorteile der beschriebenen Schaltung sind wie folgt. Insbesondere durch die Überwachung des Betriebszustandes der Pumpe vor dem Umschalten auf den Bereitschaftszustand erzeugt die erfindungsgemäße Schaltung eine geeignete Einstellungsaktivierung der Pumpe im Bereitschaftsmodus, und insbesondere für die automatische Aktivierung und Deaktivierung der Pumpe gemäß den Versorgungsbedingungen der Vorrichtung während des aktiven Betriebs. Der Bereitschaftsbetrieb der Pumpe kann bei verschiedenen Frequenzen abhängig von den Einstellung der nicht flüchtigen (aber programmierbaren) Speicherelemente 11a, 11b geregelt werden, um beispielsweise die Betriebstemperatur der Vorrichtung zu berücksichtigen, welche die Verluste bei verschiedenen Pegeln bestimmt; und ein aktiver Betrieb der Pumpe kann selektiv frei laufend oder geregelt sein.
Der Aufbau der Pumpe ist aufgrund der verschiedenen Frequenzen, welche durch die Verwendung derselben Dioden- und Kapazitätsstruktur (obere Teil der Stufen 63) und lediglich durch Verdoppelung der Inverter in der Treiberschaltung (unterer Teil der Stufen 63) erzielt wird, extrem kompakt. Ferner ist der Verbrauch der Pumpe niedrig, wenn sie mit einer niedrigen Versorgungsspannung arbeitet und Null, wenn sie mit einer hohen Versorgungsspannung arbeitet.
Natürlich können Veränderungen an der Schaltung wie hierin beschrieben und dargestellt durchgeführt werden ohne von dem Schutzumfang der vorliegenden Erfindung, wie er in den beigefügten Ansprüchen definiert ist, abzuweichen. Insbesondere können die kombinatorischen Schaltungen anderes als hierin beschrieben und dargestellt ausgebildet werden.

Claims

1. Bereitschaftsbetrieb-Spannungserhöhungsstufe (2) als Teil einer Speichervorrichtung (1), welche eine Spannungserhöhungsschaltung (10); eine Erzeugungsschaltung (12), welche mit der Spannungserhöhungsschaltung verbunden ist und ein Steuersignal (LSP, SSP) erzeugt; und eine Steuerschaltung (14) mit einem Eingang, welcher ein Bereitschaftssignal (ENB) empfängt, umfaßt;

dadurch gekennzeichnet,

daß die Steuerschaltung (14) eine Betriebsmodus-Detektionseinrichtung (44 bis 55) mit einem Ausgang (53) umfaßt, welcher ein Betriebsmodussignal (SPn) mit einem ersten Wert liefiert, wenn die Speichervorrichtung (1) in einem Spannungsmodus mit erhöhter Spannung arbeitet und einen zweiten Wert aufweist, wenn die Speichervorrichtung in einem Energieversorgungsmodus arbeitet; und

daß die Erzeugungsschaltung (2) einen ersten Eingang mit dem Ausgang (53) der Betriebsmodusdetektionsschaltung (44 bis 55) verbunden hat und das Betriebsmodussignal (SPn) empfängt, und einen zweiten Eingang, welcher das Bereitschaftssignal (ENB) empfängt, und einen dritten Eingang (15a, 15b), welcher eine Betriebsfrequenz der Spannungserhöhungsschaltung (10) spezifiziert, wobei die Erzeugungsschaltung (12) das Steuersignal (LSP, SSP) zum Einstellen der Aktivierung der Spannungserhöhungsschaltung (10) bei der Betriebsfrequenz bei Vorhandensein des Bereitsschaftssignals (ENB) und des ersten Wertes des Betriebsmodussignals (SPn) erzeugt.

2. Stufe nach Anspruch 1,

dadurch gekennzeichnet,

daß die erste Speichereinrichtung (11a, 11b) mit der Erzeugungsschaltung (12) verbunden ist und ein erstes Betriebsfrequenzsignal (Ln) der Spannungserhöhungsschaltung (10) speichert.

3. Stufe nach Anspruch 2,

dadurch gekennzeichnet,

daß die Spannungserhöhungsschaltung (10) mindestens eine Spannungserhöhungsstufe (63) umfaßt, welche eine erste Bezugspotentialleitung (30), eine Ausgangsleitung (81), ein kapazitives Element (73) mit einem ersten (74) und einem zweiten (72) Anschluß, eine erste Schalteinrichtung (75, 77), die zwischen dem ersten Anschluß 74 des kapazitiven Elementes (73) und die erste Referenzpotentialleitung (30) eingefügt, eine zweite Schalteinrichtung (80), die zwischen den ersten Anschluß des kapazitiven Elementes und die Ausgangsleitung (81) eingefügt ist, und eine Treiberschaltung (85 bis 89) umfaßt, die mit dem zweiten Anschluß (72) des kapazitiven Elementes (73) verbunden ist, und den zweiten Anschluß zwischen einem ersten und einen zweiten Spannungswert umschaltet; wobei die Treiberschaltung erste (85, 92, 94) und zweite (86, 93, 95) Logikeinrichtungen umfaßt, welche miteinander parallelgeschaltet sind und jeweils erste und zweite sich voneinander unterscheidende Schaltgeschwindigkeiten präsentieren.

4. Stufe nach Anspruch 3,

dadurch gekennzeichnet,

daß die erste (85, 92, 94) und die zweite (86, 93, 95) Logikeinrichtung jeweils einen ersten (92, 93) und zweiten (94, 95) gesteuerten Schalter mit jeweils einem ersten und zweiten Steuereingang umfassen; und dadurch daß die Erzeugungsschaltung 12 einen ersten Ausgang (22) umfaßt, welches ein erstes Aktivierungssignal (LSP) liefert, und einen zweiten Ausgang (23), welcher ein zweites Aktivierungssignal (SSP) liefert; wobei die ersten und zweiten Ausgänge (22, 23) der Erzeugungsschaltung jeweils mit den ersten und zweiten Steuereingängen verbunden sind.

5. Stufe nach Anspruch 4, dadurch gekennzeichnet, daß die erste (85, 92, 94) und zweite (86, 93, 95) Logikeinrichtung jeweils ein invertierendes Element (85, 86) verbunden mit der ersten Referenzpotentialleitung (30) über einen entsprechenden ersten gesteuerten Schalter (92, 93) und mit einer zweiten Referenzpotentialleitung über einen entsprechenden zweiten gesteuerten Schalter (84, 95) umfassen.

6. Stufe nach Anspruch 4 oder 5,

dadurch gekennzeichnet,

daß die erste Speichereinrichtung ein erstes und zweites nicht flüchtiges Element (11a, 11b) umfaßt, welche jeweils das erste (Ln) und ein zweites (Sn) Betriebsfrequenzsignal speichern; und dadurch, daß die Erzeugungsschaltung (12) eine dritte Logikeinrichtungen (16 bis 21) umfaßt, die mit den ersten und zweiten nicht flüchtigen Elementen (11a, 11b) und mit den ersten und zweiten Ausgängen (22, 23) der Erzeugungsschaltung verbunden sind, wobei die dritte Logikeinrichtung das erste Aktivierungssignal (LSP) bei Vorhandensein des Bereitschaftssignals (ENB) und des ersten Betriebsfrequenzsignals (Ln) erzeugt, und das zweite Aktivierungssignal (SSP) bei Vorhandensein des Bereitsschaftssignals (ENB) und des zweiten Betriebsfrequenzsignals (Sn) erzeugt.

7. Stufe nach Anspruch 6, dadurch gekennzeichnet, daß die dritte Logikeinrichtung (16 bis 21) eine Aktivierungseinrichtung (17) umfaßt, die mit dem zweiten Eingang und mit dem ersten (22) und dem zweiten (23) Ausgang der Erzeugungsschaltung (12) verbunden ist, und die ersten und zweiten Aktivierungssignale (LSP, SSP) bei Fehlen des Bereitschaftssignals (ENB) erzeugen.

8. Stufe nach einem der vorstehenden Ansprüche,

gekennzeichnet durch

eine zweite Speichereinrichtung (13), welche mit der Betriebsmodus- Detektionseinrichtung (44 bis 55) verbunden ist und das Betriebsmodussignal (SPn) speichert.

9. Stufe nach Anspruch 8,

dadurch gekennzeichnet,

daß die zweite Speichereinrichtung (13) einen Ausgang (42) präsentiert, welcher ein Modusspeichersignal (SBn) liefert; und dadurch, daß die Betriebsmodus- Detektionseinrichtung (44 bis 45) einen ersten Eingang, welcher ein Spannungspegelsignal (VL) empfängt, einen zweiten Eingang, welcher das Bereitschaftssignal (ENB) empfängt und einen dritten Eingang besitzt, der mit dem Ausgang (42) der zweiten Speichereinrichtung (13) verbunden ist und das Moduspeichersignal (SBn) empfängt; und daß die Betriebsmodus-Detektionseinrichtung (44 bis 45) eine vierte Logikeinrichtung (45) umfaßt, die mit den ersten und zweiten Eingängen und mit dem Ausgang der Betriebsmodus-Detektionseinrichtung verbunden ist und den ersten Pegel des Betriebsmodussignals (SPn) nach dem Empfang eines vorbestimmten Wertes des Spannungspegelsignals (VL) und bei Fehlen des Bereitschaftssignals (ENB) bestimmt, und eine fünfte Logikeinrichtung (46), die mit den zweiten und dritten Eingang und mit dem Ausgang der Betriebsmodus- Detektionseinrichtung verbunden ist und den ersten Pegel des Betriebsmodussginals bei Empfang eines vorbestimmten Wertes des Modusspeichersignals (SBn) und bei Vorliegen des Bereitschaftssignals (ENB) bestimmt.

10. Stufe nach Anspruch 9,

dadurch gekennzeichnet,

daß die Betriebsmodus-Detektionseinrichtung (44 bis 55) einen vierten Eingang umfaßt, welcher ein Betriebsdeaktivierungssignal (SETB; REG; BU) empfängt; und eine sechste Logikeinrichtung (54), die mit dem vierten Eingang und mit dem Ausgang (53) der Betriebsmodus-Detektionseinrichtung (44 bis 45) verbunden ist und den zweiten Pegel des Betriebsmodussignals (SPn) bei Vorliegen des Betriebsdeaktivierungssignals (SETB; REG; BU) erzeugt.

11. Stufe nach einem der vorstehenden Ansprüche 8 bis 10,

dadurch gekennzeichnet,

daß die zweite Speichereinrichtung (13) ein Flip-Flop (24) umfaßt, welches einen ersten (31) und einen zweiten (32) Eingang besitzt, der mit dem Ausgang (53) der Betriebsmodus-Detektionseinrichtung (44 bis 55) über einen dritten (36) und jeweils vierten (38) gesteuerten Schalter, welcher in Gegenphase arbeitet, und über einen fünften (35) und jeweils sechsten (37) gesteuerten Schalter mit entsprechenden Energieausschaltanschlüssen, welche das Bereitschaftssignal (ENB) empfangen, verbunden ist.

12. Verfahren zur Spannungserhöhung unter Verwendung einer Stufe nach Anspruch 1, gekennzeichnet durch die Schritte:

Erzeugen eines Betriebsmodussignals (SPn) mit einem ersten Wert, welcher ein Spannungserhöhungs-Betriebsmodus anzeigt, und einem zweiten Wert, welcher ein Versorgungsspannungs-Betriebsmodus anzeigt;

Erzeugen eines Bereitschaftssignals (ENB), und

Erzeugen eines Steuersignals (LSP, SSP) zum Steuern einer Spannungserhöhungsschaltung (10) bei Vorliegen des Bereitschaftssignals (ENB) und des ersten Wertes des Betriebsmodussignals (SPn).

13. Verfahren nach Anspruch 12, wobei die Spannungserhöhungsschaltung (10) mindestens eine Spannungserhöhungsstufe (63) umfaßt; und eine Schalteinrichtung wiederum erste und zweite Logikeinrichtungen (85, 92, 94, 86, 93, 95) parallel geschaltet umfaßt und eine erste und zweite Schaltgeschwindigkeit zeigt;

gekennzeichnet durch die Schritte:

Speichern eines ersten Betriebsfrequenzsignals (Ln, Sn); und

Erzeugen eines Aktivierungssignals, welche die erste und zweite Logikeinrichtung auf der Basis des ersten Betriebsfrequenzsignals aktiviert.

14. Verfahren nach Anspruch 12, wobei die Spannungserhöhungsschaltung (10) mindestens eine Spannungserhöhungsstufe (63) umfaßt; und eine Schalteinrichtung wiederum parallel geschaltete erste und zweite Logikeinrichtungen (85, 92, 94, 86, 93, 95) mit einer ersten und zweiten Schaltgeschwindigkeit umfaßt;

gekennzeichnet durch die Schritte:

Speichern eines ersten Betriebsfrequenzsignals (Ln);

Speichern eines zweiten Betriebsfrequenzsignals (Sn);

Erzeugen eines ersten Aktivierungssignals (LSP), welches die erste Logikeinrichtung (85, 92, 94) bei Vorliegen des Bereitschaftssignal (ENB) und des ersten Betriebsfrequenzsignal (Ln) aktiviert; und

Erzeugen eines zweiten Aktivierungssignals (SSP), welches die zweite Logikeinrichtung (86, 93, 95) bei Vorliegen des Bereitschaftssignals (ENB) und des zweiten Betriebsfrequenzsignals (Sn) aktiviert.

15. Verfahren nach Anspruch 14,

gekennzeichnet durch den Schritt:

Erzeugen der ersten und zweiten Aktivierungssignale (LSP, SSP) bei Fehlen des Bereitschaftssignals und bei Vorliegen des ersten Wertes des Betriebsmodussignals.

16. Verfahren nach einem der vorstehenden Ansprüche 12 bis 15,

gekennzeichnet durch den Schritt:

Speichern des Betriebsmodussignals.

17. Verfahren nach Anspruch 16,

gekennzeichnet durch die Schritte:

Erzeugen eines Modusspeichersignals (SBn);

Erzeugen eines Spannungspegelsignals (VL);

Erzeugen des ersten Pegels des Betriebsmodussignals (SPn) bei Vorliegen eines vorbestimmten Wertes des Spannungspegelsignals (VL) und bei Fehlen des Bereitschaftssignals (ENB); und

Erzeugen des ersten Pegels des Betriebsmodussignals bei Vorliegen eines vorbestimmten Wertes des Modusspeichersignals (SBn) und bei Vorliegen des Bereitschaftssignals (ENB).

18. Verfahren nach Anspruch 17,

gekennzeichnet durch die Schritte:

Erzeugen eines Betriebsdeaktivierungssignals (SETB; REG; BU); und

Erzeugen des zweiten Pegels des Betriebsmodussignals (SPn) bei Vorliegen des Betriebsdeaktierungssignals (SETB; REG; BU).