KR101354286B1

KR101354286B1 - 래치 회로 및 클록 제어 회로

Info

Publication number: KR101354286B1
Application number: KR1020127017327A
Authority: KR
Inventors: 가츠나오 가나리
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2009-12-18
Filing date: 2009-12-18
Publication date: 2014-01-23
Also published as: EP3244534A1; EP2515437A1; US20120249181A1; JPWO2011074050A1; KR20120101105A; EP2515437A4; US9018981B2; JP5423809B2; WO2011074050A1

Abstract

본 발명은 래치부와 클록 전파 억지부를 갖는 래치 회로를 제공하는 것을 목적으로 한다. 래치부는 입력되는 0 또는 1의 데이터를 유지하여 출력한다. 클록 전파 억지부는 상기 래치부에 입력되는 입력 데이터와 상기 래치부로부터 출력되는 출력 데이터를 비교한다. 그리고, 상기 입력 데이터와 상기 출력 데이터가 0으로 일치하는 것이 검출된 경우에, 또는 상기 입력 데이터와 상기 출력 데이터가 1로 일치하는 것이 검출된 경우에, 외부로부터 입력되는 클록 신호가 상기 래치부에 전파되는 것을 억지한다.

Description

래치 회로 및 클록 제어 회로{LATCH CIRCUIT AND CLOCK CONTROL CIRCUIT}

본 발명은 래치 회로 및 클록 제어 회로에 관한 것이다.

종래, 전자 회로의 전력 소비를 저감하기 위해, 사용하지 않는 래치 회로의 클록 게이팅 등을 수행하였다. 클록 게이팅(clock gating)이란, 미리 입력이 변화하지 않는다고 알고 있는 경우에, 그 부분에의 클록 공급을 정지하는 것이다. 그러나, 사용하는 래치 회로에서는 클록 공급을 정지할 수 없어, 전력 소비를 저감할 수 없었다.

그래서 래치 회로의 입출력의 데이터 신호를 비교하여, 일치한 경우에, 입력된 클록의 래치 회로 내부에의 전파를 억지하는 것이 행해지게 되었다. 이와 같이, 내부에의 클록 전파를 억지하는 기능을 구비하는 래치 회로의 일례를 도 1에 나타낸다.

도 1에 나타내는 래치 회로(10)는 데이터 입력 단자(11), 데이터 출력 단자(12), 반전 클록이 입력되는 클록 입력 단자(13), 및 래치 내의 클록 전파를 억지하는 제어 신호가 입력되는 IH(Inhibit)핀(14)을 구비하고 있다. 이하, 도 1에 나타내는, IH핀을 구비하는 래치 회로를 IH 래치 회로(10)라고 기재한다.

도 2에, 도 1의 회로의 블록도를 나타낸다. 클록 입력 단자(13)와 IH핀(14)은 클록 내부 전파 억지부(21)에 접속되어 있고, 클록 내부 전파 억지부(21)에 의해 클록의 전파 제어가 행해진 내부 클록 신호(XCLK)가 래치부(22)에 입력된다. 래치부(22)는 입력되는 값을 유지하여 출력하는 것으로, 내부 클록 신호(XCLK)와 데이터 입력 단자(11)로부터의 데이터 신호를 입력으로 하고, 데이터 출력 단자(12)에 데이터 신호를 출력한다.

도 3에, 도 1, 도 2에 나타낸 IH 래치 회로(10)의 상세한 구성예를 나타낸다. 이 회로는, P채널 MOSFET(P-channel Metal Oxide Semiconductor Field Effect Transistor)(P1, P2, P3, P4, P5, P6, P7, P8) 및 N채널 MOSFET(N-channel Metal Oxide Semiconductor Field Effect Transistor)(N1, N2, N3, N4, N5, N6, N7, N8)을 구비한다. 이하에서는, P채널 MOSFET을 PMOS 트랜지스터, N채널 MOSFET을 NMOS 트랜지스터라고 기재한다.

PMOS 트랜지스터(P1)의 소스 단자는 고전위측 전원 단자(VDD)에 접속되고, 게이트 단자는 IH핀(14)에 접속되어 있다. PMOS 트랜지스터(P2)의 소스 단자는 PMOS 트랜지스터(P1)의 드레인 단자에 접속되고, 게이트 단자는 클록 입력 단자(13)에 접속되어 있다. NMOS 트랜지스터(N1)의 소스 단자는 저전위측 전원 단자(VSS)에 접속되고, 게이트 단자는 클록 입력 단자(13)에 접속되며, 드레인 단자는 PMOS 트랜지스터(P2)의 드레인 단자에 접속되어 있다. NMOS 트랜지스터(N2)의 소스 단자는 저전위측 전원 단자에 접속되고, 게이트 단자는 IH핀(14)에 접속되며, 드레인 단자는 PMOS 트랜지스터(P2) 및 NMOS 트랜지스터(N1)의 드레인 단자에 접속되어 있다.

PMOS 트랜지스터(P1, P2) 및 NMOS 트랜지스터(N1, N2)에 의해 구성되는 부분(도 3의 점선으로 둘러싼 부분)은 도 2의 클록 내부 전파 억지부(21)에 대응한다. 즉, 이 부분에 의해 클록 신호의 내부 전파가 제어된다. 클록 신호의 내부 전파를 억지하는 제어 신호(이하, IH 신호라고 기재함)가 하이 레벨(이하, H라고 기재함)일 때, PMOS 트랜지스터(P1)는 OFF, NMOS 트랜지스터(N2)는 ON이 되고, 내부 클록 신호(XCLK)는 항상 로우 레벨(이하, L이라고 기재함)이 된다. 즉, IH 신호가 H일 때, 클록 입력 단자(13)로부터의 클록 신호의 전파는 억지된다. 한편, IH 신호가 L이며, 클록 입력 단자(13)로부터 입력되는 반전 클록이 L이면, PMOS 트랜지스터(P1, P2)가 ON이 되고, NMOS 트랜지스터(N1, N2)가 OFF가 되며, XCLK는 H가 된다. 또한, IH 신호가 H이며, 클록 입력 단자(13)로부터 입력되는 반전 클록이 H이면, PMOS 트랜지스터(P1, P2)가 OFF가 되고, NMOS 트랜지스터(N1, N2)가 ON이 되며, XCLK는 L이 된다. 이와 같이 IH 신호가 L일 때, 클록 입력 단자(13)로부터 입력되는 반전 클록의 반전 결과(신호)가 내부 클록 신호(XCLK)로서 래치부(22)에 전파된다.

또한, 도 2의 래치부(22)에 대응하는 부분에 대해서 이하에 설명한다.

PMOS 트랜지스터(P3)의 소스 단자는 고전위측 전원 단자에 접속되고, 게이트 단자에는 내부 클록 신호(XCLK)가 입력된다. NMOS 트랜지스터(N3)의 소스 단자는 저전위측 전원 단자에 접속되고, 게이트 단자에는 내부 클록 신호(XCLK)가 입력되며, 드레인 단자는 PMOS 트랜지스터(P3)의 드레인 단자에 접속된다. PMOS 트랜지스터(P3)와 NMOS 트랜지스터(N3)는 인버터(부정 회로)를 구성하고 있다.

PMOS 트랜지스터(P4)의 소스 단자는 고전위측 전원 단자에 접속되고, 게이트 단자는 데이터 입력 단자(11)에 접속되어 있다. NMOS 트랜지스터(N4)의 소스 단자는 저전위측 전원 단자에 접속되고, 게이트 단자는 데이터 입력 단자(11)에 접속되며, 드레인 단자는 PMOS 트랜지스터(P4)의 드레인 단자에 접속되어 있다. PMOS 트랜지스터(P4)와 NMOS 트랜지스터(N4)는 인버터를 구성하고 있다.

PMOS 트랜지스터(P5)의 소스 단자는 PMOS 트랜지스터(P4) 및 NMOS 트랜지스터(N4)의 드레인 단자에 접속되고, 게이트 단자는 PMOS 트랜지스터(P3) 및 NMOS 트랜지스터(N3)의 드레인 단자에 접속되어 있다. NMOS 트랜지스터(N5)의 소스 단자는 PMOS 트랜지스터(P4) 및 NMOS 트랜지스터(N4)의 드레인 단자에 접속되고, 게이트 단자에는 내부 클록 신호(XCLK)가 입력된다. 각각 패스 트랜지스터인 PMOS 트랜지스터(P5) 및 NMOS 트랜지스터(N5)는 트랜스퍼 게이트(20)를 구성하고 있고, PMOS 트랜지스터(P5)의 게이트 단자가 L, NMOS 트랜지스터(N5)의 게이트 단자가 H가 되었을 때, 데이터 입력 단자(11)로부터 입력되는 입력 데이터 신호가 반전된 신호를 데이터 신호(PCM1)로서 출력한다.

PMOS 트랜지스터(P6)의 소스 단자는 고전위측 전원 단자에 접속되고, 게이트 단자에는 PCM1이 입력된다. NMOS 트랜지스터(N6)의 소스 단자는 저전위측 전원 단자에 접속되고, 게이트 단자에는 PCM1이 입력되며, 드레인 단자는 PMOS 트랜지스터(P6)의 드레인 단자에 접속되어 있다. PMOS 트랜지스터(P6) 및 NMOS 트랜지스터(N6)는 인버터를 구성하고 있고, 데이터 신호(PCM1)를 반전하여 데이터 신호(PAM1)를 출력한다.

PMOS 트랜지스터(P7)의 소스 단자는 고전위측 전원 단자에 접속되고, 게이트 단자에는 데이터 신호(PAM1)가 입력된다. NMOS 트랜지스터(N7)의 소스 단자는 저전위측 전원 단자에 접속되고, 게이트 단자에는 데이터 신호(PAM1)가 입력되며, 드레인 단자는 PMOS 트랜지스터(P7)의 드레인 단자에 접속되어 있다. PMOS 트랜지스터(P7) 및 NMOS 트랜지스터(N7)는 인버터를 구성하고 있고, 데이터 신호(PAM1)를 반전하여 데이터 신호(PCM1)를 출력한다.

PMOS 트랜지스터(P6, P7), NMOS 트랜지스터(N6, N7)로 구성되는 2개의 인버터 회로에 의한 루프 부분은 래치 데이터를 유지하는 기능을 하는 부분이다.

PMOS 트랜지스터(P8)의 소스 단자는 고전위측 전원 단자에 접속되고, 게이트 단자에는 데이터 신호(PCM1)가 입력된다. NMOS 트랜지스터(N8)의 소스 단자는 저전위측 전원 단자에 접속되고, 게이트 단자에는 데이터 신호(PCM1)가 입력되며, 드레인 단자는 PMOS 트랜지스터(P8)의 드레인 단자에 접속된다. PMOS 트랜지스터(P8)와 NMOS 트랜지스터(N8)는 인버터를 구성하고, 데이터 신호(PCM1)를 반전하여 데이터 출력 단자(12)에 출력한다.

PMOS 트랜지스터(P3, P4, P5, P6, P7, P8) 및 NMOS 트랜지스터(N3, N4, N5, N6, N7, N8)로 구성되는 부분은 도 2의 래치부(22)에 대응한다.

도 1∼도 3에 나타낸 바와 같은 IH 래치 회로(10)에 있어서, 입출력 데이터 신호를 비교하여, 그 결과를 IH핀(14)에 제어 신호로서 입력할 필요가 있지만, 이때의 비교에는, ENOR 회로(Exclusive-NOR, 배타적 부정 논리합 회로)나 EOR 회로(Exclusive-OR, 배타적 논리합 회로)가 이용되고 있다. 입출력 데이터 신호 비교에 ENOR 회로(41)를 이용한 경우의 예를 도 4에 나타낸다.

도 4에 나타내는 바와 같이, 도 1에 나타낸 IH 래치 회로(10)의 데이터 입력 단자(11)로부터 입력된 데이터 신호와, 데이터 출력 단자(12)에 출력되는 데이터 신호를 ENOR 회로(41)에 입력하여 비교한다. 그리고, 데이터 비교의 결과가 IH핀(14)에 출력된다. ENOR 회로(41)는 입력되는 2개의 신호 중, 쌍방이 동일하면 H를 출력하고, 다르면 L을 출력한다. 즉, 입출력 데이터 신호가 동일하면 IH핀(14)에는 H가 입력되고, 입출력 데이터 신호가 다르면 IH핀(14)에는 L이 입력된다. 이에 의해, 입출력 데이터 신호가 동일하면 IH 래치 회로(10)의 클록의 내부 전파는 억지되고, 입출력 데이터 신호가 다르면 IH 래치 회로(10) 내에서 클록이 전파된다.

도 5는 IH핀(14)을 L에 클리핑(풀 다운)(저전위측 전원 단자에 접속)한 경우, 즉 IH핀이 없는 상태를 나타내는 타이밍 차트이다. 또한, 도 6은 도 4에 나타낸 회로와 같이, IH 래치 회로(10)의 입출력 데이터 신호를 ENOR 회로(41)에 입력한 결과를 IH핀(14)에 입력한 경우의 타이밍 차트이다.

IH핀(14)이 L에 클리핑되어 있는 경우, IH 래치 회로(10) 내부의 클록 전파는 제어되지 않기 때문에, 도 5의 타이밍 차트와 같이 내부 클록 신호(XCLK)는 클록 입력 단자(13)에 입력되는 신호의 반전 신호가 된다. 한편, IH핀(14)이 ENOR 회로(41)의 출력에 접속되어 있는 경우, IH 래치 회로(10) 내부의 클록 전파는, IH 래치 회로(10)의 입출력 데이터 신호가 일치하는지의 여부에 따라 제어된다. 도 6의 타이밍 차트와 같이, 입력 데이터 신호(D)와 출력 데이터 신호(M)가 L인 경우(타이밍 1의 경우), 및 입력 데이터 신호(D)와 출력 데이터 신호(M)가 H인 경우(타이밍 3의 경우), ENOR 회로(41)로부터의 출력 신호인 IH1은 H가 된다. 이에 의해 IH 래치 회로(10) 내의 내부 클록 신호(XCLK)는 L이 된다. 이와 같이 도 4에 나타낸 회로에서는, 입출력 데이터 신호가 일치하는 경우에 클록 신호의 내부 전파를 억지할 수 있기 때문에, IH 래치 회로(10)의 전력 소비를 저감하는 것이 가능하다.

그러나, 입출력 데이터 신호를 비교하기 위한 ENOR 회로(41)는 도 7에 나타내는 바와 같이, 최저라도 10개의 트랜지스터를 필요로 한다. 회로를 구성하기 위한 트랜지스터가 많아져 버린다고 하는 문제가 있다. 또한, 도 7에 나타내는 바와 같이, 입력 단자(A2)로부터 입력되는 입력 데이터 신호는 PMOS 트랜지스터(P71)와 NMOS 트랜지스터(N71)의 2개를 구동하면 되지만, 입력 단자(A1)로부터 입력되는 입력 데이터 신호는 PMOS 트랜지스터(P74, P75), NMOS 트랜지스터(N73, N74)의 4개의 트랜지스터를 구동하지 않으면 안 된다. 이와 같이 입력 데이터 신호가 구동하는 입력 용량[팬인 용량(fan in capacitance)]이 통상 회로의 2배 정도이므로, 이 부분의 전력 소비가 증가해 버린다고 하는 문제가 있다.

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그래서, 본 발명은 래치 회로에서의 내부 클록 전파를 제어하는 부분의 회로를 간소화하여, 사이즈의 증대를 억제하면서, 전력 소비를 저감할 수 있는 래치 회로를 제공하는 것을 목적으로 한다.

개시하는 래치 회로의 일양태에 따르면, 래치부와, 데이터 일치 검출부와, 클록 전파 억지부를 구비한다. 래치부는 입력되는 데이터를 유지하여 출력한다. 데이터 일치 검출부는, 상기 래치부에 입력되는 입력 데이터와 그 래치부로부터 출력되는 출력 데이터를 비교하여, 양자가 L(0)로 일치하는 것, 또는 양자가 H(1)로 일치하는 것 중 어느 하나만 검출한다. 클록 전파 억지부는 상기 데이터 일치 검출부에 의해 상기 입력 데이터와 출력 데이터의 양자가 L(0)로 일치하는 것, 또는 상기 양자가 H(1)로 일치하는 것 중 어느 하나의 데이터 일치가 검출된 경우에, 외부로부터 입력되는 클록 신호가 상기 래치 수단에 전파되는 것을 억지한다.

상기 일양태에 따르면, 종래 EOR 회로, ENOR 회로로 구성되어 있던 데이터 일치 검출 수단을 부정 논리합(NOR) 회로 또는 논리곱(AND) 회로로 구성함으로써, 회로를 구성하는 트랜지스터의 수를 최소한으로 억제하는 것이 가능하다. 이에 의해 전력 소비를 저감하는 것이 가능하다.

개시하는 래치 회로의 일양태에 따르면, 래치부와, 데이터 일치 검출 및 클록 전파 억지부를 구비한다. 래치부는 입력되는 값을 유지하여 출력한다. 데이터 일치 검출 및 클록 전파 억지부는 상기 래치부에 입력되는 입력 데이터와 그 래치부로부터 출력되는 출력 데이터를 비교하여, 양자가 L(0)로 일치하는 것이 검출된 경우에만 외부로부터 입력되는 클록 신호가 상기 래치부에 전파되는 것을 억지하거나, 또는 양자가 H(1)로 일치하는 것이 검출된 경우에만 외부로부터 입력되는 클록 신호가 상기 래치부에 전파되는 것을 억지한다.

상기 일양태에 따르면, 데이터 일치 검출 및 클록 전파 억지부의 회로 구성을 최적화하는 것이 가능하며, 회로를 구성하는 트랜지스터의 수를 억제할 수 있다. 이에 의해 전력 소비를 저감하는 것이 가능하다.

도 1은 IH핀을 구비하는 IH 래치 회로를 나타내는 도면이다.
도 2는 IH 래치 회로의 블록도를 나타내는 도면이다.
도 3은 IH 래치 회로의 구성예를 나타내는 도면이다.
도 4는 IH 래치 회로와 ENOR 회로를 포함하는 회로를 나타내는 도면이다.
도 5는 IH핀을 L에 클리핑한 경우의 IH 래치 회로의 타이밍 차트를 나타내는 도면이다.
도 6은 IH핀에 ENOR 회로로부터의 출력을 입력한 경우의 IH 래치 회로의 타이밍 차트를 나타내는 도면이다.
도 7은 ENOR 회로의 구성예를 나타내는 도면이다.
도 8은 본 발명의 실시형태 1의 블록도이다.
도 9는 도 8의 클록 내부 전파 억지부(82)와 래치부(83)의 회로예를 나타내는 도면이다.
도 10은 회로예 1을 나타내는 도면이다.
도 11은 회로예 1의 타이밍 차트를 나타내는 도면이다.
도 12는 NOR 회로의 상세한 구성예를 나타내는 도면이다.
도 13은 회로예 2를 나타내는 도면이다.
도 14는 회로예 2의 타이밍 차트를 나타내는 도면이다.
도 15는 AND 회로의 상세한 구성예를 나타내는 도면이다.
도 16은 본 발명의 실시형태 2의 블록도이다.
도 17은 회로예 3을 나타내는 도면이다.
도 18은 회로예 3의 상세한 구성예를 나타내는 도면이다.
도 19는 회로예 4를 나타내는 도면이다.
도 20은 회로예 4의 상세한 구성예를 나타내는 도면이다.
도 21은 회로예 1∼회로예 4 및 ENOR 회로를 이용한 것에 대해서 각 동작 패턴으로 측정된 전력을 정리한 표를 나타내는 도면이다.
도 22는 도 20의 측정 결과로부터 평균 전력 등을 구한 것을 나타내는 도면이다.
도 23은 회로예 1∼회로예 4 및 ENOR 회로를 이용한 것에 대해서 각 동작 패턴으로 측정된 누설 전력을 정리한 표를 나타내는 도면이다.

이하 도면을 참조하여, 래치 회로 및 클록 제어 회로의 실시형태에 대해서 설명한다. 우선, 도 8∼도 15를 참조하여 실시형태 1에 대해서 설명하고, 도 16∼도 20을 참조하여 실시형태 2에 대해서 설명한다. 그리고 마지막으로 도 21, 도 22, 도 23을 참조하여, 이하에 개시하는 회로예에서의 전력 소비에 대해서 고찰한다.

실시형태 1

도 8에, 실시형태 1의 래치 회로 및 클록 제어 회로의 블록도를 나타낸다.

실시형태 1의 래치 회로는, 데이터 일치 검출부(81), 클록 내부 전파 억지부(82) 및 래치부(83)를 갖는 구성이다. 또한, 클록 제어 회로는 클록 내부 전파 억지부(82)를 갖는 구성이다.

클록 내부 전파 억지부(82) 및 래치부(83)는 도 2의 클록 내부 전파 억지부(21) 및 래치부(22)와 각각 동등한 동작을 한다. 즉, 클록 내부 전파 억지부(82)는 데이터 일치 검출부(81)의 출력 결과에 따라 클록의 전파를 제어하고, 래치부(83)는 입력되는 값을 유지하여 출력한다.

도 9에, 클록 내부 전파 억지부(82)와 래치부(83)의 회로 구성예를 나타낸다.

이 회로는 PMOS 트랜지스터(P201, P202, P203, P204, P205, P206, P207, P208) 및 NMOS 트랜지스터(N201, N202, N203, N204, N205, N206, N207, N208)를 구비한다.

PMOS 트랜지스터(P201)의 소스 단자는 고전위측 전원 단자에 접속되고, 게이트 단자는 IH핀(87)에 접속되어 있다. PMOS 트랜지스터(P202)의 소스 단자는 PMOS 트랜지스터(P201)의 드레인 단자에 접속되고, 게이트 단자는 클록 입력 단자(84)에 접속되어 있다. NMOS 트랜지스터(N201)의 소스 단자는 저전위측 전원 단자에 접속되고, 게이트 단자는 클록 입력 단자(84)에 접속되며, 드레인 단자는 PMOS 트랜지스터(P202)의 드레인 단자에 접속되어 있다. NMOS 트랜지스터(N202)의 소스 단자는 저전위측 전원 단자에 접속되고, 게이트 단자는 IH핀(87)에 접속되며, 드레인 단자는 PMOS 트랜지스터(P202) 및 NMOS 트랜지스터(N201)의 드레인 단자에 접속되어 있다.

PMOS 트랜지스터(P201, P202) 및 NMOS 트랜지스터(N201, N202)에 의해 구성되는 부분(도 9의 점선으로 둘러싼 부분)은 도 8의 클록 내부 전파 억지부(82)에 대응한다. 즉, 이 부분에 의해 클록 신호의 내부 전파가 제어된다. 클록 신호의 내부 전파를 억지하는 제어 신호인 IH 신호가 H일 때, PMOS 트랜지스터(P201)는 OFF, NMOS 트랜지스터(N202)는 ON이 되고, 내부 클록 신호(XCLK)는 항상 L이 된다. 즉, IH 신호가 H일 때, 클록 입력 단자(84)로부터의 클록 신호의 전파는 억지된다. 한편, IH 신호가 L이며, 클록 입력 단자(84)로부터 입력되는 반전 클록이 L이면, PMOS 트랜지스터(P201, P202)가 ON이 되고, NMOS 트랜지스터(N201, N202)가 OFF가 되며, XCLK는 H가 된다. 또한, IH 신호가 H이며, 클록 입력 단자(84)로부터 입력되는 반전 클록이 H이면 PMOS 트랜지스터(P201, P202)가 OFF가 되고, NMOS 트랜지스터(N201, N202)가 ON이 되며, XCLK는 L이 된다. 이와 같이 IH 신호가 L일 때, 클록 입력 단자(84)로부터 입력되는 반전 클록의 반전 결과(신호)가 내부 클록 신호(XCLK)로서 래치부(83)에 전파된다.

또한, 도 8의 래치부(83)에 대응하는 부분에 대해서 이하에 설명한다.

PMOS 트랜지스터(P203)의 소스 단자는 고전위측 전원 단자에 접속되고, 게이트 단자에는 내부 클록 신호(XCLK)가 입력된다. NMOS 트랜지스터(N203)의 소스 단자는 저전위측 전원 단자에 접속되고, 게이트 단자에는 내부 클록 신호(XCLK)가 입력되며, 드레인 단자는 PMOS 트랜지스터(P203)의 드레인 단자에 접속된다. PMOS 트랜지스터(P203)와 NMOS 트랜지스터(N203)는 인버터를 구성하고 있다.

PMOS 트랜지스터(P204)의 소스 단자는 고전위측 전원 단자에 접속되고, 게이트 단자는 데이터 입력 단자(85)에 접속되어 있다. NMOS 트랜지스터(N204)의 소스 단자는 저전위측 전원 단자에 접속되고, 게이트 단자는 데이터 입력 단자(85)에 접속되며, 드레인 단자는 PMOS 트랜지스터(P204)의 드레인 단자에 접속되어 있다. PMOS 트랜지스터(P204)와 NMOS 트랜지스터(N204)는 인버터를 구성하고 있다.

PMOS 트랜지스터(P205)의 소스 단자는 PMOS 트랜지스터(P204) 및 NMOS 트랜지스터(N204)의 드레인 단자에 접속되고, 게이트 단자는 PMOS 트랜지스터(P203) 및 NMOS 트랜지스터(N203)의 드레인 단자에 접속되어 있다. NMOS 트랜지스터(N205)의 소스 단자는 PMOS 트랜지스터(P204) 및 NMOS 트랜지스터(N204)의 드레인 단자에 접속되고, 게이트 단자에는 내부 클록 신호(XCLK)가 입력된다. 각각 패스 트랜지스터인 PMOS 트랜지스터(P205) 및 NMOS 트랜지스터(N205)는 트랜스퍼 게이트(200)를 구성하고 있고, PMOS 트랜지스터(P205)의 게이트 단자가 L, NMOS 트랜지스터(N205)의 게이트 단자가 H가 되었을 때, 데이터 입력 단자(85)로부터 입력되는 입력 데이터 신호가 반전된 신호를 데이터 신호(PCM1)로서 출력한다.

PMOS 트랜지스터(P206)의 소스 단자는 고전위측 전원 단자에 접속되고, 게이트 단자에는 PCM1이 입력된다. NMOS 트랜지스터(N206)의 소스 단자는 저전위측 전원 단자에 접속되고, 게이트 단자에는 PCM1이 입력되며, 드레인 단자는 PMOS 트랜지스터(P206)의 드레인 단자에 접속되어 있다. PMOS 트랜지스터(P206) 및 NMOS 트랜지스터(N206)는 인버터를 구성하고 있고, 데이터 신호(PCM1)를 반전하여 데이터 신호(PAM1)를 출력한다.

PMOS 트랜지스터(P207)의 소스 단자는 고전위측 전원 단자에 접속되고, 게이트 단자에는 데이터 신호(PAM1)가 입력된다. NMOS 트랜지스터(N207)의 소스 단자는 저전위측 전원 단자에 접속되고, 게이트 단자에는 데이터 신호(PAM1)가 입력되며, 드레인 단자는 PMOS 트랜지스터(P207)의 드레인 단자에 접속되어 있다. PMOS 트랜지스터(P207) 및 NMOS 트랜지스터(N207)는 인버터를 구성하고 있고, 데이터 신호(PAM1)를 반전하여 데이터 신호(PCM1)를 출력한다.

PMOS 트랜지스터(P206, P207), NMOS 트랜지스터(N206, N207)로 구성되는 2개의 인버터 회로에 의한 루프 부분은 래치 데이터를 유지하는 기능을 하는 부분이다.

PMOS 트랜지스터(P208)의 소스 단자는 고전위측 전원 단자에 접속되고, 게이트 단자에는 데이터 신호(PCM1)가 입력된다. NMOS 트랜지스터(N208)의 소스 단자는 저전위측 전원 단자에 접속되고, 게이트 단자에는 데이터 신호(PCM1)가 입력되며, 드레인 단자는 PMOS 트랜지스터(P208)의 드레인 단자에 접속된다. PMOS 트랜지스터(P208)와 NMOS 트랜지스터(N208)는 인버터를 구성하고, 데이터 신호(PCM1)를 반전하여 데이터 출력 단자(86)에 출력한다.

PMOS 트랜지스터(P203, P204, P205, P206, P207, P208) 및 NMOS 트랜지스터(N203, N204, N205, N206, N207, N208)로 구성되는 부분은 도 8의 래치부(83)에 대응한다.

도 8의 설명으로 되돌아간다. 데이터 일치 검출부(81)에는, 데이터 입력 단자(85)로부터 입력 데이터가 입력되며 데이터 출력 단자(86)로부터 출력 데이터 신호가 입력되고, 래치 회로 내의 클록 전파를 제어하는 IH 신호를 클록 내부 전파 억지부(82)에 출력한다. 클록 내부 전파 억지부(82)는 IH 신호와, 클록 입력 단자(84)로부터의 신호를 입력으로 하고, 내부 클록 신호(XCLK)를 래치부(83)에 출력한다.

데이터 일치 검출부(81), 입력 데이터 신호와 출력 데이터 신호를 비교하여, 양자가 L로 일치하는 것, 또는 양자가 H로 일치하는 것 중 어느 하나의 경우에 IH 신호를 H로 출력한다.

이와 같이, 종래에는 도 4에 나타내는 바와 같이, 래치부의 입출력 데이터를 ENOR 회로로 비교하였지만, 본 실시형태 1은 그 ENOR 회로 부분을 데이터 일치 검출부(81)로 대체하는 것이다.

실시형태 1의 회로예를 도 10(회로예 1), 도 13(회로예 2)에 나타낸다.

회로예 1

먼저, 회로예 1에 대해서 설명한다.

회로예 1은 도 10에 나타내는 바와 같이, IH 래치 회로(10)(도 1에서와 동일함)의 데이터 입력 단자(92)에 입력되는 입력 데이터 신호(D)와, 데이터 출력 단자(93)에 출력되는 출력 데이터 신호(M)를 NOR(부정적 논리합) 회로(91)에 입력하여 비교한다. 그리고, 데이터 비교의 결과(즉, IH2)가 IH핀(94)에 출력된다. NOR 회로(91)는 입력되는 2개의 신호 중, 쌍방이 L로 일치하면 IH2 신호로서 H를 출력한다. 즉, 래치되어 있는 데이터가 L(즉, 0)이며, 입력 데이터가 L(즉, 0)인 경우에만, IH 래치 회로(10) 내의 내부 클록(XCLK)이 정지한다.

도 11에 회로예 1의 타이밍 차트를 나타낸다. 입력 데이터 신호(D)와 출력 데이터 신호(M)가 L인 경우(타이밍 1의 경우), NOR 회로(91)로부터의 출력 신호인 IH2는 H가 된다. 이에 따라 IH 래치 회로(10) 내의 내부 클록 신호(XCLK)는 L이 된다. 이와 같이, 회로예 1에서는 입출력 데이터 신호가 L(즉, 0)로 일치하는 경우에 클록 신호의 내부 전파를 억지할 수 있다.

도 12에 NOR 회로(91)의 상세한 회로예를 나타낸다. 도 12에 나타내는 바와 같이, NOR 회로는 4개의 트랜지스터로 구성될 수 있다. ENOR 회로로 래치 회로의 입출력 데이터 비교 회로를 구성한 경우보다 6개의 트랜지스터를 절약할 수 있다. 또한, 입력 단자(A1)로부터 입력되는 입력 데이터 신호는 PMOS 트랜지스터(P112)와 NMOS 트랜지스터(N111)의 2개의 트랜지스터를 구동하면 좋고, 또한 입력 단자(A2)로부터 입력되는 입력 데이터 신호는 PMOS 트랜지스터(P111)와 NMOS 트랜지스터(N112)의 2개의 트랜지스터를 구동하면 좋다. 즉, ENOR 회로의 입력 용량(팬인 용량)보다 작다.

회로예 2

다음에, 도 13을 참조하여 회로예 2에 대해서 설명한다.

회로예 2는, IH 래치 회로(10)(도 1에서와 동일함)의 데이터 입력 단자(122)에 입력되는 입력 데이터 신호(D)와, 데이터 출력 단자(123)에 출력되는 출력 데이터 신호(M)를 AND(논리곱) 회로(121)에 입력하여 비교한다. 그리고, 데이터 비교의 결과(즉, IH3)가 IH핀(124)에 출력된다. AND 회로(121)는 입력되는 2개의 신호 중, 쌍방이 H로 일치하면 H를 출력한다. 즉, 래치되어 있는 데이터가 H(즉, 1)이며, 입력 데이터가 H(즉, 1)인 경우에만 내부 클록(XCLK)이 정지한다.

도 14에 회로예 2의 타이밍 차트를 나타낸다. 입력 데이터 신호(D)와 출력 데이터 신호(M)가 H인 경우(타이밍 3의 경우) AND 회로(121)로부터의 출력 신호인 IH3은 H가 된다. 이에 의해, IH 래치 회로(10) 내의 내부 클록 신호(XCLK)는 L이 된다. 이와 같이, 회로예 2에서는 입출력 데이터 신호가 H(즉, 1)로 일치하는 경우에 클록 신호의 내부 전파를 억지할 수 있다.

도 15에 AND 회로(121)의 상세한 회로예를 나타낸다. 도 15에 나타내는 바와 같이, AND 회로는 6개의 트랜지스터로 구성될 수 있다. ENOR 회로로 래치 회로의 입출력 데이터 비교 회로를 구성한 경우보다 4개의 트랜지스터를 절약할 수 있다. 또한, 입력 단자(A1)로부터 입력되는 입력 데이터 신호는 PMOS 트랜지스터(P142)와 NMOS 트랜지스터(N141)의 2개의 트랜지스터를 구동하면 좋고, 또한 입력 단자(A2)로부터 입력되는 입력 데이터 신호는 PMOS 트랜지스터(P141)와 NMOS 트랜지스터(N142)의 2개의 트랜지스터를 구동하면 좋다. 즉, ENOR 회로의 입력 용량(팬·인 용량)보다 작다.

이상과 같이, 회로예 1, 회로예 2를 참조하여 실시형태 1에 대해서 설명하였다.

실시형태 1은 종래 ENOR 회로로 구성되어 있던 입출력 데이터의 일치를 검출하는 기능을 NOR 회로 또는 AND 회로를 이용하여 구성하는 것이다. 즉, 종래는 입출력 데이터가 L(0)로 일치하는 경우와 H(1)로 일치하는 경우의 양방을 검출하였지만, 본 실시형태에서는 L(0)로 일치하는 경우, 또는 H(1)로 일치하는 경우 중 어느 하나만 검출하게 된다. 이와 같이 본 실시형태는 L(0) 또는 H(1) 중 어느 하나의 데이터의 일치밖에 검출할 수 없다. 그러나 데이터 일치 검출부(81)를 NOR 회로 또는 AND 회로를 이용하여 구성함으로써, 래치 회로의 내부 클록 전파를 제어하는 부분의 회로에 필요한 트랜지스터수를 종래에 비해서 적게 하는 것이 가능하다. 즉, NOR 회로의 경우는 래치 회로의 입력 데이터와 출력 데이터가 L로 일치하는 경우만 내부 클록의 전파를 억지하는 것이 가능하고, AND 회로의 경우는 래치 회로의 입력 데이터와 출력 데이터가 H로 일치하는 경우만 내부 클록의 전파를 억지하는 것이 가능하다. ENOR 회로를 NOR 회로 또는 AND 회로로 대체함으로써, 회로를 구성하는 트랜지스터수를 저감한다. 또한, NOR 회로를 이용할지, AND 회로를 이용할지에 대해서는, 래치의 값이 L(0)이 될 가능성이 높은지, H(1)이 될 가능성이 높은지를 고려하여 사용하면 전력 소비 저감에 대해서도 효과적으로 작용하게 된다. 전력 소비에 대한 고찰은 도 21, 도 22, 도 23을 참조하여 후술한다.

다음에, 실시형태 2에 대해서 설명한다.

실시형태 2

실시형태 2는 실시형태 1의 회로와 동등한 효과를 보다 적은 트랜지스터로 실현하는 것이다. 실시형태 2의 래치 회로 및 클록 제어 회로의 블록도를 도 16에 나타낸다.

실시형태 2의 래치 회로는 데이터 일치 검출 및 클록 내부 전파 억지부(151), 래치부(152)를 갖는 구성이다. 또한, 클록 제어 회로는 클록 내부 전파 억지부(151)를 갖는 구성이다.

데이터 일치 검출 및 클록 내부 전파 억지부(151)에는, 데이터 입력 단자(154)로부터 입력 데이터 신호가 입력되며, 데이터 출력 단자(155)로부터 출력 데이터 신호가 입력되고, 또한 클록 입력 단자(153)로부터 클록 신호가 입력된다. 데이터 일치 검출 및 클록 내부 전파 억지부(151)는 입력 데이터 신호와 출력 데이터 신호를 비교하여, 양자가 L로 일치하는 것, 또는 양자가 H로 일치하는 것 중 어느 하나의 경우에만, 내부 클록 신호(XCLK)를 정지한다. 이와 같이, 데이터 일치 검출 및 클록 내부 전파 억지부(151)는 내부 클록 신호(XCLK)를 래치부(152)에 출력한다. 또한, 래치부(152)는 입력되는 값을 유지하여 출력하는 것으로, 도 8의 래치부(83)에 대응한다. 따라서, 래치부(152)의 상세한 설명은 여기서는 생략한다.

실시형태 2의 회로예를 이하에 나타낸다.

회로예 3

도 17에 나타내는 회로예 3의 래치 회로(160)는 도 10에 나타낸 NOR 회로를 이용한 래치 회로와 동등한 효과를 실현한 것이다. 이것을 latch0 회로라고 부르기로 한다.

회로예 3의 래치 회로(160)는 입력 데이터 신호(D)가 입력되는 데이터 입력 단자(161), 출력 데이터 신호(M)가 출력되는 데이터 출력 단자(162)와, 반전 클록 신호가 입력되는 클록 입력 단자(163)를 구비한다.

래치 회로(160)의 상세한 회로예를 도 18에 나타낸다.

이 회로는 PMOS 트랜지스터(P171, P172, P173, P174, P175, P176, P177, P178, P179) 및 NMOS 트랜지스터(N171, N172, N173, N174, N175, N176, N177, N178, N179)를 구비한다.

또한, 도 18에 있어서, PCM1로부터 PMOS 트랜지스터(P173), NMOS 트랜지스터(N173)에의 배선은 PCM1과 동등한 논리가 되는 M의 후단에 장착된 인버터로부터 시작되어도 좋다.

도 18의 점선으로 둘러싼 부분 이외는, 래치부(152)에 대응하며, 도 3에서 설명한 PMOS 트랜지스터(P3, P4, P5, P6, P7, P8) 및 NMOS 트랜지스터(N3, N4, N5, N6, N7, N8)로 구성되는 부분에 대응한다. 자세하게는 다음과 같다.

PMOS 트랜지스터(P175)의 소스 단자는 고전위측 전원 단자에 접속되고, 게이트 단자에는 내부 클록 신호(XCLK)가 입력된다. NMOS 트랜지스터(N175)의 소스 단자는 저전위측 전원 단자에 접속되고, 게이트 단자에는 내부 클록 신호(XCLK)가 입력되며, 드레인 단자는 PMOS 트랜지스터(P175)의 드레인 단자에 접속된다. PMOS 트랜지스터(P175)와 NMOS 트랜지스터(N175)는 인버터를 구성하고 있다.

PMOS 트랜지스터(P174)의 소스 단자는 고전위측 전원 단자에 접속되고, 게이트 단자는 데이터 입력 단자(161)에 접속되어 있다. NMOS 트랜지스터(N174)의 소스 단자는 저전위측 전원 단자에 접속되고, 게이트 단자는 데이터 입력 단자(161)에 접속되어 있다. PMOS 트랜지스터(P174)와 NMOS 트랜지스터(N174)는 인버터를 구성하고 있다.

PMOS 트랜지스터(P176)의 소스 단자는 PMOS 트랜지스터(P174) 및 NMOS 트랜지스터(N174)의 드레인 단자에 접속되고, 게이트 단자는 PMOS 트랜지스터(P175) 및 NMOS 트랜지스터(N175)의 드레인 단자에 접속되어 있다. NMOS 트랜지스터(N176)의 소스 단자는 PMOS 트랜지스터(P174) 및 NMOS 트랜지스터(N174)의 드레인 단자에 접속되고, 게이트 단자에는 내부 클록 신호(XCLK)가 입력된다. PMOS 트랜지스터(P176) 및 NMOS 트랜지스터(N176)는 트랜스퍼 게이트 단자를 구성하고 있고, PMOS 트랜지스터(P176)의 게이트 단자가 L, NMOS 트랜지스터(N176)의 게이트 단자가 H가 되었을 때 데이터 입력 단자(161)로부터 입력되는 입력 데이터 신호가 반전된 신호를 데이터 신호(PCM1)로서 출력한다.

PMOS 트랜지스터(P177)의 소스 단자는 고전위측 전원 단자에 접속되고, 게이트 단자에는 PCM1이 입력된다. NMOS 트랜지스터(N177)의 소스 단자는 저전위측 전원 단자에 접속되고, 게이트 단자에는 PCM1이 입력되며, 드레인 단자는 PMOS 트랜지스터(P177)의 드레인 단자에 접속되어 있다. PMOS 트랜지스터(P177) 및 NMOS 트랜지스터(N177)는 인버터를 구성하고 있고, 데이터 신호(PCM1)를 반전하여 데이터 신호(PAM1)를 출력한다.

PMOS 트랜지스터(P178)의 소스 단자는 고전위측 전원 단자에 접속되고, 게이트 단자에는 데이터 신호(PAM1)가 입력된다. NMOS 트랜지스터(N178)의 소스 단자는 저전위측 전원 단자에 접속되고, 게이트 단자에는 데이터 신호(PAM1)가 입력되며, 드레인 단자는 PMOS 트랜지스터(P178)의 드레인 단자에 접속되어 있다. PMOS 트랜지스터(P178) 및 NMOS 트랜지스터(N178)는 인버터를 구성하고 있고, 데이터 신호(PAM1)를 반전하여 데이터 신호(PCM1)를 출력한다.

PMOS 트랜지스터(P177, P178), NMOS 트랜지스터(N177, N178)로 구성되는 부분은 래치 데이터를 유지하는 기능을 하는 부분이다.

PMOS 트랜지스터(P179)의 소스 단자는 고전위측 전원 단자에 접속되고, 게이트 단자에는 데이터 신호(PCM1)가 입력된다. NMOS 트랜지스터(N179)의 소스 단자는 저전위측 전원 단자에 접속되고, 게이트 단자에는 데이터 신호(PCM1)가 입력되며, 드레인 단자는 PMOS 트랜지스터(P179)의 드레인 단자에 접속된다. PMOS 트랜지스터(P179)와 NMOS 트랜지스터(N179)는 인버터를 구성하고, 데이터 신호(PCM1)를 반전하여 데이터 출력 단자(162)에 출력한다.

이와 같이 PMOS 트랜지스터(P174, P175, P176, P177, P178, P179) 및 NMOS 트랜지스터(N174, N175, N176, N177, N178, N179)로 구성되는 부분은 도 3에서 설명한 래치부에 상당한다.

또한, 도 18의 점선으로 둘러싼 부분 이외, 즉 래치부의 구성은 다른 구성의 래치여도 좋다.

도 18의 점선으로 둘러싼 부분은 데이터 일치 검출 및 클록 내부 전파 억지부(151)에 대응하며, 다음과 같이 동작한다.

데이터 입력 신호(D)가 L, 출력 데이터 신호(M)가 L일 때, 데이터 신호(PCM1)는 H이며, 회로는 다음과 같이 동작한다. PMOS 트랜지스터(P174) 및 NMOS 트랜지스터(N174)를 포함하는 인버터에 의해, 데이터 입력 신호(D)는 반전한다. 이에 의해, NMOS 트랜지스터(N172)는 ON이 된다. 또한, 데이터 신호(PCM1)는 H이기 때문에, NMOS 트랜지스터(N173)는 ON이 된다. 이에 의해, 클록 입력 단자(163)로부터 입력되는 신호가 L이어도 H여도, XCLK 신호는 L이 되어, 클록 전파가 억지되게 된다.

데이터 입력 신호(D)가 H, 출력 데이터 신호(M)가 H일 때, 데이터 신호(PCM1)는 L이며, PMOS 트랜지스터(P171, P173)는 ON, NMOS 트랜지스터(N172, N173)는 OFF가 된다. 이에 의해, 클록 입력 단자(163)로부터 입력되는 반전 클록(

)이 PMOS 트랜지스터(P172) 및 NMOS 트랜지스터(N171)로 구성되는 인버터에 의해 반전되어, 내부 클록(XCLK)으로서 출력된다.

데이터 입력 신호(D)가 H, 출력 데이터 신호(M)가 L일 때, 데이터 신호(PCM1)는 H이며, PMOS 트랜지스터(P171)는 ON, PMOS 트랜지스터(P173)는 OFF, NMOS 트랜지스터(N172)는 OFF, NMOS 트랜지스터(N173)는 ON이 된다. 이에 의해, 클록 입력 단자(163)로부터 입력되는 반전 클록(

데이터 입력 신호(D)가 L, 출력 데이터 신호(M)가 H일 때, 데이터 신호(PCM1)는 L이며, PMOS 트랜지스터(P171)는 OFF, PMOS 트랜지스터(P173)는 ON, NMOS 트랜지스터(N172)는 ON, NMOS 트랜지스터(N173)는 OFF가 된다. 이에 의해, 클록 입력 단자(163)로부터 입력되는 반전 클록이 PMOS 트랜지스터(P172) 및 NMOS 트랜지스터(N171)로 구성되는 인버터에 의해 반전되어, 내부 클록(XCLK)으로서 출력된다.

이상으로부터, 회로예 3의 래치 회로(160)는 NOR 회로를 이용한 래치 회로와 마찬가지로, 입력 데이터 신호(D) 및 출력 데이터 신호(M)가 L로 일치할 때 래치부에 내부 클록(XCLK)의 전파를 억지한다고 하는 동일한 효과를 구비하는 것이 분명하다. 즉, 회로예 3의 타이밍 차트는 도 11의 D, M, XCLK와 동일하게 된다.

또한, 회로예 3의 트랜지스터수를 회로예 1(도 10)의 트랜지스터수와 비교하면 다음과 같다. 회로예 1의 트랜지스터의 수는 NOR 회로(91) 부분에 4개(도 12 참조), IH 래치 회로(10) 부분에 16개(도 3 참조)로 합계 20개 필요하다. 회로예 3의 트랜지스터의 수는 도 18로부터 18개 필요하다. 이에 의해, 회로예 3의 트랜지스터수는 회로예 1의 트랜지스터수보다 2개 감소한 것을 알 수 있다.

회로예 4

다음에, 실시형태 2의 회로예로서, 회로예 4에 대해서 설명한다.

회로예 4의 래치 회로(180)는 도 13에 나타낸 AND 회로를 이용한 래치 회로와 동등한 효과를 실현한 것이다. 이것을 latch1 회로라고 부르기로 한다.

회로예 4의 래치 회로(180)는 도 19에 나타내는 바와 같이, 입력 데이터 신호(D)가 입력되는 데이터 입력 단자(181)와, 출력 데이터 신호(M)가 출력되는 데이터 출력 단자(182)와, 반전 클록 신호가 입력되는 클록 입력 단자(183)를 구비한다.

래치 회로(180)의 상세한 회로예를 도 20에 나타낸다.

이 회로는 PMOS 트랜지스터(P191, P192, P193, P194, P195, P196, P197, P198, P199) 및 NMOS 트랜지스터(N191, N192, N193, N194, N195, N196, N197, N198, N199)를 구비한다.

또한, 도 20에 있어서, PAM1로부터 PMOS 트랜지스터(P193), NMOS 트랜지스터(N193)에의 배선은 PAM1과 동등한 논리인 M으로부터 시작되어도 좋다.

도 20의 점선으로 둘러싼 부분 이외는 래치부(152)에 대응하며, 도 3에서 설명한 PMOS 트랜지스터(P3, P4, P5, P6, P7, P8) 및 NMOS 트랜지스터(N3, N4, N5, N6, N7, N8)로 구성되는 부분에 대응한다. 자세하게는 다음과 같다.

PMOS 트랜지스터(P195)의 소스 단자는 고전위측 전원 단자에 접속되고, 게이트 단자에는 내부 클록 신호(XCLK)가 입력된다. NMOS 트랜지스터(N195)의 소스 단자는 저전위측 전원 단자에 접속되고, 게이트 단자에는 내부 클록 신호(XCLK)가 입력되며, 드레인 단자는 PMOS 트랜지스터(P195)의 드레인 단자에 접속된다. PMOS 트랜지스터(P195)와 NMOS 트랜지스터(N195)는 인버터를 구성하고 있다.

PMOS 트랜지스터(P194)의 소스 단자는 고전위측 전원 단자에 접속되고, 게이트 단자는 데이터 입력 단자(181)에 접속되어 있다. NMOS 트랜지스터(N194)의 소스 단자는 저전위측 전원 단자에 접속되고, 게이트 단자는 데이터 입력 단자(181)에 접속되어 있다. PMOS 트랜지스터(P194)와 NMOS 트랜지스터(N194)는 인버터를 구성하고 있다.

PMOS 트랜지스터(P196)의 소스 단자는 PMOS 트랜지스터(P194) 및 NMOS 트랜지스터(N194)의 드레인 단자에 접속되고, 게이트 단자는 PMOS 트랜지스터(P195) 및 NMOS 트랜지스터(N195)의 드레인 단자에 접속되어 있다. NMOS 트랜지스터(N196)의 소스 단자는 PMOS 트랜지스터(P194) 및 NMOS 트랜지스터(N194)의 드레인 단자에 접속되고, 게이트 단자에는 내부 클록 신호(XCLK)가 입력된다. PMOS 트랜지스터(P196) 및 NMOS 트랜지스터(N196)는 트랜스퍼 게이트 단자를 구성하고 있고, PMOS 트랜지스터(P196)의 게이트 단자가 L, NMOS 트랜지스터(N196)의 게이트 단자가 H가 되었을 때, 데이터 입력 단자(181)로부터 입력되는 입력 데이터 신호가 반전된 신호를 데이터 신호(PCM1)로서 출력한다.

PMOS 트랜지스터(P197)의 소스 단자는 고전위측 전원 단자에 접속되고, 게이트 단자에는 PCM1이 입력된다. NMOS 트랜지스터(N197)의 소스 단자는 저전위측 전원 단자에 접속되고, 게이트 단자에는 PCM1이 입력되며, 드레인 단자는 PMOS 트랜지스터(P197)의 드레인 단자에 접속되어 있다. PMOS 트랜지스터(P197) 및 NMOS 트랜지스터(N197)는 인버터를 구성하고 있고, 데이터 신호(PCM1)를 반전하여 데이터 신호(PAM1)를 출력한다.

PMOS 트랜지스터(P198)의 소스 단자는 고전위측 전원 단자에 접속되고, 게이트 단자에는 데이터 신호(PAM1)가 입력된다. NMOS 트랜지스터(N198)의 소스 단자는 저전위측 전원 단자에 접속되고, 게이트 단자에는 데이터 신호(PAM1)가 입력되며, 드레인 단자는 PMOS 트랜지스터(P198)의 드레인 단자에 접속되어 있다. PMOS 트랜지스터(P198) 및 NMOS 트랜지스터(N198)는 인버터를 구성하고 있고, 데이터 신호(PAM1)를 반전하여 데이터 신호(PCM1)를 출력한다.

PMOS 트랜지스터(P197, P198), NMOS 트랜지스터(N197, N198)로 구성되는 부분은 래치 데이터를 유지하는 기능을 하는 부분이다.

PMOS 트랜지스터(P199)의 소스 단자는 고전위측 전원 단자에 접속되고, 게이트 단자에는 데이터 신호(PCM1)가 입력된다. NMOS 트랜지스터(N199)의 소스 단자는 저전위측 전원 단자에 접속되고, 게이트 단자에는 데이터 신호(PCM1)가 입력되며, 드레인 단자는 PMOS 트랜지스터(P199)의 드레인 단자에 접속된다. PMOS 트랜지스터(P199)와 NMOS 트랜지스터(N199)는 인버터를 구성하고, 데이터 신호(PCM1)를 반전하여 데이터 출력 단자(182)에 출력한다.

이와 같이 PMOS 트랜지스터(P194, P195, P196, P197, P198, P199) 및 NMOS 트랜지스터(N194, N195, N196, N197, N198, N199)로 구성되는 부분은 도 3에서 설명한 래치부에 상당한다.

또한, 도 20의 점선으로 둘러싼 부분 이외, 즉 래치부의 구성은 다른 구성의 래치여도 좋다.

도 20의 점선으로 둘러싼 부분은 데이터 일치 검출 및 클록 내부 전파 억지부(151)에 대응하며, 다음과 같이 동작한다.

데이터 입력 신호(D)가 H, 출력 데이터 신호(M)가 H일 때, 데이터 신호(PAM1)는 H이며, PMOS 트랜지스터(P191, P193)는 OFF, NMOS 트랜지스터(N192, N193)는 ON이 된다. 이에 의해, 클록 입력 단자(183)로부터 입력되는 신호가 L이어도 H여도, XCLK 신호는 L이 되어, 클록 전파가 억지되게 된다.

데이터 입력 신호(D)가 L, 출력 데이터 신호(M)가 L일 때, 데이터 신호(PAM1)는 L이며, PMOS 트랜지스터(P191, P193)는 ON, NMOS 트랜지스터(N192, N193)는 OFF가 된다. 이에 의해, 클록 입력 단자(183)로부터 입력되는 반전 클록(

)이 PMOS 트랜지스터(P192) 및 NMOS 트랜지스터(N191)로 구성되는 인버터에 의해 반전되어, 내부 클록(XCLK)으로서 출력된다.

데이터 입력 신호(D)가 H, 출력 데이터 신호(M)가 L일 때, 데이터 신호(PAM1)는 L이며, PMOS 트랜지스터(P191)는 OFF, PMOS 트랜지스터(P193)는 ON, NMOS 트랜지스터(N192)는 OFF, NMOS 트랜지스터(N193)는 ON이 된다. 이에 의해, 클록 입력 단자(183)로부터 입력되는 반전 클록(

데이터 입력 신호(D)가 L, 출력 데이터 신호(M)가 H일 때, 데이터 신호(PAM1)는 H이며, PMOS 트랜지스터(P191)는 ON, PMOS 트랜지스터(P193)는 OFF, NMOS 트랜지스터(N192)는 OFF, NMOS 트랜지스터(N193)는 ON이 된다. 이에 의해, 클록 입력 단자(183)로부터 입력되는 반전 클록이 PMOS 트랜지스터(P192) 및 NMOS 트랜지스터(N191)로 구성되는 인버터에 의해 반전되어, 내부 클록(XCLK)으로서 출력된다.

이상으로부터, 회로예 4의 래치 회로(180)는 AND 회로를 이용한 래치 회로와 마찬가지로, 입력 데이터 신호(D) 및 출력 데이터 신호(M)가 H로 일치할 때 래치부에 내부 클록(XCLK)의 전파를 억지한다고 하는 동일한 효과를 구비하는 것이 분명하다. 즉, 회로예 4의 타이밍 차트는 도 14의 D, M, XCLK와 동일하게 된다.

회로예 4의 트랜지스터수를 회로예 2(도 13)의 트랜지스터수와 비교하면 다음과 같다. 회로예 2의 트랜지스터수는 AND 회로 부분에 6개(도 15 참조), IH 래치 회로(10) 부분에 16개(도 3 참조)로 합계 22개 필요하다. 회로예 4의 트랜지스터수는 도 20으로부터 18개 필요하다. 이에 의해, 회로예 4의 트랜지스터수는 회로예 2의 트랜지스터수보다 4개 감소한 것을 알 수 있다.

이상과 같이, 실시형태 2에 따르면, 래치 회로를 구성하는 데 필요한 트랜지스터수를 실시형태 1보다 더욱 삭감하는 것이 가능하다. 또한, 실시형태 2에 대해서도 실시형태 1의 경우와 마찬가지로, 회로예 3에 대해서는, 래치 회로의 입출력 데이터가 L(0)로 일치하는 경우만 내부 클록의 전파가 억지된다. 또한, 회로예 4에 대해서는, 래치 회로의 입출력 데이터가 H(1)로 일치하는 경우만 내부 클록의 전파가 억지된다. 따라서, 래치의 값이 L(0)일 가능성이 높은지, H(1)일 가능성이 높은지를 고려하여 회로예 3 또는 회로예 4 중 어느 하나를 사용하면, 전력 소비의 저감에 대해서도 효과적으로 작용할 수 있다. 전력 소비에 대한 고찰은 도 21, 도 22, 도 23을 참조하여 후술한다.

이상, 본 발명의 실시형태에 대해서 회로예 1∼회로예 4를 참조하여 상세하게 설명하였다. 전술한 바로부터, 개시하는 래치 회로는 종래의 회로에 비해서 트랜지스터의 수를 적게 할 수 있다.

그런데, 개시하는 회로예에 대해서, 전력 소비가 저감되는 것을 검증하기 위해, 실제로 각 회로의 소비 전력을 측정하였다. 그 측정 결과를 도 21, 도 22, 도 23에 나타낸다.

도 21은 회로예 1∼회로예 4, 도 1에 나타낸 회로(IH 단자를 L에 클리핑한 것), 및 도 4에 나타낸 회로(ENOR 회로를 이용한 것)에 대해서 각 동작 패턴에서의 평균 전력을 측정하고, 도 4의 회로를 기준으로 하여 정리한 것이다. (1)∼(4)의 각 동작 패턴이란, 도 5, 도 6, 도 11, 도 14 등에 나타낸 타이밍 1∼4에 대응하는 동작을 말한다.

도 21에 있어서, 「(1) 0→0」은 데이터 출력 단자의 데이터가 0에서 0으로 변화하지 않는 경우의 회로의 평균 전력, 「(2) 0→1」은 데이터 출력 단자의 데이터가 0에서 1로 변화하는 경우의 회로의 평균 전력, 「(3) 1→1」은 데이터 출력 단자의 데이터가 1에서 1로 변화하지 않는 경우의 회로의 평균 전력, 「(4) 1→0」은 데이터 출력 단자의 데이터가 1에서 0으로 변화하는 경우의 회로의 평균 전력을 각각 측정한 것이다.

도 22에, 도 21의 측정 결과로부터 평균 전력 등을 구한 결과를 나타낸다. 도 22에 있어서, 「평균(=동작률 50％)」은 (1)∼(4)의 각각이 25％씩 있었던 경우(동작률 50％)로서 평균을 구한 것이다. 또한, 도 22의 「0→0 97％」는 (0→0)의 소비 전력×0.97+(0→1)의 소비 전력×0.01+(1→1)의 소비 전력×0.01+(1→0)의 소비 전력×0.01로서 구한 것이다. 또한, 도 22의 「1→1 97％」는 (0→0)의 소비 전력×0.01+(0→1)의 소비 전력×0.01+(1→1)의 소비 전력×0.97+(1→0)의 소비 전력×0.01로서 구한 것이다. 즉, 전자는 0→0의 패턴이 97％인 경우의 소비 전력, 후자는 1→1의 패턴이 97％인 경우의 소비 전력이다.

회로예 1에 대해서, 도 21을 참조하면, 0→0, 0→1, 1→0의 경우, 도 4의 ENOR 회로를 이용한 경우와 비교하여, 전력 소비가 각각 70.1％, 67.3％, 71.5％이 되고, ENOR 회로를 이용한 경우(100 퍼센트)보다 적은 것을 알 수 있다. 그러나, 1→1의 경우에는 453.3％로 증가하게 된다. 이 결과, 도 22에 나타내는 바와 같이, 각각이 25％씩이었던 경우(동작률 50％)의 평균에서는 77.2％가 되었고, ENOR 회로를 이용한 회로보다 적게 억제되었다. 또한, 데이터의 변화가 거의 없는 0→0이 97％의 경우에는 72.7％보다 더욱 낮게 억제되었다. 그러나, 데이터의 변화가 거의 없는 1→1이 97％인 경우에는, 327.4％로 증가하게 된다.

회로예 2에 대해서는, 회로예 1의 경우와는 반대의 성질을 나타내고 있다. 즉, 도 21을 참조하면, 1→1, 1→0, 0→1의 경우, ENOR 회로를 이용한 경우와 비교하여, 전력 소비가 각각 78.8％, 74.5％, 78.9％가 되었고, ENOR 회로를 이용한 경우(100％)보다 적은 것을 알 수 있다. 그러나, 0→0의 경우에는 526.6％로 증가하게 된다. 이 결과, 도 22에 나타내는 바와 같이, 각각이 25％씩이었던 경우(동작률 50％)의 평균은 85.3％가 되었고, ENOR 회로를 이용한 회로보다 적게 억제되었다. 또한, 데이터의 변화가 거의 없는 1→1이 97％인 경우에는, 81.0％보다 더욱 낮게 억제되었다. 그러나, 데이터의 변화가 거의 없는 0→0가 97％인 경우에는, 368.5％로 증가하게 된다. 또한, 트랜지스터가 회로예 1에 비해서 2개 증가한 영향으로, 회로예 1(NOR)의 경우에 비하면 전력 소비가 많다.

마찬가지로, 회로예 3에 대해서, 도 21을 참조하면, 0→0, 0→1, 1→0의 경우, 도 4의 ENOR 회로를 이용한 경우와 비교하여, 전력 소비가 각각 76.5％, 60.6％, 72.3％가 되었고, ENOR 회로를 이용한 경우(100％)보다 적은 것을 알 수 있다. 그러나, 1→1의 경우에는, 435.3％로 증가하게 된다. 이 결과, 도 22에 나타내는 바와 같이, 각각이 25％이었던 경우(동작률 50％)의 평균에서는 73.9％가 되었고, ENOR 회로를 이용한 경우보다 적게 억제되었다. 또한, 데이터의 변화가 거의 없는 0→0 또는 1→1이 97％인 경우에는, 각각 75.6％, 314.3％이다.

회로예 4에 대해서, 도 21을 참조하면, 1→1, 1→0, 0→1의 경우, ENOR 회로를 이용한 경우와 비교하여, 전력 소비가 각각 80.0％, 60.4％, 63.0％가 되었고, ENOR 회로를 이용한 경우(100％)보다 적은 것을 알 수 있다. 그러나, 0→0의 경우에는, 499.5％로 증가하게 된다. 이 결과, 도 22에 나타내는 바와 같이, 각각이 25％였던 경우(동작률 50％)의 평균에서는, 70.3％가 되었으며, ENOR 회로를 이용한 경우보다 적게 억제되었다. 또한 데이터의 변화가 거의 없는 0→0 또는 1→1이 97％의 경우에는, 각각 345.8％, 76.8％이다.

이와 같이 회로예 3, 회로예 4에 대해서는, 기본적으로는 회로예 1, 회로예 2와 같은 경향을 나타내고 있지만, 트랜지스터수가 적은 것도 있어, 소비 전력이 회로예 1, 회로예 2보다 적었다. 또한 데이터의 변화가 거의 없는 경우에 대해서는, 전력 소비가 회로예 3의 0→0의 경우에 회로예 1과 동등 정도, 회로예 4의 1→1의 경우에 회로예 2와 동등 이하가 되었다.

또한, 도 23은 회로예 1∼회로예 4 및 도 1, 도 4에 나타낸 회로의 누설 전력을 측정한 것을 정리한 것이다. 누설 전력이란, 클록이나 데이터가 변화하지 않는 경우의 소비 전력을 말한다. 즉, 예컨대 도 23의 「<1> D=0, M=0」은, 회로의 입력 데이터가 0, 출력 데이터가 0인 경우에, 클록 입력 단자에 L의 신호가 입력되기 직전의 전력을 측정한 것이다("직전"이란 신호가 입력되기 전의 타이밍을 말함). 마찬가지로, 「<2> D=1, M=0」은, 회로의 입력 데이터가 1, 출력 데이터가 0인 경우에, 클록 입력 단자에 L의 신호가 입력되기 직전의 전력을 측정한 것이다. <3>, <4>에 대해서도 마찬가지이다.

각 회로에 대해서 <1>∼<4>의 경우의 전력을 측정하여, 평균한 것을 도 23의 최우측 열에 나타낸다. 이에 의하면, 도 4에 나타낸 회로(ENOR 회로를 이용한 경우)의 누설 전력을 100％로 한 경우에, 회로예 1∼회로예 4의 평균 누설 전력은 각각 69.6％, 90.5％, 67.4％, 72.6％가 되었다. 누설 전력은 회로의 토폴로지와 트랜지스터수의 영향을 받기 때문에 일률적으로는 말할 수 없지만, ENOR 회로를 이용한 경우의 누설 전력이 100％로 가장 컸다. 이와 같이, 개시한 회로예 1∼회로예 4는 ENOR 회로를 이용한 경우와 비교하여 누설 전력도 낮게 억제할 수 있다고 할 수 있다.

이상으로부터, 개시한 회로예 1∼회로예 4는 동작 시의 전력 소비도 누설 전력도 종래의 회로에 비해서 낮게 억제할 수 있다고 말할 수 있다. 더욱 자세하게는, 도 21의 전력 측정 결과로부터, 래치의 값이 L(0)일 확률이 높은 회로에서는 회로예 1 또는 회로예 3의 회로를 이용하고, 래치의 값이 H(1)일 확률이 높은 회로에서는 회로예 2 또는 회로예 4의 회로를 이용하면 전력 소비를 저감할 수 있는 것을 알 수 있다. 대부분의 경우는, 회로예 3, 회로예 4쪽이 회로예 1, 회로예 2보다 사용하는 트랜지스터수가 적기 때문에, 다운 사이징, 전력 절약화의 관점에서는 보다 우수한 회로라고 말할 수 있다. 그러나, 회로예 1, 회로예 2는 예컨대 도 1에 나타낸 IH 래치 회로 등의 종래부터 있는 래치 회로의 구성을 변경하지 않고, NOR 회로나 AND 회로 등의 외부 부착 회로로, 종래의 ENOR 회로를 이용한 경우(도 4)보다 회로 사이즈와 전력 소비를 저감할 수 있는 특징이 있다. 즉, 종래부터 있는 래치 회로를 이용하여 회로 사이즈와 전력 소비를 저감하고자 하는 경우에는, 실시형태 1을 이용하는 것이 유효하며, 한층 더 회로의 사이즈를 저감화 및 전력 저하를 요구하는 경우에는 실시형태 2를 이용하는 것이 유효하다고 말할 수 있다.

이상의 본 발명의 실시형태를 상세하게 설명하였지만, 개시하는 래치 회로에 따르면, 내부 클록 전파를 제어하는 부분의 회로를 간소화하여, 회로 사이즈의 증대를 억제하는 것이 가능하다. 또한 전력 소비를 저감하는 것이 가능하다.

또한, 본 발명은 상기 실시형태에 기재한 것에 한정되지 않는 것은 물론이고, 본 발명의 취지를 일탈하지 않는 범위에서 여러가지 변경이 가능하다.

Claims

0 또는 1의 입력 데이터 신호를 유지하고, 유지된 입력 데이터 신호를 출력 데이터 신호로서 출력하는 래치부와,
상기 입력 데이터 신호 및 클록 신호가 입력되고, 입력된 입력 데이터 신호와 상기 래치부로부터 출력된 출력 데이터 신호를 비교하여, 양자가 0으로 일치하는 것이 검출된 경우, 또는 양자가 1로 일치하는 것이 검출된 경우 중 어느 한 경우에만, 입력된 상기 클록 신호를 반전한 내부 클록 신호가 상기 래치부에 전파되는 것을 억지하는 클록 전파 억지부
를 포함하고,
상기 클록 전파 억지부는,
소스 단자가 고전위측 전원 단자에 접속되고, 게이트 단자에 상기 입력 데이터 신호 또는 상기 입력 데이터 신호를 반전한 신호가 입력되는 제1 P형 트랜지스터와,
소스 단자가 상기 고전위측 전원 단자에 접속되고, 게이트 단자에 상기 출력 데이터 신호 또는 상기 출력 데이터 신호를 반전한 신호가 입력되는 제2 P형 트랜지스터와,
소스 단자가 상기 제1 P형 트랜지스터 및 상기 제2 P형 트랜지스터의 드레인 단자에 접속되고, 게이트 단자에 상기 클록 신호가 입력되는 제3 P형 트랜지스터와,
소스 단자가 저전위측 전원 단자에 접속되고, 게이트 단자에 상기 클록 신호가 입력되며, 드레인 단자가 상기 제3 P형 트랜지스터의 드레인 단자에 접속된 제1 N형 트랜지스터와,
소스 단자가 상기 저전위측 전원 단자에 접속되고, 게이트 단자에 상기 출력 데이터 신호 또는 상기 출력 데이터 신호를 반전한 신호가 입력되는 제2 N형 트랜지스터와,
소스 단자가 상기 제2 N형 트랜지스터의 드레인 단자에 접속되고, 게이트 단자에 상기 입력 데이터 신호 또는 상기 입력 데이터 신호를 반전한 신호가 입력되는 제3 N형 트랜지스터
를 포함하는 것을 특징으로 하는 래치 회로.
0 또는 1의 입력 데이터 신호를 유지하고, 유지된 입력 데이터 신호를 출력 데이터 신호로서 출력하는 래치부와,
상기 입력 데이터 신호 및 클록 신호가 입력되고, 입력된 입력 데이터 신호와 상기 래치부로부터 출력된 출력 데이터 신호를 비교하여, 양자가 0으로 일치하는 것이 검출된 경우에, 입력된 상기 클록 신호를 반전한 내부 클록 신호가 상기 래치부에 전파되는 것을 억지하는 클록 전파 억지부
를 포함하고,
상기 클록 전파 억지부는,
소스 단자가 고전위측 전원 단자에 접속되고, 게이트 단자에 상기 입력 데이터 신호를 반전한 신호가 입력되는 제1 P형 트랜지스터와,
소스 단자가 상기 고전위측 전원 단자에 접속되고, 게이트 단자에 상기 출력 데이터 신호를 반전한 신호가 입력되는 제2 P형 트랜지스터와,
소스 단자가 상기 제1 P형 트랜지스터 및 상기 제2 P형 트랜지스터의 드레인 단자에 접속되고, 게이트 단자에 상기 클록 신호가 입력되는 제3 P형 트랜지스터와,
소스 단자가 저전위측 전원 단자에 접속되고, 게이트 단자에 상기 클록 신호가 입력되며, 드레인 단자가 상기 제3 P형 트랜지스터의 드레인 단자에 접속된 제1 N형 트랜지스터와,
소스 단자가 상기 저전위측 전원 단자에 접속되고, 게이트 단자에 상기 출력 데이터 신호를 반전한 신호가 입력되는 제2 N형 트랜지스터와,
소스 단자가 상기 제2 N형 트랜지스터의 드레인 단자에 접속되고, 게이트 단자에 상기 입력 데이터 신호를 반전한 신호가 입력되는 제3 N형 트랜지스터
를 포함하며,
상기 제1 N형 트랜지스터의 드레인 단자와 상기 제3 N형 트랜지스터의 드레인 단자의 접속점의 전위를 나타내는 신호를 상기 래치부에의 상기 내부 클록 신호로서 출력하는 것을 특징으로 하는 래치 회로.
0 또는 1의 입력 데이터 신호를 유지하고, 유지된 입력 데이터 신호를 출력 데이터 신호로서 출력하는 래치부와,
상기 입력 데이터 신호 및 클록 신호가 입력되고, 입력된 입력 데이터 신호와 상기 래치부로부터 출력된 출력 데이터 신호를 비교하여, 양자가 1로 일치하는 것이 검출된 경우에, 입력된 상기 클록 신호를 반전한 내부 클록 신호가 상기 래치부에 전파되는 것을 억지하는 클록 전파 억지부
를 포함하고,
상기 클록 전파 억지부는,
소스 단자가 고전위측 전원 단자에 접속되고, 게이트 단자에 상기 입력 데이터 신호가 입력되는 제1 P형 트랜지스터와,
소스 단자가 상기 고전위측 전원 단자에 접속되고, 게이트 단자에 상기 출력 데이터 신호가 입력되는 제2 P형 트랜지스터와,
소스 단자가 상기 제1 P형 트랜지스터 및 상기 제2 P형 트랜지스터의 드레인 단자에 접속되고, 게이트 단자에 상기 클록 신호가 입력되는 제3 P형 트랜지스터와,
소스 단자가 저전위측 전원 단자에 접속되고, 게이트 단자에 상기 클록 신호가 입력되고, 드레인 단자가 상기 제3 P형 트랜지스터의 드레인 단자에 접속된 제1 N형 트랜지스터와,
소스 단자가 상기 저전위측 전원 단자에 접속되고, 게이트 단자에 상기 출력 데이터 신호가 입력되는 제2 N형 트랜지스터와,
소스 단자가 상기 제2 N형 트랜지스터의 드레인 단자에 접속되고, 게이트 단자에 상기 입력 데이터 신호가 입력되는 제3 N형 트랜지스터
를 포함하며,
상기 제1 N형 트랜지스터의 드레인 단자와 상기 제3 N형 트랜지스터의 드레인 단자의 접속점의 전위를 나타내는 신호를 상기 래치부에의 상기 내부 클록 신호로서 출력하는 것을 특징으로 하는 래치 회로.
0 또는 1의 입력 데이터 신호를 유지하고, 유지된 입력 데이터 신호를 출력 데이터 신호로서 출력하는 래치부와,
상기 입력 데이터 신호 및 클록 신호가 입력되고, 입력된 입력 데이터 신호와 상기 래치부로부터 출력된 출력 데이터 신호를 비교하여, 양자가 0으로 일치하는 것, 또는 양자가 1로 일치하는 것 중 어느 하나만의 데이터 일치를 검출하는 데이터 일치 검출부와,
상기 데이터 일치 검출부에 의해, 상기 데이터의 일치가 검출된 경우에, 입력된 상기 클록 신호를 반전한 내부 클록 신호가 상기 래치부에 전파되는 것을 억지하는 클록 전파 억지부
를 갖는 것을 특징으로 하는 래치 회로.
제4항에 있어서, 상기 데이터 일치 검출부는 부정적 논리합 회로로 구성되는 것을 특징으로 하는 래치 회로.
제4항에 있어서, 상기 데이터 일치 검출부는 논리곱 회로로 구성되는 것을 특징으로 하는 래치 회로.
제4항 내지 제6항 중 어느 한 항에 있어서, 상기 클록 전파 억지부는,
게이트 단자가 상기 데이터 일치 검출부의 출력 단자에 접속되고, 소스 단자가 고전위측 전원 단자에 접속된 제1 P형 트랜지스터와,
소스 단자가 상기 제1 P형 트랜지스터의 드레인 단자에 접속되고, 게이트 단자에 상기 클록 신호가 입력되는 제2 P형 트랜지스터와,
소스 단자가 저전위측 전원 단자에 접속되고, 게이트 단자에 상기 클록 신호가 입력되며, 드레인 단자가 상기 제2 P형 트랜지스터의 드레인 단자에 접속되는 제1 N형 트랜지스터와,
게이트 단자가 상기 데이터 일치 검출부의 출력 단자에 접속되고, 소스 단자가 저전위측 전원 단자에 접속되며, 드레인 단자가 상기 제2 P형 트랜지스터의 드레인 단자와 상기 제1 N형 트랜지스터의 드레인 단자의 접속점에 접속되는 제2 N형 트랜지스터
를 가지며,
상기 제2 N형 트랜지스터의 드레인 단자의 전위를 나타내는 신호를 상기 래치부에의 상기 내부 클록 신호로서 출력하는 것을 특징으로 하는 래치 회로.
0 또는 1의 입력 데이터 신호를 유지하고, 유지된 입력 데이터 신호를 출력 데이터 신호로서 출력하는 래치 회로에 접속되는 클록 제어 회로에 있어서,
상기 입력 데이터 신호 및 클록 신호가 입력되고, 입력된 입력 데이터 신호와 상기 래치 회로로부터 출력된 출력 데이터 신호를 비교하여, 양자가 0으로 일치하는 것이 검출된 경우 또는 양자가 1로 일치하는 것이 검출된 경우 중 어느 한 경우에만, 입력된 상기 클록 신호를 반전한 내부 클록 신호가 상기 래치 회로에 전파되는 것을 억지하는 클록 전파 억지부
를 포함하고,
상기 클록 전파 억지부는,
소스 단자가 고전위측 전원 단자에 접속되고, 게이트 단자에 상기 입력 데이터 신호 또는 상기 입력 데이터 신호를 반전한 신호가 입력되는 제1 P형 트랜지스터와,
소스 단자가 상기 고전위측 전원 단자에 접속되고, 게이트 단자에 상기 출력 데이터 신호 또는 상기 출력 데이터 신호를 반전한 신호가 입력되는 제2 P형 트랜지스터와,
소스 단자가 상기 제1 P형 트랜지스터 및 상기 제2 P형 트랜지스터의 드레인 단자에 접속되고, 게이트 단자에 상기 클록 신호가 입력되는 제3 P형 트랜지스터와,
소스 단자가 저전위측 전원 단자에 접속되고, 게이트 단자에 상기 클록 신호가 입력되며, 드레인 단자가 상기 제3 P형 트랜지스터의 드레인 단자에 접속된 제1 N형 트랜지스터와,
소스 단자가 상기 저전위측 전원 단자에 접속되고, 게이트 단자에 상기 출력 데이터 신호 또는 상기 출력 데이터 신호를 반전한 신호가 입력되는 제2 N형 트랜지스터와,
소스 단자가 상기 제2 N형 트랜지스터의 드레인 단자에 접속되고, 게이트 단자에 상기 입력 데이터 신호 또는 상기 입력 데이터 신호를 반전한 신호가 입력되는 제3 N형 트랜지스터
를 포함하는 것을 특징으로 하는 클록 제어 회로.
0 또는 1의 입력 데이터 신호를 유지하고, 유지된 입력 데이터 신호를 출력 데이터 신호로서 출력하는 래치 회로에 접속되는 클록 제어 회로에 있어서,
상기 입력 데이터 신호 및 클록 신호가 입력되고, 입력된 입력 데이터 신호와 상기 래치 회로로부터 출력된 출력 데이터 신호를 비교하여, 양자가 1로 일치하는 것이 검출된 경우에, 입력된 상기 클록 신호를 반전한 내부 클록 신호가 상기 래치 회로에 전파되는 것을 억지하는 클록 전파 억지부
를 포함하고,
상기 클록 전파 억지부는,
소스 단자가 고전위측 전원 단자에 접속되고, 게이트 단자에 상기 입력 데이터 신호가 입력되는 제1 P형 트랜지스터와,
소스 단자가 상기 고전위측 전원 단자에 접속되고, 게이트 단자에 상기 출력 데이터 신호가 입력되는 제2 P형 트랜지스터와,
소스 단자가 상기 제1 P형 트랜지스터 및 상기 제2 P형 트랜지스터의 드레인 단자에 접속되고, 게이트 단자에 상기 클록 신호가 입력되는 제3 P형 트랜지스터와,
소스 단자가 저전위측 전원 단자에 접속되고, 게이트 단자에 상기 클록 신호가 입력되며, 드레인 단자가 상기 제3 P형 트랜지스터의 드레인 단자에 접속된 제1 N형 트랜지스터와,
소스 단자가 상기 저전위측 전원 단자에 접속되고, 게이트 단자에 상기 출력 데이터 신호가 입력되는 제2 N형 트랜지스터와,
소스 단자가 상기 제2 N형 트랜지스터의 드레인 단자에 접속되어, 게이트 단자에 상기 입력 데이터 신호가 입력되는 제3 N형 트랜지스터
를 포함하며,
상기 제1 N형 트랜지스터의 드레인 단자와 상기 제3 N형 트랜지스터의 드레인 단자의 접속점의 전위를 나타내는 신호를 상기 래치 회로에의 상기 내부 클록 신호로서 출력하는 것을 특징으로 하는 클록 제어 회로.
0 또는 1의 입력 데이터 신호를 유지하고, 유지된 입력 데이터 신호를 출력 데이터 신호로서 출력하는 래치 회로에 접속되는 클록 제어 회로에 있어서,
상기 입력 데이터 신호 및 클록 신호가 입력되고, 입력된 입력 데이터 신호와 상기 래치 회로로부터 출력된 출력 데이터 신호를 비교하여, 양자가 0으로 일치하는 것, 또는 양자가 1로 일치하는 것 중 어느 하나만의 데이터 일치를 검출하는 데이터 일치 검출부와,
상기 데이터 일치 검출부에 의해 상기 데이터 일치가 검출된 경우에, 입력된 상기 클록 신호를 반전한 내부 클록 신호가 상기 래치 회로에 전파되는 것을 억지하는 클록 전파 억지부
를 갖는 것을 특징으로 하는 클록 제어 회로.
제10항에 있어서, 상기 데이터 일치 검출부는 부정적 논리합 회로로 구성되는 것을 특징으로 하는 클록 제어 회로.
제10항에 있어서, 상기 데이터 일치 검출부는 논리곱 회로로 구성되는 것을 특징으로 하는 클록 제어 회로.
제10항 내지 제12항 중 어느 한 항에 있어서, 상기 클록 전파 억지부는,
게이트 단자가 상기 데이터 일치 검출부의 출력 단자에 접속되고, 소스 단자가 고전위측 전원 단자에 접속된 제1 P형 트랜지스터와,
소스 단자가 상기 제1 P형 트랜지스터의 드레인 단자에 접속되고, 게이트 단자에 상기 클록 신호가 입력되는 제2 P형 트랜지스터와,
소스 단자가 저전위측 전원 단자에 접속되고, 게이트 단자에 상기 클록 신호가 입력되며, 드레인 단자가 상기 제2 P형 트랜지스터의 드레인 단자에 접속되는 제1 N형 트랜지스터와,
게이트 단자가 상기 데이터 일치 검출부의 출력 단자에 접속되고, 소스 단자가 저전위측 전원 단자에 접속되며, 드레인 단자가 상기 제2 P형 트랜지스터의 드레인 단자와 상기 제1 N형 트랜지스터의 드레인 단자의 접속점에 접속되는 제2 N형 트랜지스터
를 포함하고,
상기 제2 N형 트랜지스터의 드레인 단자의 전위를 나타내는 신호를 상기 래치 회로에의 상기 내부 클록 신호로서 출력하는 것을 특징으로 하는 클록 제어 회로.
0 또는 1의 입력 데이터 신호를 유지하고, 유지된 입력 데이터 신호를 출력 데이터 신호로서 출력하는 래치 회로에 접속되는 클록 제어 회로에 있어서,
상기 입력 데이터 신호 및 클록 신호가 입력되고, 입력된 입력 데이터 신호와 상기 래치 회로로부터 출력된 출력 데이터 신호를 비교하여, 양자가 0으로 일치하는 것이 검출된 경우에, 입력된 상기 클록 신호를 반전한 내부 클록 신호가 상기 래치 회로에 전파되는 것을 억지하는 클록 전파 억지부
를 포함하고,
상기 클록 전파 억지부는,
소스 단자가 고전위측 전원 단자에 접속되고, 게이트 단자에 상기 입력 데이터 신호를 반전한 신호가 입력되는 제1 P형 트랜지스터와,
소스 단자가 상기 고전위측 전원 단자에 접속되고, 게이트 단자에 상기 출력 데이터 신호를 반전한 신호가 입력되는 제2 P형 트랜지스터와,
소스 단자가 상기 제1 P형 트랜지스터 및 상기 제2 P형 트랜지스터의 드레인 단자에 접속되고, 게이트 단자에 상기 클록 신호가 입력되는 제3 P형 트랜지스터와,
소스 단자가 저전위측 전원 단자에 접속되고, 게이트 단자에 상기 클록 신호가 입력되고, 드레인 단자가 상기 제3 P형 트랜지스터의 드레인 단자에 접속된 제1 N형 트랜지스터와,
소스 단자가 상기 저전위측 전원 단자에 접속되고, 게이트 단자에 상기 출력 데이터 신호를 반전한 신호가 입력되는 제2 N형 트랜지스터와,
소스 단자가 상기 제2 N형 트랜지스터의 드레인 단자에 접속되고, 게이트 단자에 상기 입력 데이터 신호를 반전한 신호가 입력되는 제3 N형 트랜지스터
를 포함하며,
상기 제1 N형 트랜지스터의 드레인 단자와 상기 제3 N형 트랜지스터의 드레인 단자의 접속점의 전위를 나타내는 신호를 상기 래치 회로에의 상기 내부 클록 신호로서 출력하는 것을 특징으로 하는 클록 제어 회로.