JP2007529100A - 製造性能を最適化するための集積回路設計 - Google Patents

Abstract

特定の製造プロセスを用いて製造されるＩＣチップを設計するのに用いられる製造性能を求めるためにライブラリ設計エレメント（１０２）が分析される。ライブラリからライブラリ設計エレメントが得られる。歩留まり属性を含む、特定の製造プロセスのためのライブラリ設計エレメントの製造性能属性（１０４）が、決定される。次いで、ライブラリ設計エレメント用の製造性能属性を有するライブラリ・ビュー（１０６）が生成され、それが電子設計自動化（ＥＤＡ）ツールによって利用される。

Description

本発明は、集積回路設計に関し、特に、製造性能または製造適性（manufacturability：製造可能性、製造適合性）を最適化するように集積回路を設計することに関する。

関連技術
集積回路（ＩＣ）チップの設計は、種々のサイズおよび複雑さを有する知的財産（ＩＰ）要素ともいわれる個々の（discrete）設計エレメント（element、要素、素子）からなる。最も小さいエレメントは、一般的に標準セルと呼ばれる。複数のエレメントからなるより大きい各アセンブリ（assembly、組立体）を相互接続して、一般的にブロックと呼ばれる完全な機能を形成することができる。複数のブロックを相互接続して、作製、製造または組み立てる（fabricate）べきＩＣチップを作成することができる。

所与の製造プロセス（方法、工程）用のＩＣチップの設計について、設計者に所与のＩＣチップを設計させ最適化させることを可能にする種々の機能および性能（performance）の選択肢を与えつつ、特定の製造プロセスと整合するそのような複数のセルまたはブロックの１つのアセンブリ（組立体）を製造する必要がある。そのようなセルまたはブロックのアセンブリは、特定の製造プロセス用に作成（創作）されたセルまたはブロックの特性（characteristics）の詳細な記述（description：説明、明細書）とともに、一般的にライブラリ（library）と呼ばれる。特定の製造技術用に創作された１つのライブラリにおける種々の設計エレメント（要素、素子）／コンポーネント（部材）によって、設計システムは、効率化され最適化されたＩＣチップを製作することができる。ライブラリ設計エレメント（セルおよびブロック）は、チップ設計におけるその（エレメントの）使用に関連する相異なる様々な特性を含む専用のデータ表現の形に編成される。そのような特性を含む１つのライブラリ設計エレメントの特殊なデータ表現はビュー（view：図）と呼ばれる。

ライブラリの様々な特性（properties）を作成し特徴付ける（characterize：特徴を判別する）ための通常の設計フローでは、テスト・チップが設計されて製造設備において処理されて、そのライブラリの設計および作成を可能にする（allow for）情報が得られる。テスト・チップは、代表的なデバイス（装置）および相互接続の形状配置（geometries）のアレイ（配列）を含んでおり、そのデバイスおよび配置を分析して、ライブラリ設計エレメントの特徴付けにおいて用いられる例えばＳＰＩＣＥのような電子レベルのシミュレータによって使用されるのに適したデバイス・モデルが形成され、それに対応するライブラリ設計エレメントの性能（performance）ビューが形成される。また、テスト・チップを分析して、そのライブラリ設計エレメントの設計において利用される設計ルール（規則）が形成される。ライブラリ設計エレメントのレイアウトは、ライブラリ・ビュー、例えばライブラリ設計エレメントのフット・プリント（足跡）情報を含むライブラリ・ビューの形で記述される。また、テスト・チップを分析して設計キット（kit）が作成される。その設計キットは、ＩＣ設計用のユーザ・インタフェースを提供し、ＳＰＩＣＥモデル、設計ルール、および、それらルールに適合する自動検査（チェック）用の対応ツール（道具）を含んでいる。

テスト・チップは、通常の設計システムに用いられるが、そのライブラリおよびその製品ＩＣの組み立てに用いられる受動または能動コンポーネント（素子、部材）の製造性能の評価（アセスメント）または予測を行うために設計された包括的な（comprehensive：完全な）構造体を含んでいるものではない。従って、その結果、既存の設計システムによって作成されたライブラリ設計エレメントは、その製造性能の予測に関して充分には評価されなかった。

設計キットを利用して作成された各セルは、例えばＧＤＳＩＩのようなコンピュータ読み取り可能なフォーマットを用いて表される。１つのライブラリには各セル設計の多数の相異なる様々な表現（representation）が存在し、各表現は１つのセル・ビューとして知られている。幾つかのセル・ビューは、他のもの（ビュー）から導出される。例えば、全ての各セルのタイミング・ビューは、ライブラリ・タイミング特徴付けと呼ばれるプロセスを介してＳＰＩＣＥモデルおよびＧＤＳＩＩビューから作成される。ＬＥＦは、ルータ（経路指定手段）によって要求される特性を記述しかつフット・プリントおよびポート位置情報を含むライブラリ・ビューの一例である。

典型例の１つのライブラリは５００個のオーダ（order）のセルを含んでいる。しかし、ライブラリ・セルのアセンブリ内には、所与の１つの論理機能用に複数のレイアウト表現が存在する。これらの“変形”（variants）は、特定用途（specific application）用に選択され最適化され得る相異なる様々な性能特性（performance characteristics）を与える。例えば、同じ論理機能に対する、高性能、大電力、低密度のもの、または、低性能、小電力、高密度のもの、の複数のオプション（任意選択肢）は、典型的には、そのライブラリに含まれている変形バージョン（版、形態）に利用可能である。しかし、いずれのライブラリ・ビューも製造性能属性（attributes）を含んでいないので、現在の技術で作成された変形は、特定の製造性能に関連するファクタ（要因）に関する選択肢を提供しない。また、典型的なライブラリ・ビューを用いた現在の商用ソフトウェア・アプリケーションは、そのライブラリにおける任意の設計エレメントの製造性能特性を抽出したりまたは用いたりすることができない。

統合法（synthesis）の手順では、ＩＣの機能の高レベルの（高級）ハードウェア記述が、複数の基本２進演算器および複数の論理アレイにマップ（写像）されて（論理分解（logic decomposition））、中立論理（uncommitted logic）と呼ばれる表現が生成される。中立論理は、物理的ライブラリ・セルまたはブロックを用いて、しばしばゲート・レベルのネットリストと呼ばれる特定論理接続性図（specific logic connectivity diagram）にマップされる。ブロック配置およびルーティング（ルート）のステップはブロック・レベルのレイアウトを生成する。そのブロック・レベルのレイアウトは、選択された標準セルと、全てのエレメントを接続するためのルーティング・レベルでの接続と、で構成されているものである。そのレイアウトは、例えばＧＤＳＩＩ等の種々のフォーマットで表現される。最終の検証ステップによって、全ての設計制約条件（constraints）が満たされていることが保証される。その他の一般的な現在のプラクティス（実務）では、１つのソフトウェア・アプリケーションによって高レベルのハードウェア記述とブロック・レベルのレイアウトとの間に２つ以上のステップが同時に実行される。このタイプの方法（アプローチ）を用いた設計フローは、しばしば、“物理的統合”（physical synthesis）フローと称される。

これらの設計フローにおいて、ライブラリ設計エレメントの収集物または選択物（コレクション）は、例えば速度、電力および面積の考慮項目のようなメトリック（metrics：測定基準、計量）の最適化に限定された特定設計制約条件によって決定される。実質的な製造性能メトリックを扱うこと（address：に対処すること）はできないが、幾つかの面積ベースの製造性能モデルを用いてチップ・コストが間接的に推定される。

発明の概要
特定の製造プロセスを用いて製造すべきＩＣチップの設計において用いられる製造性能または製造性能適性について（製造性能を得るために）ライブラリ設計エレメントが分析される。そのライブラリ設計エレメントはライブラリから取得される。その特定の製造プロセスについてそのライブラリ設計エレメントの製造性能属性が決定される。その製造性能属性は歩留まりに関係する属性を含んでいる。そのライブラリ設計エレメントについての製造性能属性を有するライブラリ・ビューが生成され、それが電子的設計自動化（ＥＤＡ）ツール（electronic design automation tool）によって利用される。

本発明は、添付の図面を参照する以下の説明によって最も良く理解できる。図面において、同様の部分には同じ参照番号が付されている。

以下の詳細な説明では、具体的な多数の構成、パラメータ等を挙げる。しかし、そのような説明は、発明の範囲を限定することを意図したものではなく、典型例の実施形態の説明である。

上述のように、設計エレメントのライブラリは、典型的にはＩＣチップを設計するのに用いられる。そのライブラリは、そのライブラリ設計エレメントの性能（performance）関連の属性を含めてそのライブラリ設計エレメントの全ての必要なビュー（図）を含んでいる。しかし、通常のライブラリは、例えば１ウェハ当たりの良好なダイの数（ＧＤＷ、the number of dies per wafer）を予測できる歩留まり関連の属性を含む製造性能属性を、ライブラリ・ビューに提供する（与える）ことはない。また、製造性能は、例えば欠陥（defects）、プリント適性（printability）および信頼性（reliability）等のような種々のＩＣ特性を含んでいる、と認識すべきである。製造性能は、究極的（最終的）には、設計の収益性または採算性を決定する。

１つの典型例の実施形態では、ライブラリ設計エレメントを分析してライブラリ設計エレメントの製造性能属性を決定する。次いで、性能（performance）属性に加えて、製造性能（manufacturability）属性を含むようにライブラリ・エレメント用のライブラリ・ビューが生成される。設計フローにおいて製造性能属性を有する（とともに）ライブラリ・ビューを用いて、所与のプロセスについて高い（増大された）製造性能でＩＣを設計することができる。

図１を参照すると、典型例の設計フロー１００が示されている。ステップ（ブロック）１０２において、ライブラリ設計エレメントが取得される。ステップ１０４において、そのライブラリ・エレメントについて歩留まり関連の属性（yield-related attributes）を含む製造性能属性が決定される。ステップ１１２において、そのライブラリ設計エレメントの変形（variants）が生成され、その変形は、そのライブラリ設計エレメントとは異なる製造性能属性を有する。ステップ１０６において、そのライブラリ設計エレメントおよび変形の製造性能属性のコンピュータ読み取り可能なフォーマットのライブラリ・ビューが生成される。ステップ１０８において、レイアウトの製造性能推定（estimate、予測、見積り）が生成される。ステップ１１０において、ＩＣ設計用の最適な設計エレメントが選択される。

Ｉ．製造性能属性を有するビューの生成
１つの典型例の実施形態において、テスト・チップは、現在の設計ルールおよび所与の目標（ターゲット）製造性能モデルを考慮して、特定の作製（製造）設備（fabrication facility）および／または製造プロセス用に設計されている。テスト・チップは、現在のライブラリ設計エレメント内に含まれる複数のレイアウト・フィーチャ（feature：特徴、機能）の１つの表現を含んでいる。そのテスト・チップから抽出されたデータは、現在の製造プロセスのランダム歩留まりおよびシステム的な歩留まりのファクタ（要因）を含んでいる。ランダム歩留まりおよびシステム的な歩留まりを決定するのに用いることができるテスト・チップのより詳細な説明については、２００２年９月１０日発行の米国特許第６，４４９，７４９号、名称“SYSTEM AND METHOD FOR PRODUCT YIELD PREDICTION”（製品歩留まり予測用のシステムおよび方法）を参照されたい。ここで、この文献全体を参照して組み込む。
米国特許第６，４４９，７４９号

図２を参照すると、ライブラリ設計エレメント用の製造性能属性を決定するための典型例のプロセス２００が示されている。ステップ２０２において、テスト・チップ用のマスク・セット（複数の組のマスク）が生成される。ステップ２０４において、ＩＣの製造に用いられる製造プロセスにおいてそのマスク・セットが用いられる。ステップ２０６において、その製造プロセスにおいてそのマスク・セットを用いてテスト・チップが製造される。ステップ２０８において、分析（解析）ツールを用いてその製造されたテスト・チップを分析（解析）して、製造プロセスの製造性能属性およびライブラリ設計エレメントの製造性能属性が決定される。

次いで、そのテスト・チップから決定された製造性能属性を利用して、例えばＹＲＳおよびＯｐｔｉｓｓｉｍｏ等のような、種々のシミュレータ・ソフトウェア・ツールを較正（calibrate）する。ライブラリ設計エレメントの製造性能のシミュレーションの結果は、レイアウトの制限された歩留まり（ＬＹ）、製造リスク・ファクタ（要因）（ＭＲＦ）、プロセス・ウィンドウの定量的記述、およびＬＹとＭＲＦの間の関係を含む、多数の製造性能属性を含んでいる。製造シミュレーションの結果は、電子設計自動化（ＥＤＡ）ツールによって利用できるライブラリ・ビューに要約（summarize）される。

１つの典型例の実施形態において、所与の製造プロセスの履歴的製造特性、現在の（current）製造性能属性、および／または学習率を有する経験に基づいて、プロセス成熟度（maturity）の種々の将来の点（時点）に対して、製造プロセスの製造属性が推定される。次いで、種々の時間フレームに対して所与の設計エレメントの製造性能のシミュレーションが行われ、それは、様々な異なるプロセスの成熟度の予想または射影（projections）に対応するものであり、対応する種々の時間フレームおよび所与のライブラリ設計エレメント用のライブラリ・ビューに表現される。

例えば、図３は、典型例の学習曲線３０２を示している。図３に示されているように、或る時間期間にわたって、製造プロセスにおいて製造されるＩＣの量（volume：ボリューム、体積）が増大する。従って、量が少ないほど、点３０６より早い時間期間に対応する学習曲線３０２上の或る点３０４における歩留まりがより低くなる。

１つの典型例の実施形態において、代表的なレガシー（遺産）チップ設計および／またはメモリ／論理構成のブロックからなる編集物に基づく統計的設計データと、対応する製造性能データとを利用して、複数のライブラリ設計エレメントを相互接続するのに用いられるルーティングの製造性能と、その複数のライブラリ設計エレメントの性質および論理接続性（nature and logic connectivity）との間の関係を記述する或るモデルが、所与の製造プロセスおよび設計方法について、規定される。この関係は、１つのモデルに含まれ、また、それ（モデル）は各ライブラリ・ビューに含まれる。

それらのライブラリ・ビューはコンピュータ読み取り可能な１つのマトリックスに含められ、そのマトリックスは、種々の時間フレームに対するライブラリ設計エレメントの所与の選択集合体（コレクション）用の種々の製造性能属性を表に（tabulate）したもので、種々の相互接続製造性能モデルを含んでいる。

図４を参照すると、製造性能属性を有するライブラリ設計エレメントのライブラリ・ビューを生成するための典型例のプロセス４００が示されている。ステップ４０２において、ＩＣ設計を製造するのに用いられる製造プロセスが特徴付けられる。例えば、ステップ４０４において、製造プロセスを用いてテスト・チップが製造される。ステップ４０６、４０８および４１０において、テスト・チップを用いてその製造プロセスが特徴付けられて、それぞれ設計ルール、設計キットおよびＳＰＩＣＥモデルが生成される。ステップ４１２において、ライブラリ・ヴェンダ（供給手段）は、その設計ルール、設計キットおよびＳＰＩＣＥモデルを用いて製造プロセス用の設計エレメントからなる１つのライブラリを生成し、それら（エレメント）がステップ４１４において特徴付けられる。

ステップ４１６において、その設計ルール、設計キットおよびＳＰＩＣＥモデルに基づいてセルの標準ライブラリ・ビューが生成される。例えば、タイミング・ビューは、多数のＳＰＩＣＥシミュレーションを実行することによって構築されたセル負荷および入力電圧傾斜（スロープ）の関数としてのそのライブラリにおけるセルの性能特性を記述する。レイアウト・アブストラクト（abstract：概要、抽象、要約）ビューは、ルータによって要求される特性を記述し、フット・プリントおよびポート位置情報を含んでいる。機能（function：関数）ビューは、セルに関連づけられた２進論理機能（関数）を記述している。その他のビューを用いて、セルの電力消費、信号完全性（integrity）、等の、セルの属性が記述される。ビューは、一般的にはＥＤＡベンダ（供給元）のツールに固有のものである。即ち、設計ツールはセル・ビューを読み込んで、そのツールによって実行される操作（オペレーション）に関連するライブラリ・エレメントの特性（properties）が決定されるようにする。また、そのセル・レイアウト・ビューは、例えばＧＤＳＩＩのようなコンピュータ読み取り可能なフォーマットで記述される。

ステップ４１８において、テスト・チップを用いて、一連の製造性能パラメータの範囲が決定され、その多くが歩留まり関連のデータの種々の形態で表現される。例えば、ステップ４２０において、テスト・チップから得られたデータに基づいてランダムおよびシステム的な歩留まりが決定される。さらに、例えばプリント適性メトリック（metrics）、プロセス・マージンおよび信頼性フィーチャのようなその他の製造性能フィーチャも、テスト・チップ・データの分析によって抽出される。ステップ４２２において、例えば歩留まりランプ・シミュレータ（yield ramp simulator）（ＹＲＳ）およびＯｐｔｉｓｓｉｍｏ、等のようなシミュレータ・ソフトウェア・ツールは、歩留まり関連のおよびその他の製造性能データを用いて較正される。

ステップ４２４において、種々のレイアウト・フィーチャの履歴歩留まりランプ・データがＹＲＳによって用いられて、所与の製造性能の量の関数としてのそのようなフィーチャの時間依存性が較正される。

ステップ４２６において、製造性能シミュレータを用いてそのライブラリにおける各設計エレメントが分析されてその製造性能属性が記述される。そのシミュレーションの結果は、そのレイアウトの制限された歩留まり（ＬＹ）、相対的な定量的形態でレイアウト用のプロセス・ウィンドウを記述するための製造性能リスク・ファクタ（ＭＲＦ）、時間に対するＬＹおよびＭＲＦ、およびＬＹと各ＭＲＦの間の関係（例えば、重み付けファクタ（係数））を含んでいる。ステップ４２８において、製造性能属性を有するライブラリ設計エレメントのライブラリ・ビューが生成される。

II．変形の生成
１つの典型例の実施形態において、ライブラリ設計エレメントの変形（variants）は、ライブラリ設計エレメントの製造性能の増強（enhancement：向上、エンハンスメント）を可能にするように作成され、それは、通常、例えば面積（area）、性能または電力のようなその他の設計パラメータを最小限使用して作成される。それらの変形は、元のライブラリ設計エレメントと機能的に均等（等価）であるが、例えば面積および／または性能ファクタのような有効な妥協（compromise）を通してライブラリ設計エレメントの製造性能特性（properties）を増大させることができる代替手段の特定用途の設計を提供する。

図５を参照すると、変形設計エレメント（変形）を生成するための典型例のプロセス５００が示されている。ステップ４０６、４０８および４１０において、製造プロセスのための設計ルール、設計キットおよびＳＰＩＣＥモデルが作成（生成）される。ステップ５０２において、例えばＧＳＤＩＩのようなコンピュータ読み取り可能なフォーマットのセルのライブラリ・ビューを有するライブラリが生成される。典型的なライブラリは、約１００個の基本論理回路機能を含み、それらの基本機能の各々について多数の駆動機能変形が存在し、合計のセル・カウント（計数値）が約５００に達する。ステップ５０４において、レイアウトが変更されて、レイアウトの製造性能属性が変更される。ステップ５０６において、設計エレメントの製造性能属性は、指定された或る制限（limitations）の範囲内での高い（増大した）製造性能のための、例えば電力、面積のような許容可能な設計制約条件とトレードオフ（得失）の関係にある（trade off）製造性能シミュレーションによる評価によって、特徴づけられる。ステップ５０８において、変形のライブラリ・ビューが生成される。ステップ５１０において、変形が特徴付けられて、設計ツールおよびフローによって要求されるライブラリ・ビューが生成される。ステップ５１２において、製造性能シミュレーションを用いて、その変形の製造性能属性が生成される。ステップ５１４において、その製造性能属性を有するその変形のライブラリ・ビューが生成される。ステップ５１６において、その変形が格納される。変形の生成の詳細については、２００３年１月２日出願の米国仮特許出願番号６０／４３７，９２２（ＰＣＴ／ＵＳ０３／３７０４６、ＷＯ２００４／０６４８９８）、名称“YIELD IMPROVEMENT”（歩留まり改善）を参照されたい。ここで、この文献全体を参照して組み込む。
ＷＯ２００４／０６４８９８

III．設計の製造性能推定の生成
図６を参照すると、典型例の設計フロー６００が示されている。ステップ６０２において、設計エレメントのライブラリが取得される。ステップ６０４において、回路の所要の機能の高レベルの仕様（specification：規格）が得られる。また、その仕様は、例えば性能、電力および面積のような設計上の制約条件／ルールを含んでいる。ステップ６０６において、その設計の記述が、所要の機能の仕様と設計エレメントのライブラリとに基づいて生成される。１つの典型例の実施形態において、その記述は、ネットリスト（net-list：回路構成情報）である。ネットリストは、標準セルおよびその他の組み立てブロックのリストを含むものであり、全てのエレメント間の接続性を規定（画定）するフォーマットである。さらに、ステップ６１４において、例えばアナログ、メモリ、Ｉ／Ｏ、等のようなブロックのライブラリ・ビューが生成される。ステップ６０８において、選択されたライブラリ設計エレメントとルーティング・レベルの接続とを含むレイアウトがブロック・レベルで作成され、次いで、全てのライブラリ設計エレメントが接続される。ステップ６１０において、全てのブロックが配置され接続されて、ブロックのライブラリ・ビューを部分的に用いたチップ・レイアウトが作成される。ステップ６１２において、チップ・レイアウトが検証されて、全ての設計制約条件が満たされたこと、および設計ルールに反していないことが確認される。

ステップ６１６において、設計の記述がインポートされる。その記述はネットリストであり得る。そのネットリストは、構造レベルのブロックまたはチップ設計を記述しており、換言すれば、相互接続された基本コンポーネント、所要のブロックまたはチップ機能のレジスタ（Register）転送レベルの記述、または現在のブロックまたはチップのレイアウトのリストに関して、そのような設計を特定（指定）したものである。ステップ６１８において、製造性能分析器（アナライザ）を用いてライブラリ設計エレメントのライブラリ・ビューに基づいて、設計の製造性能を分析する。ステップ６２２において、設計に対する製造性能推定（estimate）が生成される。製造性能推定は、製造時間フレームの関数（機能）であり、所要の設計ブロックによって分析、分解または分類（break down）される。ステップ６２０において、製造性能ビューが作成されていない場合は、ステップ６１４における設計ブロックに対して製造性能ビューが生成される。ステップ６２２において、製造性能推定によって、所与のＩＣまたはＩＰブロックの製造性能特性を理解するための機能がユーザに提供される。さらに、１つの典型例の実施形態において、製造性能推定を用いて、設計の製造性能の時間依存性を予想（射影）することができる。

より具体的には、任意の設計エレメントについて、仮想学習曲線（例えば、履歴データから得られた製造量に対する歩留まりの依存性）を、例えばＹＲＳのようなシミュレータ・ツールに入力することができる。図３を参照すると、学習曲線に関連するプロセス習熟度のユーザのレベルが与えられると、ＹＲＳツールによってフォーマット化された履歴データを用いて、ＩＣ設計の特定のレイアウト・フィーチャに対する歩留まり対時間（時間に対する歩留まりの関係）が予想（射影）される。そのような情報は、製品寿命の期間にわたる設計のより正確なコスト／収益性予想を可能にする、変形を選択するための追加的な基準を与える。さらに、そのような設計システムによって、プロセス成熟度のレベルが与えられた場合の、最低歩留まりの設計エレメントの確認または識別により、時間に対する（長い時間における）全体のＩＣ設計の歩留まりを予測し最適化することができる。製造プロセスが進展（evolve：展開）すると、ライブラリ・セルの製造性能に関する特性も変化し、従ってライブラリ・セルに関するチップのブロックの最適なマッピングが動的に調整される。

IV．最適設計エレメントの選択
図７を参照すると、最適な設計エレメントを選択するための典型例の設計フロー７００が示されている。ステップ７０２において、製造性能推定と、ステップ５１６からの設計エレメントの変形とに基づいて、設計が最適化される。その設計の最適化は、製造性能属性およびその他の設計制約条件に基づいてセルまたはブロックを選択するように合成ツールの選択機能を変更することによって行われる。代替構成として、設計の現在のネットリストは、必要条件の機能を維持しその他の設計制約条件を尊重しつつ、構文解析（パース）されて変形が置換される。

ステップ７０４において、その改訂された設計が分析されてその改訂された設計が設計制約条件に適合するかどうかを判定する。制約条件に反した場合は、設計は徐々に（増分的に、付加的に、インクレメント的に）編集されて、制約条件を満たすようにされ、または同じ機能を有する代替的な次の低い歩留まりの変形で置き換えられる。図７に示されているように、このプロセスはその制約条件を満たすまで繰り返される。その制約条件が満たされたとき、例えば改訂されたネットリストのような、改訂された設計記述が生成される。

典型例の実施形態について説明したが、本発明の精神および／または範囲から逸脱することなく種々の変形を行うことができる。従って、本発明は、図面に示され上述の説明における具体的形態に限定して解釈されるべきでない。

図１は、典型例の設計フローである。 図２は、ライブラリ設計エレメント用の製造性能属性を決定する典型例のプロセスである。 図３は、典型例の学習曲線を示している。 図４は、製造性能属性を有するライブラリ設計エレメントのライブラリ・ビューを生成するための典型例のプロセスを示している。 図５は、変形設計エレメントを生成するための典型例のプロセスを示している。 図６は、典型例の設計フローを示している。 図７は、別の典型例の設計フローを示している。

Claims (38)

1. 特定の製造プロセスを用いて製造されるＩＣチップを設計するのに用いられる製造性能について、ライブラリ設計エレメントを分析する方法であって、
   ライブラリからライブラリ設計エレメントを取得し、
   前記特定の製造プロセス用の前記ライブラリ設計エレメントの製造性能属性であって、歩留まりに関連する属性を含む製造性能属性を決定し、
   前記ライブラリ設計エレメント用の製造性能属性を有するライブラリ・ビューであって、電子設計自動化ツール（ＥＤＡ）によって利用されるライブラリ・ビューを生成すること、
   を含んで成る、方法。
2. 製造性能属性を決定することは、
   前記ライブラリ設計エレメントを組み込んでテスト・チップ設計を生成し、
   前記テスト・チップ設計および前記特定の製造プロセスを用いてテスト・チップを製造し、
   前記作製されたテスト・チップを分析して前記ライブラリ設計エレメントの前記製造性能属性を決定することを含むものである、請求項１に記載の方法。
3. 前記作製されたテスト・チップを分析することは、
   ライブラリ設計エレメントのレイアウト・フィーチャを、前記テスト・チップ上に製造されたレイアウト・フィーチャと比較し、
   前記比較に基づいて前記ライブラリ設計エレメント用の製造性能属性を決定することを含むものである、請求項２に記載の方法。
4. 前記作製されたテスト・チップを分析することは、前記テスト・チップからデータを取得して、ランダム歩留まりおよびシステム的な歩留まりモデルを配置（populate：投入、構成）することを含むものである、請求項２に記載の方法。
5. さらに、前記テスト・チップから、プリント適性、プロセス・マージンおよび信頼性を決定することを含んで成る、請求項４に記載の方法。
6. さらに、ライブラリ設計エレメントに基づいて、前記ライブラリ設計エレメントのフィーチャを修正して前記ライブラリ設計エレメントの前記製造性能属性を修正することによって、変形設計エレメントを作成することを含んで成る、請求項１に記載の方法。
7. さらに、前記修正された製造性能属性の結果として前記変形設計エレメントの設計属性の変更（alterations）を決定することを含んで成る、請求項６に記載の方法。
8. 前記設計属性は、性能、電力、面積および歩留まりを含むものである、請求項７に記載の方法。
9. さらに、前記変形設計エレメント用の製造性能属性を有するライブラリ・ビューを生成することを含んで成る、請求項６に記載の方法。
10. さらに、製造性能属性を有するライブラリ設計エレメントおよび変形設計エレメントのライブラリ・ビューを利用し、
    前記ライブラリ・ビューに基づいてＩＣ設計の製造性能を分析することを含んで成る、請求項９に記載の方法。
11. さらに、変形設計エレメントを選択することによって前記ＩＣ設計を修正することを含んで成る、請求項１０に記載の方法。
12. さらに、修正された設計がユーザ指定の制約条件を満たすかどうかを判定し、
    前記ユーザ指定の制約条件が満たされなかったときに、別の変形設計エレメントを選択することによって前記ＩＣ設計を修正することを含んで成る、請求項１１に記載の方法。
13. 前記ＩＣ設計を修正することは、時間依存の歩留まりファクタを用いて変形設計エレメントを選択することを含むものである、請求項１２に記載の方法。
14. 前記時間依存歩留まりファクタは或る時間期間における歩留まりの変化を特徴付けるものである、請求項１３に記載の方法。
15. さらに、所与の製造プロセスおよび設計方法について、代表的なレガシー・チップ設計および／またはメモリ若しくは論理構成のブロックからなる編集物に基づく統計的設計データと、対応する製造性能データとを利用して、前記ライブラリ設計エレメントを相互接続するのに用いられるルーティングの製造性能と、（対応する製造性能データ）との間の関係を記述するモデルを規定することを含んで成る、請求項１に記載の方法。
16. 集積回路を設計する方法であって、
    ライブラリからライブラリ設計エレメントを取得し、
    前記ライブラリ設計エレメントの製造性能属性であって、歩留まりに関連する属性を含む製造性能属性を決定し、
    前記ライブラリ設計エレメントに基づいて、修正された製造性能属性を有する変形設計エレメントを生成し、
    設計エレメントからなる前記ライブラリおよび前記変形設計エレメントを用いて、前記設計エレメントの前記製造性能属性と、前記変形設計エレメントの前記修正された製造性能属性とに基づいて、前記集積回路を設計すること、
    を含んで成る、方法。
17. 製造性能属性を決定することは、
    設計エレメントからなる前記ライブラリに基づいてテスト・チップ設計を決定し、
    前記テスト・チップ設計を用いてテスト・チップを作製し、
    前記作製されたテスト・チップを分析して、前記製造性能属性を決定すること、
    を含むものである、請求項１６に記載の方法。
18. 前記作製されたテスト・チップを分析することは、前記テスト・チップからデータを取得して、ランダム歩留まりおよびシステム的な歩留まりモデルを配置（populate：投入、構成）することを含むものである、請求項１７に記載の方法。
19. さらに、前記テスト・チップから、プリント適性、プロセス・マージンおよび信頼性を決定することを含んで成る、請求項１８に記載の方法。
20. さらに、前記ライブラリ設計エレメントの前記製造性能属性と、前記変形設計エレメントの前記修正された製造性能属性とを、コンピュータ読み取り可能なフォーマットで記述することを含んで成る、請求項１６に記載の方法。
21. 前記コンピュータ読み取り可能なフォーマットが、電子設計自動化（ＥＤＡ）ツールにおいて用いられるライブラリ・ビューである、請求項２０に記載の方法。
22. 前記集積回路を設計することは、
    ライブラリ設計エレメントの製造性能属性および前記変形設計エレメントの修正された製造性能属性のライブラリ・ビューを利用し、
    生成されたライブラリ・ビューに基づいて前記集積回路用の設計レイアウトの製造性能を分析すること、を含むものである、請求項２１に記載の方法。
23. 前記集積回路を設計することは、ユーザ指定の制約条件を用いて、前記ライブラリ設計エレメントおよび変形設計エレメントから、前記集積回路の前記設計レイアウト用の最適コンポーネントを選択することを含むものである、請求項２２に記載の方法。
24. 最適コンポーネントを選択することは、
    前記ユーザ指定の制約条件が満たされたかどうかを判定し、
    前記ユーザ指定の制約条件が満たされなかったときに、前記ユーザ指定の制約条件が満たされるまで、修正された製造性能属性を有する変形設計エレメントを繰り返し選択することを含むものである、請求項２３に記載の方法。
25. 前記集積回路を設計することは、時間依存の歩留まりファクタを用いて前記ライブラリ設計エレメントおよび変形設計エレメントから、前記集積回路の設計レイアウト用の最適コンポーネントを選択することを含むものである、請求項１６に記載の方法。
26. 前記時間依存の歩留まりファクタは或る時間期間における歩留まりの変化を特徴付けるものである、請求項２５に記載の方法。
27. さらに、前記設計レイアウトの最低歩留まりのコンポーネントに基づいて或る時間にわたる前記設計レイアウト用の歩留まりを予測することを含んで成る、請求項２５に記載の方法。
28. さらに、所与の製造プロセスおよび設計方法について、代表的なレガシー・チップ設計および／またはメモリ若しくは論理構成のブロックからなる編集物に基づいて統計的設計データと、対応する製造性能データとを利用して、前記ライブラリ設計エレメントを相互接続するのに用いられるルーティングの製造性能と、（対応する製造性能データ）との間の関係を記述するモデルを規定することを含んで成る、請求項１６に記載の方法。
29. 特定の製造プロセスを用いて製造されるＩＣチップを設計するのに用いられる製造性能について、ライブラリ設計エレメントを分析するシステムであって、
    ライブラリ設計エレメントを有するライブラリと、
    製造性能シミュレータと、
    を具え、
    前記シミュレータは、
    歩留まりに関連する属性を含む、前記ライブラリ設計エレメントの製造性能属性を決定し、前記ライブラリ設計エレメント用の製造性能属性を有するライブラリ・ビューを生成するよう構成されているものである、
    システム。
30. さらに、前記ライブラリ設計エレメントの中の１つ以上のエレメントに対応するフィーチャを含み、前記特定の製造プロセスを用いて製造されるテスト・チップを具え、
    前記製造性能シミュレータは前記テスト・チップを分析して前記ライブラリ設計エレメントの前記製造性能属性を決定するものである、請求項２９に記載のシステム。
31. 前記テスト・チップは、ランダム歩留まりおよびシステム的な歩留まりモデルを配置するためのデータを決定するためのフィーチャを含むものである、請求項３０に記載のシステム。
32. 前記テスト・チップは、プリント適性、プロセス・マージンおよび信頼性を決定するためのフィーチャを含むものである、請求項３１に記載のシステム。
33. 前記製造性能シミュレータは、前記ライブラリ設計エレメントの前記製造性能を修正することによって、ライブラリ設計エレメントに対応する変形設計エレメントを生成するものである、請求項２９に記載のシステム。
34. 前記製造性能シミュレータは、前記変形設計エレメント用の製造性能属性を有するライブラリ・ビューを生成するものである、請求項３３に記載のシステム。
35. さらに、前記ライブラリ設計エレメントの前記ライブラリ・ビューに基づいてＩＣ設計の製造性能推定を決定するよう構成された製造性能分析器を具える、請求項３４に記載のシステム。
36. さらに、前記製造性能推定、前記変形設計エレメントおよび前記ユーザ指定の制約条件に基づいて前記ＩＣ設計を最適化するよう構成された製造性能最適化器を具える、請求項３５に記載のシステム。
37. 前記製造性能最適化器は、時間依存の歩留まりファクタに基づいて前記ＩＣ設計を最適化するものである、請求項３６に記載のシステム。
38. さらに、所与の製造プロセスおよび設計方法について、前記ライブラリ設計エレメントを相互接続するのに用いられるルーティングの製造性能と、（対応する製造性能データ）との間の関係を記述するモデルを具え、
    前記モデルは、代表的なレガシー・チップ設計および／またはメモリ若しくは論理構成のブロックからなる編集物に基づいて統計的設計データと、対応する製造性能データとを利用して規定されるものである、
    請求項２９に記載のシステム。
    
    

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