JP2007529100A - 製造性能を最適化するための集積回路設計 - Google Patents
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Abstract
Description
集積回路(IC)チップの設計は、種々のサイズおよび複雑さを有する知的財産(IP)要素ともいわれる個々の(discrete)設計エレメント(element、要素、素子)からなる。最も小さいエレメントは、一般的に標準セルと呼ばれる。複数のエレメントからなるより大きい各アセンブリ(assembly、組立体)を相互接続して、一般的にブロックと呼ばれる完全な機能を形成することができる。複数のブロックを相互接続して、作製、製造または組み立てる(fabricate)べきICチップを作成することができる。
特定の製造プロセスを用いて製造すべきICチップの設計において用いられる製造性能または製造性能適性について(製造性能を得るために)ライブラリ設計エレメントが分析される。そのライブラリ設計エレメントはライブラリから取得される。その特定の製造プロセスについてそのライブラリ設計エレメントの製造性能属性が決定される。その製造性能属性は歩留まりに関係する属性を含んでいる。そのライブラリ設計エレメントについての製造性能属性を有するライブラリ・ビューが生成され、それが電子的設計自動化(EDA)ツール(electronic design automation tool)によって利用される。
1つの典型例の実施形態において、テスト・チップは、現在の設計ルールおよび所与の目標(ターゲット)製造性能モデルを考慮して、特定の作製(製造)設備(fabrication facility)および/または製造プロセス用に設計されている。テスト・チップは、現在のライブラリ設計エレメント内に含まれる複数のレイアウト・フィーチャ(feature:特徴、機能)の1つの表現を含んでいる。そのテスト・チップから抽出されたデータは、現在の製造プロセスのランダム歩留まりおよびシステム的な歩留まりのファクタ(要因)を含んでいる。ランダム歩留まりおよびシステム的な歩留まりを決定するのに用いることができるテスト・チップのより詳細な説明については、2002年9月10日発行の米国特許第6,449,749号、名称“SYSTEM AND METHOD FOR PRODUCT YIELD PREDICTION”(製品歩留まり予測用のシステムおよび方法)を参照されたい。ここで、この文献全体を参照して組み込む。
1つの典型例の実施形態において、ライブラリ設計エレメントの変形(variants)は、ライブラリ設計エレメントの製造性能の増強(enhancement:向上、エンハンスメント)を可能にするように作成され、それは、通常、例えば面積(area)、性能または電力のようなその他の設計パラメータを最小限使用して作成される。それらの変形は、元のライブラリ設計エレメントと機能的に均等(等価)であるが、例えば面積および/または性能ファクタのような有効な妥協(compromise)を通してライブラリ設計エレメントの製造性能特性(properties)を増大させることができる代替手段の特定用途の設計を提供する。
図6を参照すると、典型例の設計フロー600が示されている。ステップ602において、設計エレメントのライブラリが取得される。ステップ604において、回路の所要の機能の高レベルの仕様(specification:規格)が得られる。また、その仕様は、例えば性能、電力および面積のような設計上の制約条件/ルールを含んでいる。ステップ606において、その設計の記述が、所要の機能の仕様と設計エレメントのライブラリとに基づいて生成される。1つの典型例の実施形態において、その記述は、ネットリスト(net-list:回路構成情報)である。ネットリストは、標準セルおよびその他の組み立てブロックのリストを含むものであり、全てのエレメント間の接続性を規定(画定)するフォーマットである。さらに、ステップ614において、例えばアナログ、メモリ、I/O、等のようなブロックのライブラリ・ビューが生成される。ステップ608において、選択されたライブラリ設計エレメントとルーティング・レベルの接続とを含むレイアウトがブロック・レベルで作成され、次いで、全てのライブラリ設計エレメントが接続される。ステップ610において、全てのブロックが配置され接続されて、ブロックのライブラリ・ビューを部分的に用いたチップ・レイアウトが作成される。ステップ612において、チップ・レイアウトが検証されて、全ての設計制約条件が満たされたこと、および設計ルールに反していないことが確認される。
図7を参照すると、最適な設計エレメントを選択するための典型例の設計フロー700が示されている。ステップ702において、製造性能推定と、ステップ516からの設計エレメントの変形とに基づいて、設計が最適化される。その設計の最適化は、製造性能属性およびその他の設計制約条件に基づいてセルまたはブロックを選択するように合成ツールの選択機能を変更することによって行われる。代替構成として、設計の現在のネットリストは、必要条件の機能を維持しその他の設計制約条件を尊重しつつ、構文解析(パース)されて変形が置換される。
Claims (38)
- 特定の製造プロセスを用いて製造されるICチップを設計するのに用いられる製造性能について、ライブラリ設計エレメントを分析する方法であって、
ライブラリからライブラリ設計エレメントを取得し、
前記特定の製造プロセス用の前記ライブラリ設計エレメントの製造性能属性であって、歩留まりに関連する属性を含む製造性能属性を決定し、
前記ライブラリ設計エレメント用の製造性能属性を有するライブラリ・ビューであって、電子設計自動化ツール(EDA)によって利用されるライブラリ・ビューを生成すること、
を含んで成る、方法。 - 製造性能属性を決定することは、
前記ライブラリ設計エレメントを組み込んでテスト・チップ設計を生成し、
前記テスト・チップ設計および前記特定の製造プロセスを用いてテスト・チップを製造し、
前記作製されたテスト・チップを分析して前記ライブラリ設計エレメントの前記製造性能属性を決定することを含むものである、請求項1に記載の方法。 - 前記作製されたテスト・チップを分析することは、
ライブラリ設計エレメントのレイアウト・フィーチャを、前記テスト・チップ上に製造されたレイアウト・フィーチャと比較し、
前記比較に基づいて前記ライブラリ設計エレメント用の製造性能属性を決定することを含むものである、請求項2に記載の方法。 - 前記作製されたテスト・チップを分析することは、前記テスト・チップからデータを取得して、ランダム歩留まりおよびシステム的な歩留まりモデルを配置(populate:投入、構成)することを含むものである、請求項2に記載の方法。
- さらに、前記テスト・チップから、プリント適性、プロセス・マージンおよび信頼性を決定することを含んで成る、請求項4に記載の方法。
- さらに、ライブラリ設計エレメントに基づいて、前記ライブラリ設計エレメントのフィーチャを修正して前記ライブラリ設計エレメントの前記製造性能属性を修正することによって、変形設計エレメントを作成することを含んで成る、請求項1に記載の方法。
- さらに、前記修正された製造性能属性の結果として前記変形設計エレメントの設計属性の変更(alterations)を決定することを含んで成る、請求項6に記載の方法。
- 前記設計属性は、性能、電力、面積および歩留まりを含むものである、請求項7に記載の方法。
- さらに、前記変形設計エレメント用の製造性能属性を有するライブラリ・ビューを生成することを含んで成る、請求項6に記載の方法。
- さらに、製造性能属性を有するライブラリ設計エレメントおよび変形設計エレメントのライブラリ・ビューを利用し、
前記ライブラリ・ビューに基づいてIC設計の製造性能を分析することを含んで成る、請求項9に記載の方法。 - さらに、変形設計エレメントを選択することによって前記IC設計を修正することを含んで成る、請求項10に記載の方法。
- さらに、修正された設計がユーザ指定の制約条件を満たすかどうかを判定し、
前記ユーザ指定の制約条件が満たされなかったときに、別の変形設計エレメントを選択することによって前記IC設計を修正することを含んで成る、請求項11に記載の方法。 - 前記IC設計を修正することは、時間依存の歩留まりファクタを用いて変形設計エレメントを選択することを含むものである、請求項12に記載の方法。
- 前記時間依存歩留まりファクタは或る時間期間における歩留まりの変化を特徴付けるものである、請求項13に記載の方法。
- さらに、所与の製造プロセスおよび設計方法について、代表的なレガシー・チップ設計および/またはメモリ若しくは論理構成のブロックからなる編集物に基づく統計的設計データと、対応する製造性能データとを利用して、前記ライブラリ設計エレメントを相互接続するのに用いられるルーティングの製造性能と、(対応する製造性能データ)との間の関係を記述するモデルを規定することを含んで成る、請求項1に記載の方法。
- 集積回路を設計する方法であって、
ライブラリからライブラリ設計エレメントを取得し、
前記ライブラリ設計エレメントの製造性能属性であって、歩留まりに関連する属性を含む製造性能属性を決定し、
前記ライブラリ設計エレメントに基づいて、修正された製造性能属性を有する変形設計エレメントを生成し、
設計エレメントからなる前記ライブラリおよび前記変形設計エレメントを用いて、前記設計エレメントの前記製造性能属性と、前記変形設計エレメントの前記修正された製造性能属性とに基づいて、前記集積回路を設計すること、
を含んで成る、方法。 - 製造性能属性を決定することは、
設計エレメントからなる前記ライブラリに基づいてテスト・チップ設計を決定し、
前記テスト・チップ設計を用いてテスト・チップを作製し、
前記作製されたテスト・チップを分析して、前記製造性能属性を決定すること、
を含むものである、請求項16に記載の方法。 - 前記作製されたテスト・チップを分析することは、前記テスト・チップからデータを取得して、ランダム歩留まりおよびシステム的な歩留まりモデルを配置(populate:投入、構成)することを含むものである、請求項17に記載の方法。
- さらに、前記テスト・チップから、プリント適性、プロセス・マージンおよび信頼性を決定することを含んで成る、請求項18に記載の方法。
- さらに、前記ライブラリ設計エレメントの前記製造性能属性と、前記変形設計エレメントの前記修正された製造性能属性とを、コンピュータ読み取り可能なフォーマットで記述することを含んで成る、請求項16に記載の方法。
- 前記コンピュータ読み取り可能なフォーマットが、電子設計自動化(EDA)ツールにおいて用いられるライブラリ・ビューである、請求項20に記載の方法。
- 前記集積回路を設計することは、
ライブラリ設計エレメントの製造性能属性および前記変形設計エレメントの修正された製造性能属性のライブラリ・ビューを利用し、
生成されたライブラリ・ビューに基づいて前記集積回路用の設計レイアウトの製造性能を分析すること、を含むものである、請求項21に記載の方法。 - 前記集積回路を設計することは、ユーザ指定の制約条件を用いて、前記ライブラリ設計エレメントおよび変形設計エレメントから、前記集積回路の前記設計レイアウト用の最適コンポーネントを選択することを含むものである、請求項22に記載の方法。
- 最適コンポーネントを選択することは、
前記ユーザ指定の制約条件が満たされたかどうかを判定し、
前記ユーザ指定の制約条件が満たされなかったときに、前記ユーザ指定の制約条件が満たされるまで、修正された製造性能属性を有する変形設計エレメントを繰り返し選択することを含むものである、請求項23に記載の方法。 - 前記集積回路を設計することは、時間依存の歩留まりファクタを用いて前記ライブラリ設計エレメントおよび変形設計エレメントから、前記集積回路の設計レイアウト用の最適コンポーネントを選択することを含むものである、請求項16に記載の方法。
- 前記時間依存の歩留まりファクタは或る時間期間における歩留まりの変化を特徴付けるものである、請求項25に記載の方法。
- さらに、前記設計レイアウトの最低歩留まりのコンポーネントに基づいて或る時間にわたる前記設計レイアウト用の歩留まりを予測することを含んで成る、請求項25に記載の方法。
- さらに、所与の製造プロセスおよび設計方法について、代表的なレガシー・チップ設計および/またはメモリ若しくは論理構成のブロックからなる編集物に基づいて統計的設計データと、対応する製造性能データとを利用して、前記ライブラリ設計エレメントを相互接続するのに用いられるルーティングの製造性能と、(対応する製造性能データ)との間の関係を記述するモデルを規定することを含んで成る、請求項16に記載の方法。
- 特定の製造プロセスを用いて製造されるICチップを設計するのに用いられる製造性能について、ライブラリ設計エレメントを分析するシステムであって、
ライブラリ設計エレメントを有するライブラリと、
製造性能シミュレータと、
を具え、
前記シミュレータは、
歩留まりに関連する属性を含む、前記ライブラリ設計エレメントの製造性能属性を決定し、前記ライブラリ設計エレメント用の製造性能属性を有するライブラリ・ビューを生成するよう構成されているものである、
システム。 - さらに、前記ライブラリ設計エレメントの中の1つ以上のエレメントに対応するフィーチャを含み、前記特定の製造プロセスを用いて製造されるテスト・チップを具え、
前記製造性能シミュレータは前記テスト・チップを分析して前記ライブラリ設計エレメントの前記製造性能属性を決定するものである、請求項29に記載のシステム。 - 前記テスト・チップは、ランダム歩留まりおよびシステム的な歩留まりモデルを配置するためのデータを決定するためのフィーチャを含むものである、請求項30に記載のシステム。
- 前記テスト・チップは、プリント適性、プロセス・マージンおよび信頼性を決定するためのフィーチャを含むものである、請求項31に記載のシステム。
- 前記製造性能シミュレータは、前記ライブラリ設計エレメントの前記製造性能を修正することによって、ライブラリ設計エレメントに対応する変形設計エレメントを生成するものである、請求項29に記載のシステム。
- 前記製造性能シミュレータは、前記変形設計エレメント用の製造性能属性を有するライブラリ・ビューを生成するものである、請求項33に記載のシステム。
- さらに、前記ライブラリ設計エレメントの前記ライブラリ・ビューに基づいてIC設計の製造性能推定を決定するよう構成された製造性能分析器を具える、請求項34に記載のシステム。
- さらに、前記製造性能推定、前記変形設計エレメントおよび前記ユーザ指定の制約条件に基づいて前記IC設計を最適化するよう構成された製造性能最適化器を具える、請求項35に記載のシステム。
- 前記製造性能最適化器は、時間依存の歩留まりファクタに基づいて前記IC設計を最適化するものである、請求項36に記載のシステム。
- さらに、所与の製造プロセスおよび設計方法について、前記ライブラリ設計エレメントを相互接続するのに用いられるルーティングの製造性能と、(対応する製造性能データ)との間の関係を記述するモデルを具え、
前記モデルは、代表的なレガシー・チップ設計および/またはメモリ若しくは論理構成のブロックからなる編集物に基づいて統計的設計データと、対応する製造性能データとを利用して規定されるものである、
請求項29に記載のシステム。
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