JP2009519528A - 統計的タイミング解析におけるクリティカリティ予測のシステム及び方法 - Google Patents
統計的タイミング解析におけるクリティカリティ予測のシステム及び方法 Download PDFInfo
- Publication number
- JP2009519528A JP2009519528A JP2008544986A JP2008544986A JP2009519528A JP 2009519528 A JP2009519528 A JP 2009519528A JP 2008544986 A JP2008544986 A JP 2008544986A JP 2008544986 A JP2008544986 A JP 2008544986A JP 2009519528 A JP2009519528 A JP 2009519528A
- Authority
- JP
- Japan
- Prior art keywords
- edge
- timing
- statistical
- circuit
- function block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
- G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
- G06F30/3312—Timing analysis
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
- G06F2119/12—Timing analysis or timing optimisation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Complex Calculations (AREA)
Abstract
【解決手段】 本方法は、タイミング解析される回路に対応する有向非循環タイミング・グラフを形成するステップと、回路の統計的タイミング設定を行うステップと、注目する各エッジについて、タイミング・グラフを複数の部分に分割するカットセットを定めるステップと、カットセット内の各エッジについて、エッジ・スラックを判定するステップと、カットセット内の全てのエッジ・スラックの統計的極大を計算するステップと、各エッジのエッジ・クリティカリティ確率を統計的極大から推論するステップと、を含む。回路のタイミング・グラフのエッジのクリティカリティ確率を判定するためのシステムもまた説明される。
【選択図】 図1
Description
・TAT(vinit,i,j)は、頂点vinit,i,jにおける到達時間であり、
・d(ei,j)はタイミング・アークei,jの遅延であり、
・TRAT(vterm,i,j)は頂点vterm,i,jにおける要求時間である。
200:回路最適化システム
300:デジタル回路
400、500、700、900、1000:タイミング・グラフ
440、515、735、926、1015:ソース・ノード
455、530、750、956、1035:シンク・ノード
540:、730、765、785、1040:タイミング・アーク
610:変動空間
780、980、983:カットセット
903:レベル
1300:二進分割木
1600:コンピュータ・システム
Claims (14)
- 回路のタイミング・グラフのエッジのクリティカリティ確率を判定するための方法であって、
タイミング解析される回路に対応する有向非循環タイミング・グラフを形成するステップと、
前記回路の統計的タイミング解析を実行するステップと、
注目する各エッジについて、前記タイミング・グラフを複数の部分に分割するカットセットを定めるステップと、
前記カットセット内の各エッジについて、エッジ・スラックを判定するステップと、
前記カットセット内の全てのエッジ・スラックの統計的極大を計算するステップと、
各エッジのエッジ・クリティカリティ確率を前記統計的極大から推論するステップと、
を含む方法。 - 前記複数の部分の第1の部分が前記タイミング・グラフのソース・ノードを含み、前記複数の部分の第2の部分が前記タイミング・グラフのシンク・ノードを含む、請求項1に記載の方法。
- 前記カットセットがエッジを含み、前記エッジのソース・ノードが前記タイミング・グラフの現在のレベルより小さいレベルにある、請求項2に記載の方法。
- 前記カットセットがエッジを含み、前記エッジのシンク・ノードが前記タイミング・グラフの現在のレベルより大きいレベルにある、請求項2に記載の方法。
- 早モードの統計的エッジ・スラックが、早モードのソース・ノードの統計的到達時間と、早モードのシンク・ノードの統計的要求到達時間の負数と、前記エッジの早モードの遅延との統計和である、請求項2に記載の方法。
- 遅モードの統計的エッジ・スラックが、遅モードのソース・ノードの統計的到達時間と、遅モードのシンク・ノードの統計的要求到達時間の負数と、前記エッジの遅モードの遅延との統計和である、請求項2に記載の方法。
- 前記推論するステップが、各エッジの前記エッジ・クリティカリティ確率を、1つのカットセット内の全てのエッジのエッジ・スラックの極大のタイトネス確率として判定するステップを含む、請求項1に記載の方法。
- 前記回路の性能に影響を与える変動源が同時に考慮される、請求項1に記載の方法。
- 前記推論するステップが、分割木データ構造を用いることによって為される、請求項1に記載の方法。
- 回路のタイミング特性を最適化する方法であって、
請求項1から請求項9のいずれか1項に記載の方法により、タイミング・グラフのエッジのクリティカリティ確率を判定するステップと、
前記クリティカリティ確率を用いて回路のタイミング特性の最適化をガイドするステップと、
を含む方法。 - 前記判定するステップが、分割木データ構造を用いることによって為されることを特徴とする、請求項10に記載の方法。
- 前記判定するステップが、
タイミング解析される回路に対応する有向非循環タイミング・グラフを形成するステップと、
前記回路の統計的タイミング解析を実行するステップと、
注目する各エッジについて、前記タイミング・グラフを複数の部分に分割するように構成されるカットセットを定めるステップと、
前記カットセット内の各エッジについて、エッジ・スラックを判定するステップと、
前記カットセット内の全てのエッジ・スラックの統計的極大を計算するステップと、
各エッジのエッジ・クリティカリティ確率を前記統計的極大から推論するステップと、
を含む、請求項10に記載の方法。 - 回路の統計的タイミング解析において、クリティカリティを予測するためのシステムであって、
タイミング解析される回路に対応する有向非循環タイミング・グラフを形成するための手段と、
前記回路の統計的タイミング解析を実行するための手段と、
前記タイミング・グラフの各レベルについて、前記タイミング・グラフを複数の部分に分割するカットセットを定めるための手段と、
前記カットセット内の各エッジについて、エッジ・スラックを判定するための手段と、
前記カットセット内の全てのエッジ・スラックの統計的極大を計算するための手段と、
各エッジのエッジ・クリティカリティ確率を前記統計的極大から推論するための手段と、
を備えるシステム。 - 請求項1から請求項12のいずれか1項に記載の方法のステップの全てを実行するための命令を含む、コンピュータ・プログラム。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/303,792 US7437697B2 (en) | 2005-12-16 | 2005-12-16 | System and method of criticality prediction in statistical timing analysis |
US11/303,792 | 2005-12-16 | ||
PCT/EP2006/069589 WO2007068690A1 (en) | 2005-12-16 | 2006-12-12 | System and method of criticality prediction in statistical timing analysis |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009519528A true JP2009519528A (ja) | 2009-05-14 |
JP5004965B2 JP5004965B2 (ja) | 2012-08-22 |
Family
ID=37708166
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008544986A Expired - Fee Related JP5004965B2 (ja) | 2005-12-16 | 2006-12-12 | 統計的タイミング解析におけるクリティカリティ予測のシステム及び方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7437697B2 (ja) |
EP (1) | EP1969502B1 (ja) |
JP (1) | JP5004965B2 (ja) |
KR (1) | KR100998798B1 (ja) |
CN (1) | CN101317178B (ja) |
WO (1) | WO2007068690A1 (ja) |
Families Citing this family (40)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4774294B2 (ja) * | 2005-12-26 | 2011-09-14 | 富士通株式会社 | 集積回路レイアウト装置、その方法及びプログラム |
US7480880B2 (en) * | 2006-02-21 | 2009-01-20 | International Business Machines Corporation | Method, system, and program product for computing a yield gradient from statistical timing |
JP4734141B2 (ja) * | 2006-02-28 | 2011-07-27 | 富士通株式会社 | 遅延解析プログラム、該プログラムを記録した記録媒体、遅延解析方法、および遅延解析装置 |
US7698674B2 (en) * | 2006-12-01 | 2010-04-13 | International Business Machines Corporation | System and method for efficient analysis of point-to-point delay constraints in static timing |
US8151229B1 (en) * | 2007-04-10 | 2012-04-03 | Cadence Design Systems, Inc. | System and method of computing pin criticalities under process variations for timing analysis and optimization |
US7861199B2 (en) * | 2007-10-11 | 2010-12-28 | International Business Machines Corporation | Method and apparatus for incrementally computing criticality and yield gradient |
JP5076832B2 (ja) * | 2007-11-22 | 2012-11-21 | 富士通株式会社 | 遅延解析支援プログラム、該プログラムを記録した記録媒体、遅延解析支援装置、および遅延解析支援方法 |
US8245167B1 (en) * | 2008-02-14 | 2012-08-14 | Cadence Design Systems, Inc. | Branch and bound techniques for computation of critical timing conditions |
US7844933B2 (en) * | 2008-05-01 | 2010-11-30 | International Business Machines Corporation | Methods of optimizing timing of signals in an integrated circuit design using proxy slack values |
US8056035B2 (en) | 2008-06-04 | 2011-11-08 | International Business Machines Corporation | Method and system for analyzing cross-talk coupling noise events in block-based statistical static timing |
US8028260B1 (en) * | 2008-10-14 | 2011-09-27 | Altera Corporation | Determination of most critical timing paths in digital circuits |
US9098661B1 (en) * | 2008-12-10 | 2015-08-04 | The Mathworks, Inc. | Extensible platform for back-annotation of target-specific characterization onto a model of a hardware system |
JP2010160787A (ja) * | 2008-12-11 | 2010-07-22 | Jedat Inc | パラメータ情報作成システム、歩留まり算出システム、プログラム及び記録媒体 |
US8141025B2 (en) * | 2009-01-15 | 2012-03-20 | International Business Machines Corporation | Method of performing timing analysis on integrated circuit chips with consideration of process variations |
JPWO2010092825A1 (ja) * | 2009-02-13 | 2012-08-16 | パナソニック株式会社 | 回路解析方法 |
US8122404B2 (en) * | 2009-02-19 | 2012-02-21 | International Business Machines Corporation | Performing a statistical timing abstraction for a hierarchical timing analysis of VLSI circuits |
US8781792B2 (en) * | 2009-10-31 | 2014-07-15 | International Business Machines Corporation | Yield computation and optimization for selective voltage binning |
CN102231130B (zh) * | 2010-01-11 | 2015-06-17 | 国际商业机器公司 | 计算机系统性能分析方法和装置 |
US8266565B2 (en) * | 2010-01-29 | 2012-09-11 | International Business Machines Corporation | Ordering of statistical correlated quantities |
US8365116B2 (en) | 2010-12-06 | 2013-01-29 | University Of Utah Research Foundation | Cycle cutting with timing path analysis |
US8615727B2 (en) * | 2010-12-16 | 2013-12-24 | Synopsys, Inc. | Simultaneous multi-corner static timing analysis using samples-based static timing infrastructure |
US9235675B2 (en) * | 2011-04-01 | 2016-01-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multidimensional monte-carlo simulation for yield prediction |
KR20130111061A (ko) * | 2012-03-30 | 2013-10-10 | 한국전자통신연구원 | 이진 분할 트리를 이용한 영상 인코딩 방법 |
US8977998B1 (en) * | 2013-02-21 | 2015-03-10 | Altera Corporation | Timing analysis with end-of-life pessimism removal |
US9342639B1 (en) * | 2015-02-17 | 2016-05-17 | International Business Machines Corporation | Method of hierarchical timing closure of VLSI circuits using partially disruptive feedback assertions |
KR102398596B1 (ko) | 2015-06-15 | 2022-05-16 | 삼성전자주식회사 | 집적 회로의 수율 예측 방법 및 집적 회로의 설계 최적화 방법 |
US9760664B2 (en) * | 2015-07-07 | 2017-09-12 | International Business Machines Corporation | Validating variation of timing constraint measurements |
US9690899B2 (en) * | 2015-08-13 | 2017-06-27 | International Business Machines Corporation | Prioritized path tracing in statistical timing analysis of integrated circuits |
US9600617B1 (en) * | 2015-09-01 | 2017-03-21 | International Business Machines Corporation | Automated timing analysis |
US9865486B2 (en) | 2016-03-29 | 2018-01-09 | Globalfoundries Inc. | Timing/power risk optimized selective voltage binning using non-linear voltage slope |
US10318686B2 (en) | 2016-10-11 | 2019-06-11 | Intel Corporation | Methods for reducing delay on integrated circuits by identifying candidate placement locations in a leveled graph |
US9767239B1 (en) | 2016-10-20 | 2017-09-19 | International Business Machines Corporation | Timing optimization driven by statistical sensitivites |
JP6787045B2 (ja) * | 2016-10-31 | 2020-11-18 | 富士通株式会社 | 検証支援プログラム、検証支援方法、および情報処理装置 |
CN108228919A (zh) * | 2016-12-09 | 2018-06-29 | 厦门紫光展锐科技有限公司 | 一种集成电路接口的时序生成方法及装置 |
CN108733832B (zh) * | 2018-05-28 | 2019-04-30 | 北京阿可科技有限公司 | 有向无环图的分布式存储方法 |
US10747924B2 (en) * | 2018-07-16 | 2020-08-18 | Taiwan Semiconductor Manufacturing Company Ltd. | Method for manufacturing integrated circuit with aid of pattern based timing database indicating aging effect |
WO2022125978A1 (en) * | 2020-12-11 | 2022-06-16 | Synopsys, Inc. | Machine learning delay estimation for emulation systems |
CN114239444B (zh) * | 2021-12-21 | 2023-08-29 | 东南大学 | 一种基于块的电路延时模型的建立方法 |
CN114818570B (zh) * | 2022-03-11 | 2024-02-09 | 西北工业大学 | 一种基于蒙特卡罗仿真的嵌入式系统时序分析方法 |
CN117574820A (zh) * | 2024-01-15 | 2024-02-20 | 中科亿海微电子科技(苏州)有限公司 | 一种增量时序分析方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0713974A (ja) * | 1990-12-21 | 1995-01-17 | Internatl Business Mach Corp <Ibm> | ディジタル・マシン性能シミュレーション方法及び装置 |
JP2002279012A (ja) * | 2000-11-22 | 2002-09-27 | Matsushita Electric Ind Co Ltd | 遅延分布計算方法、回路評価方法およびフォールスパス抽出方法 |
JP2002328963A (ja) * | 2001-03-06 | 2002-11-15 | Nec Corp | 集積回路とそのクロストーク軽減方法 |
JP2005092885A (ja) * | 2003-09-19 | 2005-04-07 | Internatl Business Mach Corp <Ibm> | デジタル回路の統計的タイミング解析のためのシステムおよび方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040002844A1 (en) * | 2002-06-27 | 2004-01-01 | Jess Jochen A.G. | System and method for statistical modeling and statistical timing analysis of integrated circuits |
US7000205B2 (en) | 2003-05-29 | 2006-02-14 | International Business Machines Corporation | Method, apparatus, and program for block-based static timing analysis with uncertainty |
US7111260B2 (en) | 2003-09-18 | 2006-09-19 | International Business Machines Corporation | System and method for incremental statistical timing analysis of digital circuits |
US7086023B2 (en) | 2003-09-19 | 2006-08-01 | International Business Machines Corporation | System and method for probabilistic criticality prediction of digital circuits |
US7350171B2 (en) * | 2005-11-17 | 2008-03-25 | Lizheng Zhang | Efficient statistical timing analysis of circuits |
-
2005
- 2005-12-16 US US11/303,792 patent/US7437697B2/en not_active Expired - Fee Related
-
2006
- 2006-12-12 JP JP2008544986A patent/JP5004965B2/ja not_active Expired - Fee Related
- 2006-12-12 KR KR1020087014021A patent/KR100998798B1/ko not_active IP Right Cessation
- 2006-12-12 WO PCT/EP2006/069589 patent/WO2007068690A1/en active Application Filing
- 2006-12-12 CN CN2006800440965A patent/CN101317178B/zh not_active Expired - Fee Related
- 2006-12-12 EP EP06830545A patent/EP1969502B1/en not_active Not-in-force
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0713974A (ja) * | 1990-12-21 | 1995-01-17 | Internatl Business Mach Corp <Ibm> | ディジタル・マシン性能シミュレーション方法及び装置 |
JP2002279012A (ja) * | 2000-11-22 | 2002-09-27 | Matsushita Electric Ind Co Ltd | 遅延分布計算方法、回路評価方法およびフォールスパス抽出方法 |
JP2002328963A (ja) * | 2001-03-06 | 2002-11-15 | Nec Corp | 集積回路とそのクロストーク軽減方法 |
JP2005092885A (ja) * | 2003-09-19 | 2005-04-07 | Internatl Business Mach Corp <Ibm> | デジタル回路の統計的タイミング解析のためのシステムおよび方法 |
Also Published As
Publication number | Publication date |
---|---|
US7437697B2 (en) | 2008-10-14 |
US20070143722A1 (en) | 2007-06-21 |
EP1969502A1 (en) | 2008-09-17 |
CN101317178A (zh) | 2008-12-03 |
KR20080075868A (ko) | 2008-08-19 |
CN101317178B (zh) | 2010-07-21 |
WO2007068690A1 (en) | 2007-06-21 |
EP1969502B1 (en) | 2012-08-01 |
KR100998798B1 (ko) | 2010-12-06 |
JP5004965B2 (ja) | 2012-08-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5004965B2 (ja) | 統計的タイミング解析におけるクリティカリティ予測のシステム及び方法 | |
US9652576B2 (en) | Detailed placement with search and repair | |
US7882461B2 (en) | Method for optimized automatic clock gating | |
US7134100B2 (en) | Method and apparatus for efficient register-transfer level (RTL) power estimation | |
US7469394B1 (en) | Timing variation aware compilation | |
JP2023522567A (ja) | ニューラルネットワークを使った集積回路配置の生成 | |
US7577929B1 (en) | Early timing estimation of timing statistical properties of placement | |
US8645882B2 (en) | Using entropy in an colony optimization circuit design from high level synthesis | |
Agarwal et al. | Statistical clock skew analysis considering intradie-process variations | |
US8296712B2 (en) | Method and apparatus for improving the interconnection and multiplexing cost of circuit design from high level synthesis using ant colony optimization | |
Witschen et al. | CIRCA: Towards a modular and extensible framework for approximate circuit generation | |
Bañeres et al. | Variable-latency design by function speculation | |
Grewal et al. | Automatic flow selection and quality-of-result estimation for FPGA placement | |
WO2010092825A1 (ja) | 回路解析方法 | |
US7168057B2 (en) | Targeted optimization of buffer-tree logic | |
US8776003B2 (en) | System and method for employing side transition times from signoff-quality timing analysis information to reduce leakage power in an electronic circuit and an electronic design automation tool incorporating the same | |
US8296713B2 (en) | Method and apparatus for synthesizing pipelined input/output in a circuit design from high level synthesis | |
Balaskas et al. | Variability-aware approximate circuit synthesis via genetic optimization | |
Al-Hyari et al. | Novel congestion-estimation and routability-prediction methods based on machine learning for modern fpgas | |
Lin et al. | An incremental placement flow for advanced FPGAs with timing awareness | |
Rodriguez et al. | A hypergraph model and associated optimization strategies for path length-driven netlist partitioning | |
US10387595B1 (en) | Systems and methods for modeling integrated clock gates activity for transient vectorless power analysis of an integrated circuit | |
Fathi Rizi | A Machine Learning Model to Predict Maximum Clock Frequency During FPGA Placement | |
Huggins | An Evolutionary Approach to Producing Optimal Electronic Design Automation Tool Settings | |
Vaeztourshizi et al. | Design Techniques for Approximate Realization of Data-Flow Graphs |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090128 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090917 |
|
A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20110705 |
|
A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20110728 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111025 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120105 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120424 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120522 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150601 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |