CN108228919A - 一种集成电路接口的时序生成方法及装置 - Google Patents
一种集成电路接口的时序生成方法及装置 Download PDFInfo
- Publication number
- CN108228919A CN108228919A CN201611135591.9A CN201611135591A CN108228919A CN 108228919 A CN108228919 A CN 108228919A CN 201611135591 A CN201611135591 A CN 201611135591A CN 108228919 A CN108228919 A CN 108228919A
- Authority
- CN
- China
- Prior art keywords
- integrated circuit
- sequential
- interface
- demand
- arc
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/398—Design verification or optimisation, e.g. using design rule check [DRC], layout versus schematics [LVS] or finite element methods [FEM]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Architecture (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
一种集成电路接口的时序生成方法及装置,所述生成方法包括:获取输入至所述集成电路的时序弧需求及工艺角的信息;其中:所述时序弧需求与对所述集成电路的功能使用需求有关;仿真所述集成电路的每一工艺角在所述时序弧需求所对应的时序弧下的运行,获得所述集成电路相应接口的输出信号;根据所述集成电路各接口的输出信号,确定所述集成电路各接口的时序;生成包括所述集成电路接口的时序信息的库文件并输出。采用上述方案可以降低集成电路接口的时序生成的耗时、复杂度及出错的概率。
Description
技术领域
本发明涉及集成电路设计领域,尤其涉及一种集成电路接口的时序生成方法及装置。
背景技术
集成电路(Integrated Circuit,IC)是一种微型电子器件或部件。关于IC的制造,是采用一定的工艺,把一个电路中所需的晶体管、电阻、电容和电感等元件及布线互连一起,制作在一小块或几小块半导体晶片或介质基片上,然后封装在一个管壳内,成为具有所需电路功能的微型结构。
目前,在生成或确认接口的时序时,或者是通过自底而上的拼接方法,即用户根据集成电路的每个构成单元的时序及整个集成电路的逻辑,倒推得到整个集成电路接口的时序;或者是通过多次仿真填值的方法,即用户调整不同的信号输入,记录每个信号输入对应的接口时序情况,并手动记录该接口的时序情况,最后总结出整个集成电路接口的时序。
但是,上述的接口的时序的生成方法,存在繁琐耗时且极易出错的问题。
发明内容
本发明解决的问题是如何降低集成电路接口的时序生成的耗时、复杂度及出错的概率。
为解决上述问题,本发明实施例提供了一种集成电路接口的时序生成方法,所述方法包括:获取输入至所述集成电路的时序弧需求及工艺角的信息;其中:所述时序弧需求与对所述集成电路的功能使用需求有关;仿真所述集成电路的每一工艺角在所述时序弧需求所对应的时序弧下的运行,获得所述集成电路相应接口的输出信号;根据所述集成电路各接口的输出信号,确定所述集成电路各接口的时序;生成包括所述集成电路接口的时序信息的库文件并输出。
可选地,每一工艺角对应一个所述库文件。
可选地,所述获取输入至所述集成电路的时序弧需求及工艺角信息,包括:获取用户通过所述用户界面输入的时序弧需求及工艺角信息。
可选地,所述用户界面为图形化用户界面,所述图形化用户界面包括:时序弧需求输入区域及工艺角信息输入区域。
可选地,所述获取输入至所述集成电路的时序弧需求,包括:解析需求表格;其中:所述需求表格的内容与用户对所述集成电路的使用需求相关;根据解析结果,获取输入至所述集成电路的时序弧需求。
本发明实施例提供了一种集成电路接口的时序生成装置,所述装置包括:获取单元,适于获取输入至所述集成电路的时序弧需求及工艺角的信息;其中:所述时序弧需求与对所述集成电路的功能使用需求有关;仿真单元,适于仿真所述集成电路的每一工艺角在所述时序弧需求所对应的时序弧下的运行,获得所述集成电路相应接口的输出信号;时序确定单元,适于根据所述集成电路各接口的输出信号,确定所述集成电路各接口的时序;时序信息生成单元,适于生成包括所述集成电路接口的时序信息的库文件并输出。
可选地,每一工艺角对应一个所述库文件。
可选地,所述装置还包括:用户界面,所述获取单元,适于获取用户通过所述用户界面输入的时序弧需求及工艺角信息。
可选地,所述用户界面为图形化用户界面,所述图形化用户界面包括:时序弧需求输入区域及工艺角信息输入区域。
可选地,所述获取单元,适于解析需求表格;其中:所述需求表格的内容与用户对所述集成电路的使用需求相关;根据解析结果,获取输入至所述集成电路的时序弧需求。
与现有技术相比,本发明的技术方案具有以下优点:
获取输入至集成电路的时序弧需求及工艺角的信息,仿真所述集成电路的每一工艺角在所述时序弧需求所对应的时序弧下的运行,且获得所集成电路相应接口的输出信号,根据输出信号,确定所述集成电路接口的时序,生成包括所述集成电路接口的时序信息的库文件,并输出至用户,因此对于用户而言,只需向集成电路输入时序弧需求及工艺角的信息,即可获得集成电路接口的时序,具体确认集成电路接口的时序的步骤均由集成电路接口的时序生成装置自动完成,无需人工参与,故可以降低集成电路接口的时序生成的耗时、复杂度及出错的概率。
进一步,由于集成电路接口的时序生成装置可以获取用户通过所述用户界面输入的时序弧需求及工艺角信息,换言之,对于用户而言,也就是用户可以直接在用户界面上输入时序弧需求及工艺角信息,故可以方便用户,提升用户体验。
附图说明
图1是本发明实施例中的一种集成电路接口的时序生成方法的流程示意图;
图2是本发明实施例中的一种用户界面的结构示意图;
图3是本发明实施例中的一种集成电路接口的时序生成装置。
具体实施方式
如上所述,目前的接口的时序生成方法,存在繁琐耗时且极易出错的问题。
为解决上述问题,本发明实施例获取输入至集成电路的时序弧需求及工艺角的信息,仿真所述集成电路的每一工艺角在所述时序弧需求所对应的时序弧下的运行,且获得所集成电路相应接口的输出信号,根据输出信号,确定所述集成电路接口的时序,生成包括所述集成电路接口的时序信息的库文件,并输出至用户,因此对于用户而言,只需向集成电路输入时序弧需求及工艺角的信息,即可获得集成电路接口的时序,具体确认集成电路接口的时序的步骤均由集成电路接口的时序生成装置自动完成,无需人工参与,故可以降低集成电路接口的时序生成的耗时、复杂度及出错的概率。
为使本发明的上述目的、特征和优点能够更为明显易懂,下面结合附图对本发明的具体实施例做详细的说明。
图1示出了本发明实施例中的一种集成电路接口的时序生成方法的流程示意图,下面参考图1,对所述方法进行分步骤详细介绍,所述方法可以包括如下步骤:
步骤S11:获取输入至所述集成电路的时序弧需求及工艺角的信息。
在具体实施中,集成电路的时序弧(arc)需求与接口功能使用相关,不同的接口功能对应各自的时序弧需求。比如用户输入的集成电路的时序弧需求可以为输入到输出的延迟,还比如,用户输入的集成电路的时序弧需求可以为输入至输入的约束时序。
在具体实施中,工艺角(Corner)信息可以包括三种,分别为集成电路运行所需的最佳工艺角信息、集成电路运行所需的典型工艺角信息及集成电路运行所需的最差工艺角信息。具体而言,工艺角信息可以包括集成电路工作或者运行时的不同工艺、不同电压及不同温度等。并且,不同的集成电路运行时的条件可能会不同。比如对于集成电路A,最佳工艺角信息为:电压5V和温度20℃。比如对于集成电路B,最佳工艺角信息为电压7V和温度15℃。
在具体实施中,可以有多种方式来获取输入至所述集成电路的时序弧需求及工艺角信息。
在本发明一实施例中,可以直接获取用户通过所述用户界面输入的时序弧需求及工艺角信息。因此,对于用户而言,仅需在用户界面上输入时序弧需求及工艺角信息即可,故可以提高时序生成过程的便捷度。
为了进一步便于用户进行集成电路的时序弧需求及工艺角信息的输入操作,在本发明一实施例中,所述用户界面可以为图形化用户界面。
为使得本领域技术人员更好地理解和实现本发明,图2示出了本发明实施例中的一种用户界面的结构示意图,参考图2,所述图形化用户界面2可以包括:时序弧需求(ArcSpecify)22的输入区域及工艺角信息(Corner Setting)21的输入区域。时序弧需求22的输入区域适于用户指定相应的时序弧,工艺角信息21的输入区域适于用户指定特征库的工艺角信息。并且,所述图形化用户界面2还可以包括:管脚信息列表(Cell Pin List)23,以便于用户获知集成电路的管脚的状态。
在本发明另一实施例中,还可以通过解析需求表格,进而根据解析结果,来获取输入至所述集成电路的时序弧需求。需要说明的是,所述需求表格的内容与用户对所述集成电路的使用需求相关。
步骤S12:仿真所述集成电路的每一工艺角在所述时序弧需求所对应的时序弧下的运行,获得所述集成电路相应接口的输出信号。
在具体实施中,可以分别在不同的工艺角下,比如在最佳工艺角、典型工艺角及最差工艺角下,来仿真集成电路对应于不同的时序弧需求时的运行,比如仿真输入到输出延迟下的运行,或者仿真输入至输入的约束时序下的运行,进而获得所需集成电路相应的接口时序。
比如,集成电路的接口分别为IO1、IO2、IO3、IO4及IO5,时序弧需求为输入至输入的约束时序,工艺角为电压7V和温度15℃,仿真集成电路的运行,依次获得IO2、IO4、IO3、IO1及IO5接口的输出信号。
步骤S13:根据所述集成电路各接口的输出信号,确定所述集成电路各接口的时序。
在具体实施中,可以根据不同的工艺角比如最佳工艺角、典型工艺角及最差工艺角下的仿真结果,来自动确定具体接口的时序弧信息,进而通过自动量测输出与输入信号之间的延迟值来确定输入到输出接口的延迟,通过自动判断输出信号量测结果的成功与否来确定输入至输入接口的约束时序,从而得到相应接口的最佳、典型及最差时序。
步骤S14:生成包括所述集成电路接口的时序信息的库文件,并输出。
在具体实施中,集成电路接口的时序信息可以以库文件的形式展现。详细的说,库文件为集成电路设计中常用的时序接口文件,库文件为文本可读格式,内容包括工艺角信息、集成电路接口的时序信息、功耗信息等。
并且,库文件可以分别包括不同工艺角下的裕度值。根据不同的工艺角,库文件可以不同的裕度值来调整库文件中的时序值,裕度值在不同的工艺角下通过正负数来调整。
在具体实施中,每一工艺角可以对应一个所述库文件。
目前,在生成或确认集成电路接口的时序时,或者是通过自底而上的拼接方法,或者是通过多次仿真填值的方法。简言之,均是采用手动的方式。故存在繁琐耗时且极易出错的问题。
而本发明实施例获取输入至集成电路的时序弧需求及工艺角的信息,仿真所述集成电路的每一工艺角在所述时序弧需求所对应的时序弧下的运行,且获得所集成电路相应接口的输出信号,根据输出信号,确定所述集成电路接口的时序,生成包括所述集成电路接口的时序信息的库文件,并输出至用户,因此对于用户而言,只需向集成电路输入时序弧需求及工艺角的信息,即可获得集成电路接口的时序,具体确认集成电路接口的时序的步骤均由设备自动完成,无需人工参与,故可以降低集成电路接口的时序生成的耗时、复杂度及出错的概率。
为使得本领域技术人员更好地理解和实现本发明,图3示出了本发明实施例中的一种集成电路接口的时序生成装置,如图3所示,所述时序生成装置可以包括:获取单元31、仿真单元32、时序确定单元33及时序信息生成单元34,其中:
获取单元31,适于获取输入至所述集成电路的时序弧需求及工艺角的信息;其中:所述时序弧需求与对所述集成电路的功能使用需求有关;
仿真单元32,适于仿真所述集成电路的每一工艺角在所述时序弧需求所对应的时序弧下的运行,获得所述集成电路相应接口的输出信号;
时序确定单元33,适于根据所述集成电路各接口的输出信号,确定所述集成电路各接口的时序;
时序信息生成单元34,适于生成包括所述集成电路接口的时序信息的库文件并输出。
综上所述,本发明实施例的获取单元获取输入至集成电路的时序弧需求及工艺角的信息,仿真单元仿真所述集成电路的每一工艺角在所述时序弧需求所对应的时序弧下的运行,且获得所集成电路相应接口的输出信号,时序确定单元根据输出信号,确定所述集成电路接口的时序,时序信息生成单元生成包括所述集成电路接口的时序信息的库文件,并输出至用户,因此对于用户而言,只需向集成电路输入时序弧需求及工艺角的信息,即可获得集成电路接口的时序,具体确认集成电路接口的时序的步骤均由设备自动完成,无需人工参与,故可以降低集成电路接口的时序生成的耗时、复杂度及出错的概率。
在具体实施中,每一工艺角对应一个所述库文件。
在具体实施中,所述时序生成装置还可以包括:用户界面,所述获取单元31,适于获取用户通过所述用户界面输入的时序弧需求及工艺角信息。
在具体实施中,所述用户界面可以为图形化用户界面,所述图形化用户界面包括:时序弧需求输入区域及工艺角信息输入区域。
在具体实施中,所述获取单元31,适于解析需求表格;其中:所述需求表格的内容与用户对所述集成电路的使用需求相关;根据解析结果,获取输入至所述集成电路的时序弧需求。
本领域普通技术人员可以理解上述实施例的各种方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成,该程序可以存储于以计算机可读存储介质中,存储介质可以包括:ROM、RAM、磁盘或光盘等。
虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (10)
1.一种集成电路接口的时序生成方法,其特征在于,包括:
获取输入至所述集成电路的时序弧需求及工艺角的信息;其中:所述时序弧需求与对所述集成电路的功能使用需求有关;
仿真所述集成电路的每一工艺角在所述时序弧需求所对应的时序弧下的运行,获得所述集成电路相应接口的输出信号;
根据所述集成电路各接口的输出信号,确定所述集成电路各接口的时序;
生成包括所述集成电路接口的时序信息的库文件并输出。
2.根据权利要求1所述的集成电路接口的时序生成方法,其特征在于,每一工艺角对应一个所述库文件。
3.根据权利要求1所述的集成电路接口的时序生成方法,其特征在于,所述获取输入至所述集成电路的时序弧需求及工艺角信息,包括:
获取用户通过所述用户界面输入的时序弧需求及工艺角信息。
4.根据权利要求3所述的集成电路接口的时序生成方法,其特征在于,所述用户界面为图形化用户界面,所述图形化用户界面包括:时序弧需求输入区域及工艺角信息输入区域。
5.根据权利要求1或3所述的集成电路接口的时序生成方法,其特征在于,所述获取输入至所述集成电路的时序弧需求,包括:
解析需求表格;其中:所述需求表格的内容与用户对所述集成电路的使用需求相关;
根据解析结果,获取输入至所述集成电路的时序弧需求。
6.一种集成电路接口的时序生成装置,其特征在于,包括:
获取单元,适于获取输入至所述集成电路的时序弧需求及工艺角的信息;
其中:所述时序弧需求与对所述集成电路的功能使用需求有关;
仿真单元,适于仿真所述集成电路的每一工艺角在所述时序弧需求所对应的时序弧下的运行,获得所述集成电路相应接口的输出信号;
时序确定单元,适于根据所述集成电路各接口的输出信号,确定所述集成电路各接口的时序;
时序信息生成单元,适于生成包括所述集成电路接口的时序信息的库文件并输出。
7.根据权利要求6所述的集成电路接口的时序生成装置,其特征在于,每一工艺角对应一个所述库文件。
8.根据权利要求6所述的集成电路接口的时序生成装置,其特征在于,还包括:用户界面,所述获取单元,适于获取用户通过所述用户界面输入的时序弧需求及工艺角信息。
9.根据权利要求8所述的集成电路接口的时序生成装置,其特征在于,所述用户界面为图形化用户界面,所述图形化用户界面包括:时序弧需求输入区域及工艺角信息输入区域。
10.根据权利要求6或9所述的集成电路接口的时序生成装置,其特征在于,所述获取单元,适于解析需求表格;其中:所述需求表格的内容与用户对所述集成电路的使用需求相关;根据解析结果,获取输入至所述集成电路的时序弧需求。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201611135591.9A CN108228919A (zh) | 2016-12-09 | 2016-12-09 | 一种集成电路接口的时序生成方法及装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201611135591.9A CN108228919A (zh) | 2016-12-09 | 2016-12-09 | 一种集成电路接口的时序生成方法及装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN108228919A true CN108228919A (zh) | 2018-06-29 |
Family
ID=62638767
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201611135591.9A Pending CN108228919A (zh) | 2016-12-09 | 2016-12-09 | 一种集成电路接口的时序生成方法及装置 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN108228919A (zh) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101317178A (zh) * | 2005-12-16 | 2008-12-03 | 国际商业机器公司 | 统计时序分析中关键度预测的系统和方法 |
CN102033990A (zh) * | 2010-11-30 | 2011-04-27 | 深圳市国微电子股份有限公司 | 组合逻辑电路逻辑参数提取激励波形的产生方法 |
CN105719699A (zh) * | 2016-01-15 | 2016-06-29 | 西安紫光国芯半导体有限公司 | 一种提高dram后端测试良率的方法 |
CN105814551A (zh) * | 2013-10-08 | 2016-07-27 | 德克萨斯仪器股份有限公司 | 用于控制电路输入输出时序的方法和系统 |
-
2016
- 2016-12-09 CN CN201611135591.9A patent/CN108228919A/zh active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101317178A (zh) * | 2005-12-16 | 2008-12-03 | 国际商业机器公司 | 统计时序分析中关键度预测的系统和方法 |
CN102033990A (zh) * | 2010-11-30 | 2011-04-27 | 深圳市国微电子股份有限公司 | 组合逻辑电路逻辑参数提取激励波形的产生方法 |
CN105814551A (zh) * | 2013-10-08 | 2016-07-27 | 德克萨斯仪器股份有限公司 | 用于控制电路输入输出时序的方法和系统 |
CN105719699A (zh) * | 2016-01-15 | 2016-06-29 | 西安紫光国芯半导体有限公司 | 一种提高dram后端测试良率的方法 |
Non-Patent Citations (2)
Title |
---|
潘旻: ""深亚微米下统计静态时序分析算法研究"", 《中国优秀硕士学位论文全文数据库 信息科技辑》 * |
裘武龙 等: ""基于 MCMM 技术快速实现 IC 时序收敛"", 《中国集成电路》 * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8856701B1 (en) | Method of radio-frequency and microwave device generation | |
US9703921B1 (en) | Naturally connecting mixed-signal power networks in mixed-signal simulations | |
US9727674B2 (en) | Method of operating simulator compensating for delay and device for performing the same | |
Andersen et al. | Modeling and Pareto optimization of on-chip switched capacitor converters | |
US8957716B2 (en) | Multiple threshold voltage standard cells | |
US7587693B2 (en) | Apparatus and method of delay calculation for structured ASIC | |
US20190018913A1 (en) | System and Method for Hierarchical Power Verification | |
US20140082576A1 (en) | Gradient aocv methodology enabling graph-based timing closure with aocv timing models | |
US10409936B2 (en) | Method and apparatus for modelling power consumption of integrated circuit | |
CN104572219A (zh) | 拍照模式切换方法及装置 | |
US20160048183A1 (en) | Multiphase Voltage Regulator Using Coupled Inductors | |
CN108073264A (zh) | 电子装置以及动态控制电流的方法 | |
US20200051604A1 (en) | Apparatus and method of clock shaping for memory | |
US10169507B2 (en) | Variation-aware circuit simulation | |
JP2001022813A (ja) | 不要輻射解析方法 | |
US8645117B2 (en) | Clock simulation device and methods thereof | |
CN103455655B (zh) | 用于设计集成电路的计算机实现的方法和装置 | |
US20120215516A1 (en) | IR Drop Analysis in Integrated Circuit Timing | |
CN109643998A (zh) | 具有自适应终端阻抗的高速驱动器 | |
CN107688694A (zh) | 使用多个选通点的单元感知缺陷表征和波形分析 | |
US9734268B2 (en) | Slack redistribution for additional power recovery | |
KR100636059B1 (ko) | 반도체 회로 장치의 설계 방법, 반도체 회로 장치, 설계시스템, 및 기록 매체 | |
CN105760558B (zh) | Fpga芯片中多输入查找表的布局方法 | |
CN108228919A (zh) | 一种集成电路接口的时序生成方法及装置 | |
JP2006215987A (ja) | 電圧降下量計算方法及び電圧降下量計算装置、回路検証方法及び回路検証装置、並びに回路設計方法及び回路設計装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20180629 |
|
RJ01 | Rejection of invention patent application after publication |