JPH07249067A - 論理合成方法及び半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 複数のレジスタとそのレジスタ間に位置する
複数の組合せ回路とから成る半導体集積回路のトップダ
ウン設計において、前記半導体集積回路をレジスタトラ
ンスファーレベルから論理合成する場合に、クリティカ
ルパスの最大信号伝搬遅延時間を増大させることなく、
低消費電力な半導体集積回路を得る。 【構成】 クリティカルパスを持つ組合せ回路を高電圧
源を電圧源として駆動すると共に、クリティカルパスを
持たない他の組合せ回路を低電圧源を電圧源として駆動
し、前記クリティカルパスを持つ組合せ回路の前段に位
置するレジスタに、低電圧の信号を高電圧の信号に変換
するレベル変換回路を設ける。従って、クリティカルパ
スのみを高電圧源で駆動する場合に比して、レベル変換
回路を要する位置の判断が容易で且つ必要とするレベル
変換回路の個数が少なくて済み、簡易に設計できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、レジスタトランスファ
ーレベルから半導体集積回路を生成するための論理合成
方法の改良、特に、低消費電力な半導体集積回路を生成
する論理合成方法に関すると共に、そのようにして得ら
れる低消費電力な半導体集積回路に関する。

【０００２】

【従来の技術】今日、半導体集積回路の設計において
は、開発対象の半導体集積回路をレジスタトランスファ
ーレベル（以下、ＲＴＬと記す）の機能記述により表現
し、このＲＴＬ記述を用いて論理合成することにより、
開発対象の半導体集積回路を生成するトップダウン設計
が採用されている。

【０００３】図２４は従来のＲＴＬ記述、図２５は前記
ＲＴＬ記述を用いて論理合成により生成された論理回路
（半導体集積回路）を示す。

【０００４】図２４のＲＴＬ記述は、複数のレジスタ間
のデータ転送を機能レベルで明確に規定した記述であ
る。同図のＲＴＬ記述において、r1,r2,r3,r4 はレジス
タ、func1,func2,func3,func4 は前記レジスタ間の組合
せ回路の機能の記述、assign文とalways文は各レジスタ
と各組合せ回路との接続関係を記述したものである。

【０００５】図２４のＲＴＬ記述から論理を合成する場
合、面積又は速度の制約条件を与えることにより、面積
と速度のトレードオフの曲線上で回路が決定する。

【０００６】前記ＲＴＬ記述から生成された図２５に示
す論理回路において、101 ，103 ，105,及び107 は前記
ＲＴＬ記述に明示されたレジスタr1,r2,r3,r4 が論理合
成によりマッピングされたフリップフロップ回路であっ
て、前記図２４のＲＴＬ記述に明示されたレジスタr1,r
2,r3,r4 に直接対応する。108 はクロックバッファ、10
0 ，102 ，104 及び106 は図２４のＲＴＬ記述のfunc1,
func2,func3,func4 に対応する組合せ回路である。前記
組合せ回路100 ，102 ，104 及び106 は、図２４のＲＴ
Ｌの機能記述から面積と速度とのトレードオフの曲線上
の１つの回路としてマッピングされたものである。

【０００７】

【発明が解決しようとする課題】ところで、半導体集積
回路の消費電力Ｐは、動作周波数をｆ、負荷容量をＣ、
電圧をＶとすると［式１］の通り、 ［式１］Ｐ＝ｆ x Ｃ x Ｖ² で示される。従って、半導体集積回路の消費電力を低減
するには、動作周波数の低下、負荷容量の低下、又は電
源電圧の低下の３方法があり、電源電圧の低下による場
合の低減効果が最も大きい。

【０００８】しかしながら、電源電圧を低く設定する
と、論理回路を構成する多数のパスの中で最大遅延時間
を持つクリティカルパスの遅延時間も増大する。

【０００９】そこで、例えば特開平５−２９９６２４号
公報に開示される技術、即ち、多数の論理ゲートのうち
低速動作で足りる論理ゲートを低電圧源により駆動し、
他の高速動作が必要な論理ゲートを高電圧源により駆動
する技術を利用して、前記クリティカルパスを構成する
論理ゲートのみを高電圧源で駆動し、他の論理ゲートを
低電圧源で駆動し、これによりクリティカルパスの最大
遅延時間の増大を招かずに半導体集積回路全体の消費電
流を低電圧電源の使用により低減して、低消費電力化を
図ることが考えられる。しかし、この考えでは、次の欠
点が生じる。

【００１０】前記欠点の詳細は次の通りである。前記の
ように低電圧源で駆動される低速動作型の論理ゲートか
ら、高電圧源で駆動される高速動作型の論理ゲートにデ
ータを伝達する場合には、例えば特開平５−６７９６３
号公報に開示されるように、その２つの論理ゲートの間
に、低電圧源で駆動される論理ゲートの出力レベルを高
く変換するレベル変換回路を配置する必要がある。しか
し、前記図２５に示す各々の組合せ回路は、例えば図２
６又は図２７に示すような多数の論理ゲートにより構成
される回路であるため、この各図の組合せ回路において
クリティカルパスが図中太線で示すパスであると仮定す
ると、このクリティカルパスを高電圧源で駆動するには
各図中記号〇で示す複数の位置（この位置の数は図２６
では８箇所、図２７では１２箇所である）にレベル変換
回路を要すると判断し且つ配置する必要がある。集積度
の高い半導体集積回路では、組合せ回路の数は極めて多
数であると共に各組合せ回路を構成する論理ゲートの数
も極めて多い。従って、このような集積度の高い半導体
集積回路では、クリティカルパスを持つ１つの組合せ回
路においてレベル変換回路を要する位置の数は多数とな
り、またクリティカルパスを持つ組合せ回路の数も多い
ため、半導体集積回路の全体でレベル変換回路を要する
位置の数は膨大な数となる。その結果、集積度の高い半
導体集積回路の設計では、極く一部に限定した組合せ回
路で前記のようにレベル変換回路を要する位置を判断し
且つ配置することは可能であるが、半導体集積回路の全
体では前記レベル変換回路の配置位置の判断が繁雑で煩
わしく、また長時間を要し、設計が困難になる欠点があ
る。

【００１１】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、ＲＴＬ記述から半導体集積回路を生
成する論理合成方法において、開発の対象とする半導体
集積回路の各組合せ回路のクリティカルパスの遅延時間
の増大を招かずに、低消費電力な半導体集積回路を簡易
に生成できる論理合成方法、及びそのようなクリティカ
ルパスの遅延時間の増大が無く且つ低消費電力な半導体
集積回路を提供することにある。

【００１２】

【課題を解決するための手段】前記の目的を達成するた
め、本発明では、次の点に着目した。即ち、第１に、半
導体集積回路は、前記図２５に示す通り、多数のレジス
タと、その各レジスタ間に位置する多数の組合せ回路と
から成るので、レジスタにレベル変換回路を配置すれ
ば、複数の組合せ回路には各所，即ちクリティカルパス
を高電源で駆動する場合にレベル変換回路を要する複数
の位置に、各々レベル変換回路を配置する必要が無く、
レベル変換回路の配置位置数が少なく低減できること、
第２に、前記の通りレジスタにレベル変換回路を配置す
れば、このレベル変換回路からデータが伝達される組合
せ回路では、その組合せ回路の全体を高電源で駆動する
必要が生じるものの、半導体集積回路では、クリティカ
ルパスに存在する論理ゲートの数は、集積回路全体を構
成する論理ゲートの数の約５％程度である統計からする
と、クリティカルパスを持つ組合せ回路の組合せ回路全
体に対する割合は少なく、従ってクリティカルパスを持
つ組合せ回路全体を高電源で駆動してもさほど消費電力
の増大を招かないことに着目した。

【００１３】即ち、請求項１記載の発明の論理合成方法
は、複数のレジスタと前記複数のレジスタの間に位置す
る複数の組合せ回路とから成る半導体集積回路を論理セ
ルの接続情報に基いて合成する論理合成方法であって、
前記何れかの組合せ回路の信号伝搬遅延時間が設計上の
遅延上限値以下の場合にはこの組合せ回路を低電圧源を
電圧源とする第１の組合せ回路に合成すると共に、前記
何れかの組合せ回路の信号伝搬遅延時間が設計上の遅延
上限値を越える場合にはこの組合せ回路を高電圧源を電
圧源とする第２の組合せ回路に合成する第１の工程と、
前記合成された何れかの第１の組合せ回路の出力が前記
合成された第２の組合せ回路に入力された形の混在の有
無を判断し、その混在が有る場合にはその第１の組合せ
回路を第２の組合せ回路に再合成する第２の工程と、前
記各レジスタが前記合成又は再合成された第２の組合せ
回路に信号を出力するレジスタか否かを判断し、何れか
のレジスタがそのレジスタである場合にはこのレジスタ
を高電圧源を電圧源とするレジスタに合成し、そのレジ
スタでない場合にはこのレジスタを低電圧源を電圧源と
するレジスタに合成する第３の工程とを有することを特
徴とする また、請求項２記載の発明は、前記請求項１記載の論理
合成方法において、第１の工程は、最初に、第１の組合
せ回路及び低電圧源により駆動されるレジスタを用いて
前記低電圧源により駆動されるレジスタ及び前記第１の
組合せ回路を合せた信号伝搬遅延時間を見積り、次い
で、前記見積り結果が設計上の遅延上限値以下となる第
１の組合せ回路が有る場合にはその第１の組合せ回路を
第１の組合せ回路に合成し、前記見積り結果が設計上の
遅延上限値を越える第１の組合せ回路が有る場合にはそ
の第１の組合せ回路を第２の組合せ回路に合成する工程
であることを特徴とする。

【００１４】更に、請求項３記載の発明では、請求項１
記載の論理合成方法において、第１の工程は、最初に、
全ての組合せ回路を第１の組合せ回路を用いて合成し、
次いで、前記組合せ回路の信号伝搬遅延時間が設計上の
遅延上限値を越えるか否かを判定し、設計上の遅延上限
値を越える第１の組合せ回路が有る場合にはその第１の
組合せ回路を第２の組合せ回路に再合成する工程である
ことを特徴とする。

【００１５】加えて、請求項４記載の発明では、前記請
求項１記載の論理合成方法において、第２の工程は、第
１の組合せ回路を第２の組合せ回路に再合成した結果、
新たに、何れかの第１の組合せ回路の出力が前記合成さ
れた第２の組合せ回路に入力された形の混在が生じたか
否かを判断し、その混在が生じた場合にはその第１の組
合せ回路を第２の組合せ回路に再合成することを繰返す
工程を有することを特徴とする。

【００１６】更に加えて、請求項５記載の発明では、前
記請求項１記載の論理合成方法において、複数のレジス
タ及びその各レジスタ間に位置する複数の組合せ回路を
記述したレジスタトランスファーレベルの設計データを
入力し、第１の工程における論理セルの接続情報は、前
記入力したレジスタトランスファーレベルの設計データ
から生成されることを特徴とする。

【００１７】また、請求項６記載の発明では、前記請求
項１記載の論理合成方法において、論理セルの接続情報
を記載したネットリストを入力し、第１の工程における
論理セルの接続情報は、前記入力したネットリストに記
載された論理セルの接続情報から生成されることを特徴
とする。

【００１８】更に、請求項７記載の発明では、前記請求
項１記載の論理合成方法において、論理セルの接続情報
を表したスケマティックを入力し、第１の工程における
論理セルの接続情報は、前記入力したスケマティックに
表された論理セルの接続情報から生成されることを特徴
とする。

【００１９】加えて、請求項８記載の発明では、前記請
求項５、請求項６又は請求項７記載の論理合成方法にお
いて、入力されたレジスタトランスファレベル、入力さ
れたネットリスト、又は入力されたスケマティックに基
づく論理セルの接続情報を最適化し、前記最適化された
論理セルの接続情報を、第１の工程における論理セルの
接続情報として用いることを特徴とする。

【００２０】更に加えて、請求項９記載の発明では、前
記請求項１、請求項２、請求項３又は請求項４記載の論
理合成方法において、第３の工程の後、各レジスタのタ
イミングを検証する工程を有することを特徴とする。

【００２１】また、請求項１０記載の半導体集積回路
は、複数のレジスタ及び前記各レジスタの間に位置する
複数の組合せ回路を有する半導体集積回路であって、前
記複数の組合せ回路のうち一部の組合せ回路は、低電圧
源を電圧源とする第１の組合せ回路より成り、前記複数
の組合せ回路のうち他の組合せ回路は、高電圧源を電圧
源とする第２の組合せ回路より成り、前記複数のレジス
タのうち、入力側に第１の組合せ回路が位置すると共に
出力側に第２の組合せ回路が位置するレジスタは、低電
圧源を電圧源とするデータ一時記憶部と、高電圧源を電
圧源として前記データ一時記憶部の低電圧の出力信号を
高電圧の出力信号にレベル変換するレベル変換回路とを
有するレジスタにより構成されることを特徴とする。

【００２２】更に、請求項１１記載の発明では、前記請
求項１０記載の半導体集積回路において、複数のレジス
タのうち、入力側及び出力側に各々第１の組合せ回路が
位置するレジスタ、及び入力側に第２の組合せ回路が位
置すると共に出力側に第１の組合せ回路が位置するレジ
スタは、各々、低電圧源を電圧源としレベル変換回路を
有しないレジスタにより構成され、前記複数のレジスタ
のうち、入力側及び出力側に各々第２の組合せ回路が位
置するレジスタは、低電圧源を電圧源とするデータ一時
記憶部と、高電圧源を電圧源として前記データ一時記憶
部の低電圧の出力信号を高電圧の出力信号にレベル変換
するレベル変換回路とを有するレジスタにより構成され
ることを特徴とする。

【００２３】加えて、請求項１２記載の発明では、前記
請求項１０又は請求項１１記載の半導体集積回路におい
て、低電圧源を電圧源とし且つ各レジスタにクロックを
供給するクロック供給手段を有することを特徴とする。

【００２４】更に加えて、請求項１３記載の発明では、
前記請求項１０、請求項１１又は請求項１２記載の半導
体集積回路において、レベル変換回路を有するレジスタ
はフリップフロップ回路より成り、前記フリップフロッ
プ回路は、低電圧源を電圧源とし直列接続されたマスタ
ーラッチ及びスレーブラッチと、高電圧源を電圧源とす
る出力バッファーと、前記スレーブラッチと前記出力バ
ッファとの間に介在され前記スレーブラッチから入力し
た低電圧の信号を高電圧の信号にレベル変換して前記出
力バッファに出力するレベル変換回路とを有することを
特徴とする。

【００２５】また、請求項１４記載の発明では、前記請
求項１１又は請求項１２記載の半導体集積回路におい
て、レベル変換回路を有しないレジスタはフリップフロ
ップ回路より成り、前記フリップフロップ回路は、低電
圧源を電圧源とし直列接続されたマスターラッチ及びス
レーブラッチと、低電圧源を電圧源とし前記スレーブラ
ッチからの出力信号を入力する出力バッファーとを有す
ることを特徴とする。

【００２６】更に、請求項１５記載の発明では、前記請
求項１０、請求項１１又は請求項１２記載の半導体集積
回路において、レベル変換回路を有するレジスタはラッ
チ回路より成り、前記ラッチ回路は、低電圧源を電圧源
とするラッチ部と、高電圧源を電圧源とする出力バッフ
ァーと、前記ラッチ部と前記出力バッファとの間に介在
され前記ラッチ部から入力した低電圧の信号を高電圧に
レベル変換して前記出力バッファに出力するレベル変換
回路とを有することを特徴とする。

【００２７】加えて、請求項１６記載の発明では、前記
請求項１１又は請求項１２記載の半導体集積回路におい
て、レベル変換回路を有しないレジスタはラッチ回路よ
り成り、前記ラッチ回路は、低電圧源を電圧源とするラ
ッチ部と、低電圧源を電圧源とし前記ラッチ部からの出
力信号を入力する出力バッファーとを有することを特徴
とする。

【００２８】更に加えて、請求項１７記載の発明では、
前記請求項１０、請求項１１又は請求項１２記載の半導
体集積回路において、各レジスタは、スキャンテスト用
フリップフロップ回路により構成されることを特徴とす
る。

【００２９】また、請求項１８記載の発明では、前記請
求項１７記載の半導体集積回路において、スキャンテス
ト用フリップフロップ回路のうち、レベル変換回路を有
するスキャンテスト用フリップフロップ回路は、低電圧
源を電圧源とすると共に外部入力される制御信号により
複数の入力データのうち何れか１つのデータを選択する
マルチプレクサと、低電圧源を電圧源とし前記マルチプ
レクサからの信号を入力する直列接続されたマスターラ
ッチ及びスレーブラッチと、高電圧源を電圧源とする出
力バッファーと、前記スレーブラッチと前記出力バッフ
ァとの間に介在され前記スレーブラッチから入力した低
電圧の信号を高電圧の信号にレベル変換して前記出力バ
ッファに出力するレベル変換回路とを有することを特徴
とする。

【００３０】更に、請求項１９記載の発明では、前記請
求項１７記載の半導体集積回路において、スキャンテス
ト用フリップフロップ回路のうち、レベル変換回路を有
するスキャンテスト用フリップフロップ回路は、低電圧
源を電圧源としクロックにより複数の入力データのうち
何れか１つのデータを選択するデータ入力選択回路と、
低電圧源を電圧源とし前記データ入力選択回路からの信
号を入力する直列接続されたマスターラッチ及びスレー
ブラッチと、高電圧源を電圧源とする出力バッファー
と、前記スレーブラッチと前記出力バッファとの間に介
在され前記スレーブラッチから入力した低電圧の信号を
高電圧の信号にレベル変換して前記出力バッファに出力
するレベル変換回路とを有することを特徴とする。

【００３１】加えて、請求項２０記載の発明では、前記
請求項１３、請求項１５、請求項１８又は請求項１９記
載の半導体集積回路において、レベル変換回路は、２個
のＰMOS 型トランジスタと、２個のＮMOS 型トランジス
タとにより構成され、一方のＰMOS 型トランジスターの
ゲートは他方のＰMOS 型トランジスターのドレインに接
続され、前記一方のＰMOS 型トランジスターのドレイン
は前記他方のＰMOS 型トランジスターのゲートに接続さ
れ、前記２個のＰMOS 型トランジスターのソースは高電
圧源に接続され、前記２個のＮMOS 型トランジスター
は、その両ゲートに、相補の信号を出力するスレーブラ
ッチの前記相補の信号が入力され、その各ドレインが前
記２個のＰMOS 型トランジスターの各ドレインに接続さ
れ、前記２個のＮMOS 型トランジスターの各ソースが接
地され、前記２個のＮMOS 型トランジスターの各ドレイ
ンの電位を信号として出力することを特徴とする。

【００３２】更に加えて、請求項２１記載の発明では、
前記請求項１３、請求項１５、請求項１８又は請求項１
９記載の半導体集積回路において、レベル変換回路は、
２個のＰMOS 型トランジスタと、２個のＣMOS 型インバ
ータとを備え、前記各ＣMOS 型インバータは、直列接続
された１個のＰMOS 型トランジスタ及び１個のＮMOS 型
トランジスタより成ると共に、前記ＰMOS 型及びＮMOS
型の両トランジスターの両ゲートを入力端子とし、前記
ＰMOS 型及びＮMOS 型の両トランジスターの直列接続部
を出力端子とするものであり、前記２個のＣMOS 型イン
バータの入力端子には、相補の信号を出力するスレーブ
ラッチの前記相補の信号が入力され、前記２個のＰMOS
型トランジスタは、その両ドレインが前記両ＣMOS 型イ
ンバータのＰMOS 型トランジスタのソースに各々接続さ
れ、その各ソースは高電圧源に接続され、前記２個のＣ
MOS 型インバータのＮMOS 型トランジスタのソースは接
地され、前記各ＣMOS 型インバータの出力端子は、直列
接続されない側のＰMOS 型トランジスタのゲートに各々
接続され、前記２個のＣMOS 型インバータの各出力端子
の電位を信号として出力することを特徴とする。

【００３３】また、請求項２２記載の発明では、前記請
求項１０、請求項１１又は請求項１２記載の半導体集積
回路において、低電圧源及び高電圧源は各々外部から入
力されることを特徴とする。

【００３４】更に、請求項２３記載の発明では、前記請
求項１０、請求項１１又は請求項１２記載の半導体集積
回路において、入出力パッドの配置領域と、内部コア部
とを有し、前記内部コア部に、複数のレジスタと複数の
組合せ回路とが配置されると共にメモリのセル部が配置
されることを特徴とする。

【００３５】

【作用】以上の構成により、請求項１ないし請求項２３
記載の論理合成方法及び半導体集積回路は次の作用を奏
する。即ち、半導体集積回路は、多数のレジスタと、そ
のレジスタ間に位置する多数の組合せ回路とから成り、
その一部の組合せ回路がクリティカルパスを持つ。その
クリティカルパスを持つ組合せ回路の前段に位置するレ
ジスタ、即ちこの組合せ回路にデータを伝達するレジス
タにレベル変換回路を配置し、前記クリティカルパスを
持つ組合せ回路を高電圧源で駆動する。他のクリティカ
ルパスを持たない組合せ回路は低電圧源で駆動する。

【００３６】ここに、クリティカルパスを持つ組合せ回
路の全体が高電源で駆動されるので、そのクリティカル
パスの時間遅延を設計上許容される遅延上限値未満に抑
えることができる。また、クリティカルパスを持つ組合
せ回路の前段に位置するレジスタに１個のレベル変換回
路を配置するので、クリティカルパスのみを高電圧源で
駆動する場合に比して、必要とするレベル変換回路の数
を少なく低減でき、従って半導体集積回路の設計が極め
て容易になる。しかも、クリティカルパスを持つ組合せ
回路の全体を高電圧源で駆動しても、そのクリティカル
パスを持つ組合せ回路の数は組合せ回路の全体から見て
極めて少いので、消費電力の増大は少なく抑制される。
一方、クリティカルパスを持たない多くの組合せ回路は
低電源で駆動されるので、消費電力が顕著に低減され
る。その結果、半導体集積回路全体では、低消費電力化
が図られる。

【００３７】

【実施例】以下、本発明の実施例を図面に基いて説明す
る。

【００３８】図１は本発明の半導体集積回路を備えた画
像処理装置Ａの全体構成を示す。同図において、１０は
外部からの信号をアナログ／デジタル変換するＡ／Ｄ変
換器、１１は汎用のＤＲＡＭ、１２は本発明の半導体集
積回路であり前記ＤＲＡＭ１１からデータを取出し又は
データを記憶させつつ画像処理を行う第１の半導体集積
回路、１３は前記第１の半導体集積回路１２を制御する
汎用の制御用マイクロコンピュータ、１４は前記第１の
半導体集積回路１２から信号を受けて更に画像処理を行
う第２の半導体集積回路である。

【００３９】また、１５は外部に配置された例えば３Ｖ
の高電圧源、１６は同様に外部配置された例えば２Ｖの
低電圧源である。同図の画像処理装置Ａは、前記高電圧
源１５に接続された高電圧配線１７と、前記低電圧源１
６に接続された低電圧配線１８とを有する。画像処理装
置Ａの低消費電力化を図るために低電圧源１６は画像処
理用の第１及び第２の半導体集積回路１２、１４の電圧
源として使用され、低電圧配線１８の低電圧が第１及び
第２の半導体集積回路１２、１４のみに供給される。一
方、高電圧配線１７の高電圧は他の汎用の回路１０、１
１、１３に供給される。各回路１０〜１４間のインター
フェイス電圧を高電圧にする必要から、高電圧配線１７
の高電圧は画像処理用の２個の半導体集積回路１２、１
４にも供給される。

【００４０】前記低電圧源１６は高電圧配線１７の電圧
を内部トランジスターでその閾値電圧分だけ降圧した内
部低電圧源としてもよい。その構成は例えば特開平４−
９６３６９号公報に記載されるので、その詳細は省略す
る。この場合、外部に配置した低電圧源１６は不要であ
る。

【００４１】前記画像処理用の第１の半導体集積回路１
２の内部構成を図２に示す。同図において、２０はチッ
プ、２１…は前記チップ２０の外周に複数配置された入
力／出力パッド、２２は前記複数の入力／出力パッド２
１…の配置領域を除いた内部コア部であって、前記内部
コア部２２には５個の機能ブロックＡ〜Ｅが設けられて
いる。前記機能ブロックＡ〜Ｄは各々異なる演算処理を
行う演算処理回路であり、機能ブロックＥは例えばROM
，RAM 等の小容量のメモリセル部である。

【００４２】本発明は、前記画像処理用の第１の半導体
集積回路１２において、前記内部コア部２２内の前記メ
モリセル部より成る機能ブロックＥ以外の機能ブロック
Ａ〜Ｄに対して適用される。

【００４３】図３は、前記第１の半導体集積回路１２の
任意の１つの機能ブロック（例えばＡ）の論理回路図を
示す。

【００４４】同図の機能ブロック（半導体集積回路の一
部）は、前記図２４のＲＴＬ記述から論理合成した論理
回路を示す。同図において、２、４，６及び８は、各々
前記図２４のＲＴＬ記述のレジスタr1,r2,r3,r4 を構成
するフリップフロップ回路である。１、３、５及び７は
各々前記図２４のＲＴＬ記述の組合せ回路func1,func2,
func3 及びfunc4 を構成し各レジスタr1〜r4の間又は前
段に位置する組合せ回路である。図３では、説明を簡単
にするため、各組合せ回路の出力は次段のフリップフロ
ップ回路のみに入力されるが、他の組合せ回路に信号を
転送する場合もある。

【００４５】前記フリップフロップ回路２、６及び８は
前記２Ｖの低電圧源１６を電圧源とする２Ｖ系であり、
残るフリップフロップ回路４は、２Ｖの低電圧源１６及
び３Ｖの高電圧源１５の両電源を電圧源とする２Ｖ／３
Ｖ系である。前記２Ｖ／３Ｖ系のフリップフロップ回路
４は後述するようにレベル変換回路を有し、２Ｖ系のフ
リップフロップ回路２、６及び８はレベル変換回路を有
しない。更に、前記組合せ回路１、３及び７は、２Ｖの
低電圧源１６を電圧源とする２Ｖ系の組合せ回路（第１
の組合せ回路）であり、残る組合せ回路５は、高速動作
の要求から、３Ｖの高電圧電源１５を電圧源とする３Ｖ
系の組合せ回路（第２の組合せ回路）である。

【００４６】加えて、９は２Ｖの低電圧源１６を電圧源
とする２Ｖ系のクロックバッファ（クロック供給手段）
であって、前記４個のフリップフロップ回路２、４、
６、８にクロックを供給する。

【００４７】前記２Ｖ系のレベル変換回路を有しないフ
リップフロップ回路２、６、８の構成は図４に示され
る。同図において、３０は１つの外部信号Ｄを受けるマ
スタラッチ、３１は前記マスタラッチ３０の出力側に直
列接続され且つ相補の２つの信号を出力するスレーブラ
ッチであって、この直列接続されたマスタラッチ３０及
びスレーブラッチ３１によりデータ一時記憶部３６を構
成する。３２は前記スレーブラッチ３１の出力側に接続
された出力バッファ、３３は外部から入力されるクロッ
クCLK から相補の内部クロックCK，NCK を生成する内部
クロック生成回路（クロック供給手段）であって、これ
等の回路３０〜３３は２Ｖの低電圧源１６を電圧源とす
る２Ｖ系である。

【００４８】前記２Ｖ／３Ｖ系のレベル変換回路を有す
るフリップフロップ回路４の構成は図５に示される。同
図のフリップフロップ回路４は、前記図４に示した２Ｖ
系のフリップフロップ回路２と同一構成の直列接続され
たマスタラッチ３０及びスレーブラッチ３１と、内部ク
ロック生成回路３３とを備えると共に、３Ｖの高電圧源
１５を電圧源とする出力バッファー３４と、前記スレー
ブラッチ３１と前記出力バッファ３４の間に介在された
レベル変換回路３５とを備える。前記レベル変換回路３
５は、２Ｖ／３Ｖ系であって、２Ｖ系のスレーブラッチ
３１の相補の信号間の電位差は低電圧（２Ｖ）である
が、この低電圧信号を入力し、この低電圧信号を、その
相補の信号間の電位差が高電圧（３Ｖ）である高電圧信
号にレベル変換して出力する機能を有する。

【００４９】前記レベル変換回路３５の具体的構成を図
６（ａ）及び（ｂ）に示す。同図（ａ）のレベル変換回
路３５において、４０及び４１はＰMOS 型トランジス
タ、４２及び４３はＮMOS 型トランジスタであって、一
方のＰMOS 型トランジスタ４０と一方のＮMOS 型トラン
ジスタ４２とは直列接続され、また他方のＰMOS 型トラ
ンジスタ４１と他方のＮMOS 型トランジスタ４３とは直
列接続され、この双方の直列回路は各々３Ｖの高電圧源
１５と接地との間に配置される。前記一方のＰMOS 型ト
ランジスタ４０のゲートは、直列接続されない側のＮMO
S 型トランジスタ４３のドレインに、他方のＰMOS 型ト
ランジスタ４１のゲートはＮMOS 型トランジスタ４２の
ドレインに接続される。相補の出力は各ＮMOS 型トラン
ジスタ４２、４３のドレインから取り出される。前記の
構成により、ＰMOS 型トランジスタ４０とＮMOS 型トラ
ンジスタ４２、ＰMOS 型トランジスタ４１とＮMOS 型ト
ランジスタ４３は、各々インバータの機能を奏する。即
ち、図５のスレーブラッチ３１の相補の出力により一方
のＮMOS 型トランジスタ４３のゲートに２Ｖの低電圧が
供給されると共に他方のＮMOS 型トランジスタ４２のゲ
ートに０Ｖが供給されると、前記一方のＮMOS 型トラン
ジスタ４３がＯＮすると共に前記他方のＮ MOS 型トラ
ンジスタ４２がＯＦＦし、これに伴い一方のＰMOS 型ト
ランジスタ４０がＯＮすると共に他方のＰMOS 型トラン
ジスタ４１がＯＦＦするので、一方のＮMOS 型トランジ
スタ４２のドレインが３Ｖの高電圧源１５に接続される
と共に他方のＮMOS 型トランジスタ４３のドレインが接
地されて、３Ｖの高電位差の相補の出力が得られる。図
６（ａ）の構成では、３Ｖの高電圧源１５から２Ｖの低
電圧源１６への貫通電流、及び３Ｖの高電圧源１５から
０Ｖ（接地）への貫通電流を流すことなく、図５のスレ
ーブラッチ３１の相補の出力を２Ｖの低電圧から３Ｖの
高電圧にレベル変換することができる。

【００５０】図６（ｂ）は前記とは異なる他の具体的構
成のレベル変換回路３５´を示す。同図のレベル変換回
路３５´は、前記図６（ａ）のレベル変換回路３５の２
個のＮMOS 型トランジスター４２、４３に代えて、２個
のＣMOS 型インバータ４５、４６を配置したものであ
る。この両ＣMOS 型インバータ４５、４６は、各々、１
個のＰMOS 型トランジスター４７、４９と１個のＮMOS
型トランジスター４８、５０とを直列接続して成る。両
ＣMOS 型インバータ４５、４６の入力端子、即ち直列接
続されたＰMOS 型及びＮMOS 型の両トランジスター47,4
8 ，49,50 の両ゲートには、図５のスレーブラッチ３１
の相補の出力信号が入力される。一方のＣMOS 型インバ
ータ４５の出力端子、即ちＰMOS 型トランジスター４７
とＮMOS 型トランジスター４８との接続部は、ＣMOS 型
インバータ４５と直列接続されないＰMOS 型トランジス
タ４１のゲートに、他方のＣMOS 型インバータ４６の出
力端子は、ＣMOS 型インバータ４６と直列接続されない
ＰMOS 型トランジスタ４０のゲートに各々接続される。
両ＣMOS 型インバータ４５、４６の出力がレベル変換回
路３５´の相補の出力である。以上の構成により、３Ｖ
の高電圧源１５から２Ｖの低電圧源１６への貫通電流及
び３Ｖの高電圧源１５から接地への貫通電流を流すこと
なく、図５のスレーブラッチ３１の相補の出力を２Ｖの
低電圧から３Ｖの高電圧にレベル変換することができ
る。更に、ＣMOS 型インバータ４５、４６を構成するＰ
MOS 型トランジスタは、過渡状態での３Ｖの高電圧源１
５から接地への貫通電流を抑制する。

【００５１】図３の半導体集積回路は、以上の説明から
判るように、入力及び出力共に２Ｖ系の組合せ回路１、
３を持つフリップフロップ回路２は、低電圧の２Ｖ系で
構成され、入力に２Ｖ系の組合せ回路３を持ち且つ出力
に３Ｖ系の組合せ回路５を持つフリップフロップ回路４
は、低電圧／高電圧系（２Ｖ／３Ｖ系）で構成され、ま
た入力に３Ｖ系の組合せ回路５を持ち且つ出力に２Ｖ系
の組合せ回路７を持つフリップフロップ回路６は、低電
圧の２Ｖ系で構成されている。

【００５２】以上の説明では、レジスタr1,r2,r3,r4 を
フリップフロップ回路により構成したが、このフリップ
フロップ回路に代えて、ラッチ回路により構成してもよ
い。前記ラッチ回路の具体的構成を図７及び図８に示
す。図７は低電圧の２Ｖ系のラッチ回路５１を示す。図
７のラッチ回路５１は、１つの信号Ｄを入力し且つラッ
チして相補の出力を得るラッチ部（データ一時記憶部）
５２と、前記ラッチ部５２の出力側に接続された出力バ
ッファ５３と、外部クロックＧから内部クロックＮＧを
生成しこの内部クロックＮＧを前記ラッチ部５２に出力
する内部クロック生成回路５４とを備えると共に、外部
クロックＧも前記ラッチ部５２に与えられる。以上の回
路５２〜５４は２Ｖの低電圧源１６を電圧源とする２Ｖ
系である。図８は低電圧／高電圧系（２Ｖ／３Ｖ系）の
ラッチ回路５１´を示す。図８のラッチ回路５１´は、
前記低電圧の２Ｖ系のラッチ回路の構成と同様に２Ｖの
低電圧源１６を電圧源とするラッチ部５２及び内部クロ
ック生成回路５４と、３Ｖの高電圧源１５を電圧源とす
る出力バッファ５５と、前記ラッチ部５２と前記出力バ
ッファ５５との間に介在され入力信号を低電圧（２Ｖ）
から高電圧（３Ｖ）にレベル変換するレベル変換回路５
６を備える。このレベル変換回路５６の具体的構成は前
記図６（ａ）又は（ｂ）に示す具体的構成と同一であ
る。

【００５３】次に、前記図３に示した半導体集積回路を
論理セルの接続情報に基いて論理合成する論理合成方法
のアルゴリズムを図９の論理合成装置並びに図１３及び
図１４のフローチャートを参照して説明する。

【００５４】図９は、論理合成装置６０の全体概略構成
を示す。同図において、６１は読込み部、６２は翻訳
部、６３は最適化処理部、６４はセル割付け部、６５は
タイミング検証部、６６は回路図生成部、６７は出力部
である。前記読込み部６１は前記図２４若しくは図１０
に示すＲＴＬ記述（ハードウェア記述言語）、前記ＲＴ
Ｌ記述に基いてレジスタ間の信号伝送関係を論理セルの
接続情報レベルで明確に規定した図１１に示すネットリ
スト、又は前記ネットリストを図式化した図１２に示す
スケマティックを入力する。前記翻訳部６２は、読込み
部６１から読み込んだＲＴＬ記述を状態遷移図、ブール
代数表記、タイミング図、並びにメモリのタイプ、ビッ
ト数及びワード数等のメモリの仕様に変換する。

【００５５】前記最適化処理部６３は、得られた状態遷
移図を最適化する状態遷移図最適化処理部６３ａと、最
適化された状態遷移図に対応する回路（ステートマシ
ン）を生成するステートマシン生成部６３ｂと、得られ
たタイミング図をコンパイルするタイミング図のコンパ
イラ６３ｃと、得られたメモリの仕様に基いてメモリを
合成するメモリの合成部６３ｄと、前記コンパイルされ
たタイミング図及び合成されたメモリに基いてインター
フェイス部を合成するインターフェイス部の合成部６３
ｅとを有する。また、最適化処理部６３は、読込み部６
１への入力がＲＴＬ記述の場合には、前記得られたステ
ートマシン、得られたブール代数表記及び合成されたイ
ンターフェイス部に基いて論理を最適化して、最適化さ
れた論理セルの接続情報を生成する一方、読込み部６１
への入力がネットリスト又はスケマティックの場合に
は、この入力されたネットリスト又はスケマティックの
論理を最適化して、最適化された論理の接続情報を生成
する論理最適化部６３ｆを有する。

【００５６】また、前記出力部６７は、前記図３の論理
回路を示すネットリスト又はこのネットリストを図式化
した論理回路図（スケマティック）を外部出力する。

【００５７】本発明は、前記図９に示したセル割付け部
６４に存在する。次に、このセル割付け部６４によるセ
ルの割付け（セルマッピング）処理、即ち前記論理最適
化部６３ｆにより得られたセルの接続情報に基いて図３
に示す半導体集積回路を論理合成するアルゴリズムを図
１３のフローチャートに基いて説明する。尚、図１３で
は本発明の特徴部分を主体に描いている。

【００５８】同図において、スタートして、ステップＳ
１〜Ｓ４（第１の工程）において、信号伝搬遅延時間が
設計上の遅延上限値以下の組合せ回路は、２Ｖの低電圧
源１６を電圧源とする第１の組合せ回路に合成し、その
逆に信号伝搬遅延時間が設計上の遅延上限値を越える組
合せ回路は、３Ｖの高電圧源１５を電圧源とする第２の
組合せ回路に合成する。

【００５９】前記第１の工程は、本実施例では次のよう
に行う。即ち、最初に、前記論理最適化部６３ｆからセ
ルの接続情報を読み込んだ後、ステップＳ１で低電圧
（２Ｖ）系のフリップフロップ回路及び組合せ回路の各
信号伝搬遅延時間を用いて、任意のフリップフロップ回
路のクロック入力から次段のフリップフロップ回路のデ
ータ入力までの信号伝搬経路における信号伝搬遅延時間
を各信号伝搬経路毎に見積る。この信号伝搬遅延時間の
見積りは、例えば用いられる論理（ＡＮＤ回路，ＮＯＲ
回路又はＮＯＴ回路等）に関する情報、例えば論理の種
類、入力数及び論理の段数を抽出し、この論理に関する
情報及びセルのテクノロジ等に基いて、その各論理をセ
ルにマッピングした場合の信号伝搬遅延時間を計算して
推定することにより行う。次に、ステップＳ２で信号伝
搬遅延時間の見積り結果が設計上の遅延の上限値以下か
否かを判断し、上限値以下の場合は、ステップＳ３で組
合せ回路を低電圧（２Ｖ）の論理セルライブラリ（以
下、lib と記す）の組合せ回路（第１の組合せ回路）に
マッピングし、見積り結果が設計上の遅延の上限値を越
える場合は、ステップＳ４で組合せ回路を高電圧（３
Ｖ） libの組合せ回路（第２の組合せ回路）にマッピン
グすることにより行う。

【００６０】続いて、ステップＳ５及びＳ６（第２の工
程）では次の処理を行う。即ち、ステップＳ５におい
て、低電圧系（２Ｖ系）の組合せ回路の出力が高電圧系
（３Ｖ系）の組合せ回路の入力となる形で２Ｖ系の組合
せ回路と３Ｖ系の組合せ回路とが混在するか否かを調
べ、前記の形の混在が存在する場合は、ステップＳ６で
前記２Ｖ系の組合せ回路（第１の組合せ回路）を３Ｖ l
ibの組合せ回路（第２の組合せ回路）により置換するよ
うに再度マッピングする。

【００６１】その後は、レジスタではその入力側及び出
力側に位置する組合せ回路の電圧系が前述の論理合成に
より既に決まっているので、ステップＳ７〜Ｓ９（第３
の工程）では次の処理を行う。即ち、各レジスタが低電
圧（２Ｖ）の入力から高電圧（３Ｖ）の出力に電位をレ
ベル変換するか否かを調べ、レベル変換する場合は、ス
テップＳ８でそのレベル変換するレジスタ（フリップフ
ロップ回路又はラッチ回路）を図５の２Ｖ／３Ｖ系のフ
リップフロップ回路又は図８の２Ｖ／３Ｖ系のラッチ回
路にマッピングし、レベル変換しない場合は、ステップ
Ｓ９でそのレベル変換しないレジスタを図４の２Ｖ系の
フリップフロップ回路又は図７の２Ｖ系のラッチ回路に
マッピングする。

【００６２】図１４は前記図１３に示す論理合成方法の
変形例を示す。図１３の論理合成方法では、第１の工程
において信号伝搬遅延時間を見積り、その見積り結果に
応じて組合せ回路を低電圧（２Ｖ）の組合せ回路又は高
電圧（３Ｖ）の組合せ回路にマッピングしたのに代え、
本変形例は、最初にステップＳ１０で２Ｖ libの組合せ
回路（第１の組合せ回路）にマッピングし、その後、ス
テップＳ１１において前記合成した結果が設計上の遅延
上限値以下か否かを判断し、遅延上限値を越える場合の
みステップＳ１２で前記合成した２Ｖlib の組合せ回路
（第１の組合せ回路）を３Ｖ libの組合せ回路（第２の
組合せ回路）で置換するように再度マッピングする。本
変形例の第２の工程及び第３の工程は、前記図１３の論
理合成方法と同一であるので、その説明を省略する。

【００６３】図１５は前記図１３に示した論理合成のア
ルゴリズムの一部をより具体化した変形例を示す。以
下、図１５の論理合成のアルゴリズムを図１３とは異な
る部分について説明する。第１の工程ではステップＳ１
３が追加される。このステップＳ１３は、ステップＳ２
で信号伝搬遅延時間の見積り結果が上限値を越える場合
に、予め、その上限値を越える全ての低電圧（２Ｖ）li
b の組合せ回路（第１の組合せ回路）を抽出するステッ
プであり、このステップＳ１３の後に、前記抽出した第
１の組合せ回路をステップＳ４で高電圧（３Ｖ）lib の
組合せ回路（第２の組合せ回路）にマッピングする。ま
た、第２の工程では、ステップＳ１４が追加される。こ
のステップＳ１４は、ステップＳ５で２Ｖ系の組合せ回
路と３Ｖ系の組合せ回路とが混在する場合に、予め、そ
の混在する２Ｖ系の組合せ回路（第１の組合せ回路）を
全て抽出するステップであり、このステップＳ１４の後
に、前記抽出した第１の組合せ回路をステップ６で高電
圧（３Ｖ）lib の組合せ回路（第２の組合せ回路）に再
度マッピングする。また、この第２の工程では、前記ス
テップ６で第２の組合せ回路に再度マッピングした後、
ステップ５に戻るアルゴリズムが追加される。このアル
ゴリズムは、前記ステップ６での３Ｖ系の組合せ回路へ
のマッピングに起因して２Ｖ系の組合せ回路と３Ｖ系の
組合せ回路との混在が新たに生じることになる場合があ
る点を考慮して、この混在をステップ５で判断し、この
混在がある場合には、再度ステップＳ１４及びＳ６で、
その混在する２Ｖ系の組合せ回路の抽出と、その抽出し
た第１の組合せ回路を高電圧（３Ｖ）lib の組合せ回路
（第２の組合せ回路）に再度マッピングすることを繰返
すためである。

【００６４】また、図１６は、前記図１４に示した論理
合成のアルゴリズムの一部をより具体化した変形例を示
す。本変形例も前記図１５と同様に、信号伝搬遅延時間
が上限値を越える場合に（ステップＳ１１）、予め、そ
の上限値を越える全ての低電圧（２Ｖ）lib の組合せ回
路（第１の組合せ回路）を抽出するステップ１５が第１
工程に追加されると共に、２Ｖ系の組合せ回路と３Ｖ系
の組合せ回路とが混在する場合に（ステップＳ５）、予
め、その混在する２Ｖ系の組合せ回路（第１の組合せ回
路）を全て抽出するステップ１６が第２の工程に追加さ
れると共に、この第２の工程には、３Ｖ系の組合せ回路
へのリマッピング（ステップ６）に起因して２Ｖ系の組
合せ回路と３Ｖ系の組合せ回路との混在が新たに生じる
ことになる場合がある点を考慮して、このステップＳ６
の処理後にその混在の有無の判断を行うステップ５に戻
るアルゴリズムが追加される。

【００６５】従って、図１５及び図１６に示した論理合
成方法の各アルゴリズムでは、例えば図１７（ａ）に示
すように、信号伝搬遅延時間又はその見積り結果が上限
値を越える場合に第１の組合せ回路を図中ハッチングで
示す第２の組合せ回路にマッピングした後、２Ｖ系の組
合せ回路と３Ｖ系の組合せ回路とが混在する場合には、
同図（ｂ）に示すようにその混在する第１の組合せ回路
を図中ハッチングで示す第２の組合せ回路にリマッピン
グし、続いて前記リマッピングにより２Ｖ系の組合せ回
路と３Ｖ系の組合せ回路との混在が新たに生じた場合に
は、同図（ｃ）に示すようにその混在する第１の組合せ
回路を図中ハッチングで示す第２の組合せ回路にリマッ
ピングし、２Ｖ系の組合せ回路の出力が３Ｖ系の組合せ
回路の入力となる形の２Ｖ系の組合せ回路と３Ｖ系の組
合せ回路との混在がなくなれば、その後、各フリップフ
ロップ回路が低電圧（２Ｖ）の入力から高電圧（３Ｖ）
の出力に電位をレベル変換する場合に、同図（ｄ）に示
すように、そのレベル変換するフリップフロップ回路を
図中ハッチングで示す２Ｖ／３Ｖ系のフリップフロップ
回路にマッピングすることになる。

【００６６】図１８は、前記図１３の論理合成方法を前
記図３の半導体集積回路とは異なる他の構成の半導体集
積回路に適用した実施例を示す。

【００６７】同図は、レジスタとしてスキャンテスト用
フリップフロップ回路を用いた半導体集積回路である。
スキャンフリップフロップ回路８０、８１、８２、８３
及び８４は２Ｖ／３Ｖ系のスキャンフリップフロップ回
路であり、他のスキャンフリップフロップ回路は２Ｖ系
のスキャンフリップフロップ回路である。

【００６８】２Ｖ系のスキャンフリップフロップ回路の
構成を図１９に示す。同図のスキャンフリップフロップ
回路は、前記図４に示した低電圧（２Ｖ）系のフリップ
フロップ回路の構成に加えてマルチプレクサ９０を備え
る。前記マルチプレクサ９０は、２Ｖの低電圧源１６を
電圧源とし、制御信号ＳＥにより２つのデータＤ、ＤＴ
の何れか一方を選択して出力する。このマルチプレクサ
９０で選択されたデータはマスタラッチ３０に入力され
る。他の構成については、図４に示したフリップフロッ
プ回路の構成と同一部分に同一符号を付してその説明を
省略する。

【００６９】図２１は他の構成の２Ｖ系のスキャンフリ
ップフロップ回路を示す。同図の２Ｖ系のスキャンフリ
ップフロップ回路は、前記図４に示したフリップフロッ
プ回路の構成に加えてデータ入力選択回路９１を備え
る。前記データ入力選択回路９１は、マスタラッチ３０
が外部クロックCLK によりデータＤを入力している時は
他のデータＤＴの入力を禁止し、マスタラッチ３０がデ
ータＤの入力を禁止している時は他のデータＤＴを他の
クロックCLKTにより入力して前記マスタラッチ３０に出
力する。同図において、９２は内部クロック生成回路で
あって、前記２種の外部クロックCLK 、CLKTを入力して
２種の内部クロックCK、NCK を生成し、この内部クロッ
クCK、NCK をマスタラッチ３０及びスレーブラッチ３１
に出力する。

【００７０】図２０は２Ｖ／３Ｖ系のスキャンフリップ
フロップ回路を示す。同図のスキャンフリップフロップ
回路は、前記図１９の２Ｖ系のスキャンフリップフロッ
プ回路のマスタラッチ３０、スレーブラッチ３１、内部
クロック生成回路３３及びマルチプレクサ９０と同一回
路を備えると共に、３Ｖの高電圧源を電圧源とする出力
バッファ９５と、２Ｖ／３Ｖ系のレベル変換回路９６と
を有する。前記２Ｖ／３Ｖ系のレベル変換回路９６はス
レーブラッチ３１と出力バッファ９５との間に介在す
る。２Ｖ／３Ｖ系のレベル変換回路９６の具体的構成は
前記図６（ａ）又は（ｂ）と同一構成である。

【００７１】図２２は他の２Ｖ／３Ｖ系のスキャンフリ
ップフロップ回路を示す。同図のスキャンフリップフロ
ップ回路は、前記図２１の２Ｖ系のスキャンフリップフ
ロップ回路のマスタラッチ３０、スレーブラッチ３１、
内部クロック生成回路９２及びデータ入力選択回路９１
と同一回路を備えると共に、３Ｖの高電圧源を電圧源と
する出力バッファ９７と、２Ｖ／３Ｖ系のレベル変換回
路９８とを有する。前記２Ｖ／３Ｖ系のレベル変換回路
９８はスレーブラッチ３１と出力バッファ９７との間に
介在する。２Ｖ／３Ｖ系のレベル変換回路９８の具体的
構成は前記図６（ａ）又は（ｂ）と同一構成である。

【００７２】前記図１８の半導体集積回路を論理合成す
る方法を説明する。組合せ回路８６、８７及び８８はク
リティカルパスを有すると仮定する。前記図１３の論理
合成方法のアルゴリズムによれば、組合せ回路の最初の
マッピングの段階（第１の工程）で組合せ回路８６、８
７及び８８は３Ｖ libの組合せ回路（第２の組合せ回
路）にマッピングされ、他の組合せ回路は２Ｖ libの組
合せ回路（第１の組合せ回路）にマッピングされる。

【００７３】次に、組合せ回路のリマッピングの段階
（第２の工程）で、組合せ回路８９が３Ｖlib の組合せ
回路にリマッピングされる。その後、レジスタ（フリッ
プフロップ回路）のマッピングの段階（第３の工程）で
フリップフロップ回路８０、８１、８２、８３及び８４
を２Ｖ／３Ｖ系フリップフロップ回路にマッピングし、
他のフリップフロップ回路を２Ｖ系のフリップフロップ
回路にマッピングする。

【００７４】前記のようにして生成された図１８の半導
体集積回路は、２Ｖの低電圧系の論理lib と３Ｖの高電
圧系の論理lib とが混在するが、各組合せ回路の電圧源
は２Ｖの低電圧源１６又は３Ｖの高電圧源１５の何れか
一方であり、２Ｖの低電圧から３Ｖの高電圧への電圧の
レベル変換は２Ｖ／３Ｖ系のスキャンフリップフロップ
回路内のレベル変換回路で行われる。

【００７５】前記図１８の半導体集積回路は、スキャン
テストモード時には、信号が組合せ回路を経ず複数のス
キャンフリップフロップ回路のみを経て伝達される図中
破線で示す８本のスキャンチェインを持つ。例えば入力
Si3 に繋がるスキャンチェインでは、２Ｖ／３Ｖ系のス
キャンフリップフロップ回路８１は通常モード時と同じ
く２Ｖの低電圧から３Ｖの高電圧にレベル変換を行な
い、そのスキャンフリップフロップ回路８１の次段のス
キャンフリップフロップ回路９９が３Ｖの高電圧から２
Ｖの低電圧にレベル変換を行う。従って、図２０又は図
２２に示すスキャンフリップフロップ回路を用いていて
も、信号伝達経路が通常の経路（即ち、組合せ回路を経
る経路）とは異なるスキャンテストモード時にも、２Ｖ
の低電圧系と３Ｖの高電圧系とが混在する本発明の半導
体集積回路のスキャンテストは可能である。

【００７６】尚、以上の説明では、チップ２０の内部コ
ア部２２内に形成されたメモリセル部Ｅ以外を構成する
機能ブロックＡに対して適用したが、他の機能ブロック
Ｂ〜Ｄに対しても同様に適用できるのは勿論のこと、メ
モリのセル部Ｅ以外を構成する複数の機能ブロックＡ〜
Ｄの相互間において同様に本発明を適用できるのは言う
までもない。

【００７７】したがって、本実施例の論理合成方法によ
れば、クリティカルパスを有する組合せ回路の全体を３
Ｖの高電圧系とし、その前段のレジスタ内にレベル変換
回路を配置したので、クリティカルパスを有する組合せ
回路内においてそのクリティカルパスのみを高電圧源で
駆動する場合のようにそのクリティカルパスを有する組
合せ回路内に複数のレベル変換回路を配置する位置を個
々判断する必要が無いと共に、必要とするレベル変換回
路の個数を少なくできて、半導体集積回路の設計が極め
て容易になる。しかも、クリティカルパスを有する組合
せ回路の全体が３Ｖの高電圧源１５で駆動されるもの
の、そのクリティカルパスを有する組合せ回路の個数は
半導体集積回路に備える組合せ回路の個数に比して極く
少数であるので、消費電流の増大は少なく抑えられる一
方、クリティカルパスを有しない全ての組合せ回路は２
Ｖの低電圧源１６で駆動されるので、半導体集積回路全
体として消費電流を少なくできて、低消費電力化が可能
である。

【００７８】図３の本実施例の半導体集積回路と、図２
５の従来の半導体集積回路とを比較する。図２５の従来
の半導体集積回路において、各組合せ回路100 ，102 ，
104 及び106 の信号伝搬遅延時間は、図示の通り6ns,12
ns,18ns,8ns であるとし、フリップフロップ回路のクロ
ック入力時からデータ出力時までの遅延時間を2ns とす
ると、組合せ回路の最大遅延は組合せ回路104 の18nsで
あるので、図２５の回路の最高動作周波数は 1000 / (2 + 18) = 50MH となる。

【００７９】一方、図３の本実施例の半導体集積回路に
おいて、クリティカルパスを有する組合せ回路５の遅延
時間は、従来と同様の電圧系（３Ｖ）であるので、同一
の遅延時間である18nsである。クリティカルパスを有し
ない組合せ回路１、３及び７の遅延時間は、電源電圧を
３Ｖの高電圧から２Ｖの低電圧に低下させたので、論理
セルの遅延が大きくなるのに伴い大きくなる。尚、図３
の半導体集積回路では、設計上の遅延時間の上限を20ns
とし、３Ｖの高電圧源に対し２Ｖの低電圧源ではセルの
遅延時間は１．５倍になると仮定する。クリティカルパ
スを有しない組合せ回路１、３及び７の遅延時間のうち
最大は、組合せ回路３の18nsである。

【００８０】２Ｖの低電圧源１６と３Ｖの高電圧源１５
との２電源を備えた結果、組合せ回路の最大遅延は、ク
リティカルパスを有しない組合せ回路３及びクリティカ
ルパスを有する組合せ回路５の18nsになる。フリップフ
ロップ回路２及び４のクロック入力時からデータ出力時
までの各信号伝搬遅延時間が2ns,組合せ回路３及び５の
遅延時間が各々18nsであるので、本実施例の半導体集積
回路の最高動作周波数は 1000 / (2 + 18) = 50MH となり、クリティカルパスを有しない組合せ回路１、３
及び７を２Ｖの低電圧源１６で駆動しても、従来の半導
体集積回路と同一の最高動作周波数が得られる。

【００８１】図２３は、図３の本実施例の半導体集積回
路と図２５の従来の半導体集積回路において、フリップ
フロップ回路のクロック入力時から次段のフリップフロ
ップ回路のデータ入力時までの遅延、即ちレジスタと組
合せ回路の遅延時間を合計した信号伝搬遅延時間の分布
を表している。同図(a) は従来の３Ｖの電圧系の半導体
集積回路の遅延分布、同図(b) は本実施例の２Ｖ系及び
３Ｖ系混在の半導体集積回路の遅延分布である。従来の
半導体集積回路において電源電圧のみを３Ｖの高電圧系
から２Ｖの低電圧系に変更すると、最大遅延時間が20ns
から30nsになり、クリティカルパスの遅延時間が設計上
の遅延の上限値20nsを越えるのに対し、図３の本実施例
の半導体集積回路では、遅延時間が20nsを越えるクリテ
ィカルパスを有する組合せ回路のみを３Ｖの高電圧系に
変更し、他のクリティカルパスを有しない組合せ回路は
２Ｖの低電源系としているので、設計上の遅延の上限値
20nsを満たすことができる。同図(b) はこの時の遅延の
分布を表している。

【００８２】次に、消費電力を従来の半導体集積回路と
本発明の半導体集積回路とで比較する。従来の半導体集
積回路の消費電力をＰ、電源を３Ｖの高電圧源と２Ｖの
低電圧源との両電源、回路全体に占めるクリティカルパ
スの割合を１０％、本発明の２Ｖ／３Ｖ系のフリップフ
ロップ回路が従来のフリップフロップ回路と回路構成が
異なることによる消費電力の増大分を１０％とすると、
本発明の半導体集積回路の消費電力は次式に示すよう
に、 [Ｐx (2/3)]² x 0.9 + Ｐx 1.1 x 0.1 = Ｐx 0.51 になり、消費電力は４９％も削減される。

【００８３】また、上述の条件で、回路全体に占めるク
リティカルパスの割合を５％とすると、本発明の半導体
集積回路の消費電力は次式に示すように、 [Ｐx (2/3)]² x 0.95 + Ｐx 1.1 x 0.05 = P x 0.48 になり、消費電力は52％も削減される。

【００８４】続いて、回路規模を従来の半導体集積回路
と本発明の半導体集積回路とで比較する。

【００８５】従来の半導体集積回路の回路規模をＳ、半
導体集積回路の中に占めるフリップフロップ回路の割合
を２０％、フリップフロップ回路全体の中でレベル変換
回路を有するフリップフロップ回路が占める割合を１０
％、本発明の２Ｖ／３Ｖ系のフリップフロップ回路が従
来のフリップフロップ回路と回路構成が異なることによ
る面積の増分を１０％とすると、本発明の半導体集積回
路の回路規模は次式に示すように、 Ｓ x 0.8 +Ｓ x 0.18 + Ｓx 1.1 x 0.02 =Ｓ x 1.002 になり、回路規模の増加は0.2%に留まる。

【００８６】また、上述の条件で、フリップフロップ回
路全体の中でレベル変換回路を有するフリップフロップ
回路が占める割合を５％とすると、本発明の半導体集積
回路の回路規模は次式に示すように、 Ｓ x 0.8 +Ｓ x 0.19 + Ｓx 1.1 x 0.01 =Ｓ x 1.001 になり、回路規模の増加は0.1%に留まる。

【００８７】

【発明の効果】以上説明したように、請求項１ないし請
求項９記載の発明の論理合成方法によれば、クリティカ
ルパスを持つ組合せ回路の全体を高電源で駆動するよう
論理合成するので、そのクリティカルパスの信号伝搬遅
延時間を設計上許容される遅延上限値未満に抑えること
ができると共に、クリティカルパスを持つ組合せ回路の
前段に位置するレジスタに１個のレベル変換回路を配置
するよう論理合成するので、クリティカルパスのみを高
電圧源で駆動する場合に比して、必要とするレベル変換
回路の数を少なく低減しつつ、機能記述からのトップダ
ウン設計とスキャンテストとが可能であり、従って半導
体集積回路の設計を極めて容易にすることができる。

【００８８】また、請求項１０ないし請求項２３記載の
発明の半導体集積回路によれば、この半導体集積回路
は、クリティカルパスを持つ極く一部の組合せ回路の全
体が高電圧源で駆動されるので、前記クリティカルパス
の信号伝搬遅延時間を設計上許容される遅延上限値未満
に抑えることができると共に、このようにクリティカル
パスを持つ組合せ回路の全体が高電圧源で駆動しても、
そのクリティカルパスを持つ組合せ回路の数は組合せ回
路の全体から見て極めて少なくて消費電力の増大は少な
く抑制される一方、他のクリティカルパスを持たない多
くの組合せ回路が低電圧源で駆動されるので、半導体集
積回路全体として消費電力が顕著に低減され、低消費電
力化を図ることができる。

【図面の簡単な説明】

【図１】画像処理システムの全体概略構成図である。

【図２】半導体チップの全体概略構成図である。

【図３】本発明の実施例における半導体集積回路の複数
のレジスタ及び複数の組合せ回路の接続関係を示す図で
ある。

【図４】レベル変換回路を有しないフリップフロップ回
路の構成図である。

【図５】レベル変換回路を有するフリップフロップ回路
の構成図である。

【図６】レベル変換回路の具体的構成を示す図である。

【図７】レベル変換回路を有しないラッチ回路の構成図
である。

【図８】レベル変換回路を有するラッチ回路の構成図で
ある。

【図９】論理合成装置の全体概略構成を示す図である。

【図１０】ハードウェア記述言語を示す図である。

【図１１】ネットリストを示す図である。

【図１２】スケマティックを示す図である。

【図１３】半導体集積回路の論理合成方法を示す図であ
る。

【図１４】半導体集積回路の他の論理合成方法を示す図
である。

【図１５】図１３の論理合成方法の変形例を示す図であ
る。

【図１６】図１４の他の論理合成方法の変形例を示す図
である。

【図１７】第２の組合せ回路及びレベル変換回路を有す
るフリップフロップ回路にマッピングする説明図であ
る。

【図１８】開発対象となる他の半導体集積回路を示す図
である。

【図１９】レベル変換回路を有しないスキャンフリップ
フロップ回路の構成図である。

【図２０】レベル変換回路を有するスキャンフリップフ
ロップ回路の構成図である。

【図２１】レベル変換回路を有しない他のスキャンフリ
ップフロップ回路の構成図である。

【図２２】レベル変換回路を有する他のスキャンフリッ
プフロップ回路の構成図である。

【図２３】従来例及び本発明例における半導体集積回路
の信号伝搬遅延時間とその遅延時間を有する組合せ回路
の個数の分布を示す図である。

【図２４】レジスタトランスファーレベルの記述を示す
図である。

【図２５】従来の半導体集積回路の論理回路を示す図で
ある。

【図２６】任意の半導体集積回路においてクリティカル
パスのみを高電圧源で駆動する場合のレベル変換回路の
配置位置を示す図である。

【図２７】他の任意の半導体集積回路においてクリティ
カルパスのみを高電圧源で駆動する場合のレベル変換回
路の配置位置を示す図である。

【符号の説明】

１、３、７ 第１の組合せ回路 ５ 第２の組合せ回路 ２、４、６、８ フリップフロップ回路（レジスタ） ９ クロックバッファ（クロック供給手
段） １５ 高電圧源 １６ 低電圧源 ２２ 内部コア部 ３０ マスタラッチ ３１ スレーブラッチ ３３、３３ ５４、９２ 内部クロック生成回路 ３５、３５ ５６、９６、９８ レベル変換回路 ３６ データ一時記憶部 ４０、４１ ＰMOS 型トランジスタ ４２、４３ ＮMOS 型トランジスタ ４５、４６ ＣMOS 型インバータ ４７、４９ ＰMOS 型トランジスタ ４８、５０ ＮMOS 型トランジスタ ５１、５１´ ラッチ回路（レジスタ） ５２ ラッチ部 ６５ タイミング検証部 ８０〜８４ スキャンテスト用フリップフロッ
プ回路（レジスタ） ９０ マルチプレクサ ９１ データ入力選択回路

Claims (23)

【特許請求の範囲】
1. 【請求項１】 複数のレジスタと前記複数のレジスタの
   間に位置する複数の組合せ回路とから成る半導体集積回
   路を論理セルの接続情報に基いて合成する論理合成方法
   であって、 前記何れかの組合せ回路の信号伝搬遅延時間が設計上の
   遅延上限値以下の場合にはこの組合せ回路を低電圧源を
   電圧源とする第１の組合せ回路に合成すると共に、前記
   何れかの組合せ回路の信号伝搬遅延時間が設計上の遅延
   上限値を越える場合にはこの組合せ回路を高電圧源を電
   圧源とする第２の組合せ回路に合成する第１の工程と、 前記合成された何れかの第１の組合せ回路の出力が前記
   合成された第２の組合せ回路に入力された形の混在の有
   無を判断し、その混在が有る場合にはその第１の組合せ
   回路を第２の組合せ回路に再合成する第２の工程と、 前記各レジスタが前記合成又は再合成された第２の組合
   せ回路に信号を出力するレジスタか否かを判断し、何れ
   かのレジスタがそのレジスタである場合にはこのレジス
   タを高電圧源を電圧源とするレジスタに合成し、そのレ
   ジスタでない場合にはこのレジスタを低電圧源を電圧源
   とするレジスタに合成する第３の工程とを有することを
   特徴とする論理合成方法。
2. 【請求項２】 第１の工程は、 最初に、第１の組合せ回路及び低電圧源により駆動され
   るレジスタを用いて前記低電圧源により駆動されるレジ
   スタ及び前記第１の組合せ回路を合せた信号伝搬遅延時
   間を見積り、 次いで、前記見積り結果が設計上の遅延上限値以下とな
   る第１の組合せ回路が有る場合にはその第１の組合せ回
   路を第１の組合せ回路に合成し、前記見積り結果が設計
   上の遅延上限値を越える第１の組合せ回路が有る場合に
   はその第１の組合せ回路を第２の組合せ回路に合成する
   工程であることを特徴とする請求項１記載の論理合成方
   法。
3. 【請求項３】 第１の工程は、 最初に、全ての組合せ回路を第１の組合せ回路を用いて
   合成し、 次いで、前記組合せ回路の信号伝搬遅延時間が設計上の
   遅延上限値を越えるか否かを判定し、設計上の遅延上限
   値を越える第１の組合せ回路が有る場合にはその第１の
   組合せ回路を第２の組合せ回路に再合成する工程である
   ことを特徴とする請求項１記載の論理合成方法。
4. 【請求項４】 第２の工程は、 第１の組合せ回路を第２の組合せ回路に再合成した結
   果、新たに、何れかの第１の組合せ回路の出力が前記合
   成された第２の組合せ回路に入力された形の混在が生じ
   たか否かを判断し、その混在が生じた場合にはその第１
   の組合せ回路を第２の組合せ回路に再合成することを繰
   返す工程を有することを特徴とする請求項１記載の論理
   合成方法。
5. 【請求項５】 複数のレジスタ及びその各レジスタ間に
   位置する複数の組合せ回路を記述したレジスタトランス
   ファーレベルの設計データを入力し、 第１の工程における論理セルの接続情報は、前記入力し
   たレジスタトランスファーレベルの設計データから生成
   されることを特徴とする請求項１記載の論理合成方法。
6. 【請求項６】 論理セルの接続情報を記載したネットリ
   ストを入力し、 第１の工程における論理セルの接続情報は、前記入力し
   たネットリストに記載された論理セルの接続情報から生
   成されることを特徴とする請求項１記載の論理合成方
   法。
7. 【請求項７】 論理セルの接続情報を表したスケマティ
   ックを入力し、 第１の工程における論理セルの接続情報は、前記入力し
   たスケマティックに表された論理セルの接続情報から生
   成されることを特徴とする請求項１記載の論理合成方
   法。
8. 【請求項８】 入力されたレジスタトランスファレベ
   ル、入力されたネットリスト、又は入力されたスケマテ
   ィックに基づく論理セルの接続情報を最適化し、 前記最適化された論理セルの接続情報を、第１の工程に
   おける論理セルの接続情報として用いることを特徴とす
   る請求項５、請求項６又は請求項７記載の論理合成方
   法。
9. 【請求項９】 第３の工程の後、 各レジスタのタイミングを検証する工程を有することを
   特徴とする請求項１、請求項２、請求項３又は請求項４
   記載の論理合成方法。
10. 【請求項１０】 複数のレジスタ及び前記各レジスタの
    間に位置する複数の組合せ回路を有する半導体集積回路
    であって、 前記複数の組合せ回路のうち一部の組合せ回路は、低電
    圧源を電圧源とする第１の組合せ回路より成り、前記複
    数の組合せ回路のうち他の組合せ回路は、高電圧源を電
    圧源とする第２の組合せ回路より成り、 前記複数のレジスタのうち、入力側に第１の組合せ回路
    が位置すると共に出力側に第２の組合せ回路が位置する
    レジスタは、低電圧源を電圧源とするデータ一時記憶部
    と、高電圧源を電圧源として前記データ一時記憶部の低
    電圧の出力信号を高電圧の出力信号にレベル変換するレ
    ベル変換回路とを有するレジスタにより構成されること
    を特徴とする半導体集積回路。
11. 【請求項１１】 複数のレジスタのうち、入力側及び出
    力側に各々第１の組合せ回路が位置するレジスタ、及び
    入力側に第２の組合せ回路が位置すると共に出力側に第
    １の組合せ回路が位置するレジスタは、各々、低電圧源
    を電圧源としレベル変換回路を有しないレジスタにより
    構成され、 前記複数のレジスタのうち、入力側及び出力側に各々第
    ２の組合せ回路が位置するレジスタは、低電圧源を電圧
    源とするデータ一時記憶部と、高電圧源を電圧源として
    前記データ一時記憶部の低電圧の出力信号を高電圧の出
    力信号にレベル変換するレベル変換回路とを有するレジ
    スタにより構成されることを特徴とする請求項１０記載
    の半導体集積回路。
12. 【請求項１２】 低電圧源を電圧源とし且つ各レジスタ
    にクロックを供給するクロック供給手段を有することを
    特徴とする請求項１０又は請求項１１記載の半導体集積
    回路。
13. 【請求項１３】 レベル変換回路を有するレジスタはフ
    リップフロップ回路より成り、 前記フリップフロップ回路は、 低電圧源を電圧源とし直列接続されたマスターラッチ及
    びスレーブラッチと、高電圧源を電圧源とする出力バッ
    ファーと、前記スレーブラッチと前記出力バッファとの
    間に介在され前記スレーブラッチから入力した低電圧の
    信号を高電圧の信号にレベル変換して前記出力バッファ
    に出力するレベル変換回路とを有することを特徴とする
    請求項１０、請求項１１又は請求項１２記載の半導体集
    積回路。
14. 【請求項１４】 レベル変換回路を有しないレジスタは
    フリップフロップ回路より成り、 前記フリップフロップ回路は、 低電圧源を電圧源とし直列接続されたマスターラッチ及
    びスレーブラッチと、低電圧源を電圧源とし前記スレー
    ブラッチからの出力信号を入力する出力バッファーとを
    有することを特徴とする請求項１１又は請求項１２記載
    の半導体集積回路。
15. 【請求項１５】 レベル変換回路を有するレジスタはラ
    ッチ回路より成り、 前記ラッチ回路は、 低電圧源を電圧源とするラッチ部と、高電圧源を電圧源
    とする出力バッファーと、前記ラッチ部と前記出力バッ
    ファとの間に介在され前記ラッチ部から入力した低電圧
    の信号を高電圧にレベル変換して前記出力バッファに出
    力するレベル変換回路とを有することを特徴とする請求
    項１０、請求項１１又は請求項１２記載の半導体集積回
    路。
16. 【請求項１６】 レベル変換回路を有しないレジスタは
    ラッチ回路より成り、 前記ラッチ回路は、 低電圧源を電圧源とするラッチ部と、低電圧源を電圧源
    とし前記ラッチ部からの出力信号を入力する出力バッフ
    ァーとを有することを特徴とする請求項１１又は請求項
    １２記載の半導体集積回路。
17. 【請求項１７】 各レジスタは、スキャンテスト用フリ
    ップフロップ回路により構成されることを特徴とする請
    求項１０、請求項１１又は請求項１２記載の半導体集積
    回路。
18. 【請求項１８】 スキャンテスト用フリップフロップ回
    路のうち、レベル変換回路を有するスキャンテスト用フ
    リップフロップ回路は、 低電圧源を電圧源とすると共に外部入力される制御信号
    により複数の入力データのうち何れか１つのデータを選
    択するマルチプレクサと、低電圧源を電圧源とし前記マ
    ルチプレクサからの信号を入力する直列接続されたマス
    ターラッチ及びスレーブラッチと、高電圧源を電圧源と
    する出力バッファーと、前記スレーブラッチと前記出力
    バッファとの間に介在され前記スレーブラッチから入力
    した低電圧の信号を高電圧の信号にレベル変換して前記
    出力バッファに出力するレベル変換回路とを有すること
    を特徴とする請求項１７記載の半導体集積回路。
19. 【請求項１９】 スキャンテスト用フリップフロップ回
    路のうち、レベル変換回路を有するスキャンテスト用フ
    リップフロップ回路は、 低電圧源を電圧源としクロックにより複数の入力データ
    のうち何れか１つのデータを選択するデータ入力選択回
    路と、低電圧源を電圧源とし前記データ入力選択回路か
    らの信号を入力する直列接続されたマスターラッチ及び
    スレーブラッチと、高電圧源を電圧源とする出力バッフ
    ァーと、前記スレーブラッチと前記出力バッファとの間
    に介在され前記スレーブラッチから入力した低電圧の信
    号を高電圧の信号にレベル変換して前記出力バッファに
    出力するレベル変換回路とを有することを特徴とする請
    求項１７記載の半導体集積回路。
20. 【請求項２０】 レベル変換回路は、 ２個のＰMOS 型トランジスタと、２個のＮMOS 型トラン
    ジスタとにより構成され、 一方のＰMOS 型トランジスターのゲートは他方のＰMOS
    型トランジスターのドレインに接続され、前記一方のＰ
    MOS 型トランジスターのドレインは前記他方のＰMOS 型
    トランジスターのゲートに接続され、前記２個のＰMOS
    型トランジスターのソースは高電圧源に接続され、 前記２個のＮMOS 型トランジスターは、その両ゲート
    に、相補の信号を出力するスレーブラッチの前記相補の
    信号が入力され、その各ドレインが前記２個のＰMOS 型
    トランジスターの各ドレインに接続され、前記２個のＮ
    MOS 型トランジスターの各ソースが接地され、 前記２個のＮMOS 型トランジスターの各ドレインの電位
    を信号として出力することを特徴とする請求項１３、請
    求項１５、請求項１８又は請求項１９記載の半導体集積
    回路。
21. 【請求項２１】 レベル変換回路は、 ２個のＰMOS 型トランジスタと、 ２個のＣMOS 型インバータとを備え、 前記各ＣMOS 型インバータは、直列接続された１個のＰ
    MOS 型トランジスタ及び１個のＮMOS 型トランジスタよ
    り成ると共に、前記ＰMOS 型及びＮMOS 型の両トランジ
    スターの両ゲートを入力端子とし、前記ＰMOS 型及びＮ
    MOS 型の両トランジスターの直列接続部を出力端子とす
    るものであり、 前記２個のＣMOS 型インバータの入力端子には、相補の
    信号を出力するスレーブラッチの前記相補の信号が入力
    され、 前記２個のＰMOS 型トランジスタは、その両ドレインが
    前記両ＣMOS 型インバータのＰMOS 型トランジスタのソ
    ースに各々接続され、その各ソースは高電圧源に接続さ
    れ、 前記２個のＣMOS 型インバータのＮMOS 型トランジスタ
    のソースは接地され、 前記各ＣMOS 型インバータの出力端子は、直列接続され
    ない側のＰMOS 型トランジスタのゲートに各々接続さ
    れ、 前記２個のＣMOS 型インバータの各出力端子の電位を信
    号として出力することを特徴とする請求項１３、請求項
    １５、請求項１８又は請求項１９記載の半導体集積回
    路。
22. 【請求項２２】 低電圧源及び高電圧源は各々外部から
    入力されることを特徴とする請求項１０、請求項１１又
    は請求項１２記載の半導体集積回路。
23. 【請求項２３】 入出力パッドの配置領域と、内部コア
    部とを有し、 前記内部コア部に、複数のレジスタと複数の組合せ回路
    とが配置されると共にメモリのセル部が配置されること
    を特徴とする請求項１０、請求項１１又は請求項１２記
    載の半導体集積回路。