JP2005328547A - 制御信号発生器、スキャニング機能を行うラッチ回路、フリップフロップ及び前記フリップフロップの動作の制御方法 - Google Patents

Abstract

【課題】 制御信号発生器、スキャニング機能を行うラッチ回路、及び制御信号発生器とラッチ回路とを備えるフリップフロップを提供する。
【解決手段】 クロック信号と、第１状態を有するスキャンイネーブル信号とに基づいて、相補的なパルスを発生させ、クロック信号と、第２状態を有するスキャンイネーブル信号とに基づいて、相補的な内部クロック信号を発生させる制御信号発生器、及び相補的なパルスに基づいて、第１入力端に入力される入力信号をラッチし、相補的な内部クロック信号に基づいて、第２入力端に入力されるスキャン入力信号をラッチするラッチ回路を備えるフリップフロップである。
【選択図】 図４

Description

本発明は、半導体装置に係り、特に、スキャニング機能を行うラッチ回路、前記ラッチ回路の動作を制御する制御信号を発生させる制御信号発生器、前記ラッチ回路と前記制御信号発生器とを備えるフリップフロップ、及び前記フリップフロップの動作の制御方法に関する。

図１は、一般的なパルス基盤のフリップフロップのブロック図を示す。図１に示したパルス基盤のフリップフロップ１００は、高速に動作するように設計される。パルス基盤のフリップフロップ１００は、互いに相補的なパルスを発生させるパルス発生器１１０と、相補的なパルスに基づいて、入力信号（または、データＤＩＮ）をラッチするラッチ１３０とを備える。

図２は、図１に示したパルス発生器の回路図を示す。図２のパルス発生器１１０は、複数個のインバータ１１１、１１３、１１５、１１９とＮＡＮＤゲート１１７とを備え、ＮＡＮＤゲート１１７は、クロック信号ＣＬＫ、及びインバータチェーン１１１ないし１１５によって遅延されたクロック信号を受信し、それらを否定論理積し、その結果をパルスＣＢとして出力する。また、インバータ１１９は、ＮＡＮＤゲート１１７の出力信号を反転させ、その結果をパルスＣとして出力する。

図３は、図１に示したラッチの回路図を示す。図３に示すように、ラッチ１３０は、２つのトライステートバッファ１３１、１３７と、２つのインバータ１１３、１３５とで構成される。

図１ないし図３に示すように、一般的に、ラッチ１３０は、互いに相補的なパルスＣ、ＣＢの論理状態に基づいて、入力端に入力される入力信号ＤＩＮを受信してラッチし、ラッチされた信号を出力信号ＤＯＵＴとして出力する。
しかし、複数個のフリップフロップを備えるチップがパッケージングされ、チップの内部に存在するロジック（例えば、フリップフロップと関連した組み合わせ回路）をテストする場合、複数個のフリップフロップのそれぞれの動作如何を正確にテストし難い。
したがって、チップに具現された複数個のフリップフロップのそれぞれは、信号（または、データ）をラッチする機能を行う回路以外に、テスト時に自身が正常的に動作するか否かもテストするための別途の回路を備えなければならない。

この別途の回路をスキャン回路といい、スキャン回路を備えるフリップフロップは、スキャニング機能を行うフリップフロップという。
すなわち、スキャニング機能を行うフリップフロップにスキャン回路が具現されることによって、フリップフロップの消費電力は増加し、フリップフロップのセットアップ時間が増加するので、フリップフロップの入力−出力遅延が増加する。したがって、スキャニング機能を行う少なくとも一つのフリップフロップを備えるチップの動作速度は減少するという問題点がある。

本発明が解決しようとする課題は、高速・低電力に信号ラッチング機能とスキャニング機能とを行うことが可能なラッチ回路、このラッチ回路の動作を制御する制御信号を発生させる制御信号発生器、ラッチ回路と前記制御信号発生器とを備えるフリップフロップ、及びフリップフロップの動作の制御方法を提供することにある。

前記課題を解決するためのラッチ回路と制御信号発生器とを備えるフリップフロップにおいて、前記ラッチ回路の動作を制御するための相補的なパルスと、相補的な内部クロック信号とを発生させる前記制御信号発生器は、第１入力端に入力されるクロック信号と第２入力端に入力される信号とを否定論理積し、その結果として前記パルスの第１パルスを発生させる第１ ＮＡＮＤゲート、前記第１パルスを反転させ、その結果として前記パルスの第２パルスを発生させる第１インバータ、接地電源と前記第２入力端との間に接続され、制御端に入力される前記第２パルスに応答してスイッチングされる第１スイッチング回路、スキャンイネーブル信号と前記クロック信号とを否定論理積し、その結果として前記内部クロック信号の第１内部クロック信号を出力する第２ ＮＡＮＤゲート、前記第１内部クロック信号を反転させ、その結果として前記内部クロック信号の第２内部クロック信号を発生させる第２インバータ、前記第２入力端と前記接地電圧との間に接続され、制御端に入力される前記スキャンイネーブル信号に応答してスイッチングされる第２スイッチング回路、前記第２入力端の信号を反転させる第３インバータ、及び前記スキャンイネーブル信号と前記第３インバータの出力信号とに基づいて、前記クロック信号を前記第２入力端に伝送する伝送回路を備える。

前記伝送回路は、トライステートバッファである。前記伝送回路は、前記クロック信号を反転させる第４インバータ、及び前記スキャンイネーブル信号と前記第３インバータの出力信号とに基づいて、前記第４インバータの出力信号を前記第２入力端に伝送する伝送ゲートを備える。

前記課題を解決するためのフリップフロップに使われるラッチ回路は、入力信号を受信し、パルスに基づいて、前記入力信号を自身の出力端に伝送する第１伝送回路、スキャン入力信号を受信し、内部クロック信号に基づいて、前記スキャン入力信号を自身の出力端に伝送する第２伝送回路、及び前記第１伝送回路の出力端と前記第２伝送回路の出力端とに接続され、前記パルスに基づいて、前記第１伝送回路の出力信号と前記第２伝送回路の出力信号のうち、いずれか一つをラッチする第１ラッチを備える。

前記第１伝送回路は、前記入力信号を反転させるインバータ、及び前記パルスに基づいて、前記インバータの出力信号を前記第１伝送回路の出力端に伝送する伝送ゲートを備える。前記ラッチ回路は、前記ラッチの出力端に接続されるインバータをさらに備える。

前記第２伝送回路は、前記内部クロック信号に基づいて、前記スキャン入力信号を伝送するトライステートバッファ、前記トライステートバッファの出力端の信号をラッチする第２ラッチ、前記トライステートバッファの出力端に入力端が接続されたインバータ、及び前記インバータの出力端と前記第２伝送回路の出力端との間に接続される伝送ゲートを備える。

前記課題を解決するためのフリップフロップに使われるラッチ回路は、入力信号とパルスとの組み合わせに基づいて、電源電圧、接地電源電圧及びハイインピーダンスのうち一つを出力する第１伝送回路、前記第１伝送回路の出力信号を反転させるインバータ、前記第１伝送回路の出力端と電源との間に接続され、ゲートが前記インバータの出力端に接続される第１ ＰＭＯＳトランジスタ、前記電源と前記ラッチ回路の出力端との間に接続され、ゲートが前記第１伝送回路の出力端に接続される第２ ＰＭＯＳトランジスタ、一端が前記ラッチ回路の出力端に接続され、ゲートが前記第１伝送回路の出力端に接続される第１ ＮＭＯＳトランジスタ、前記第１ ＮＭＯＳトランジスタの他端と接地電源との間に接続され、前記パルスがゲートに入力される第２ ＮＭＯＳトランジスタ、スキャン入力信号を受信し、内部クロック信号に基づいて、前記スキャン入力信号を自身の出力端に伝送する第２伝送回路、及び前記ラッチ回路の出力端と前記第２伝送回路の出力端とに接続されるラッチを備える。

前記課題を解決するためのフリップフロップは、クロック信号と第１状態を有するスキャンイネーブル信号とに基づいて、相補的なパルスを発生させ、前記クロック信号と第２状態を有する前記スキャンイネーブル信号とに基づいて、相補的な内部クロック信号を発生させる制御信号発生器、及び前記相補的なパルスに基づいて、第１入力端に入力される入力信号をラッチし、前記相補的な内部クロック信号に基づいて、第２入力端に入力されるスキャン入力信号をラッチするラッチ回路を備える。

前記課題を解決するためのスキャニング機能を行うことが可能なフリップフロップは、スキャンイネーブル信号と相補的なクロック信号とに基づいて、入力信号とスキャン入力信号のうちいずれか一つを出力する選択回路、前記相補的なクロック信号に基づいて、前記選択回路の出力信号をラッチする第１ラッチ、前記相補的なクロック信号に基づいて、前記第１ラッチの出力信号を伝送する伝送回路、及び前記相補的なクロック信号に基づいて、前記伝送回路の出力信号をラッチする第２ラッチを備える。

前記選択回路は、前記スキャンイネーブル信号を反転させるインバータ、前記インバータの出力信号と前記入力信号とを受信し、それらを論理積する第１ ＡＮＤゲート、前記スキャンイネーブル信号とスキャン入力信号とを受信し、それらを論理積する第２ ＡＮＤゲート、及び入力端が前記第１ ＡＮＤゲートの出力端と前記第２ ＡＮＤゲートの出力端とに接続され、前記相補的なクロック信号を制御信号として受信するトライステートバッファを備える。

前記選択回路は、前記スキャンイネーブル信号を反転させる第１インバータ、前記第１インバータの出力信号と前記入力信号とを受信し、それらを論理積する第１ ＡＮＤゲート、前記スキャンイネーブル信号とスキャン入力信号とを受信し、それらを論理積する第２ ＡＮＤゲート、入力端が前記第１ ＡＮＤゲートの出力端と前記第２ ＡＮＤゲートの出力端とに接続される第２インバータ、及び前記相補的なクロック信号に基づいて、前記第２インバータの出力信号を伝送する伝送ゲートを備える。

前記第１ラッチは、前記選択回路の出力端に接続されるインバータ、及び前記相補的なクロック信号を制御信号として受信し、前記インバータの出力端と前記選択回路の出力端との間に接続されるトライステートバッファを備える。
前記伝送回路は、前記選択回路の出力端に接続されるインバータ、及び前記相補的なクロック信号に基づいて、前記伝送回路の出力信号を伝送する伝送ゲートを備える。

前記伝送回路は、前記相補的なクロック信号を制御信号として受信し、前記選択回路の出力端に接続されるトライステートバッファを備える。前記第２ラッチは、前記伝送回路の出力端に接続されるインバータ、及び前記相補的なクロック信号を制御信号として受信し、前記インバータの出力端と前記伝送回路の出力端との間に接続されるトライステートバッファを備える。

前記課題を解決するためのフリップフロップの動作の制御方法は、前記フリップフロップに入力されるクロック信号及びスキャンイネーブル信号の状態に基づいて、前記フリップフロップでのラッチング動作及びスキャニング動作を制御するために、少なくとも２つのパルス信号と少なくとも２つの内部クロック信号とを発生させるステップ、及び前記少なくとも２つのパルス信号と前記少なくとも２つの内部クロック信号とに基づいて、前記フリップフロップでのラッチング動作及びスキャニング動作を制御するステップを備えることを特徴とする。

本発明によるラッチング機能、またはスキャニング機能を行うフリップフロップは、低電力、かつ高速で動作できる。

本発明と、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
以下、添付した図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に付された同一参照符号は同一部材を示す。

図４は、本発明の実施形態によるスキャニング機能を行うことが可能なパルス基盤のフリップフロップのブロック図を示す。図４のパルス基盤のフリップフロップ２００は、信号（または、データ）保存回路の一例であって、高速及び低電力に、ラッチング機能とスキャニング機能のうちいずれか一つを行う。図４のパルス基盤のフリップフロップ２００は、制御信号発生器３００とラッチ回路４００とを備える。

制御信号発生器３００は、クロック信号ＣＬＫと、第１状態（例えば、論理ロー）を有するスキャンイネーブル信号ＳＥとに基づいて、図９に示すような相補的なパルスＰ、ＰＢを発生させる。
また、制御信号発生器３００は、クロック信号ＣＬＫと、第２状態（例えば、論理ハイ）を有するスキャンイネーブル信号ＳＥとに基づいて、図９に示すような相補的な内部クロック信号ＳＣ、ＳＣＢを発生させる。

相補的なパルスＰ、ＰＢと、相補的な内部クロック信号ＳＣ、ＳＣＢとは、互いに排他的に生成される。
例えば、スキャンイネーブル信号ＳＥが第１状態を有する場合、ラッチ回路４００は、相補的なパルスＰ、ＰＢの状態に基づいて、第１入力端に入力される入力信号ＤＩＮをラッチする。すなわち、ラッチ回路４００は、正常的にラッチング機能を行う。
しかし、スキャンイネーブル信号ＳＥが第２状態を有する場合、ラッチ回路４００は、相補的な内部クロック信号ＳＣ、ＳＣＢに基づいて、第２入力端に入力されるスキャン入力信号ＳＩをラッチする。すなわち、ラッチ回路４００は、スキャニング機能を行う。

図５は、図４に示したパルス基盤のフリップフロップの接続図を示す。
図４と図５とに示すように、第１フリップフロップ２００＿１は、スキャンイネーブル信号ＳＥに基づいて、入力信号ＤＩＮ１とスキャン入力信号ＳＩのうち、いずれか一つの信号を出力信号ＤＯＵＴ１として出力する。

第２フリップフロップ２００＿２は、スキャンイネーブル信号ＳＥに基づいて、入力信号ＤＩＮ２と、第１フリップフロップ２００＿１から出力された信号ＤＯＵＴ２のうち、いずれか一つの信号を出力信号ＤＯＵＴ２として出力する。スキャン出力信号ＤＯＵＴ１は、第２フリップフロップ２００＿２のスキャン入力信号（または、データ）として使われる。

第ｎフリップフロップ２００＿ｎは、スキャンイネーブル信号ＳＥに基づいて、入力信号ＤＩＮｎと、第ｎ−１フリップフロップ（図示せず）から出力された信号のうち、いずれか一つの信号を出力信号ＤＯＵＴｎとして出力する。第ｎフリップフロップ２００＿ｎから出力された出力信号ＤＯＵＴｎは、スキャン出力信号ＳＣＯである。

すなわち、スキャンイネーブル信号ＳＥが第１状態（例えば、論理ロー）である場合、各フリップフロップ２００＿１ないし２００＿ｎは、パルスＰ、ＰＢに基づいて各入力信号ＤＩＮ１ないしＤＩＮｎをラッチし、ラッチされた信号を出力信号ＤＯＵＴ１ないしＤＯＵＴｎとして出力する。

しかし、スキャンイネーブル信号ＳＥが第２状態（例えば、論理ハイ）である場合（すなわち、各フリップフロップ２００＿１ないし２００＿ｎがスキャニング機能を行う場合）、各フリップフロップ２００＿１ないし２００＿ｎは、シフトレジスタの機能を行う。したがって、スキャン入力信号ＳＩは、内部クロック信号ＳＣ、ＳＣＢの論理状態に基づいて、各フリップフロップ２００＿１ないし２００＿ｎを順次に通過し、最終的にスキャン入力信号ＳＩは、スキャン出力信号ＳＣＯとして第ｎフリップフロップ２００＿ｎから出力される。したがって、各フリップフロップ２００＿１ないし２００＿ｎの動作如何が、テストされる。

図６は、図４に示した制御信号発生器の回路図を示す。図６に示すように、制御信号発生器３００は、パルス発生器３１０と内部クロック信号発生器３２０とを備える。
パルス発生器３１０は、クロック信号ＣＬＫと、第１状態（例えば、論理ロー）を有するスキャンイネーブル信号ＳＥとに基づいて、相補的なパルスＰ、ＰＢを発生させる。パルス発生器３１０は、第１ ＮＡＮＤゲート３１１、第１インバータ３１３、及び第１スイッチング回路３１５を備える。

第１ ＮＡＮＤゲート３１１は、第１入力端に入力されるクロック信号ＣＬＫと、第２入力端に入力される信号とを受信し、それらを否定論理積し、その結果として第１パルスＰＢを発生させる。第１インバータ３１３は、第１パルスＰＢを受信し、それを反転させ、その結果として第２パルスＰを発生させる。

第１スイッチング回路３１５は、ＮＭＯＳトランジスタで具現され、接地電源ＶＳＳと第１ ＮＡＮＤゲート３１１の第２入力端との間に接続され、制御端（すなわち、ゲート）に入力される第２パルスＰに応答してスイッチングされる。

内部クロック信号発生器３２０は、クロック信号ＣＬＫと、第２状態（例えば、論理ハイ）を有するスキャンイネーブル信号ＳＥとに基づいて、相補的な内部クロック信号ＳＣ、ＳＣＢを発生させる。内部クロック信号発生器３２０は、第２ ＮＡＮＤゲート３２１、第２インバータ３２３、伝送回路３２５、第３インバータ３２７、及び第２スイッチング回路３２９を備える。

第２ ＮＡＮＤゲート３２１は、スキャンイネーブル信号ＳＥとクロック信号ＣＬＫとを受信し、それらを否定論理積し、その結果として第１内部クロック信号ＳＣＢを出力する。
第２インバータ３２３は、第１内部クロック信号ＳＣＢを受信し、それを反転させ、その結果として第２内部クロック信号ＳＣを発生させる。第１内部クロック信号ＳＣＢと第２内部クロック信号ＳＣとは、クロック信号ＣＬＫに同期されることが望ましい。

第２スイッチング回路３２９は、ＮＭＯＳトランジスタで具現され、第１ＮＡＮＤゲート３１１の第２入力端と接地電源ＶＳＳとの間に接続され、制御端（すなわち、ゲート）に入力されるスキャンイネーブル信号ＳＥに応答してスイッチングされる。第３インバータ３２７は、第１ ＮＡＮＤゲート３１１の第２入力端の信号を受信し、それを反転させる。

伝送回路３２５は、トライステートバッファで具現され、スキャンイネーブル信号ＳＥと第３インバータ３２７の出力信号とに基づいて、クロック信号ＣＬＫを第１ ＮＡＮＤゲート３１１の第２入力端に伝送する。トライステートバッファ３２５は、一つのインバータ３３１及び一つの伝送ゲート３３３からなる伝送回路３３０に代替させることができる。

インバータ３３１は、クロック信号ＣＬＫを受信し、それを反転させる。伝送ゲート３３３は、一つのＰＭＯＳトランジスタ及び一つのＮＭＯＳトランジスタで具現され、スキャンイネーブル信号ＳＥと第３インバータ３２７の出力信号とに基づいて、インバータ３３１の出力信号を第１ ＮＡＮＤゲート３１１の第２入力端に伝送する。

図７は、図４に示したラッチ回路の第１回路図を示す。図７に示すように、ラッチ回路４００は、第１伝送回路４１０、ラッチ４２０、及び第２伝送回路４３０を備える。
第１伝送回路４１０は、入力信号ＤＩＮを受信し、パルスＰ、ＰＢに基づいて入力信号ＤＩＮを自身の出力端に伝送する。第１伝送回路４１０は、トライステートバッファ４１１で具現される。

また、トライステートバッファ４１１は、伝送回路４１３に代替させることができる。伝送回路４１３は、入力信号ＤＩＮを受信し、それを反転させるインバータ４１５、及びパルスＰ、ＰＢに基づいて、インバータ４１５の出力信号を前記第１伝送回路４１０の出力端に伝送する伝送ゲート４１７を備える。

第２伝送回路４３０は、スキャン入力信号ＳＩを受信し、内部クロック信号ＳＣ、ＳＣＢの状態に基づいて、スキャン入力信号ＳＩを自身の出力端に伝送する。第２伝送回路４３０は、トライステートバッファ４３１、直列に接続されたインバータ４３３、４３５によってなるラッチ、インバータ４３７、及び伝送ゲート４３９を備える。

トライステートバッファ４３１は、内部クロック信号ＳＣ、ＳＣＢの状態に基づいて、スキャン入力信号ＳＩを自身の出力端に伝送する。トライステートバッファ４３１は、インバータ４１５及び伝送ゲート４１７からなる伝送回路４１３に代替させることができる。直列に接続されたインバータ４３３、４３５によってなるラッチは、トライステートバッファ４３１の出力端の信号をラッチする。

インバータ４３７は、トライステートバッファ４３１の出力端から出力された信号を受信し、それを反転させる。伝送ゲート４３９は、インバータ４３７の出力端とインバータ４２１の出力端との間に接続される。インバータ４３７と伝送ゲート４３９とで構成された伝送回路は、トライステートバッファに代替させることができる。
ラッチ４２０は、第１伝送回路４１０の出力端と第２伝送回路４３０の出力端とに接続され、パルスＰ、ＰＢに基づいて、第１伝送回路４１０から出力された信号と第２伝送回路４３０から出力された信号のうち、いずれか一つを信号をラッチする。

ラッチ４２０は、インバータ４２１とトライステートバッファ４２３とを備える。インバータ４２１は、トライステートバッファ４１１の出力端と伝送ゲート４３９の出力端との間に接続される。トライステートバッファ４２３は、トライステートバッファ４１１の出力端と伝送ゲート４３９の出力端との間に接続される。トライステートバッファ４２３は、パルスＰ、ＰＢの状態に基づいて信号を伝送する。トライステートバッファ４２３は、伝送回路４１３に代替させることができる。

すなわち、本明細書で示した一つのトライステートバッファと伝送回路４１３とは、互いに代替されることができる。また、本発明によるラッチ回路４００は、入力信号ＤＩＮとスキャン入力信号ＳＩのうち、いずれか一つをラッチする。

本発明の実施形態によれば、インバータ４２１及びトライステートバッファ４２３で構成されたラッチは、ラッチ回路４００の入力端と出力端との間に負担を与えない。すなわち、本発明によるラッチ回路４００は、入力−出力遅延の減少なしにスキャニング機能を行う。

また、入力信号ＤＩＮが出力信号ＤＯＵＴに通過される経路（これを“正常経路”という）と、スキャン入力信号ＳＩがスキャン出力信号ＳＣＯに通過される経路（これを“スキャン経路”という）とは相異なるので、本発明によるスキャニング機能を行うラッチ回路は、正常経路のスイッチングによる電力損失も最小化される。
インバータ４２５は、トライステートバッファ４１１から出力された信号を受信し、それを反転させ、出力信号ＤＯＵＴを発生させる。

図８は、図４に示したラッチ回路の第２回路図を示す。図８に示すように、ラッチ回路４００は、伝送回路５００、４３０、及びラッチ４２０を備える。伝送回路５００は、複数個のトランジスタ５０１、５０３、５０７、５１１、５１３、５１７、５１９及びインバータ５０９を備える。
伝送回路は、ＭＯＳトランジスタ５０１、５０３、５０７で構成される。伝送回路は、入力信号ＤＩＮとパルスＰとの組み合わせに基づいて、電源電圧ＶＤＤ、接地電源電圧ＶＳＳ及びハイインピーダンスのうち一つを出力する。

ＮＭＯＳトランジスタ５０１の一端は、ノード５０５に接続され、入力信号ＤＩＮは、ＮＭＯＳトランジスタ５０１のゲートに入力される。ＮＭＯＳトランジスタ５０３は、ＮＭＯＳトランジスタ５０１の他端と接地電源ＶＳＳとの間に接続され、パルスＰは、ＮＭＯＳトランジスタ５０３のゲートに入力される。

ＰＭＯＳトランジスタ５０７は、電源電圧ＶＤＤとノード５０５との間に接続され、パルスＰは、ＰＭＯＳトランジスタ５０７のゲートに入力される。インバータ５０９は、ノード５０５とＰＭＯＳトランジスタ５１１のゲートとの間に接続される。ＰＭＯＳトランジスタ５１１は、電源電圧ＶＤＤとノード５０５との間に接続され、インバータ５０９の出力信号に応答して、電源電圧ＶＤＤをノード５０５に供給する。

ＰＭＯＳトランジスタ５１３は、電源電圧ＶＤＤとノード５１５との間に接続され、ＰＭＯＳトランジスタ５１３のゲートは、ノード５０５に接続される。ＰＭＯＳトランジスタ５１３は、ノード５０５の電圧に応答して、電源電圧ＶＤＤをノード５１５に供給する。

ＮＭＯＳトランジスタ５１７の一端は、ノード５１５に接続され、ＮＭＯＳトランジスタ５１７のゲートは、ノード５０５に接続される。ＮＭＯＳトランジスタ５１９は、ＮＭＯＳトランジスタ５１７の他端と接地電源ＶＳＳとの間に接続され、パルスＰは、ＮＭＯＳトランジスタ５１９のゲートに入力される。

伝送回路４３０は、スキャン入力信号ＳＩを受信し、内部クロック信号ＳＣ、ＳＣＢに基づいて、スキャン入力信号を自身の出力端に伝送する。インバータ４２１、４２３で構成されるラッチは、ノード５１５の出力信号または伝送ゲート４３９の出力信号をラッチする。インバータ４２５は、ノード５１５の出力信号を受信し、反転して反転結果ＯＵＴＢを出力する。

図９は、図４に示したパルス基盤のフリップフロップの動作タイミング図を示す。図４、図６、図７及び図９を参照して、本発明の実施形態によるフリップフロップの動作及びフリップフロップの制御方法を説明すれば、次の通りである。
スキャンイネーブル信号ＳＥが論理ローである場合、クロック信号ＣＬＫの論理状態に関係なく、第１内部クロック信号ＳＣＢは、論理ハイであり、第２内部クロック信号ＳＣは、論理ローである。しかし、パルス発生器３１０は、クロック信号ＣＬＫの立ち上がりエッジに応答して、所定のパルス幅を有するパルスＰを発生させる。

したがって、ラッチ回路４００のトライステートバッファ４１１が、パルスＰ、ＰＢに基づいて、入力信号ＤＩＮの位相と逆の位相を有する信号を自身の出力端に伝送すれば、インバータ４２１及びトライステートバッファ４２３で構成されたラッチは、トライステートバッファ４１１の出力信号をラッチし、インバータ４２５は、トライステートバッファ４１１の出力信号の位相と逆の位相を有する信号を出力信号ＤＯＵＴとして出力する。したがって、フリップフロップ２００は、正常的に入力信号ＤＩＮをラッチする。

しかし、スキャンイネーブル信号ＳＥが論理ハイである場合、ＮＭＯＳトランジスタ３２９はターンオンされるので、第１ ＮＡＮＤゲート３１１の出力信号ＰＢは、クロック信号ＣＬＫの論理状態に関係なく論理ハイを維持する。したがってパルスＰは、論理ローを維持する。

したがって、第２ ＮＡＮＤゲート３２１は、クロック信号ＣＬＫの位相と逆の位相を有する第１内部クロック信号ＳＣＢを出力し、インバータ３２３は、クロック信号ＣＬＫの位相と同一位相を有する第２内部クロック信号ＳＣを出力する。したがって、ラッチ回路４００のトライステートバッファ４１１は、非活性化される。

トライステートバッファ４３１が、内部クロック信号ＳＣ、ＳＣＢに基づいて、スキャン入力信号ＳＩＤの位相と逆の位相を有する信号を出力すれば、インバータ４３３、４３５で構成されたラッチは、トライステートバッファ４３１の出力信号をラッチする。
インバータ４３７は、トライステートバッファ４３１の出力信号の位相と逆の位相を有する信号を出力する。伝送ゲート４３９は、内部クロック信号ＳＣ、ＳＣＢに基づいて、インバータ４３７の出力信号を伝送する。

したがって、インバータ４２１及びトライステートバッファ４２３で構成されたラッチは、伝送ゲート４３９の出力信号をラッチする。既に、トライステートバッファ４２３は、パルスＰ、ＰＢに応答して活性化されている。インバータ４２５は、スキャン入力信号ＳＩＤの位相と同一位相を有するスキャン出力信号ＳＣＯを出力する。
したがって、本発明によるフリップフロップ２００は、スキャンイネーブル信号ＳＥに基づいて、入力信号ＤＩＮとスキャン入力信号ＳＩＤのうち一つをラッチする。

本発明は図面に示した一実施例を参考として説明されたが、これは例示的なものに過ぎず、当業者であれば、これから多様な変形及び均等な他の実施例が可能であるという点を理解できるであるう。従って、本発明の真の技術的な保護範囲は、特許請求の範囲の技術的思想により決まらなければならない。

本発明によるフリップフロップは、低電力及び高速動作を要する半導体装置に利用できる。

一般的なパルス基盤のフリップフロップのブロック図である。 図１に示したパルス発生器の回路図である。 図１に示したラッチの回路図である。 本発明の実施形態によるスキャニング機能を行うことが可能なパルス基盤のフリップフロップのブロック図である。 図４に示したパルス基盤のフリップフロップの接続図である。 図４に示した制御信号発生器の回路図である。 図４に示したラッチ回路の第１回路図である。 図４に示したラッチ回路の第２回路図である。 図４に示したパルス基盤のフリップフロップの動作タイミング図である。

符号の説明

２００ パルス基盤のフリップフロップ
３００ 制御信号発生器
４００ ラッチ回路
Ｐ，ＰＢ パルス
ＳＣ，ＳＣＢ 内部クロック信号
ＤＩＮ 入力信号
ＣＬＫ クロック信号
ＳＩ スキャン入力信号
ＳＥ スキャンイネーブル信号

Claims (20)

1. 第１入力端に入力されるクロック信号と第２入力端に入力される信号とを否定論理積し、その結果として第１パルスを発生させる第１ ＮＡＮＤゲートと、
   前記第１パルスを反転させ、その結果として第２パルスを発生させる第１インバータと、
   スキャンイネーブル信号と前記クロック信号とを否定論理積し、その結果として第１内部クロック信号を出力する第２ ＮＡＮＤゲートと、
   前記第１内部クロック信号を反転させ、その結果として第２内部クロック信号を発生させる第２インバータと、
   前記第２入力端の信号を反転させる第３インバータと、
   前記スキャンイネーブル信号と前記第３インバータの出力信号とに基づいて、前記クロック信号を前記第２入力端に伝送する伝送回路と、を備えることを特徴とする制御信号発生器。
2. 前記伝送回路は、トライステートバッファであることを特徴とする請求項１に記載の制御信号発生器。
3. 前記伝送回路は、
   前記クロック信号を反転させる第４インバータと、
   前記スキャンイネーブル信号と前記第３インバータの出力信号とに基づいて、前記第４インバータの出力信号を前記第２入力端に伝送する伝送ゲートと、を備えることを特徴とする請求項１に記載の制御信号発生器。
4. 前記制御信号発生器は、ラッチ回路を備えるフリップフロップの一部であり、前記第１及び第２パルス、前記第１及び第２内部クロック信号は、前記ラッチ回路の動作を制御することを特徴とする請求項１に記載の制御信号発生器。
5. 接地電源と前記第２入力端との間に接続され、制御端に入力される前記第２パルスに応答してスイッチングされる第１スイッチング回路と、
   前記第２入力端と前記接地電圧との間に接続され、制御端に入力される前記スキャンイネーブル信号に応答してスイッチングされる第２スイッチング回路と、をさらに備えることを特徴とする請求項１に記載の制御信号発生器。
6. フリップフロップに使われるラッチ回路において、
   入力信号を受信し、パルスに基づいて、前記入力信号を自身の出力端に伝送する第１伝送回路と、
   スキャン入力信号を受信し、内部クロック信号に基づいて、前記スキャン入力信号を自身の出力端に伝送する第２伝送回路と、
   前記第１伝送回路の出力端と前記第２伝送回路の出力端とに接続され、前記パルスに基づいて、前記第１伝送回路の出力信号と前記第２伝送回路の出力信号のうちいずれか一つをラッチする第１ラッチと、を備えることを特徴とするラッチ回路。
7. 前記第１伝送回路は、トライステートバッファであることを特徴とする請求項６に記載のラッチ回路。
8. 前記第１伝送回路は、
   前記入力信号を反転させるインバータと、
   前記パルスに基づいて、前記インバータの出力信号を前記第１伝送回路の出力端に伝送する伝送ゲートと、を備えることを特徴とする請求項６に記載のラッチ回路。
9. 前記ラッチ回路は、前記ラッチの出力端に接続されるインバータをさらに備えることを特徴とする請求項６に記載のラッチ回路。
10. 前記第２伝送回路は、
    前記内部クロック信号に基づいて、前記スキャン入力信号を伝送するトライステートバッファと、
    前記トライステートバッファの出力端の信号をラッチする第２ラッチと、
    前記トライステートバッファの出力端に入力端が接続されたインバータと、
    前記インバータの出力端と前記第２伝送回路の出力端との間に接続される伝送ゲートと、を備えることを特徴とする請求項６に記載のラッチ回路。
11. 前記第２伝送回路は、
    前記内部クロック信号に基づいて、前記スキャン入力信号を伝送する第１トライステートバッファと、
    前記第１トライステートバッファの出力端の信号をラッチする第２ラッチと、
    前記第１トライステートバッファの出力端と前記第２伝送回路の出力端との間に接続され、前記内部クロック信号に基づいて、前記第１トライステートバッファの出力端の信号を前記第２伝送回路の出力端に伝送する第２トライステートバッファと、を備えることを特徴とする請求項６に記載のラッチ回路。
12. 前記第１ラッチは、
    前記パルスを制御信号として受信し、前記第１伝送回路の出力端と前記第２伝送回路の出力端との間に接続されるトライステートバッファと、
    前記第１伝送回路の出力端と前記第２伝送回路の出力端との間に接続されるインバータと、を備えることを特徴とする請求項６に記載のラッチ回路。
13. フリップフロップに使われるラッチ回路において、
    入力信号とパルスとの組み合わせに基づいて、電源電圧、接地電源電圧及びハイインピーダンスのうち一つを出力する第１伝送回路と、
    前記第１伝送回路の出力信号を反転させるインバータと、
    前記第１伝送回路の出力端と電源との間に接続され、ゲートが前記インバータの出力端に接続される第１ ＰＭＯＳトランジスタと、
    前記電源と前記ラッチ回路の出力端との間に接続され、ゲートが前記第１伝送回路の出力端に接続される第２ ＰＭＯＳトランジスタと、
    一端が前記ラッチ回路の出力端に接続され、ゲートが前記第１伝送回路の出力端に接続される第１ ＮＭＯＳトランジスタと、
    前記第１ ＮＭＯＳトランジスタの他端と接地電源との間に接続され、前記パルスがゲートに入力される第２ ＮＭＯＳトランジスタと、
    スキャン入力信号を受信し、内部クロック信号に基づいて、前記スキャン入力信号を自身の出力端に伝送する第２伝送回路と、
    前記ラッチ回路の出力端と前記第２伝送回路の出力端とに接続されるラッチと、を備えることを特徴とするラッチ回路。
14. 前記ラッチは、直列に接続された第１インバータと第２インバータとを備えることを特徴とする請求項１３に記載のラッチ回路。
15. フリップフロップにおいて、
    クロック信号と第１状態を有するスキャンイネーブル信号とに基づいて、相補的なパルスを発生させ、前記クロック信号と第２状態を有する前記スキャンイネーブル信号とに基づいて、相補的な内部クロック信号を発生させる制御信号発生器と、
    前記相補的なパルスに基づいて、第１入力端に入力される入力信号をラッチし、前記相補的な内部クロック信号に基づいて、第２入力端に入力されるスキャン入力信号をラッチするラッチ回路と、を備えることを特徴とするフリップフロップ。
16. 前記制御信号発生器は、
    第１入力端に入力される前記クロック信号と第２入力端に入力される信号とを否定論理積し、その結果として前記パルスのうち、第１パルスを発生させる第１ ＮＡＮＤゲートと、
    前記第１パルスを反転させ、その結果として前記パルスのうち、第２パルスを発生させる第１インバータと、
    接地電源と前記第２入力端との間に接続され、制御端に入力される前記第２パルスに応答してスイッチングされる第１スイッチング回路と、
    スキャンイネーブル信号と前記クロック信号とを否定論理積し、その結果として前記内部クロック信号のうち、第１内部クロック信号を出力する第２ ＮＡＮＤゲートと、
    前記第１内部クロック信号を反転させ、その結果として前記内部クロック信号のうち、第２内部クロック信号を発生させる第２インバータと、
    前記第２入力端と前記接地電源との間に接続され、制御端に入力される前記スキャンイネーブル信号に応答してスイッチングされる第２スイッチング回路と、
    前記第２入力端の信号を反転させる第３インバータと、
    前記スキャンイネーブル信号と前記第３インバータの出力信号とに基づいて、前記クロック信号を前記第２入力端に伝送する伝送回路と、を備えることを特徴とする請求項１５に記載のフリップフロップ。
17. 前記ラッチ回路は、
    前記パルスに基づいて、前記入力信号を自身の出力端に伝送する第１伝送回路と、
    前記内部クロック信号に基づいて、前記スキャン入力信号を自身の出力端に伝送する第２伝送回路と、
    前記第１伝送回路の出力端と前記第２伝送回路の出力端とに接続され、前記パルスに基づいて、前記第１伝送回路の出力信号及び前記第２伝送回路の出力信号のうち、いずれか一つをラッチするラッチと、を備えることを特徴とする請求項１５に記載のフリップフロップ。
18. 前記ラッチ回路は、
    前記パルスに基づいて、前記入力信号を自身の出力端に伝送する第１伝送回路と、
    前記内部クロック信号に基づいて、前記スキャン入力信号を自身の出力端に伝送する第２伝送回路と、
    前記パルスを制御信号として受信し、前記第１伝送回路の出力端と前記第２伝送回路の出力端との間に接続されるトライステートバッファと、
    前記第１伝送回路の出力端と前記第２伝送回路の出力端との間に接続されるインバータと、を備えることを特徴とする請求項１５に記載のフリップフロップ。
19. 前記ラッチ回路は、
    前記入力信号と、前記パルスのうち少なくとも一つのパルスとの組み合わせに基づいて、電源電圧、接地電源電圧及びハイインピーダンスのうち一つを出力する第１伝送回路と、
    前記第１伝送回路の出力信号を反転させるインバータと、
    前記第１伝送回路の出力端と電源との間に接続され、ゲートが前記インバータの出力端に接続される第１ ＰＭＯＳトランジスタと、
    前記電源と前記ラッチ回路の出力端との間に接続され、ゲートが前記第１伝送回路の出力端に接続される第２ ＰＭＯＳトランジスタと、
    一端が前記ラッチ回路の出力端に接続され、ゲートが前記第１伝送回路の出力端に接続される第１ ＮＭＯＳトランジスタと、
    前記第１ ＮＭＯＳトランジスタの他端と接地電源との間に接続され、前記パルスがゲートに入力される第２ ＮＭＯＳトランジスタと、
    スキャン入力信号を受信し、内部クロック信号に基づいて、前記スキャン入力信号を自身の出力端に伝送する第２伝送回路と、
    前記ラッチ回路の出力端と前記第２伝送回路の出力端とに接続されるラッチと、を備えることを特徴とする請求項１５に記載のフリップフロップ。
20. フリップフロップの動作の制御方法において、
    前記フリップフロップに入力されるクロック信号及びスキャンイネーブル信号の状態に基づいて、前記フリップフロップでのラッチング動作及びスキャニング動作を制御するために、少なくとも二つのパルス信号と少なくとも二つの内部クロック信号とを発生させるステップと、
    前記少なくとも二つのパルス信号と前記少なくとも二つの内部クロック信号とに基づいて、前記フリップフロップでのラッチング動作及びスキャニング動作を制御するステップと、を含むことを特徴とするフリップフロップの動作の制御方法。

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