JPH05275989A - 制御パルス発生回路 - Google Patents
制御パルス発生回路Info
- Publication number
- JPH05275989A JPH05275989A JP4071892A JP7189292A JPH05275989A JP H05275989 A JPH05275989 A JP H05275989A JP 4071892 A JP4071892 A JP 4071892A JP 7189292 A JP7189292 A JP 7189292A JP H05275989 A JPH05275989 A JP H05275989A
- Authority
- JP
- Japan
- Prior art keywords
- control pulse
- counter
- comparison
- circuit
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】機能回路を設計する都度、制御パルス発生回路
を新たに設計しなくてもよいように汎用の制御パルス発
生回路を実現する。 【構成】カウンタ（ＣＮＴ）２は基準クロックＣＬＫ８
を計数する。外部から比較値をシフトレジスタ（ＳＲ）
３１〜３ｎに入力する。比較回路（ＣＭＰ）４１〜４ｎ
は、ＣＮＴ２で計数された計数値とＳＲ３１〜３ｎに設
定された比較値とを比較し、この比較結果により制御パ
ルスＯＵＴ９１〜９ｎを出力する。
を新たに設計しなくてもよいように汎用の制御パルス発
生回路を実現する。 【構成】カウンタ（ＣＮＴ）２は基準クロックＣＬＫ８
を計数する。外部から比較値をシフトレジスタ（ＳＲ）
３１〜３ｎに入力する。比較回路（ＣＭＰ）４１〜４ｎ
は、ＣＮＴ２で計数された計数値とＳＲ３１〜３ｎに設
定された比較値とを比較し、この比較結果により制御パ
ルスＯＵＴ９１〜９ｎを出力する。
Description
【０００１】
【産業上の利用分野】本発明は電子回路の制御方式に関
し、特に機能回路に与える制御パルスの発生回路に関す
る。
し、特に機能回路に与える制御パルスの発生回路に関す
る。
【０００２】
【従来の技術】従来、この種の制御パルス発生回路で
は、個別の部品によりカウンタと比較回路を構成し、比
較値は固定値とする方式がとられてきた。
は、個別の部品によりカウンタと比較回路を構成し、比
較値は固定値とする方式がとられてきた。
【０００３】
【発明が解決しようとする課題】この従来の制御パルス
発生回路では、パルスの発生論理を回路素子の組合せに
より決定しているため、機能回路を設計する都度、制御
パルス発生回路を設計する必要があるという欠点が有
る。また、パルスの発生論理を変更することも容易でな
いという欠点もある。
発生回路では、パルスの発生論理を回路素子の組合せに
より決定しているため、機能回路を設計する都度、制御
パルス発生回路を設計する必要があるという欠点が有
る。また、パルスの発生論理を変更することも容易でな
いという欠点もある。
【０００４】
【課題を解決するための手段】本発明の制御パルス発生
回路は、機能回路を制御するための制御パルスを発生さ
せる回路において、基準クロックを計数するためのカウ
ンタと、外部から比較値を入力可能なレジスタと、比較
回路とを一つの集積回路の内部に有し、前記カウンタに
より基準クロックを計数し、この計数値と前記レジスタ
に設定された比較値とを前記比較回路により比較し、こ
の比較結果により前記制御パルスを作成する構成であ
る。
回路は、機能回路を制御するための制御パルスを発生さ
せる回路において、基準クロックを計数するためのカウ
ンタと、外部から比較値を入力可能なレジスタと、比較
回路とを一つの集積回路の内部に有し、前記カウンタに
より基準クロックを計数し、この計数値と前記レジスタ
に設定された比較値とを前記比較回路により比較し、こ
の比較結果により前記制御パルスを作成する構成であ
る。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例を示すブロック図
である。制御パツス発生回路１は、カウンタ（ＣＮＴ）
２と、シフトレジスタ（ＳＲ）３１〜３ｎと、比較回路
（ＣＭＰ）４１〜４ｎとを有する。
である。制御パツス発生回路１は、カウンタ（ＣＮＴ）
２と、シフトレジスタ（ＳＲ）３１〜３ｎと、比較回路
（ＣＭＰ）４１〜４ｎとを有する。
【０００７】シフトレジスタ（ＳＲ）３１〜３ｎはシリ
アル出力を次段のシリアル入力に接続し、全体として一
つのシフトレジスタを構成している。そこで、データク
ロック（ＤＣＫ）６に同期してデータ入力（ＤＴ）５に
データを入力すれば、ＳＲ３１〜ＳＲ３ｎにＣＭＰ４１
〜ＣＭＰ４ｎの比較値を任意に設定する事ができる。
アル出力を次段のシリアル入力に接続し、全体として一
つのシフトレジスタを構成している。そこで、データク
ロック（ＤＣＫ）６に同期してデータ入力（ＤＴ）５に
データを入力すれば、ＳＲ３１〜ＳＲ３ｎにＣＭＰ４１
〜ＣＭＰ４ｎの比較値を任意に設定する事ができる。
【０００８】カウンタ２はクロック入力（ＣＬＫ）８を
計数し、計数結果をＣＭＰ４１〜４ｎに出力する。また
カウンタクリア入力（ＣＬＲ）７によりカウンタ２の計
数値の上限を決めることが出来る。これによりカウンタ
２の動作周期を設定する事が可能となる。
計数し、計数結果をＣＭＰ４１〜４ｎに出力する。また
カウンタクリア入力（ＣＬＲ）７によりカウンタ２の計
数値の上限を決めることが出来る。これによりカウンタ
２の動作周期を設定する事が可能となる。
【０００９】比較回路（ＣＭＰ）４１〜４ｎは、ＣＮＴ
２からの計数値とＳＲ３１〜３ｎからの比較値との比較
結果により制御パルス出力（ＯＵＴ）９１〜９ｎを発生
させる。
２からの計数値とＳＲ３１〜３ｎからの比較値との比較
結果により制御パルス出力（ＯＵＴ）９１〜９ｎを発生
させる。
【００１０】そこで、ＣＬＲパルス７を基準として任意
のクロック位置に制御パルス出力を発生させる事が可能
となる。
のクロック位置に制御パルス出力を発生させる事が可能
となる。
【００１１】
【発明の効果】以上説明したように本発明は、カウンタ
により基準クロックを計数し、この計数値とレジスタに
設定された比較値とを比較回路により比較し、この比較
結果により制御パルスを出力するように構成したので、
汎用的な制御パルス発生回路が実現できる効果がある。
により基準クロックを計数し、この計数値とレジスタに
設定された比較値とを比較回路により比較し、この比較
結果により制御パルスを出力するように構成したので、
汎用的な制御パルス発生回路が実現できる効果がある。
【図１】本発明の一実施例を示すブロック図である。
１ 制御パルス発生回路 ２ カウンタ（ＣＮＴ） ３１〜３ｎ シフトレジスタ（ＳＲ） ４１〜４ｎ 比較回路（ＣＭＰ） ５ データ入力（ＤＴ） ６ データクロック（ＤＣＫ） ７ カウンタクリア入力（ＣＬＲ） ８ クロック入力（ＣＬＫ） ９１〜９ｎ 制御パルス出力（ＯＵＴ）
Claims (1)
- 【請求項１】 機能回路を制御するための制御パルスを
発生させる回路において、基準クロックを計数するため
のカウンタと、外部から比較値を入力可能なレジスタ
と、比較回路とを一つの集積回路の内部に有し、前記カ
ウンタにより基準クロックを計数し、この計数値と前記
レジスタに設定された比較値とを前記比較回路により比
較し、この比較結果により前記制御パルスを作成するこ
とを特徴とする制御パルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4071892A JPH05275989A (ja) | 1992-03-30 | 1992-03-30 | 制御パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4071892A JPH05275989A (ja) | 1992-03-30 | 1992-03-30 | 制御パルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275989A true JPH05275989A (ja) | 1993-10-22 |
Family
ID=13473645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4071892A Withdrawn JPH05275989A (ja) | 1992-03-30 | 1992-03-30 | 制御パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05275989A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100866134B1 (ko) * | 2006-12-28 | 2008-10-31 | 주식회사 하이닉스반도체 | 펄스 발생 회로 |
-
1992
- 1992-03-30 JP JP4071892A patent/JPH05275989A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100866134B1 (ko) * | 2006-12-28 | 2008-10-31 | 주식회사 하이닉스반도체 | 펄스 발생 회로 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |