JPH07266602A - サーマルヘッド - Google Patents
サーマルヘッドInfo
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- JPH07266602A JPH07266602A JP6344794A JP6344794A JPH07266602A JP H07266602 A JPH07266602 A JP H07266602A JP 6344794 A JP6344794 A JP 6344794A JP 6344794 A JP6344794 A JP 6344794A JP H07266602 A JPH07266602 A JP H07266602A
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- circuit
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Abstract
(57)【要約】
【目的】発熱素子を駆動する駆動回路の簡単化および小
型化を達成できるサーマルヘッドを提供する。 【構成】複数の発熱素子と、該複数の発熱素子に流れる
電流を制御するための複数のスイッチング素子Ｔ１〜Ｔ
６４と、各スイッチング素子Ｔ１〜Ｔ６４を制御するた
めの複数のゲート素子Ｇ１〜Ｇ６４と、外部からの印画
データをクロック信号に同期させて記憶回路ＦＦ１〜Ｆ
Ｆ６４に転送するための転送回路ｆｆと、転送回路ｆｆ
からの印画データを記憶するとともに該記憶した印画デ
ータを各ゲート素子Ｇ１〜Ｇ６４に出力する複数の記憶
回路ＦＦ１〜ＦＦ６４と、各記憶回路ＦＦ１〜ＦＦ６４
で転送回路ｆｆを介して転送される印画データを記憶す
る記憶タイミングを遅延させるための複数の遅延回路Ｄ
Ｒ１〜ＤＲ６４とを備えて構成する。
型化を達成できるサーマルヘッドを提供する。 【構成】複数の発熱素子と、該複数の発熱素子に流れる
電流を制御するための複数のスイッチング素子Ｔ１〜Ｔ
６４と、各スイッチング素子Ｔ１〜Ｔ６４を制御するた
めの複数のゲート素子Ｇ１〜Ｇ６４と、外部からの印画
データをクロック信号に同期させて記憶回路ＦＦ１〜Ｆ
Ｆ６４に転送するための転送回路ｆｆと、転送回路ｆｆ
からの印画データを記憶するとともに該記憶した印画デ
ータを各ゲート素子Ｇ１〜Ｇ６４に出力する複数の記憶
回路ＦＦ１〜ＦＦ６４と、各記憶回路ＦＦ１〜ＦＦ６４
で転送回路ｆｆを介して転送される印画データを記憶す
る記憶タイミングを遅延させるための複数の遅延回路Ｄ
Ｒ１〜ＤＲ６４とを備えて構成する。
Description
【０００１】
【産業上の利用分野】本発明は、ワードプロセッサやフ
ァクシミリ等のプリンタ機構として組み込まれるサーマ
ルヘッドの改良に関する。
ァクシミリ等のプリンタ機構として組み込まれるサーマ
ルヘッドの改良に関する。
【０００２】
【従来の技術】図６は、従来のサーマルヘッドの電気的
構成を示す回路図である。サーマルヘッドは、複数の発
熱素子Ｒ１〜Ｒ１７２８と、所定数の発熱素子毎に接続
される駆動回路９０とで構成されており、各発熱素子Ｒ
１〜Ｒ１７２８の一端は共通接続されて電源電圧ＶＨが
供給される。駆動回路９０は、印画データＤＡＴＡが１
ライン分連続して転送できるように縦続接続されてお
り、各駆動回路９０には発熱素子Ｒ１〜Ｒ１７２８を３
つのブロックＢ１〜Ｂ３に区分して時分割印字を行うタ
イミングを決めるストローブ信号ＳＴＢ１〜ＳＴＢ３、
出力を許容するタイミングを決める出力許容信号ＢＥ
Ｏ、転送された印画データＤＡＴＡを一時記憶するタイ
ミングを決めるラッチ信号ＬＡＴ、および印画データＤ
ＡＴＡの転送タイミングを決めるクロック信号ＣＬＫが
それぞれ入力されている。
構成を示す回路図である。サーマルヘッドは、複数の発
熱素子Ｒ１〜Ｒ１７２８と、所定数の発熱素子毎に接続
される駆動回路９０とで構成されており、各発熱素子Ｒ
１〜Ｒ１７２８の一端は共通接続されて電源電圧ＶＨが
供給される。駆動回路９０は、印画データＤＡＴＡが１
ライン分連続して転送できるように縦続接続されてお
り、各駆動回路９０には発熱素子Ｒ１〜Ｒ１７２８を３
つのブロックＢ１〜Ｂ３に区分して時分割印字を行うタ
イミングを決めるストローブ信号ＳＴＢ１〜ＳＴＢ３、
出力を許容するタイミングを決める出力許容信号ＢＥ
Ｏ、転送された印画データＤＡＴＡを一時記憶するタイ
ミングを決めるラッチ信号ＬＡＴ、および印画データＤ
ＡＴＡの転送タイミングを決めるクロック信号ＣＬＫが
それぞれ入力されている。
【０００３】図７は、図６に示す駆動回路９０の内部構
成を示す回路図である。駆動回路９０は、複数のシフト
レジスタＳＲ１〜ＳＲｎと、複数のラッチＬ１〜Ｌｎ
と、複数のゲート素子Ｇ１〜Ｇｎと、複数のスイッチン
グ素子Ｔ１〜Ｔｎとを具備している。
成を示す回路図である。駆動回路９０は、複数のシフト
レジスタＳＲ１〜ＳＲｎと、複数のラッチＬ１〜Ｌｎ
と、複数のゲート素子Ｇ１〜Ｇｎと、複数のスイッチン
グ素子Ｔ１〜Ｔｎとを具備している。
【０００４】これらの動作を図Ｃのタイミングチャート
を参照しながら説明する。図８（１）の印画データＤＡ
ＴＡがＤＩ端子から入力されると同時に図８（２）クロ
ック信号ＣＬＫがＣＬＫ端子から入力されると、シフト
レジスタＳＲ１〜ＳＲｎに印画データＤＡＴＡが順次転
送されて格納される。次に図８（３）のラッチ信号ＬＡ
ＴがＬＡＴ端子から入力されると、シフトレジスタＳＲ
１〜ＳＲｎに格納されていた印画データＤＡＴＡがラッ
チＬ１〜Ｌｎにそれぞれ取り込まれる。
を参照しながら説明する。図８（１）の印画データＤＡ
ＴＡがＤＩ端子から入力されると同時に図８（２）クロ
ック信号ＣＬＫがＣＬＫ端子から入力されると、シフト
レジスタＳＲ１〜ＳＲｎに印画データＤＡＴＡが順次転
送されて格納される。次に図８（３）のラッチ信号ＬＡ
ＴがＬＡＴ端子から入力されると、シフトレジスタＳＲ
１〜ＳＲｎに格納されていた印画データＤＡＴＡがラッ
チＬ１〜Ｌｎにそれぞれ取り込まれる。
【０００５】次に、図８（４）の出力許容信号ＢＥＯが
ＢＥＯ端子を介してハイレベルになり、さらにストロー
ブ信号ＳＴＢ１がＳＴＢＩ端子を介してローレベルにな
ると、図６に示すブロックＢ１が印画可能になり、ラッ
チＬ１〜Ｌｎに格納された印画データＤＡＴＡのうちハ
イレベルのものに対応してゲート素子Ｇ１〜Ｇｎがハイ
レベルを出力し、さらにスイッチング素子Ｔ１〜Ｔｎが
選択的に導通して、発熱素子Ｒ１〜Ｒｎに選択的に電流
が流れて発熱し、記録媒体に感熱記録を行う。
ＢＥＯ端子を介してハイレベルになり、さらにストロー
ブ信号ＳＴＢ１がＳＴＢＩ端子を介してローレベルにな
ると、図６に示すブロックＢ１が印画可能になり、ラッ
チＬ１〜Ｌｎに格納された印画データＤＡＴＡのうちハ
イレベルのものに対応してゲート素子Ｇ１〜Ｇｎがハイ
レベルを出力し、さらにスイッチング素子Ｔ１〜Ｔｎが
選択的に導通して、発熱素子Ｒ１〜Ｒｎに選択的に電流
が流れて発熱し、記録媒体に感熱記録を行う。
【０００６】次に、ストローブ信号ＳＴＢ１がハイレベ
ルに戻り、ストローブ信号ＳＴＢ２がローレベルになる
と、図６に示すブロックＢ２が印画可能になり、ラッチ
Ｌ１〜Ｌｎに格納された印画データＤＡＴＡに対応して
ゲート素子Ｇ１〜Ｇｎ、スイッチング素子Ｔ１〜Ｔｎお
よび発熱素子Ｒ１〜Ｒｎが動作して記録媒体に感熱記録
を行う。
ルに戻り、ストローブ信号ＳＴＢ２がローレベルになる
と、図６に示すブロックＢ２が印画可能になり、ラッチ
Ｌ１〜Ｌｎに格納された印画データＤＡＴＡに対応して
ゲート素子Ｇ１〜Ｇｎ、スイッチング素子Ｔ１〜Ｔｎお
よび発熱素子Ｒ１〜Ｒｎが動作して記録媒体に感熱記録
を行う。
【０００７】次にストローブ信号ＳＴＢ２がハイレベル
に戻り、ストローブ信号ＳＴＢ３がローレベルになる
と、図６に示すブロックＢ３が印画可能になり、ラッチ
Ｌ１〜Ｌｎに格納された印画データＤＡＴＡに対応して
ゲート素子Ｇ１〜Ｇｎ、スイッチング素子Ｔ１〜Ｔｎお
よび発熱素子Ｒ１〜Ｒｎが動作して記録媒体に感熱記録
を行う。
に戻り、ストローブ信号ＳＴＢ３がローレベルになる
と、図６に示すブロックＢ３が印画可能になり、ラッチ
Ｌ１〜Ｌｎに格納された印画データＤＡＴＡに対応して
ゲート素子Ｇ１〜Ｇｎ、スイッチング素子Ｔ１〜Ｔｎお
よび発熱素子Ｒ１〜Ｒｎが動作して記録媒体に感熱記録
を行う。
【０００８】こうして１ライン分の印画データＤＡＴＡ
を３つのタイミングに時分割して印画動作を行うととも
に、記録媒体をステップ搬送しながら１ラインずつの感
熱記録を繰り返すことによって、一連の記録画像を得る
ことができる。
を３つのタイミングに時分割して印画動作を行うととも
に、記録媒体をステップ搬送しながら１ラインずつの感
熱記録を繰り返すことによって、一連の記録画像を得る
ことができる。
【０００９】
【発明が解決しようとする課題】しかしながら、この従
来のサーマルヘッドにおいては、駆動回路９０の内部に
発熱素子と同じビット数のシフトレジスタおよびラッチ
を設ける必要があり、このシフトレジスタおよびラッチ
は各々１ビットが２個及び１ビットのフリップフロップ
で構成されているため、駆動回路９０内のシフトレジス
タおよびラッチが６４ビットである場合、１個の駆動回
路９０を構成するのに少なくとも１９２個もの多くのフ
リップフロップが必要となり、駆動回路の回路構成が複
雑で回路規模も大きくなる欠点を有しており、またサー
マルヘッドの小型化を妨げる一因にもなっている。
来のサーマルヘッドにおいては、駆動回路９０の内部に
発熱素子と同じビット数のシフトレジスタおよびラッチ
を設ける必要があり、このシフトレジスタおよびラッチ
は各々１ビットが２個及び１ビットのフリップフロップ
で構成されているため、駆動回路９０内のシフトレジス
タおよびラッチが６４ビットである場合、１個の駆動回
路９０を構成するのに少なくとも１９２個もの多くのフ
リップフロップが必要となり、駆動回路の回路構成が複
雑で回路規模も大きくなる欠点を有しており、またサー
マルヘッドの小型化を妨げる一因にもなっている。
【００１０】
【発明の目的】本発明は上記欠点に鑑み案出されたもの
で、その目的は、発熱素子を駆動する駆動回路の簡単化
および小型化を達成できるサーマルヘッドを提供するこ
とにある。
で、その目的は、発熱素子を駆動する駆動回路の簡単化
および小型化を達成できるサーマルヘッドを提供するこ
とにある。
【００１１】
【課題を解決するための手段】本発明のサーマルヘッド
は、複数の発熱素子と、前記複数の発熱素子に流れる電
流を制御するための複数のスイッチング素子と、前記各
スイッチング素子を制御するための複数のゲート素子
と、外部からの印画データをクロック信号に同期させて
記憶回路に転送するための転送回路と、前記転送回路か
らの印画データを記憶するとともに該記憶した印画デー
タを前記各ゲート素子に出力する複数の記憶回路と、前
記各記憶回路で前記転送回路を介して転送される印画デ
ータを記憶する記憶タイミングを遅延させるための複数
の遅延回路とを備えて成ることを特徴とする。
は、複数の発熱素子と、前記複数の発熱素子に流れる電
流を制御するための複数のスイッチング素子と、前記各
スイッチング素子を制御するための複数のゲート素子
と、外部からの印画データをクロック信号に同期させて
記憶回路に転送するための転送回路と、前記転送回路か
らの印画データを記憶するとともに該記憶した印画デー
タを前記各ゲート素子に出力する複数の記憶回路と、前
記各記憶回路で前記転送回路を介して転送される印画デ
ータを記憶する記憶タイミングを遅延させるための複数
の遅延回路とを備えて成ることを特徴とする。
【００１２】
【実施例】以下、本発明の実施例を添付図面に基づいて
詳細に説明する。
詳細に説明する。
【００１３】図１は本発明の一実施例であるサーマルヘ
ッドの電気的構成を示す回路図である。このサーマルヘ
ッドは、複数の発熱素子Ｒ１〜Ｒ２０４８と、例えば、
６４個の発熱素子毎に接続された計３２個の駆動回路２
０ｃで構成されており、各発熱素子Ｒ１〜Ｒ２０４８の
一端は共通接続されて電源電圧ＶＨが供給される。
ッドの電気的構成を示す回路図である。このサーマルヘ
ッドは、複数の発熱素子Ｒ１〜Ｒ２０４８と、例えば、
６４個の発熱素子毎に接続された計３２個の駆動回路２
０ｃで構成されており、各発熱素子Ｒ１〜Ｒ２０４８の
一端は共通接続されて電源電圧ＶＨが供給される。
【００１４】前記３２個の駆動回路２０ｃは縦続接続さ
れており、各駆動回路２０ｃには発熱素子Ｒ１〜Ｒ２０
４８の駆動タイミングを決めるストローブ信号ＳＴＢが
入力される。さらに、駆動回路２０ｃには、印画データ
ＤＡＴＡを入力すべき駆動回路２０ｃを選択するための
チップセレクト信号ＣＳ、印画データＤＡＴＡの転送タ
イミングを決めるためのクロック信号ＣＬＫ１、印画デ
ータＤＡＴＡの記憶タイミング（以下、ラッチタイミン
グという）を選択するためのクロック信号ＣＬＫ２、お
よびチップセレクト信号ＣＳを駆動回路２０ｃ間で転送
するためのクロック信号ＣＬＫ３がそれぞれ入力され
る。
れており、各駆動回路２０ｃには発熱素子Ｒ１〜Ｒ２０
４８の駆動タイミングを決めるストローブ信号ＳＴＢが
入力される。さらに、駆動回路２０ｃには、印画データ
ＤＡＴＡを入力すべき駆動回路２０ｃを選択するための
チップセレクト信号ＣＳ、印画データＤＡＴＡの転送タ
イミングを決めるためのクロック信号ＣＬＫ１、印画デ
ータＤＡＴＡの記憶タイミング（以下、ラッチタイミン
グという）を選択するためのクロック信号ＣＬＫ２、お
よびチップセレクト信号ＣＳを駆動回路２０ｃ間で転送
するためのクロック信号ＣＬＫ３がそれぞれ入力され
る。
【００１５】図２は、図１に示す駆動回路２０ｃの内部
構成を示す回路図である。この駆動回路２０ｃは６４ビ
ット分の発熱素子を駆動する例であり、１個のフリップ
フロップで構成される転送回路ｆｆと、該転送回路ｆｆ
に縦続接続されるとともに１ビットが１個のフリップフ
ロップで構成される記憶回路ＦＦ１〜ＦＦ６４と、該各
記憶回路ＦＦ１〜ＦＦ６４のラッチタイミングを遅延さ
せるための遅延回路ＤＲ１〜ＤＲ６３とを有し、さらに
６４個の発熱素子に流れる電流を制御するための６４個
のスイッチング素子Ｔ１〜Ｔ６４と、記憶回路ＦＦ１〜
ＦＦ６４に接続され、各スイッチング素子Ｔ１〜Ｔ６４
を制御するための６４個のアンドゲートＧ１〜Ｇ６４等
を具備する。
構成を示す回路図である。この駆動回路２０ｃは６４ビ
ット分の発熱素子を駆動する例であり、１個のフリップ
フロップで構成される転送回路ｆｆと、該転送回路ｆｆ
に縦続接続されるとともに１ビットが１個のフリップフ
ロップで構成される記憶回路ＦＦ１〜ＦＦ６４と、該各
記憶回路ＦＦ１〜ＦＦ６４のラッチタイミングを遅延さ
せるための遅延回路ＤＲ１〜ＤＲ６３とを有し、さらに
６４個の発熱素子に流れる電流を制御するための６４個
のスイッチング素子Ｔ１〜Ｔ６４と、記憶回路ＦＦ１〜
ＦＦ６４に接続され、各スイッチング素子Ｔ１〜Ｔ６４
を制御するための６４個のアンドゲートＧ１〜Ｇ６４等
を具備する。
【００１６】また駆動回路２０ｃには６４ビット分の発
熱素子と接続するための端子Ｈ１〜Ｈ６４、各スイッチ
ング素子Ｔ１〜Ｔ６４のソース側を共通接続した端子Ｇ
ＮＤ、各アンドゲートＧ１〜Ｇ６４にストローブ信号を
供給する端子ＳＴＢ、転送回路ｆｆに印画データを供給
する端子ＳＩ、次段の駆動回路２０ｃへ印画データを供
給する端子ＳＯ、チップセレクト信号ＣＳが入力される
端子ＣＩ、次段の駆動回路２０ｃへチップセレクト信号
ＣＳを供給する端子ＣＯ、およびクロック信号ＣＬＫ１
〜ＣＬＫ３がそれぞれ入力される端子ＣＬＫ１〜ＣＬＫ
３が設けられ、さらに端子ＣＩから入力されるチップセ
レクト信号ＣＳをクロック信号ＣＬＫ３のタイミングで
記憶するための記憶素子ＣＭと、記憶素子ＣＭの出力と
クロック信号ＣＬＫ２との論理積をとって記憶回路ＦＦ
１〜ＦＦ６４に出力するデータゲートＤＧ１と、前記記
憶素子ＣＭの出力を反転させたものと印画データＤＡＴ
Ａとの論理積をとって端子ＳＯに出力するデータゲート
ＤＧ２とが形成されている。
熱素子と接続するための端子Ｈ１〜Ｈ６４、各スイッチ
ング素子Ｔ１〜Ｔ６４のソース側を共通接続した端子Ｇ
ＮＤ、各アンドゲートＧ１〜Ｇ６４にストローブ信号を
供給する端子ＳＴＢ、転送回路ｆｆに印画データを供給
する端子ＳＩ、次段の駆動回路２０ｃへ印画データを供
給する端子ＳＯ、チップセレクト信号ＣＳが入力される
端子ＣＩ、次段の駆動回路２０ｃへチップセレクト信号
ＣＳを供給する端子ＣＯ、およびクロック信号ＣＬＫ１
〜ＣＬＫ３がそれぞれ入力される端子ＣＬＫ１〜ＣＬＫ
３が設けられ、さらに端子ＣＩから入力されるチップセ
レクト信号ＣＳをクロック信号ＣＬＫ３のタイミングで
記憶するための記憶素子ＣＭと、記憶素子ＣＭの出力と
クロック信号ＣＬＫ２との論理積をとって記憶回路ＦＦ
１〜ＦＦ６４に出力するデータゲートＤＧ１と、前記記
憶素子ＣＭの出力を反転させたものと印画データＤＡＴ
Ａとの論理積をとって端子ＳＯに出力するデータゲート
ＤＧ２とが形成されている。
【００１７】次にサーマルヘッドの動作を図３のタイミ
ングチャートを参照しながら説明する。まずパルス状の
チップセレクト信号ＣＳがクロック信号ＣＬＫ３と同期
して最前段の駆動回路２０ｃに入力されると、この駆動
回路２０ｃの記憶素子ＣＭにハイレベルが記憶されてク
ロック信号ＣＬＫ１と同期して１つめの印画データＤＡ
ＴＡが転送回路ｆｆに入力される。次にデータゲートＤ
Ｇ１を有効とし、クロック信号ＣＬＫ２と同期して記憶
回路ＦＦ１が１つめの印画データＤＡＴＡを転送回路ｆ
ｆから取り込んで記憶する。
ングチャートを参照しながら説明する。まずパルス状の
チップセレクト信号ＣＳがクロック信号ＣＬＫ３と同期
して最前段の駆動回路２０ｃに入力されると、この駆動
回路２０ｃの記憶素子ＣＭにハイレベルが記憶されてク
ロック信号ＣＬＫ１と同期して１つめの印画データＤＡ
ＴＡが転送回路ｆｆに入力される。次にデータゲートＤ
Ｇ１を有効とし、クロック信号ＣＬＫ２と同期して記憶
回路ＦＦ１が１つめの印画データＤＡＴＡを転送回路ｆ
ｆから取り込んで記憶する。
【００１８】次に遅延回路ＤＲ１に入力されたクロック
信号ＣＬＫ２は所定時間遅延して次の記憶回路ＦＦ２お
よび遅延回路ＤＲ２に入力され、記憶回路ＦＦ２が２つ
めの印画データＤＡＴＡを転送回路ｆｆから取り込んで
記憶する。
信号ＣＬＫ２は所定時間遅延して次の記憶回路ＦＦ２お
よび遅延回路ＤＲ２に入力され、記憶回路ＦＦ２が２つ
めの印画データＤＡＴＡを転送回路ｆｆから取り込んで
記憶する。
【００１９】次に遅延回路ＤＲ２に入力されたクロック
信号ＣＬＫ２は所定時間遅延して次の記憶回路ＦＦ３お
よび遅延回路ＤＲ３に入力され、記憶回路ＦＦ３が３つ
めの印画データＤＡＴＡを転送回路ｆｆから取り込んで
記憶する。
信号ＣＬＫ２は所定時間遅延して次の記憶回路ＦＦ３お
よび遅延回路ＤＲ３に入力され、記憶回路ＦＦ３が３つ
めの印画データＤＡＴＡを転送回路ｆｆから取り込んで
記憶する。
【００２０】以下同様に、クロック信号ＣＬＫ２は各遅
延回路を通過しながら各記憶回路を次々と起動してデー
タ転送が行われる。
延回路を通過しながら各記憶回路を次々と起動してデー
タ転送が行われる。
【００２１】また次のクロック信号ＣＬＫ３が入力され
ると、最前段の駆動回路２０ｃで記憶されたチップセレ
クト信号ＣＳが転送されて、２番目の駆動回路２０ｃの
記憶素子ＣＭにハイレベルが記憶され、記憶素子ＣＭに
ハイレベルが記憶されてデータゲートＤＧ１が有効にな
り、クロック信号ＣＬＫ２が記憶回路ＦＦ１および遅延
回路ＤＲ１に入力されると、記憶回路ＦＦ１が転送回路
ｆｆの出力を取り込んで記憶する。以下同様に、クロッ
ク信号ＣＬＫ２は各遅延回路を通過しながら各記憶回路
を次々と起動してデータ転送を行う。なお、３２個の駆
動回路２０ｃのうち、一の駆動回路２０ｃの記憶素子Ｃ
Ｍにハイレベルが記憶されている間、その他の駆動回路
２０ｃでは記憶素子ＣＭにローレベルが記憶されている
ため、他の駆動回路２０ｃの記憶回路でデータ転送が行
われることはない。
ると、最前段の駆動回路２０ｃで記憶されたチップセレ
クト信号ＣＳが転送されて、２番目の駆動回路２０ｃの
記憶素子ＣＭにハイレベルが記憶され、記憶素子ＣＭに
ハイレベルが記憶されてデータゲートＤＧ１が有効にな
り、クロック信号ＣＬＫ２が記憶回路ＦＦ１および遅延
回路ＤＲ１に入力されると、記憶回路ＦＦ１が転送回路
ｆｆの出力を取り込んで記憶する。以下同様に、クロッ
ク信号ＣＬＫ２は各遅延回路を通過しながら各記憶回路
を次々と起動してデータ転送を行う。なお、３２個の駆
動回路２０ｃのうち、一の駆動回路２０ｃの記憶素子Ｃ
Ｍにハイレベルが記憶されている間、その他の駆動回路
２０ｃでは記憶素子ＣＭにローレベルが記憶されている
ため、他の駆動回路２０ｃの記憶回路でデータ転送が行
われることはない。
【００２２】こうしてクロック信号ＣＬＫ２、ＣＬＫ３
が駆動回路２０ｃの個数分、即ち、３２個のパルスを発
生することによって、１ライン分の印画データＤＡＴＡ
が各記憶回路に転送されることになる。
が駆動回路２０ｃの個数分、即ち、３２個のパルスを発
生することによって、１ライン分の印画データＤＡＴＡ
が各記憶回路に転送されることになる。
【００２３】図４は、図２に示した遅延回路ＤＲ１〜Ｄ
Ｒ６４の一例を示す回路図であり、各遅延回路ＤＲ１〜
ＤＲ６４は、抵抗ＲおよびコンデンサＣから成る積分回
路と、入力側のバッファＢｉと、出力側のバッファＢｏ
とで構成される。
Ｒ６４の一例を示す回路図であり、各遅延回路ＤＲ１〜
ＤＲ６４は、抵抗ＲおよびコンデンサＣから成る積分回
路と、入力側のバッファＢｉと、出力側のバッファＢｏ
とで構成される。
【００２４】この遅延回路の動作について図５のタイミ
ングチャートを参照しながら説明する。
ングチャートを参照しながら説明する。
【００２５】図５（１）のような方形波が入力される
と、積分回路によって時定数τ（＝２πＲＣ）の指数曲
線を持つパルス波に変換され、抵抗ＲとコンデンサＣの
接続点Ｐの電位は図５（２）の波形となり、これをバッ
ファＢｏで所定の閾値で２値化すると、図５（３）のよ
うに、所定時間遅延した方形波が得られる。この遅延時
間を時定数τの半分程度に設定すると、τ／２＝πＲＣ
を計算して、例えば、Ｒ＝３．９ｍΩ、Ｃ＝３９００ｐ
Ｆに設定すればよいことが判る。
と、積分回路によって時定数τ（＝２πＲＣ）の指数曲
線を持つパルス波に変換され、抵抗ＲとコンデンサＣの
接続点Ｐの電位は図５（２）の波形となり、これをバッ
ファＢｏで所定の閾値で２値化すると、図５（３）のよ
うに、所定時間遅延した方形波が得られる。この遅延時
間を時定数τの半分程度に設定すると、τ／２＝πＲＣ
を計算して、例えば、Ｒ＝３．９ｍΩ、Ｃ＝３９００ｐ
Ｆに設定すればよいことが判る。
【００２６】このようにクロック信号ＣＬＫ２、ＣＬＫ
３が３２個のパルスを発生すると、１ライン分の印画デ
ータが転送され、１ライン分の印画データＤＡＴＡの転
送が終わると、図３において、ストローブ信号ＳＴＢが
ローレベルに反転して、各駆動回路２０ｃのアンドゲー
トＧ１〜Ｇ６４が有効になり、記憶回路ＦＦ１〜ＦＦ６
４に格納された印字データに基づいてスイッチング素子
Ｔ１〜Ｔ６４が駆動される。こうして発熱素子Ｒ１〜Ｒ
２０４８が印画データＤＡＴＡに基づいて選択的に発熱
して印画が行われる。引き続いて前述した印画データの
転送動作および印画動作を繰り返しながら、記録媒体を
ステップ搬送することによって、一連の印画データが記
録される。
３が３２個のパルスを発生すると、１ライン分の印画デ
ータが転送され、１ライン分の印画データＤＡＴＡの転
送が終わると、図３において、ストローブ信号ＳＴＢが
ローレベルに反転して、各駆動回路２０ｃのアンドゲー
トＧ１〜Ｇ６４が有効になり、記憶回路ＦＦ１〜ＦＦ６
４に格納された印字データに基づいてスイッチング素子
Ｔ１〜Ｔ６４が駆動される。こうして発熱素子Ｒ１〜Ｒ
２０４８が印画データＤＡＴＡに基づいて選択的に発熱
して印画が行われる。引き続いて前述した印画データの
転送動作および印画動作を繰り返しながら、記録媒体を
ステップ搬送することによって、一連の印画データが記
録される。
【００２７】このように、駆動回路２０ｃの記憶回路を
構成するフリップフロップの数を各段に少なくすること
ができる（駆動回路内の記憶回路が６４ビットである場
合、６５個）ため、駆動回路２０ｃの回路構成を簡単化
することができ、更に駆動回路２０ｃそのものを小さく
してサーマルヘッドを小型化することが可能となる。
構成するフリップフロップの数を各段に少なくすること
ができる（駆動回路内の記憶回路が６４ビットである場
合、６５個）ため、駆動回路２０ｃの回路構成を簡単化
することができ、更に駆動回路２０ｃそのものを小さく
してサーマルヘッドを小型化することが可能となる。
【００２８】
【発明の効果】本発明のサーマルヘッドによれば、駆動
回路の回路構成を簡単化し、サーマルヘッドを小型化す
ることが可能となる。
回路の回路構成を簡単化し、サーマルヘッドを小型化す
ることが可能となる。
【図１】本発明の一実施例であるサーマルヘッドの電気
的構成を示す回路図である。
的構成を示す回路図である。
【図２】図１に示す駆動回路２０ｃの内部構成を示す回
路図である。
路図である。
【図３】図１のサーマルヘッドの動作を示すタイミング
チャートである。
チャートである。
【図４】図２に示す遅延回路ＤＲ１〜ＤＲ６４の一例を
示す回路図である。
示す回路図である。
【図５】図５の遅延回路ＤＲ１〜ＤＲ６４の動作を示す
タイミングチャートである。
タイミングチャートである。
【図６】従来のサーマルヘッドの電気的構成を示す回路
図である。
図である。
【図７】図７の駆動回路９０の動作を示す回路図であ
る。
る。
【図８】従来のサーマルヘッドの動作を示すタイミング
チャートである。
チャートである。
２０ｃ・・・・・・・駆動回路 ｆｆ・・・・・・・・転送回路 ＦＦ１〜ＦＦｎ・・・記憶回路 ＤＲ１〜ＤＲｎ・・・遅延回路 ＤＧ１、２・・・・・データゲート ＣＭ・・・・・・・・記憶素子
Claims (1)
- 【請求項１】複数の発熱素子と、 前記複数の発熱素子に流れる電流を制御するための複数
のスイッチング素子と、 前記各スイッチング素子を制御するための複数のゲート
素子と、 外部からの印画データをクロック信号に同期させて記憶
回路に転送するための転送回路と、 前記転送回路からの印画データを記憶するとともに該記
憶した印画データを前記各ゲート素子に出力する複数の
記憶回路と、 前記各記憶回路で前記転送回路を介して転送される印画
データを記憶する記憶タイミングを遅延させるための複
数の遅延回路とを備えて成るサーマルヘッド。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6344794A JPH07266602A (ja) | 1994-03-31 | 1994-03-31 | サーマルヘッド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6344794A JPH07266602A (ja) | 1994-03-31 | 1994-03-31 | サーマルヘッド |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07266602A true JPH07266602A (ja) | 1995-10-17 |
Family
ID=13229518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6344794A Pending JPH07266602A (ja) | 1994-03-31 | 1994-03-31 | サーマルヘッド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07266602A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010214919A (ja) * | 2009-03-19 | 2010-09-30 | Kyocera Corp | 記録ヘッドおよびこれを備える記録装置 |
-
1994
- 1994-03-31 JP JP6344794A patent/JPH07266602A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010214919A (ja) * | 2009-03-19 | 2010-09-30 | Kyocera Corp | 記録ヘッドおよびこれを備える記録装置 |
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