JP2500169Y2 - サ―マル記録ヘッド駆動装置 - Google Patents

Description

【考案の詳細な説明】 ［産業上の利用分野］ 本考案は、感熱記録装置あるいはインクジェット記録
装置等に用いられるサーマル記録ヘッド、即ち、印字ド
ットに対応した複数の発熱抵抗体を有するサーマル記録
ヘッドを対象とした駆動装置であり、通電指令にて発熱
抵抗体に対する通電を行なう通電駆動手段を各発熱抵抗
体毎に対応させて備え、一回の印字に際して印字ドット
に対応した各通電駆動手段に対して通電指令が供される
よう構成されたサーマル記録ヘッド駆動装置に関する。

［従来の技術］ 従来、この種のサーマル記録ヘッド駆動装置として例
えば、特開昭62−39963号公報で開示されるものがあ
る。

これは、ドット対応の発熱抵抗体を複数備えたいわゆ
る感熱記録装置に適用されるサーマルヘッドの駆動装置
であって、シリアルに入力される階調データを各ドット
毎に保持し、通電指令となるストローブ信号の立上がり
にて各ドットに対応した発熱抵抗体への通電が一斉に開
始される（階調データが“0"のものは除く）。そして、
各ドットの階調データと一定周期でカウントアップする
カウント値とを比較してカウント値が階調データと一致
するまで、当該ドットに対応した発熱抵抗体に通電がな
されるようになっている。これにより、各発熱抵抗体は
階調データと同じカウント値になるまで通電がなされ、
その結果、階調データに応じた濃度のドット印字が行な
われる。

［考案が解決しようとする課題］ ところで、上記のような従来のサーマル記録ヘッド駆
動装置では、ドット対応の発熱抵抗体への通電を行なう
電源の容量を比較的大きなものとしなければならない。

それは、通電指令にて一回に印字すべきドットに対応
した複数の発熱抵抗体に同時に通電が行なわれることか
ら、当該印字立上がり時に大きなサージ電流が流れてし
まうからである。

この問題は、階調制御を行なわない感熱記録装置にお
いても、印字すべきドットに対応した複数の発熱抵抗体
に対する通電を同時に行なう限り同様に有する。

また、上記のような感熱記録装置の他、記録インクに
対してドット対応の熱信号を印加すると共に所定の静電
界を印加してその静電作用によって当該加熱された部分
のインクを飛翔させるようにしたいわゆる熱静電タイプ
のインクジェット記録装置においても、印字ドットに対
応た複数の発熱抵抗体を有する記録ヘッドが用いられ、
同様な問題を生ずる。即ち、このインクジェット記録装
置では、各ドット対応のインクに対して充分な熱エネル
ギーを供給した時点で一斉に静電界を印加しなければな
らないことからドット対応の複数の発熱抵抗体の通電遮
断タイミングを各階調によらず揃える必要性がある。従
って、この各発熱抵抗体の通電を一斉に遮断する場合に
もサージ電流が流れ上記と同様の問題が生ずるのであ
る。

そこで、本考案の課題は、一回の印字に際して印字す
べきドットに対応した複数の発熱抵抗体全てに対応して
同時に通電開始または通電遮断がなされないようにする
ことである。

［課題を解決するための手段］ 本考案は、第１図に示すように、印字ドットに対応し
た複数の発熱抵抗体｛１（１）,1（２），…,1（ｎ）｝
を有するサーマル記録ヘッド（２）を対象とし、 各発熱抵抗体に対応して設けられ、各発熱抵抗体に電
流を供給する複数の通電駆動手段｛３（１）,3（２），
…,3（ｎ）｝を有し、 印字記録に関する通電指令により、２つ以上の通電駆
動手段が対応する発熱抵抗体を同時に通電状態にせしめ
得るように構成されたサーマル記録ヘッド駆動装置にお
いて、 上記通電指令時点から上記２つ以上の通電駆動手段が
各々対応する上記発熱抵抗体を通電開始せしめるまでの
タイミングを異ならせるように上記２つ以上の通電駆動
手段を制御するタイミング制御手段（４）を備えたこと
を特徴とするサーマル記録ヘッド駆動装置である。

［作用］ 一回の印字に際して印字ドットに対応した各通電駆動
手段｛３（１）,3（２），…,3（ｎ）｝に対して通電指
令がなされると、タイミング制御手段４が対象となる通
電駆動手段｛３（１）,3（２），…,3（ｎ）｝の応答タ
イミングをずらし、夫々の応答タイミングにて対応する
発熱抵抗体｛１（１）,1（２），…,1（ｎ）｝への通電
がなされる。

［実施例］ 以下、本考案の実施例を図面に基づいて説明する。

第２図は本考案に係るサーマル記録ヘッド駆動装置の
一例を示す回路図である。この回路は、例えば、MOS半
導体集積回路の一部として構成される。また、表現する
階調は、例えば、256階調で、対応する階調データは８
ビットとする。

第２図において、12（１）,12（２），…,12（ｎ）は
夫々８ビット構成のシフトレジスタであり、シフトレジ
スタ12（ｉ）の最下位ビットとシフトレジスタ12（ｉ＋
１）の最上位ビットとを接続することにより各シフトレ
ジスタが順次直列的に接続された構成となっている（ｉ
＝1,2,…,n）。14（１）14（２），…,14（ｎ）は夫々
ラッチ信号（LATCH）の立上がりに同期して対応する上
記シフトレジスタ内の８ビットデータをパラレルにラッ
チする８ビット構成のラッチ回路である。16（１）,16
（２），…,16（ｎ）はれぞれ比較回路、24はインバー
タ26を介したストローブクロック信号（STBクロック）
の立下りにてカウントアップを行なうカウンタであり、
上記各比較回路16（ｉ）は対応するラッチ回路14（ｉ）
にラッチされた８ビットデータとカウンタ24の出力を比
較してそれらが一致したときに一致判別信号を出力する
ようになっている。なお、カウンタ24は上記ラッチ信号
（LATCH）にて（00000000）にリセットされるようにな
っている。上記各シフトレジスタ12（ｉ）には、インバ
ータ22及び許容信号（CE）にてゲートコントロールされ
るアンドゲート20を介したクロック信号（CLK）が並列
的に供給されると共に、同様の許容信号（CE）にてゲー
トコントロールされるアンドゲート18を介したビットデ
ータがシリアルにてｎ番目のシフトレジスタ12（ｎ）の
最下位ビットから順次１番目のシフトレジスタ12（１）
の最上位ビットまでシフトアップされるようになってい
る。

また、28（１）,28（２），…,28（ｎ）は夫々フリッ
プフロップであり、各々フリップフロップ28（ｉ）はス
トローブ信号（STB）の立上がりにてリセットされる一
方、対応する比較回路16（ｉ）からの一致判別信号にて
セットされるものである。29（１）,29（２），…,29
（ｎ）は遅延回路として機能するインバータであり、各
インバータ29（ｉ）からの出力信号にて記録ヘッドの各
発熱抵抗体60（ｉ）に対する電流供給ゲートとしての高
耐圧MOSトランジスタ30（ｉ）のスイッチング制御を行
なうようになっている。このインバータ29（ｉ）での遅
延回路τ（ｉ）は τ（１）＜τ（２）＜…＜τ（ｎ） となるように設定されている。このように各インバータ
29（ｉ）での遅延時間を異なるよう設定するには、当該
インバータはMOS半導体にて構成される場合FET構成とな
ることから、そのゲート面積の調整にて行なうことがで
きる。

上記各ラッチ回路14（ｉ）、比較回路16（ｉ）、カウ
ンタ24（ｉ）の具体的な構成は、例えば、第３図に示す
ようになっている。

８ビットカウンタ24は、８個のＤ型フリップフロップ
241,242,…,248が直列的に接続さ、最下位ビットに対応
したフリップフロップ241のクロック端子（CK）にカウ
ント信号（前記ストローブクロック信号の反転信号）が
入力している。また、ラッチ回路14は８段のＤ型フリッ
プフロップ141,142,…148で構成され、各フリップフロ
ップの反転出力が当該出力ビットとなっている。即
ち、このラッチ回路14は通常のラッチ回路における反転
出力を利用するものとして実現される。なお、上記カウ
ンタ24及びラッチ回路14では、フリップフロップ｛241,
141｝が最下位ビットに対応すると共に、それ以降のフ
リップフロップ｛242,142｝，……順次桁上りするビッ
トに対応し、更にフリップフロップ｛248,148｝が最上
位ビットに対応したものとなっている。また、ラッチ信
号はラッチ回路14を構成する各フリップフロップのクロ
ック端子（CK）に入力するとともに、インバータ15を介
してカウンタ24を構成する各フリップフロップのクリア
端子（CL）に入力しており、ラッチ回路14に対する８ビ
ットデータの反転保持と同時にカウンタ24にクリアがか
かるようになっている。ラッチ回路14の各出力ビットと
なる各フリップフロップ141〜148の反転出力と、カウ
ンタ24の対応する出力ビット、即ち、フリップフロップ
241〜248の出力Ｑとがノア回路161〜168に入力してい
る。そして、このカウンタ24,ラッチ回路14の各ビット
に対応して設けられれたノア回路161〜168の出力がオア
回路17に入力し、当該オア出力がＤ型フリップフロップ
19のクリア端子（CL）に入力している。このフリップフ
ロップ19は入力Ｄに常時“1"が入力した状態（例えば、
＋5V電源に接続）となると共に、そのクロック端子（C
K）にインバータ15を介した上記ラッチ信号が入力して
おり、このラッチ信号の立下り以降反転出力を“0"に
保持し、クリア端子（CL）の立下りによって反転出力
が立上がるよう構成されている。

次に、第４図に示すタイミングチャートに従って作動
を説明する。

許容信号（CE）が立上がると、アンドゲート18及び20
が許容状態となる。この状態において、クロック信号
（CLK）及び各ドットに対応した８ビット単位の階調デ
ータが順次シリアルに連続的に入力されると（DIN）、
当該クロック信号（CLK）の立下りに同期して、階調デ
ータがｎ番目のシフトレジスタ12（ｎ）からシフトレジ
スタ12（ｎ−１），…と順次その最下位ビットから最上
位ビットに向ってシフトアップされていく。そして、ｎ
個のシフトレジスタ12（ｎ）,12（ｎ−１），…,12
（１）へのデータ転送が終了したタイミングにて許容信
号（CE）が立下げられる。このとき、各シフトレジスタ
12（ｉ）には８ビットの階調データが格納された状態と
なっている。次いで、ラッチ信号が立上がると、各シフ
トレジスタ12（ｉ）に格納されている階調データが対応
するラッチ回路14（ｉ）にパラレルにて同時にラッチさ
れる。この階調データのラッチ回路14（ｉ）への転送後
は、上記許容信号（CE）が再び立上がって同様の処理が
行なわれ、更に、以後についても許容信号（CE）の立上
げ、立下げを繰り返して同様の処理がなされる。この階
調データのシリアル転送、ラッチ等の処理の過程におい
て上記ラッチ信号（LATCH）の立上げと次の立上げのタ
イミングとの間に以下の処理が平行して行なわれる。

上記ラッチ信号に関連して出力されるストローブ信号
（STB）にて各フリップフロップ28（ｉ）がリセットさ
れ、その出力が“L"レベルに立下がる（時刻to）。する
と、各インバータ29（ｉ）を介して“H"レベル信号（通
電信号）が各高耐圧MOSトランジスタ30（ｉ）のゲート
に印加して当該各トランジスタがオン状態となり、記録
ヘッドの対応する発熱抵抗体60（ｉ）への通電が開始さ
れる。このとき、各インバータ29（ｉ）に設定される遅
延時間が異なることから、インバータ29（１）から同29
（ｎ）の出力は夫々、フリップフロップ28（ｉ）の出力
が立下がる時刻toから所定の遅延時間τ（１），τ
（２），…，τ（ｎ）経過後順次立上げられる。従っ
て、発熱抵抗体60（１）から同60（ｎ）の夫々に対する
通電が上記遅延時間に対応した時間差をもって順次開始
される。

上記ストローブ信号（STB）の立上がりからカウンタ2
4に対して所定周期Toのストローブクロック信号（STBク
ロック）が供給され、このカウンタ24が当該ストローブ
クロック（STBクロック）に同期して順次カウントアッ
プしてゆく。そして、各比較回路16（ｉ）は対応するラ
ッチ回路14（ｉ）にラッチされた階調データとカウンタ
24のカウント値とを比較し、それらの値が一致したとき
に一致判別信号（Ｈレベル）を出力する。比較回路16
（ｉ）から一致判別信号が出力されると、対応するフリ
ップフロップ28（ｉ）がセットされ（Ｈレベル）、イン
バータ29（ｉ）を介した通電信号が立下げられることか
ら、スイッチング用のトランジスタ30（ｉ）がオフ状態
となって対応する発熱抵抗体60（ｉ）に対する通電が遮
断される。この通電遮断の際も、インバータ29（ｉ）で
の遅延によって、一致判別がなされてフリップフロップ
28（ｉ）の出力が立上がるタイミングよりτ（ｉ）だけ
その遮断タイミングが遅れる。

上記処理では、ラッチされた階調データが小さいほど
比較回路から一致判別信号が出力されるタイミングが早
く、対応する発熱抵抗体への通電時間も短い。即ち、各
発熱抵抗体とも階調データに応じた時間の通電制御がな
され、その通電時間Ｔは８ビットで表現された階調がａ
の場合、 Ｔ＝To×ａ となる。このように、階調データがラッチされる毎にそ
の階調データに基づいた発熱抵抗体への通電制御が行な
われ、その結果、各ドット単位で階調データに応じた濃
度の感熱記録がなされる。

また、ドット印字に対応した各発熱抵抗体に対して順
次時間差をもって通電が開始されることから、記録ヘッ
ドでの一回の印字開始時におけるサージ電流は十分小さ
いものとなる。

なお、第３図に示す回路での一致作動は以下のように
なる。

例えば、対象となる階調データが８ビットの01010101
（十進で170）である場合を想定する。なお、この８ビ
ットデータは左端が最下位ビットD1、右端が最上位ビッ
トD8である。

ラッチ信号の立上がりで当該階調データがラッチ回路
14に保持され、このラッチ回路14の出力が各ビットとも
反転（）された（10101010）となり、同時にカウンタ
24がクリアされてその出力が（00000000）となる。そし
て、当該ラッチ信号の立下りにてフリップフロップ19に
対するクロック入力がなされ、このフリップフロップ19
の反転出力が“L"レベルに保持される。この状態で、
ノア回路161〜168の出力は順に（01010101）となり、オ
ア回路17の出力“H"レベルとなる。

今、対象となる階調データのうち値“0"となるビッ
ト、即ち、第１ビットD1、第３ビットD3、第５ビットD
5、第７ビットD7に着目すると、これらのビットに対応
したノア回路161,163,165,167のラッチ回路14側からの
入力は“1"となり（反転出力）、その出力はカウンタ24
側からの出力の如何にかかわらず常に“0"（Ｌレベル）
に保持される。

上記のようにカウンタ24が（00000000）にリセットさ
れた後、カウント信号の入力によりアップカウント動作
を開始するとその出力は順次（10000000）→（0100000
0）→（11000000）→（00100000）→… のように更新されていく。このときノア回路161〜168の
出力は （01010101）→（00010101）→（00010101）→（010101
01）→… のように変化していく。このときオア回路17の出力はノ
ア回路161〜168のいずれかの出力が“1"（Ｈレベル）で
ある間は“H"レベルを保持する。このようなカウンタ24
のカウントアップの過程で、カウント値が“170"に達す
ると、カウンタ23の出力は（01010101）となる。する
と、ノア回路161〜168の出力は（00000000）となりオア
回路17の出力が“L"レベルに立下がってフリップフロッ
プ19にクリアがかかり、当該フリップフロップ19の反転
出力が一致判別信号として“H"レベルに立上がる。即
ち、階調データ（01010101）とカウンタ24の出力値（01
010101）が一致したときにその判別出力がなされる。な
お、上述したようにこの一致判別信号の出力に起因し
て、対応する発熱抵抗体に通電が開始される。

上記ノア回路161〜168の出力状態に注目すると、奇数
ビットに対応した161,163,165,167の出力は常に“0"を
保持することから、カウンタの出力が（−１−１−１−
１）（−は“1"または“0"のいずれか）となるときには
オア回路17の出力が上記と同様に常に立下がることにな
る。しかし、カウンタ24の出力（−１−１−１−１）の
うち（01010101）が最小の値となることから、上述した
ように、フリップフロップ19はこのオア回路17の初めて
の立下りにてその反転出力を“H"レベルに立上げた後
は、以後、オア回路17の出力変化があってもその状態
“H"を保持する。

上述したように、本実施例では、感熱記録装置に適用
される記録ヘッドを対象としたもので、ドット印字すべ
きの発熱低抗体への通電を一斉に開始するタイプのもの
において、その通電開始タイミングを各発熱低抗体毎に
ずらすようにしたものであるが、熱静電タイプのインク
ジェット記録装置に適用される記録ヘッドを対象とした
ものでは、ドット印字すべき発熱低抗体への通電を一斉
に遮断するものであるが、この場合にも、上記実施例同
様その通電遮断タイミングを各発熱低抗体毎にずらすこ
とにより当該通電遮断に伴うサージ電流を抑えることが
できる。

なお、上記実施例では、全部の発熱低抗体に対する通
電開始タイミングをずらすようにしたが、一部のもので
あってもよい。この場合、サージ電流は、タイミングを
ずらした分の範囲について改善される。

また、当該駆動装置を構成する回路を１チップ半導体
集積回路の一部として実現しいるが、本考案は特にこれ
に限定されることなく、例えば、通常のマイクロコンピ
ュータ、あるいはディスクリート構成の回路でも実現可
能である。この場合、各発熱低抗体に対する通電駆動手
段の応答タイミングをずらす手段としては、例えば、ハ
ード的、あるいはソフト的に構成されたタイマが利用さ
れる。

更に、階調制御を要しない単なるオン・オフ制御を行
なうものであっても同様の制御が可能である。

［考案の効果］ 以上説明してきたように、本考案によれば、タイミン
グ制御手段により上記通電指令時点から上記２つ以上の
通電駆動手段が各々対応する上記発熱抵抗体を通電開始
せしめるまでのタイミングを異ならせたので、当該複数
の発熱抵抗体に対する通電開始タイミングが互いにずれ
ることになり、当該印字立上がり時に大きなサージ電流
が流れてしまうのを防止できる。従って、当該駆動装置
に適用する電源の容量は比較的小さなもので済み、装置
自体の小形化あるいはコスト低減が図れる。

【図面の簡単な説明】

第１図は本考案の構成を示すブロック図、第２図は本考
案に係るサーマル記録ヘッド駆動装置の一例を示す回路
図、第３図は第２図におけるラッチ回路、比較回路、カ
ウンタの具体手的構成例を示す回路図、第４図は各部の
信号状態を示すタイミングチャートである。 ［符号の説明］ １（１）〜１（ｎ）……発熱低抗体 ２……サーマル記録ヘッド ３（１）〜３（ｎ）……通電駆動手段 ４……タイミング制御手段 12（１）〜12（ｎ）……シフトレジスタ 14（１）〜14（ｎ）……ラッチ回路 16（１）〜16（ｎ）……比較回路 24……カウンタ 28（１）〜28（ｎ）……フリップフロップ 29（１）〜29（ｎ）……インバータ 30（１）〜30（ｎ）……高耐圧MOSトランジスタ 60（１）〜60（ｎ）……発熱低抗体

フロントページの続き (72)考案者 若森 康男 神奈川県海老名市本郷2274番地 富士ゼ ロックス株式会社海老名事業所内 (72)考案者 谷田 雄二 神奈川県海老名市本郷2274番地 富士ゼ ロックス株式会社海老名事業所内 (56)参考文献 特開 昭57−4785（ＪＰ，Ａ) 特開 昭63−227355（ＪＰ，Ａ) 特開 昭63−193857（ＪＰ，Ａ)

Claims (1)

(57)【実用新案登録請求の範囲】
1. 【請求項１】印字ドットに対応した複数の発熱抵抗体を
   有するサーマル記録ヘッドを対象とし、 各発熱抵抗体に対応して設けられ、各発熱抵抗体に電流
   を供給する複数の通電駆動手段を有し、 印字記録に関する通電指令により、２つ以上の通電駆動
   手段が対応する発熱抵抗体を同時に通電状態にせしめ得
   るように構成されたサーマル記録ヘッド駆動装置におい
   て、 上記通電指令時点から上記２つ以上の通電駆動手段が各
   々対応する上記発熱抵抗体を通電開始せしめるまでのタ
   イミングを異ならせるように上記２つ以上の通電駆動手
   段を制御するタイミング制御手段を備えたことを特徴と
   するサーマル記録ヘッド駆動装置。