JP2760303B2 - サーマルヘッド駆動装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はプリンタ装置のサーマル
ヘッド駆動装置に関し、特に昇華型プリンタ装置の階調
制御を行うサーマルヘッド駆動装置に関する。

【０００２】

【従来の技術】従来、この種のサーマルヘッド駆動装置
は、例えば特開平３−９７５７２号公報に記載されたサ
ーマルヘッド駆動装置の発明に開示されているように、
サーマルヘッドを備えて多階調の画像をプリントするよ
うに構成されたビデオプリンタ装置などのプリンタ装置
において、サーマルヘッドへの転送データ数を減少し
て、データ転送の高速化を図ることを目的としていた。

【０００３】図４は、従来例におけるサーマルヘッド駆
動装置を示すブロック図である。図４において、画像メ
モリ１０１は量子化された画像データを保持し、画像デ
ータデコード回路１０２は、画像メモリ１０１から読み
出された画像データをサーマルヘッド１０７の抵抗体の
オン・オフデータ（以下、印画パターンと記述する）に
変換する。データ並べ変え回路１０３は、デコード回路
１０２から出力される印画パターンをサーマルヘッド１
０７に転送する順序に並び変える。ＲＡＭ１０４は、並
び変えられた印画パターンの書き込みおよび読み出しを
行う。

【０００４】第１のコントロール信号発生回路１０５Ａ
は、画像メモリ１０１の読み出し制御や、画像データデ
コード回路１０２、データ並べ変え回路１０３、および
ＲＡＭ１０４の書き込み制御などを行う。

【０００５】第２のコントロール信号発生回路１０５Ｂ
は、ＲＡＭ１０４からの印画パターンの読み出し制御、
データ転送回路１０６の転送制御、サーマルヘッド１０
７の制御などを行う。

【０００６】ここで、例えば画像メモリ１０１の画像デ
ータ１ドットを６ビット／１バイト、ＲＡＭ１０４の構
成を８ビット／１バイト、サーマルヘッド１０７のドッ
ト数を６４０ドットとしたときに、まず画像メモリ１０
１からの画像データをサーマルヘッド１０７の転送順序
で８ドット分読み出し、これをデコード回路１０２にお
いて印画パターンにデコードした後に、データ並べ変え
回路１０３に入力し、８ドット／１バイトの構成として
ＲＡＭ１０４に書き込む。

【０００７】これを６４０ドット分について行うことに
よって、全ての印画パターンをＲＡＭ１０４に書き込
む。これらの動作は、第１のコントロール信号発生回路
１０５Ａの制御信号によって制御される。

【０００８】次に、６４０ドット分のデータをデータ転
送回路１０６を介してサーマルヘッド１０７に転送する
ときには、転送順序に並べ変えられた６４０ドット分、
すなわち８０バイトのデータをＲＡＭ１０４から読み出
して、サーマルヘッド１０７に転送することによって、
所望のプリント画を得ることが可能となる。

【０００９】

【発明が解決しようとする課題】しかしながら、上述し
た従来のサーマルヘッド駆動装置では、入力された画像
データを画像データデコード回路１０２によって濃度に
応じた所定の印画パターンにデコードするので、階調数
が大きくなると、データ転送回数が多くなってデータ生
成時間が長くなり、印画出力に時間がかかるという問題
点がある。

【００１０】また、画像メモリ１０１からのデータの読
み出しおよび並び変えのために、印画制御とは別にコン
トロール信号発生回路が必要になり、コントロール信号
発生回路が２つになって回路構成が複雑になるという問
題点がある。

【００１１】このような点に鑑み本発明は、多階調の画
像データを印画する昇華型プリンタ装置の、複数の入力
を備えるサーマルヘッドにおいても、印画データ生成時
間の短縮化および回路規模の縮小化を計ることが可能
な、サーマルヘッド駆動装置を提供することを目的とす
る。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に本発明のサーマルヘッド駆動装置は、熱転写型プリン
タ装置の、複数の発熱抵抗素子を備えるサーマルヘッド
駆動装置であって、データ転送回数をカウントし、印画
濃度に対応する濃度フラグアドレスの生成を行う濃度フ
ラグアドレス生成手段と、複数の入力を備えるサーマル
ヘッドの、該複数の入力のそれぞれの印画素子アドレス
を出力する印画素子アドレスカウント手段と、前記濃度
フラグアドレスと前記印画素子アドレスとによって指定
されるメモリアドレスに濃度フラグデータを格納する記
憶手段と、前記記憶手段から読み出した前記濃度フラグ
データを、次の濃度フラグアドレスにシフトするフラグ
データ生成手段と、前記記憶手段に与える前記メモリア
ドレスを、印画データ生成時と印画データ書き込み時と
で切り替える第１の選択手段と、前記記憶手段に与える
前記濃度フラグデータを、前記印画データ生成時と前記
印画データ書き込み時とで切り替える第２の選択手段
と、前記記憶手段へのアクセスと、前記第１および第２
の選択手段の切り替えと、前記サーマルヘッドへの転送
データ生成のタイミングとを制御するタイミング制御手
段とを有する。

【００１３】上記本発明のサーマルヘッド駆動装置は、
前記印画濃度に対応する前記濃度フラグアドレスが備え
る濃度フラグビットの所定のビットを反転して、該印画
濃度の制御を行う。

【００１４】

【作用】上記のように構成される本発明のサーマルヘッ
ド駆動装置は、印画濃度に対応する濃度フラグアドレス
の濃度フラグビットを１ビット反転するだけで印画濃度
の制御を行うことができるので、通電制御のための転送
データをバッファメモリに書き込む時間を短くすること
ができ、多階調の画像データを印画する昇華型プリンタ
装置の、複数の入力を備えるサーマルヘッドにおいて
も、印画データ生成時間の短縮化および回路規模の縮小
化を図ることが可能となる。

【００１５】また、印画濃度をメモリのアドレスとして
割り付けるので、サーマルヘッドの発熱抵抗素子数が異
なる場合にも、メモリの構成を変えるだけで応用するこ
とが可能となる。

【００１６】さらに、（ｎ＋１）データシフトライトサ
イクルを起動しないようにすると、バッファメモリに格
納された濃度フラグデータをそのまま出力することがで
きるので、通電したいパターンをＣＰＵが書き込むこと
で、従来のような印画パターンを転送することも可能と
なる。

【００１７】

【実施例】本発明の実施例について、図面を参照して以
下に説明する。

【００１８】図１は、本発明のサーマルヘッド駆動装置
の一実施例を示すブロック図である。図２は、本実施例
におけるバッファメモリの構成を示す図である。図３
は、本実施例におけるデータ制御のタイミング波形を示
す図である。

【００１９】初めに、図１を用いて本実施例における構
成を説明する。図１に示すサーマルヘッド駆動装置は、
濃度フラグアドレス生成部３と、加算器７と、ドットア
ドレスカウンタ８と、セレクタ９と、セレクタ１３と、
バッファメモリ１６と、フラグデータ生成部１７と、タ
イミング制御部１５と、データラッチ２２と、サーマル
ヘッド２４とを有する構成となっている。

【００２０】図１において、濃度フラグアドレス生成部
３は、データラッチクロック（以下、ＨＬＴＣＫと記述
する）１を入力して印画濃度を表わすラッチ回数をカウ
ントする転送カウンタ４と、転送カウンタ４から出力さ
れるアドレスに“１”を加える加算器５と、転送カウン
タ４の出力と加算器５の出力とを入力してデータ転送ク
ロック（以下、ＨＣＫと記述する）２のタイミングによ
って選択し、濃度フラグアドレスを生成するセレクタ６
とを有する構成となっている。

【００２１】ドットアドレスカウンタ８は、ＨＣＫ２を
入力して各ラッチ間の転送データ数（サーマルヘッド２
４の１つの入力に対応するデータ数）をカウントし、サ
ーマルヘッド２４の各入力データにおけるドットアドレ
スを生成する。

【００２２】加算器７は、濃度フラグアドレス生成部３
から出力される濃度フラグアドレスとドットアドレスカ
ウンタ８から出力されるドットアドレスを加算して、バ
ッファメモリ１６の読み出しアドレスを生成する。

【００２３】セレクタ９は、加算器７から出力される読
み出しアドレスと印画データ書き込み時のＣＰＵアドレ
ス１０とを入力してタイミング制御部１５の出力信号の
タイミングによって選択し、メモリアドレス１１を生成
する。印画データは、対応するドットアドレスの濃度フ
ラグアドレスによって表わされ、入力データに対応する
濃度フラグビットが立てられる。

【００２４】セレクタ１３は、印画データ書き込み時の
ＣＰＵデータ１４とフラグデータ生成部１７の出力とを
入力してタイミング制御部１５の出力信号のタイミング
によって選択し、濃度フラグデータ１２を生成する。

【００２５】バッファメモリ１６は、メモリアドレス１
１をアドレスとして入力し、濃度フラグデータ１２をデ
ータとして入力し、タイミング制御部１５から出力され
る制御信号を読み出し信号および書き込み信号として入
力し、印画通電制御のための濃度フラグデータ２１を出
力する。

【００２６】フラグデータ生成部１７は、バッファメモ
リ１６から読み出された濃度フラグデータ２１をラッチ
するデータラッチ２０と、濃度フラグデータ２１の生成
時間を短縮するために濃度フラグデータ２１のクリアお
よびシフトライトを行う、ＯＲゲート１８とＡＮＤゲー
ト１９とを有する構成となっている。

【００２７】データラッチ２２は、バッファメモリ１６
から読み出された濃度フラグデータ２１をラッチして通
電データ２３を生成し、サーマルヘッド２４に出力す
る。

【００２８】タイミング制御部１５は、濃度フラグデー
タ１２の書き込みおよび濃度フラグデータ２１の読み出
しに応じて、セレクタ９とセレクタ１３とを切り替える
とともに、バッファメモリ１６の読み出し動作および書
き込み動作の制御を行う。

【００２９】次に、図２および図３を用いて、図１に示
した本実施例の構成における動作を説明する。

【００３０】通常、昇華型プリンタ装置では、複数の発
熱抵抗素子を備えるサーマルヘッドに、通電のオン・オ
フを示す制御データを同一発熱抵抗素子に対して複数回
転送することによって、インクの転写量をコントロール
して、階調制御を行っている。このため、サーマルヘッ
ドの発熱抵抗素子数が増えると転送データ量も増え、結
果としてデータ転送時間が増大するという問題がある。
この問題を解決するために、サーマルヘッドの発熱抵抗
素子を複数のブロックに分けて、各ブロックのデータを
パラレルに転送することによってデータ転送時間の短縮
を行っている。

【００３１】ここで、サーマルヘッド２４の発熱抵抗素
子数を１入力が１２８素子であって入力ラインが８本で
あるとすると、１０２４ドットとなる。これに２５６階
調の制御を行うとすると、図３に示すように、１ライン
の印画は２５６回の通電部分、すなわち２５６回のラッ
チ回数に分けられる。この２５６回の通電期間中に任意
の回数の通電を行うことによって、所望の印画階調を得
ることができる。

【００３２】サーマルヘッド２４では、各入力ラインか
ら入力される転送データをＨＣＫ２に同期させて内部の
シフトレジスタに格納し、ＨＬＴＣＫ１によって全発熱
抵抗素子の通電制御データを揃えて、印画データとして
通電を行う。このため、各ラッチ周期では、１入力の発
熱抵抗素子数分のＨＣＫ２（図３では、１２８クロッ
ク）が１回のデータ転送時間、すなわちラッチ周期とな
る。

【００３３】図３に示すように、本実施例においてドッ
トａの階調がｎであるとすると、印画データの生成時
に、まずタイミング制御部１５はセレクタ９およびセレ
クタ１３をＣＰＵアドレス１０およびＣＰＵデータ１４
に接続する。これによって、バッファメモリ１６には、
メモリアドレス１１としてＣＰＵアドレス１０が、濃度
フラグデータ１２としてＣＰＵデータ１４が入力され
る。

【００３４】図２に示すように、バッファメモリ１６は
メモリアドレス１１の下位アドレスが濃度フラグアドレ
ス生成部３で生成される濃度フラグアドレスに割り当て
られ、上位アドレスがドットアドレスカウンタ８で生成
されるドットアドレスに割り当てられており、メモリの
幅方向がサーマルヘッド２４の入力になっている。

【００３５】このため、バッファメモリ１６は各発熱抵
抗素子の通電制御のための濃度フラグデータ２１を各ヘ
ッド入力毎に並べた形となり、その容量はサーマルヘッ
ドの入力ラインが８本で、各入力の発熱抵抗素子数が１
２８素子の場合には、以下の式（１）に示すように、

【００３６】 （入力ライン数）×（入力素子数）×（濃度フラグアドレス） （１） で表されるので、本実施例では、以下の式（２）に示す
ように、

【００３７】 （８本）×（１２８素子）×（２５６階調） （２） がバッファメモリ１６の容量となる。

【００３８】印画データ生成時にＣＰＵ（不図示）は、
バッファメモリ１６の濃度フラグビットを立てること
で、各印画ドットの印画濃度を制御する。つまり、ドッ
トａの濃度が２５６階調中のｎであったとすると、対応
するドットアドレスの濃度フラグビット、（本実施例で
は濃度フラグアドレスがｎであるデータビット）を
“０”にする。このとき他の濃度フラグビットは図３に
示した濃度フラグデータのように“１”のままであり、
１つのドットアドレスに対応する濃度フラグデータは濃
度フラグアドレス０から２５５までの中で、１個所だけ
に“０”が格納されている。他の発熱抵抗素子に対して
も同様に、ＣＰＵはそれぞれの印画濃度に対応する濃度
フラグビットを立てて、印画濃度を決定する。

【００３９】データの書き込みが終了すると、図３に示
すように、プリント許可（以下、ＰＣＥＮと記述する）
信号を駆動して、プリントサイクルに入る。プリントサ
イクルに入ると、タイミング制御部１５は、セレクタ９
およびセレクタ１３を切り替えて、バッファメモリ１６
には、メモリアドレス１１として加算器７から出力され
る読み出しアドレスに接続し、濃度フラグデータ１２と
してフラグデータ生成部１７の出力に接続する。

【００４０】プリントサイクルにおいては、全発熱抵抗
素子分の同一の濃度フラグアドレスのデータをバッファ
メモリ１６から読み出して、通電の制御を行う。まず最
初の通電では、ＨＬＴＣＫ１をカウントする転送カウン
タ４は“０”でバッファメモリ１６の濃度フラグアドレ
スの最下位を示している。ドットアドレスカウンタ８
は、ＨＣＫ２に同期させてこの濃度フラグアドレスをカ
ウントアップし、サーマルヘッド２４の各入力における
発熱抵抗素子数分のアドレスを発生する。

【００４１】図３に示すドットａにおいては、濃度フラ
グアドレス“０”に書き込まれている濃度フラグデータ
は“１”なので、ＨＣＫ２の前半の（ｎ）データリード
サイクルにおいて、バッファメモリ１６から“１”が読
み出され、データラッチ２２およびデータラッチ２０に
格納される。サーマルヘッド２４には、データラッチ２
２に格納された濃度フラグデータ２１が通電データ２３
としてそのまま転送されるので、ドットａの通電は
“１”つまり、通電がオンされる。このときセレクタ６
はＨＣＫ２によって制御されており、アドレス（ｎ）側
つまり転送カウンタ４の出力そのままを選択している。

【００４２】フラグデータ生成部１７では、ＨＣＫ２と
データラッチ２０の出力とがＯＲゲート１８でゲートさ
れており、ＨＣＫ２の前半は常に“１”が出力されてい
る。このため、タイミング制御部１５は濃度フラグデー
タのリードサイクルの後に、同じ濃度フラグアドレスに
対してライトサイクルを駆動することによってデータ
“１”を書き込む。すなわち、読み出した後の（ｎ）デ
ータクリアサイクルを行う。

【００４３】ＨＣＫ２の後半においては、セレクタ６が
切り替わり、加算器５が出力するアドレス（ｎ＋１）を
濃度フラグアドレスとして出力する。すなわち、ＨＣＫ
２の前半で読み出したアドレス（ｎ）の濃度フラグアド
レスの次のアドレスを選択し、（ｎ＋１）デ−タリード
サイクルを行い、バッファメモリ１６から読み出す。読
み出された濃度フラグデータと（ｎ）データリードサイ
クルでデータラッチ２０に格納されていた濃度フラグア
ドレス（ｎ）の濃度フラグデータとは、ＡＮＤゲート１
９でゲートされてデータラッチ２０に格納される。格納
されたＡＮＤゲート１９の出力データは、（ｎ＋１）デ
ータシフトライトサイクルにおいてバッファメモリ１６
の濃度フラグアドレス（ｎ＋１）に書き戻される。

【００４４】すなわち、読み出した濃度フラグデータに
隣接するアドレスの濃度フラグデータ２１を元の濃度フ
ラグデータとゲートし、どちらかにフラグが立っている
場合には、その濃度フラグデータを次のアドレスにシフ
トライトする。このような動作を各ラッチ周期において
行うと、ドットａにおいては、濃度フラグアドレス
（ｎ）に濃度フラグデータ“０”が書き込まれているの
で、濃度フラグアドレス（ｎ）で読み出された濃度フラ
グデータ“０”は、（ｎ＋１）データシフトライトサイ
クルにおいて読み出された濃度フラグデータ“１”とゲ
ートされ、濃度フラグデータ“０”として書き戻され
る。このため、以後読み出される濃度フラグデータは
“０”となり、濃度フラグアドレスが（ｎ）以上におい
て通電が不許可される。

【００４５】上記のように各発熱抵抗素子は、濃度フラ
グアドレスに書き込まれた濃度フラグビットが“０”と
なった以降のラッチにおいて通電が制御されるので、求
める印画の階調が（ｎ）として決定される。

【００４６】このように、印画データ書き込みを行うＣ
ＰＵは、印画濃度に対応する濃度フラグアドレスの濃度
フラグビットを１ビット反転するだけで印画濃度の制御
を行うことができるので、従来の制御方法と比較して転
送データを少なくすることができる。また、印画濃度を
メモリのアドレスとして割り付けることで、サーマルヘ
ッドの発熱抵抗素子数が異なる場合にも、メモリの構成
を変えるだけで応用することができる。さらに、（ｎ＋
１）データシフトライトサイクルを起動しないようにす
ると、バッファメモリ１６に格納された濃度フラグデー
タ２１をそのまま出力することができるので、通電した
いパターンをＣＰＵが書き込むことによって、従来のよ
うな印画パターンを転送することもできる。

【００４７】なお、上述の実施例は本発明の好適な実施
例の一例ではあるが、本発明はこれに限るものではな
く、本発明の要旨を逸脱しない範囲において種々変形実
施可能である。例えば、本実施例においてはサーマルヘ
ッド２４の発熱抵抗素子を、１入力が１２８素子であっ
て入力ラインが８本である１０２４ドットとしたが、こ
れに限るものではなく、サーマルヘッド２４の発熱抵抗
素子数に応じてバッファメモリ１６を構成することで、
各種のサーマルヘッドに適応することができる。また、
印画濃度の制御を２５６階調制御としたが、これに限る
ものではない。さらに、印画を制御する濃度フラグデー
タを“０”として通電のオフ状態を設定したが、“０”
と“１”とを入れ替えて、通電のオン状態を設定するよ
うにしても良い。

【００４８】

【発明の効果】以上の説明から明らかなように、本発明
のサーマルヘッド駆動装置は、印画濃度に対応する濃度
フラグアドレスの濃度フラグビットを１ビット反転する
だけで印画濃度の制御を行えることによって、通電制御
のための転送データをバッファメモリに書き込む時間を
短くすることができ、多階調の画像データを印画する昇
華型プリンタ装置の、複数の入力を備えるサーマルヘッ
ドにおいても、印画データ生成時間の短縮化および回路
規模の縮小化を図ることができるという効果を有する。

【００４９】また、印画濃度をメモリのアドレスとして
割り付けることによって、サーマルヘッドの発熱抵抗素
子数が異なる場合にも、メモリの構成を変えるだけで応
用することができるという効果を有する。

【００５０】さらに、（ｎ＋１）データシフトライトサ
イクルを起動しないようにすると、バッファメモリに格
納された濃度フラグデータをそのまま出力できることに
よって、通電したいパターンをＣＰＵが書き込むこと
で、従来のような印画パターンを転送することもできる
という効果を有する。

【図面の簡単な説明】

【図１】本発明のサーマルヘッド駆動装置の一実施例を
示すブロック図

【図２】本実施例におけるバッファメモリの構成を示す
図

【図３】本実施例におけるデータ制御のタイミング波形
を示す図

【図４】従来例におけるサーマルヘッド駆動装置を示す
ブロック図

【符号の説明】

１ データラッチクロック（ＨＬＴＣＫ） ２ データ転送クロック（ＨＣＫ） ３ 濃度フラグアドレス生成部 ４ 転送カウンタ ５、７ 加算器 ６、９、１３ セレクタ ８ ドットアドレスカウンタ １０ ＣＰＵアドレス １１ メモリアドレス １２、２１ 濃度フラグデータ １４ ＣＰＵデータ １５ タイミング制御部 １６ バッファメモリ １７ フラグデータ生成部 １８ ＯＲゲート １９ ＡＮＤゲート ２０、２２ データラッチ ２３ 通電データ ２４ サーマルヘッド １０１ 画像メモリ １０２ 画像データデコード回路 １０３ データ並べ変え回路 １０４ ＲＡＭ １０５Ａ 第１のコントロール信号発生回路 １０５Ｂ 第２のコントロール信号発生回路 １０６ データ転送回路 １０７ サーマルヘッド

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 熱転写型プリンタ装置の、複数の発熱抵
   抗素子を備えるサーマルヘッド駆動装置において、 データ転送回数をカウントし、印画濃度に対応する濃度
   フラグアドレスの生成を行う濃度フラグアドレス生成手
   段と、 複数の入力を備えるサーマルヘッドの、該複数の入力の
   それぞれの印画素子アドレスを出力する印画素子アドレ
   スカウント手段と、 前記濃度フラグアドレスと前記印画素子アドレスとによ
   って指定されるメモリアドレスに濃度フラグデータを格
   納する記憶手段と、 前記記憶手段から読み出した前記濃度フラグデータを、
   次の濃度フラグアドレスにシフトするフラグデータ生成
   手段と、 前記記憶手段に与える前記メモリアドレスを、印画デー
   タ生成時と印画データ書き込み時とで切り替える第１の
   選択手段と、 前記記憶手段に与える前記濃度フラグデータを、前記印
   画データ生成時と前記印画データ書き込み時とで切り替
   える第２の選択手段と、 前記記憶手段へのアクセスと、前記第１および第２の選
   択手段の切り替えと、前記サーマルヘッドへの転送デー
   タ生成のタイミングとを制御するタイミング制御手段と
   を有することを特徴とする、サーマルヘッド駆動装置。
2. 【請求項２】 前記印画濃度に対応する前記濃度フラグ
   アドレスが備える濃度フラグビットの所定のビットを反
   転して、該印画濃度の制御を行う、請求項１に記載のサ
   ーマルヘッド駆動装置。