JPH04201274A - 階調表現用プリントヘッドの駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は通電時間により階調変化を得る画像用プリン
タ、たとえば、感熱式サーマルプリンタ、昇華型プリン
タ、熱量によりドツトサイズを変える方式の熱転写及び
通電熱転写プリンタ、熱式インクジェットプリンタ等の
ヘッド駆動方法に関する。

〔発明の概要〕

この発明は前述の方式の画像プリンタにおいて、ヘッド
への通電時間の高速かつ確実な制御の方法に関する。つ
まり、１階調ごとの時間を計測するタイマーの出力によ
り階調をカウントアツプするレファレンス手段の内容と
、メモリから順番に読みだされるデータとを比較し、メ
モリの階調数が大きい時だけプリントヘッドに通電の信
号を送るものである。

〔従来の技術〕

従来、プリントヘッドは内蔵する１９４７分の７フトレ
ジスタにクロック同期シリアル信号で、ｉ１電の有無を
表す信号を受信していた。この様にすると、 転送時間＝総ドツト数　／　転送レートとなり、総ドツ
ト数が多い高解像度プリンタでは１階調分のデータ転送
時間が大きくなり、プリントスピードが大幅に遅くなる
という問題があった。

〔課題を解決するための手段〕

上記問題点を解決する為、セットされた値だけクロック
を計数するタイマーと、次に通電しようとする階調のレ
ファレンス手段と、１ライン内の階調データを記憶する
メモリ素子と、コンパレータと、複数ビットのラッチを
備え、複数のシリアルデータ入力をもつプリントヘッド
に信号を送る。

〔作用〕

この様にすると、レファレンス手段の内容よりメモリ素
子の画素濃度が大きい時だけ、プリントヘッドに通電の
信号が送られる。又、プリントヘッドの転送速度のｎ倍
が、コンパレータ７１）らデータを処理し出力する速度
に相当し、ｎ個のう、チが１組となりコンパレータの出
力を時分割でラッチし、その後、−斉にプリントヘッド
にｎ組のシリアルデータとして転送する。この様にする
と、少ないハードウェアで複数のシリアルデータを転送
可能となり、高速に階調画像のプリントが可能になる。

又、ここでメモリ素子とコンパレークとラッチをｍ＆Ｉ
Ｉ備える事により、“ｍｘｎ”組のシリアルデータ入力
を持つプリントへノドムこ対応可能となる。

〔実施例〕

第１図は本発明の一実施例であり、１は１ライン分の階
調データを記憶するメモリ素子、ＧＤは画像データ、３
はラッチ又はカウンタ等であり、次に１ｌｔｉをしよう
とする階調の番号を記憶するレファレンス手段である。

４はコンパレータであり、メモリ素子ｌの階調出力がレ
ファレンス手段３の出力より大きい時に通電を意味する
ハイレヘルを出力する。５はコンパレータ４の出力を時
分割で記憶する複数ビットのラッチである。時分割によ
る分割数ｎを４とした例を第１図は示しており、ラッチ
５は４個のラッチから構成されている。６はプリントヘ
ッドであり、ｉ！１電の有無を９本（図１でｎ−４）の
シリアルデータとして受信する。

内部にはシフトレジスタ等を備え、受信したシリアルデ
ータをプリントドツトに対応させる。このソフトレジス
タの続込みカウンタか、プリントヘッド６のＣＬＫ端子
から入力している。７はタイミング発生回路であり、メ
モリ素子１のアドレス増加に合わせて、出力端子３．４
，５．６に順次、ラッチ５の読込みクロックを発生させ
る。ｎ個（第１図でｎ＝４）のラッチにデータがセント
完了すると次のタイミングで、タイミング発生回路７の
出力端子２にクロックを発生させ、プリントヘンドロ内
のシフトレジスタに９本のシリアルデータを曲時に１ビ
ット分だけ読み込ませる。このようにして、メモリ素子
の読出し速度の約０分の゛　　１の速度でプリントヘッ
ド６ヘデータを転送する。

プリントヘッド６内のシフトレジスタは通常４〜５ＭＨ
ｚで動作するが、メモリ素子３は高速ＳＲＡＭでは５０
ＭＦＩｚ程度まで動作するので、時分割の分割数ｎは最
大１０程度までの値に設定可能である。

ｎの位を他の値に設定する事は本発明に含まれる。

その場合、ラッチ５はｎ個のラッチで構成する。

８と９はプリントする１ライン内の位置を示すアドレス
発生手段であり、８はメモリ素子ｌの読出しアドレス用
のカウンタ、９は書込アドレス用のカウンタである。書
込み時はメモリ素子１に１ライン分のデータを端から他
端に向けて、ｌハイドずつ順序良く書き込んでいく。し
かし、読出し時は１ラインの端から始まり飛び飛びに読
出すｌ・要がある。例えば、１ライン１０２４ドツトと
し、４本のシリアルデータでプリントヘッド６にデータ
転送する場合、１本のシリアルデータがサポートするの
は連続した２５６１ノドである。従って、時分割で各シ
リアルデータの１ドツト目のデータを読出す場合、アド
レスは、０．２５６．５１２゜７６８という順番に読み
込み、この処理結果をラッチ５に記憶させてから、プリ
ントヘッド６に読込ませる事になる。この例ではアドレ
スのビットを入れ換えれば、この操作を行う事が可能で
ある。

つまり１０ビツトの書込み（続出し）アドレス八〇〜Ａ
、に対し、読出し時（書込み時）のアドレスをＡｏにＡ
、、Ａ、はＡ９．Ａ２−．にＡ０〜．を接続しなおす事
で実現可能である。第１図でアドレス発生手段として２
つのカウンタを用いたが、上述のように２のに乗のドツ
ト数で、シリアルデータに対応するプリントヘットのド
ツト数の分割を行う場合、アドレスカウンタの出力を入
れ換えるスイッチを設けることにより、同様の効果を得
ることも本発明に含まれる。又、コンパレータ４とラッ
チ５．ラッチ５とプリントヘッド６の間にハソファやラ
ッチを挿入することも使い方によっては必要であり、本
発明に含まれる。

第２図は比較回路例であり、第１図の実施例で、時分割
制御を使わない場合の回路例である。１０は１ラインの
４分の１の画素データを記憶するメモリ素子とコンパレ
ータの組であり、これが４組ある。１１はアドレス発生
手段、１２は千ノブセレクト回路である。ラッチ１３は
タイミング調整用であり、制御方法によっては不要であ
る。

第３図は、本発明の他の実施例であり、第１図の実施例
の時分割動作する回路を４組用いて、１６本の７リアル
データで受信するタイプのプリントヘッドを駆動するよ
うに構成したものである。２０は１ラインの４分の１を
記憶するメモリ素子とコンパレークの組み合わせた回路
であり、ｍ組（第３図ではｍ−４）ある。２１はレファ
レンス手段である。２２と２３はアドレス発生手段であ
り、２２はカウンタ、２３はビット入れ換え用スイッチ
である。

２４はチップセレクト回路である。２５はラッチであり
、ｍ　ｘ　ｎ個（ｍは組数、ｍは時分割の分割数）のラ
ッチからなる。２６はプリントヘッドである。

動作は第１図と本質的に変わらないが、回路２０がｍ個
並列に動作する点が異なる。この結果、ｍ×ｎ個のシリ
アルデータを作ることができる。

〔発明の効果〕

以上、本発明によれば次の効果を存する。

（１）　　メモリの読出し速度よりサーマルへ、ドのデ
ータ転送速度が遅いことによるボトルネックを解消し、
高速で多階調のプリントができる。

（２）同し多階調とプリント速度に対し、本方式ではハ
ードウェアの素子が減り、特に高価なＳＲＡＭを減少で
きるので、コストを安くでき、又、小型化できる。

【図面の簡単な説明】

第１図は本発明の実施例、第２閲は比較例、第３図は本
発明の他の実施例を示す。 １・・・メモリ素子 ３・・・レファレンス手段 ４・・・コンパレータ ５・・・ラッチ ６・・・プリントへノド ７・・・タイミング発生回路 以上 出願人　セイコー電子工業株式会社 代理人　弁理士　林　　敬　之　助 平成　４年　２月１８日

Claims (1)

【特許請求の範囲】
1. （１）プリントする１ライン内の複数の画素の階調デー
   タを記憶するメモリ素子と、プリントする１ライン内の
   位置を示すアドレス発生手段と、通電しようとする階調
   番号を記憶するレファレンス手段、前記メモリ素子の階
   調出力と前記レファレンス手段を比較するコンパレータ
   、前記コンパレータの出力を時分割で記憶する複数ビッ
   トのラッチ、通電の有無を複数のシリアルデータで受信
   するプリントヘッドを備え、プリントヘッドのシリアル
   データの転送速度のｎ倍か、コンパレータのデータ出力
   速度になるよう接続し、 ｎ個のラッチが１組となりコンパレータの出力を時分割
   でラッチした後、プリントヘッドにｎ本のデータ線でｎ
   ドット分の情報を転送する事を特徴とする階調表現用プ
   リンタヘッドの駆動装置。