JP4735070B2 - サーマルプリンタ - Google Patents

Description

この発明は、サーマルプリンタに関するものであり、特に、印刷時におけるピーク電流の低減を図った階調制御型のサーマルプリンタに関するものである。

サーマルプリンタに用いられるサーマルプリントヘッドは、例えば8dot/mmでA4サイズ（216mm）の場合は1728の発熱体があって、一つの発熱体に8mAの電流が流れる場合、全部の発熱体が同時にオンすると13.824Aの電流が流れることになる。このような大電流を流すには大容量の電源を必要として電源の大型化を招くため、サーマルプリントヘッドの発熱体を複数のブロックに分け、ブロック毎に通電することでより小容量の電源を使用可能とした技術が知られている（特許文献１など）。

図3は、上記のブロック分割式サーマルプリントヘッドの駆動タイミングを示し、サーマルプリントヘッドのシフトレジスタへ１ライン分のドットデータが転送されてラッチされた後、ラッチ回路のラッチオフ信号により発熱体のゲートが開くと同時に、例えば発熱体ブロックA発熱体ブロックBとに二分割されたサーマルプリントヘッドの発熱体ブロックAへストローブ回路Aからストローブ信号Aが出力されて発熱体ブロックAが発熱し、ストローブ信号Aがオフすると同時に発熱体ブロックBへストローブ回路Bからストローブ信号Bが出力されて発熱体ブロックB が発熱する。このように、複数系統のストローブ回路を設け、１ラインの発熱体を複数のブロックに分割してそれぞれの発熱体ブロックへのストローブ信号を時分割することにより、ピーク電流を抑制して小容量の電源を使用可能としている。

上記は、１ドットを発熱体のオンオフ２値制御によって印刷するサーマルプリンタの場合であるが、２値制御型ではなく1ドットを8ビットなどのマルチビット多階調データで表し、ドット毎の通電時間を多段階制御することにより、ドット単位で印刷濃度を変調して多階調を表現する階調制御型サーマルプリンタ（特許文献２など）においては、上記の技術を適用することができない。

図４は、階調制御の一例として4ビットの16階調データを1ビット×16のデータに変換して階調制御するサーマルプリントヘッドのタイミングチャートを示し、1ドット分16個の1ビットデータの下段はデータクロックに同期してオンオフするラッチ信号を示し、その下段は1ドット分のストローブ信号であり、その下段は発熱素子の発熱タイミングを示している。

図示のように、1ドット分の印刷処理の間に、例えば4ビット階調制御では１ライン分の1ビットデータを16回書き換え、16個の1ビットデータ中のオンビットの個数に比例して階調が変化するようにしているので、ストローブ信号は1ドット印刷処理の間継続していなければならない。もし、発熱体を複数のブロックに分割し、複数の発熱体ブロックへ時間差をもってストローブ信号を供給したとすると、1ドットを構成する複数（ここでは16個）の1ビットデータ中の幾つかが切り捨てられることになり、データどおりの階調表現ができないことになる。
特開平5-042700号公報 特開平5-008427号公報

１ドットの印刷処理の間に１ビットデータを複数回書き換える従来の階調制御型サーマルプリンタは、ストローブ信号を1ライン全体へ同時に供給する必要があるので、発熱体を複数のブロックに分けて、それぞれの発熱体ブロックへストローブ信号を時分割して供給する構成を適用することができず、ピーク電流が大きいため大容量の電源を必要とし、大型且つ高コストとなるという問題を有している。

そこで、階調制御型サーマルプリンタにおいて、消費電流のピークを抑制し、より小容量の電源を使用可能として小型化及びコストを節減するために解決すべき技術的課題が生じてくるのであり、本発明は上記課題を解決することを目的とする。

この発明は、上記目的を達成するために提案するものであり、請求項１記載の発明は、１ドット毎の階調を複数ビットで表現した画像データを複数の連続する１ビットデータに変換し、前記１ビットデータに基づきドット単位の発熱体通電時間を制御することにより、印刷濃度をドット単位で変化させて階調を表現するサーマルプリンタにおいて、
１ライン分の１ビットデータを複数のグループに分割し、複数のデータラインを通じてサーマルプリントヘッドのシフトレジスタへ１ビットデータを１グループずつ時分割転送する制御手段を設け、
前記制御手段は、サーマルプリントヘッドのシフトレジスタへ１ドットを構成する先頭の１ビットデータが転送され、ラッチ回路によってラッチされると同時に、ストローブ信号発生器からストローブ信号を出力し、前記複数のグループに分割した１ビットデータを前記シフトレジシタに転送する際に、データを転送するグループ以外のグループは空白データを同時に転送し、
前記シフトレジスタへデータを転送するグループの１ビットデータが転送される都度、ラッチ及びラッチオフして１ラインを時分割印刷し、ストローブ信号の出力を継続している間に１ラインの印刷を実行することを特徴とするサーマルプリンタを提供するものである。

また、請求項２記載の発明は、上記シフトレジスタは、分割されたデータのアドレスに対応させてレジスタアドレスを複数のブロックに分割した１段分離型シフトレジスタである請求項１記載のサーマルプリンタを提供するものである。

また、請求項３記載の発明は、上記シフトレジスタは、データの分割数に対応する段数のシフトレジスタによって構成した多段分離型シフトレジスタである請求項１記載のサーマルプリンタを提供するものである。

本発明のサーマルプリンタは、１ラインのデータを複数のグループに分割し、時分割してサーマルヘッドへ転送し、１グループのデータが転送される都度、発熱体に通電するように構成したので、複数の１ビットデータにより１ドットの階調を表現するサーマルプリンタにおいて、階調表現を損なうことなく、消費電流のピークを低減でき、電源の小型化及びコストの低減に効果を奏する。

この発明は、１ドット毎の階調を複数ビットで表現した画像データを複数の連続する１ビットデータに変換し、前記１ビットデータに基づきドット単位の発熱体通電時間を制御することにより、印刷濃度をドット単位で変化させて階調を表現するサーマルプリンタにおいて、１ライン分の１ビットデータを複数のグループに分割し、複数のデータラインを通じてサーマルプリントヘッドのシフトレジスタへ１ビットデータを１グループずつ時分割転送する制御手段を設け、前記シフトレジスタへ１グループの１ビットデータが転送される都度、ラッチ及びラッチオフして１ラインを時分割印刷するように構成して、消費電流のピークを低減し、電源の小型化を可能とするという目的を達成した。

図1はサーマルプリンタのサーマルプリントヘッド駆動回路部を示し、1はサーマルプリントヘッド駆動回路部全体を制御するCPUである。ホストコンピュータから転送されるマルチビットの階調画像データはラインバッファ2に読込まれ、マルチビット／1ビットデータ変換回路3で、水平走査方向（用紙の幅方向）のドットラインを構成する各ドットが階調に応じた１ビットデータに変換されてデータバッファ4へ書き込まれ、通電カウンタ8のパルス信号に同期してサーマルプリントヘッド9のシフトレジスタ10へ順次転送される。

ラッチ信号発生器6は、クロック発生器5のクロックタイミングに基づき、シフトレジスタ10へサーマルプリントヘッドの１ライン分の１ビットデータが転送されたときに、サーマルプリントヘッド9のラッチ回路11をラッチオフに切替えるとともに、ラッチオフに同期してサーマルプリントヘッドのゲート(図示せず)が開き、ストローブ信号発生器7からストローブ信号が出力され、電源13から発熱素子12へ通電されて印刷が実行される。

通電データバッファ4は、バッファAとバッファBの２領域を備えており、バッファAとバッファBの二系統のデータラインは、サーマルプリントヘッドのシフトレジスタ10に接続されている。

マルチビット／1ビットデータ変換回路3は、１ライン分の1ビットデータの1/2をバッファAへ転送し、残りの1/2をバッファBへ転送する。例えば、8dot/mmでA4サイズ1728ドット（216mm）のサーマルプリントヘッドの場合は、1728個の1ビットデータが二分されて864個ずつバッファAとバッファBとに振り分けられる。

シフトレジスタ10のレジスタアドレスは、分割されたデータのアドレスに対応させて複数のブロックに分割されており、バッファAのデータはシフトレジスタ10の先頭から全体の1/2までのレジスタアドレスへ送られ、バッファBのデータは残りの1/2のレジスタアドレスへ送られる。

通電データバッファ4は、バッファAとバッファBのデータを交互にシフトレジスタ10へ転送する機能を備えており、バッファAのデータを転送するときにバッファBからは全てが0の空白データを同時に転送し、次のクロックサイクルでバッファBからデータを転送する際は、バッファAから全てが0の空白データを同時に転送するように構成されている。

通電データバッファ4からシフトレジスタ10へデータが一回転送される都度、ラッチ信号発生器6からのラッチオフ信号によりラッチ回路11がラッチオフとなり、ストローブ信号が出力されてライン型の発熱素子12へ通電され、１ドット印刷中に複数回の１ビットデータ書換えが行われて１ドット分の階調制御が行われる。

本実施例では1ライン×16のデータをAとBとに二分割して送るので、1ドットの印刷処理中に32回のデータ書換えを行うことになるが、分割数はこれに限定されるものではない。また、シフトレジスタは上記の一段分離型に限らず二段以上の複数段分離型であってもよい。また、通電データバッファ4ではなくマルチビット／1ビットデータ変換回路3にデータ時分割機能を持たせ、1/2ライン分の1ビットデータをバッファAへ転送するときにバッファBへ全てが0の空白データを同時に転送し、次の転送サイクルで残りの1/2ライン分の1ビットデータをバッファBへデータを転送する際に、バッファAへ全てが0の空白データを同時に転送するように構成してもよい。

図2は、16階調印刷を行うサーマルプリントヘッドの動作タイミングを示しているが、256階調処理(8ビット階調)などであっても原理は同一である。バッファAとバッファBからシフトレジスタ10へ交互にデータが転送され、データはその都度ラッチ回路11によってラッチされ、ラッチ信号発生器6はデータ転送クロックに同期してラッチオフ信号を出力する。図2においては、一方のバッファから転送されるデータを白で表し、これと同時に他方のバッファから送られる空白のデータをハッチングで表している。

1ドットを構成する先頭のデータAがシフトレジスタに転送されてラッチされると同時にストローブ信号がオンし、1ドットの印刷処理が終了するまでストローブ信号は継続する。ストローブ信号が継続している間にデータAとデータBが交互に転送、ラッチ及びラッチ解除され、ラッチオフに同期して発熱体のゲートが開き、発熱体ブロックAと発熱体ブロックBとが交互に通電されて発熱し、発熱体ブロックAと発熱体ブロックBが時間差をもって発熱して１ラインの印刷が実行され、データAとデータBとがそれぞれ16回書換えられて１ドットが印刷される

このように、１ラインのデータをデータAとデータBとに分割し、時分割して転送するので、１ラインの印刷率が100％の場合であっても、サーマルプリントヘッドの全部の発熱体が同時に通電することがなく、上記の例ではピーク電流を1/2に低減することができ、データの分割数を増やせばよりピーク電流を抑制できることになる。

尚、この発明は上記の実施形態に限定するものではなく、この発明の技術的範囲内において種々の改変が可能であり、この発明がそれらの改変されたものに及ぶことは当然である。

本発明のサーマルプリントヘッド駆動回路のブロック図。 本発明のサーマルプリンタにおけるサーマルプリントヘッドの1ドット印刷動作のタイミングチャート。 従来例を示し、２値制御型サーマルプリントヘッドの1ドット印刷動作のタイミングチャート。 従来例を示し、階調制御型サーマルプリントヘッドの1ドット印刷動作のタイミングチャート。

符号の説明

1 CPU
2 ラインバッファ
3 マルチビット／１ビットデータ変換回路
4 通電データバッファ
5 クロック発生器
6 ラッチ信号発生器
7 ストローブ信号発生器
8 通電カウンタ
9 サーマルプリンヘッド
10 シフトレジスタ
11 ラッチ回路
12 発熱素子
13 電源

Claims (3)

1. １ドット毎の階調を複数ビットで表現した画像データを複数の連続する１ビットデータに変換し、前記１ビットデータに基づきドット単位の発熱体通電時間を制御することにより、印刷濃度をドット単位で変化させて階調を表現するサーマルプリンタにおいて、
   １ライン分の１ビットデータを複数のグループに分割し、複数のデータラインを通じてサーマルプリントヘッドのシフトレジスタへ１ビットデータを１グループずつ時分割転送する制御手段を設け、
   前記制御手段は、サーマルプリントヘッドのシフトレジスタへ１ドットを構成する先頭の１ビットデータが転送され、
   ラッチ回路によってラッチされると同時に、
   ストローブ信号発生器からストローブ信号を出力し、
   前記複数のグループに分割した１ビットデータを前記シフトレジシタに転送する際に、データを転送するグループ以外のグループは空白データを同時に転送し、
   前記シフトレジスタへデータを転送するグループの１ビットデータが転送される都度、ラッチ及びラッチオフして１ラインを時分割印刷し、ストローブ信号の出力を継続している間に１ラインの印刷を実行することを特徴とするサーマルプリンタ。
2. 上記シフトレジスタは、分割されたデータのアドレスに対応させてレジスタアドレスを複数のブロックに分割した１段分離型シフトレジスタである請求項１記載のサーマルプリンタ。
3. 上記シフトレジスタは、データの分割数に対応する段数のシフトレジスタによって構成した多段分離型シフトレジスタである請求項１記載のサーマルプリンタ。

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