JPH081996A - ラインヘッド - Google Patents
ラインヘッドInfo
- Publication number
- JPH081996A JPH081996A JP14365094A JP14365094A JPH081996A JP H081996 A JPH081996 A JP H081996A JP 14365094 A JP14365094 A JP 14365094A JP 14365094 A JP14365094 A JP 14365094A JP H081996 A JPH081996 A JP H081996A
- Authority
- JP
- Japan
- Prior art keywords
- data
- shift register
- bit
- register circuit
- line head
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Abstract
(57)【要約】
【目的】メモリからラインヘッドにデータを転送するた
めの回路構成を簡素化することができ、記録装置を高速
化することができるようにする。 【構成】シフトレジスタ回路１５と、ストローブ信号Ｓ
ＴＢ１〜ＳＴＢ３が入力され、前記シフトレジスタ回路
１５から出力されたデータＤＡＴＡ１〜ＤＡＴＡ８に対
応させて発光部及び発熱部のいずれか一方を駆動するド
ライバとを有する。また、前記シフトレジスタ回路１５
は複数ビットラッチを複数備え、各複数ビットラッチ
は、前記データＤＡＴＡ１〜ＤＡＴＡ８をクロックＣＬ
Ｋに同期させて複数ビット単位で順次シフトする。各複
数ビットラッチからデータＤＡＴＡ１〜ＤＡＴＡ８がド
ライバに対して出力される。したがって、ラインヘッド
にデータを転送する際にパラレル／シリアル変換する必
要がなくなるので、回路構成を簡素化することができ、
記録装置を高速化することができる。
めの回路構成を簡素化することができ、記録装置を高速
化することができるようにする。 【構成】シフトレジスタ回路１５と、ストローブ信号Ｓ
ＴＢ１〜ＳＴＢ３が入力され、前記シフトレジスタ回路
１５から出力されたデータＤＡＴＡ１〜ＤＡＴＡ８に対
応させて発光部及び発熱部のいずれか一方を駆動するド
ライバとを有する。また、前記シフトレジスタ回路１５
は複数ビットラッチを複数備え、各複数ビットラッチ
は、前記データＤＡＴＡ１〜ＤＡＴＡ８をクロックＣＬ
Ｋに同期させて複数ビット単位で順次シフトする。各複
数ビットラッチからデータＤＡＴＡ１〜ＤＡＴＡ８がド
ライバに対して出力される。したがって、ラインヘッド
にデータを転送する際にパラレル／シリアル変換する必
要がなくなるので、回路構成を簡素化することができ、
記録装置を高速化することができる。
Description
【０００１】
【産業上の利用分野】本発明は、ファクシミリ、複写
機、プリンタ等の記録装置に使用されるラインヘッドに
関するものである。
機、プリンタ等の記録装置に使用されるラインヘッドに
関するものである。
【０００２】
【従来の技術】従来、ファクシミリ、複写機、プリンタ
等の記録装置に使用されるＬＥＤヘッド、サーマルヘッ
ド等のラインヘッドにおいては、データがシフトレジス
タ回路に格納され、ラッチ回路にラッチされるようにな
っていて、前記データに対応させてドライバが駆動さ
れ、発光部が発光したり発熱部が発熱したりするように
なっている。
等の記録装置に使用されるＬＥＤヘッド、サーマルヘッ
ド等のラインヘッドにおいては、データがシフトレジス
タ回路に格納され、ラッチ回路にラッチされるようにな
っていて、前記データに対応させてドライバが駆動さ
れ、発光部が発光したり発熱部が発熱したりするように
なっている。
【０００３】次に、前記ラインヘッドとしてＬＥＤヘッ
ドを使用した場合について説明する。図２は従来のＬＥ
Ｄヘッドの概略図、図３は従来のＬＥＤヘッドのタイム
チャートである。図において、１１はシフトレジスタ回
路、１２はラッチ回路、１３は複数のナンドゲートから
成るＬＥＤドライバ、１４は複数の発光ダイオードと各
発光ダイオードに接続された抵抗とから成る発光部であ
る。
ドを使用した場合について説明する。図２は従来のＬＥ
Ｄヘッドの概略図、図３は従来のＬＥＤヘッドのタイム
チャートである。図において、１１はシフトレジスタ回
路、１２はラッチ回路、１３は複数のナンドゲートから
成るＬＥＤドライバ、１４は複数の発光ダイオードと各
発光ダイオードに接続された抵抗とから成る発光部であ
る。
【０００４】次に、前記ＬＥＤヘッドの動作について説
明する。該ＬＥＤヘッドのドット数、すなわち、発光ダ
イオードの個数をｎとすると、ＬＥＤヘッドを駆動する
場合、例えば、図３のタイムチャートに示すように１ラ
イン当たりｎ個のクロックＣＬＫが発生させられ、該ク
ロックＣＬＫに同期させてｎ個のデータＤＡＴＡが前記
シフトレジスタ回路１１にシリアルに転送される。
明する。該ＬＥＤヘッドのドット数、すなわち、発光ダ
イオードの個数をｎとすると、ＬＥＤヘッドを駆動する
場合、例えば、図３のタイムチャートに示すように１ラ
イン当たりｎ個のクロックＣＬＫが発生させられ、該ク
ロックＣＬＫに同期させてｎ個のデータＤＡＴＡが前記
シフトレジスタ回路１１にシリアルに転送される。
【０００５】前記データＤＡＴＡの転送が終了すると、
該データＤＡＴＡはシフトレジスタ回路１１においてシ
リアル／パラレル変換され、ラッチ信号ＬＡＴＣＨによ
ってラッチ回路１２にラッチされる。そして、ラッチ回
路１２から出力されたデータＤＡＴＡはＬＥＤドライバ
１３に入力され、順次出力されたストローブ信号ＳＴＢ
１〜ＳＴＢ３とのアンド条件によって、電源ＶＨに接線
された発光部１４のいずれかの発光ダイオードに電流を
流し、各発光ダイオードを発光させるようにしている。
該データＤＡＴＡはシフトレジスタ回路１１においてシ
リアル／パラレル変換され、ラッチ信号ＬＡＴＣＨによ
ってラッチ回路１２にラッチされる。そして、ラッチ回
路１２から出力されたデータＤＡＴＡはＬＥＤドライバ
１３に入力され、順次出力されたストローブ信号ＳＴＢ
１〜ＳＴＢ３とのアンド条件によって、電源ＶＨに接線
された発光部１４のいずれかの発光ダイオードに電流を
流し、各発光ダイオードを発光させるようにしている。
【０００６】この場合、前記ストローブ信号ＳＴＢ１〜
ＳＴＢ３を順次出力し、時分割によって発光ダイオード
を発光させるようにしているので、電源ＶＨの容量的な
負担を小さくすることができるようになっている。次
に、シフトレジスタ回路１１の構造について説明する。
図４は従来のシフトレジスタ回路の概略図である。
ＳＴＢ３を順次出力し、時分割によって発光ダイオード
を発光させるようにしているので、電源ＶＨの容量的な
負担を小さくすることができるようになっている。次
に、シフトレジスタ回路１１の構造について説明する。
図４は従来のシフトレジスタ回路の概略図である。
【０００７】図において、１１はシフトレジスタ回路、
ＳＲ１、ＳＲ２、…、ＳＲｎはｎ個のラッチである。そ
して、ｎ個のデータＤＡＴＡは、ｎ個のクロックＣＬＫ
に同期させられて各ラッチＳＲ１、ＳＲ２、…、ＳＲｎ
をシフトし、信号ラインＬ１、Ｌ２、…、Ｌｎから出力
される。
ＳＲ１、ＳＲ２、…、ＳＲｎはｎ個のラッチである。そ
して、ｎ個のデータＤＡＴＡは、ｎ個のクロックＣＬＫ
に同期させられて各ラッチＳＲ１、ＳＲ２、…、ＳＲｎ
をシフトし、信号ラインＬ１、Ｌ２、…、Ｌｎから出力
される。
【０００８】
【発明が解決しようとする課題】しかしながら、前記従
来のラインヘッドにおいては、印刷データは、通常１バ
イト（８ビット）単位で図示しないメモリ等に格納され
るようになっている。したがって、前記データＤＡＴＡ
をラインヘッドに転送する場合、１バイト単位でパラレ
ル／シリアル変換する必要があり、回路構成が複雑にな
る。
来のラインヘッドにおいては、印刷データは、通常１バ
イト（８ビット）単位で図示しないメモリ等に格納され
るようになっている。したがって、前記データＤＡＴＡ
をラインヘッドに転送する場合、１バイト単位でパラレ
ル／シリアル変換する必要があり、回路構成が複雑にな
る。
【０００９】また、クロックＣＬＫの周期をＴとする
と、ｎ個のデータＤＡＴＡを転送するために、最低ｎ×
Ｔの時間が必要になる。ところが、クロックＣＬＫの周
期Ｔを短くするには限界があり、記録装置を高速化する
ことができない。本発明は、前記従来のラインヘッドの
問題点を解決して、データをラインヘッドに転送するた
めの回路構成を簡素化することができ、記録装置を高速
化することができるラインヘッドを提供することを目的
とする。
と、ｎ個のデータＤＡＴＡを転送するために、最低ｎ×
Ｔの時間が必要になる。ところが、クロックＣＬＫの周
期Ｔを短くするには限界があり、記録装置を高速化する
ことができない。本発明は、前記従来のラインヘッドの
問題点を解決して、データをラインヘッドに転送するた
めの回路構成を簡素化することができ、記録装置を高速
化することができるラインヘッドを提供することを目的
とする。
【００１０】
【課題を解決するための手段】そのために、本発明のラ
インヘッドにおいては、シフトレジスタ回路と、ストロ
ーブ信号が入力され、前記シフトレジスタ回路から出力
されたデータに対応させて発光部及び発熱部のいずれか
一方を駆動するドライバとを有する。また、前記シフト
レジスタ回路は複数ビットラッチを複数備え、各複数ビ
ットラッチは、前記データをクロックに同期させて複数
ビット単位で順次シフトする。
インヘッドにおいては、シフトレジスタ回路と、ストロ
ーブ信号が入力され、前記シフトレジスタ回路から出力
されたデータに対応させて発光部及び発熱部のいずれか
一方を駆動するドライバとを有する。また、前記シフト
レジスタ回路は複数ビットラッチを複数備え、各複数ビ
ットラッチは、前記データをクロックに同期させて複数
ビット単位で順次シフトする。
【００１１】本発明の他のラインヘッドにおいては、シ
フトレジスタ回路と、ストローブ信号が入力され、前記
シフトレジスタ回路から出力されたデータに対応させて
発光部及び発熱部のいずれか一方を駆動するドライバと
を有する。また、前記シフトレジスタ回路は前記データ
のビット数と同じ数のシフトレジスタを備え、各シフト
レジスタは、前記データの対応するビットデータをクロ
ックに同期させてビット単位で順次シフトする。
フトレジスタ回路と、ストローブ信号が入力され、前記
シフトレジスタ回路から出力されたデータに対応させて
発光部及び発熱部のいずれか一方を駆動するドライバと
を有する。また、前記シフトレジスタ回路は前記データ
のビット数と同じ数のシフトレジスタを備え、各シフト
レジスタは、前記データの対応するビットデータをクロ
ックに同期させてビット単位で順次シフトする。
【００１２】本発明の更に他のラインヘッドにおいて
は、時分割によって送られた少なくとも２種類の信号を
選択するセレクト回路を備える。
は、時分割によって送られた少なくとも２種類の信号を
選択するセレクト回路を備える。
【００１３】
【作用】本発明によれば、前記のようにラインヘッドに
おいては、シフトレジスタ回路と、ストローブ信号が入
力され、前記シフトレジスタ回路から出力されたデータ
に対応させて発光部及び発熱部のいずれか一方を駆動す
るドライバとを有する。また、前記シフトレジスタ回路
は複数ビットラッチを複数備え、各複数ビットラッチ
は、前記データをクロックに同期させて複数ビット単位
で順次シフトする。
おいては、シフトレジスタ回路と、ストローブ信号が入
力され、前記シフトレジスタ回路から出力されたデータ
に対応させて発光部及び発熱部のいずれか一方を駆動す
るドライバとを有する。また、前記シフトレジスタ回路
は複数ビットラッチを複数備え、各複数ビットラッチ
は、前記データをクロックに同期させて複数ビット単位
で順次シフトする。
【００１４】この場合、複数のビットデータから成るデ
ータが前記複数ビットラッチにラッチされ、各複数ビッ
トラッチに順次シフトされると、各複数ビットラッチか
らデータがドライバに対して出力される。そして、該ド
ライバはストローブ信号及び前記データに基づいて発光
部を発光させるか発熱部を発熱させる。
ータが前記複数ビットラッチにラッチされ、各複数ビッ
トラッチに順次シフトされると、各複数ビットラッチか
らデータがドライバに対して出力される。そして、該ド
ライバはストローブ信号及び前記データに基づいて発光
部を発光させるか発熱部を発熱させる。
【００１５】本発明の他のラインヘッドにおいては、シ
フトレジスタ回路と、ストローブ信号が入力され、前記
シフトレジスタ回路から出力されたデータに対応させて
発光部及び発熱部のいずれか一方を駆動するドライバと
を有する。また、前記シフトレジスタ回路は前記データ
のビット数と同じ数のシフトレジスタを備え、各シフト
レジスタは、前記データの対応するビットデータをクロ
ックに同期させてビット単位で順次シフトする。
フトレジスタ回路と、ストローブ信号が入力され、前記
シフトレジスタ回路から出力されたデータに対応させて
発光部及び発熱部のいずれか一方を駆動するドライバと
を有する。また、前記シフトレジスタ回路は前記データ
のビット数と同じ数のシフトレジスタを備え、各シフト
レジスタは、前記データの対応するビットデータをクロ
ックに同期させてビット単位で順次シフトする。
【００１６】この場合、複数のビットデータから成るデ
ータが各シフトレジスタにビットデータごとにそれぞれ
入力される。そして、各ビットデータがシフトレジスタ
内において順次シフトされると、各シフトレジスタから
データがドライバに対して出力される。該ドライバは、
ストローブ信号及び前記データに基づいて発光部を発光
させるか発熱部を発熱させる。
ータが各シフトレジスタにビットデータごとにそれぞれ
入力される。そして、各ビットデータがシフトレジスタ
内において順次シフトされると、各シフトレジスタから
データがドライバに対して出力される。該ドライバは、
ストローブ信号及び前記データに基づいて発光部を発光
させるか発熱部を発熱させる。
【００１７】本発明の更に他のラインヘッドにおいて
は、時分割によって送られた少なくとも２種類の信号を
選択するセレクト回路を備える。この場合、該セレクト
回路によって選択された信号はラインヘッドの対応する
部分に入力される。
は、時分割によって送られた少なくとも２種類の信号を
選択するセレクト回路を備える。この場合、該セレクト
回路によって選択された信号はラインヘッドの対応する
部分に入力される。
【００１８】
【実施例】以下、本発明の実施例について図面を参照し
ながら詳細に説明する。図１は本発明の第１の実施例に
おけるラインヘッドの概略図、図５は本発明の第１の実
施例における８ビットシフトレジスタ回路の詳細図であ
る。なお、本実施例においては、ラインヘッドとしてＬ
ＥＤヘッドを使用した場合について説明する。
ながら詳細に説明する。図１は本発明の第１の実施例に
おけるラインヘッドの概略図、図５は本発明の第１の実
施例における８ビットシフトレジスタ回路の詳細図であ
る。なお、本実施例においては、ラインヘッドとしてＬ
ＥＤヘッドを使用した場合について説明する。
【００１９】図において、１５は８ビットシフトレジス
タ回路、１２はラッチ回路、１３は複数のナンドゲート
から成るＬＥＤドライバ、１４は複数の発光ダイオード
と各発光ダイオードに接続された抵抗とから成る発光部
である。前記８ビットシフトレジスタ回路１５は、ｍ
（＝ｎ／８）個の８ビットラッチＬＡ１、ＬＡ２、…、
ＬＡｍから成る。
タ回路、１２はラッチ回路、１３は複数のナンドゲート
から成るＬＥＤドライバ、１４は複数の発光ダイオード
と各発光ダイオードに接続された抵抗とから成る発光部
である。前記８ビットシフトレジスタ回路１５は、ｍ
（＝ｎ／８）個の８ビットラッチＬＡ１、ＬＡ２、…、
ＬＡｍから成る。
【００２０】そして、前記ＬＥＤドライバ１３の各ナン
ドゲートにストローブ信号ＳＴＢ１〜ＳＴＢ３が、ラッ
チ回路１２にラッチ信号ＬＡＴＣＨが、８ビットシフト
レジスタ回路１５の１番目の８ビットラッチＬＡ１に８
個のデータＤＡＴＡ１〜ＤＡＴＡ８が入力される。該デ
ータＤＡＴＡ１〜ＤＡＴＡ８はクロックＣＬＫに同期さ
せて入力され、各８ビットラッチＬＡ１、ＬＡ２、…、
ＬＡｍをシフトする。
ドゲートにストローブ信号ＳＴＢ１〜ＳＴＢ３が、ラッ
チ回路１２にラッチ信号ＬＡＴＣＨが、８ビットシフト
レジスタ回路１５の１番目の８ビットラッチＬＡ１に８
個のデータＤＡＴＡ１〜ＤＡＴＡ８が入力される。該デ
ータＤＡＴＡ１〜ＤＡＴＡ８はクロックＣＬＫに同期さ
せて入力され、各８ビットラッチＬＡ１、ＬＡ２、…、
ＬＡｍをシフトする。
【００２１】また、Ｌ１、Ｌ２、…、Ｌｎは前記８ビッ
トシフトレジスタ回路１５に格納されたデータＤＡＴＡ
１〜ＤＡＴＡ８を出力するための信号ラインである。こ
の場合、各８ビットラッチＬＡ１、ＬＡ２、…、ＬＡｍ
にそれぞれ８本の信号ラインが接続される。なお、ＶＨ
は電源である。次に、図６に基づいて前記構成のライン
ヘッドの動作について図１及び５を併用して説明する。
トシフトレジスタ回路１５に格納されたデータＤＡＴＡ
１〜ＤＡＴＡ８を出力するための信号ラインである。こ
の場合、各８ビットラッチＬＡ１、ＬＡ２、…、ＬＡｍ
にそれぞれ８本の信号ラインが接続される。なお、ＶＨ
は電源である。次に、図６に基づいて前記構成のライン
ヘッドの動作について図１及び５を併用して説明する。
【００２２】図６は本発明の第１の実施例におけるライ
ンヘッドのタイムチャートである。まず、タイミングｔ
１において、８ビットシフトレジスタ回路１５にデータ
ＤＡＴＡ１〜ＤＡＴＡ８が入力され、該データＤＡＴＡ
１〜ＤＡＴＡ８の１番目のビットデータｂ１〜ｂ８が１
番目の８ビットラッチＬＡ１にラッチされる。この時、
前記ビットデータｂ１〜ｂ８は信号ラインＬｎ〜Ｌｎ−
７を介して出力される。
ンヘッドのタイムチャートである。まず、タイミングｔ
１において、８ビットシフトレジスタ回路１５にデータ
ＤＡＴＡ１〜ＤＡＴＡ８が入力され、該データＤＡＴＡ
１〜ＤＡＴＡ８の１番目のビットデータｂ１〜ｂ８が１
番目の８ビットラッチＬＡ１にラッチされる。この時、
前記ビットデータｂ１〜ｂ８は信号ラインＬｎ〜Ｌｎ−
７を介して出力される。
【００２３】次に、タイミングｔ２において、８ビット
シフトレジスタ回路１５にデータＤＡＴＡ１〜ＤＡＴＡ
８が入力され、該データＤＡＴＡ１〜ＤＡＴＡ８の２番
目のビットデータｂ９〜ｂ１６が１番目の８ビットラッ
チＬＡ１にラッチされ、前記ビットデータｂ１〜ｂ８は
２番目の８ビットラッチＬＡ２にラッチされる。この
時、前記ビットデータｂ１〜ｂ８は信号ラインＬｎ−８
〜Ｌｎ−１５を介して出力され、ビットデータｂ９〜ｂ
１６は信号ラインＬｎ〜Ｌｎ−７を介して出力される。
シフトレジスタ回路１５にデータＤＡＴＡ１〜ＤＡＴＡ
８が入力され、該データＤＡＴＡ１〜ＤＡＴＡ８の２番
目のビットデータｂ９〜ｂ１６が１番目の８ビットラッ
チＬＡ１にラッチされ、前記ビットデータｂ１〜ｂ８は
２番目の８ビットラッチＬＡ２にラッチされる。この
時、前記ビットデータｂ１〜ｂ８は信号ラインＬｎ−８
〜Ｌｎ−１５を介して出力され、ビットデータｂ９〜ｂ
１６は信号ラインＬｎ〜Ｌｎ−７を介して出力される。
【００２４】以上の動作を繰り返し、タイミングｔｍに
おいて、８ビットシフトレジスタ回路１５にデータＤＡ
ＴＡ１〜ＤＡＴＡ８が入力され、該データＤＡＴＡ１〜
ＤＡＴＡ８のｍ番目のビットデータｂｎ−７〜ｂｎが１
番目の８ビットラッチＬＡ１にラッチされる。この時、
前記ビットデータｂ１、ｂ２、…、ｂｎは信号ラインＬ
ｎ、Ｌｎ−１、…、Ｌ１を介して出力される。
おいて、８ビットシフトレジスタ回路１５にデータＤＡ
ＴＡ１〜ＤＡＴＡ８が入力され、該データＤＡＴＡ１〜
ＤＡＴＡ８のｍ番目のビットデータｂｎ−７〜ｂｎが１
番目の８ビットラッチＬＡ１にラッチされる。この時、
前記ビットデータｂ１、ｂ２、…、ｂｎは信号ラインＬ
ｎ、Ｌｎ−１、…、Ｌ１を介して出力される。
【００２５】この動作が終了すると、信号ラインＬｎ、
Ｌｎ−１、…、Ｌ１から出力されたデータＤＡＴＡ１〜
ＤＡＴＡ８の各ビットデータｂ１、ｂ２、…、ｂｎはラ
ッチ信号ＬＡＴＣＨによってラッチ回路１２にラッチさ
れ、ＬＥＤドライバ１３に入力される。そして、順次出
力されたストローブ信号ＳＴＢ１〜ＳＴＢ３とのアンド
条件によって、電源ＶＨに接線された発光部１４のいず
れかの発光ダイオードに電流を流すことによって各発光
ダイオードを発光させるようにしている。
Ｌｎ−１、…、Ｌ１から出力されたデータＤＡＴＡ１〜
ＤＡＴＡ８の各ビットデータｂ１、ｂ２、…、ｂｎはラ
ッチ信号ＬＡＴＣＨによってラッチ回路１２にラッチさ
れ、ＬＥＤドライバ１３に入力される。そして、順次出
力されたストローブ信号ＳＴＢ１〜ＳＴＢ３とのアンド
条件によって、電源ＶＨに接線された発光部１４のいず
れかの発光ダイオードに電流を流すことによって各発光
ダイオードを発光させるようにしている。
【００２６】この場合、前記データＤＡＴＡ１〜ＤＡＴ
Ａ８の各ビットデータｂ１、ｂ２、…、ｂｎに対応する
発光ダイオードは、前記ストローブ信号ＳＴＢ１〜ＳＴ
Ｂ３がオンである間だけ電流が供給されることによって
発光させられる。したがって、印刷データをパラレル／
シリアル変換する必要がなく、回路構成が簡素化され
る。また、クロックＣＬＫの周期をＴとすると、ｎ個の
データＤＡＴＡを転送するのにｍ×Ｔの時間が必要にな
るだけであるので、転送時間を短くすることができ、記
録装置を高速化することができる。
Ａ８の各ビットデータｂ１、ｂ２、…、ｂｎに対応する
発光ダイオードは、前記ストローブ信号ＳＴＢ１〜ＳＴ
Ｂ３がオンである間だけ電流が供給されることによって
発光させられる。したがって、印刷データをパラレル／
シリアル変換する必要がなく、回路構成が簡素化され
る。また、クロックＣＬＫの周期をＴとすると、ｎ個の
データＤＡＴＡを転送するのにｍ×Ｔの時間が必要にな
るだけであるので、転送時間を短くすることができ、記
録装置を高速化することができる。
【００２７】なお、前記ストローブ信号ＳＴＢ１〜ＳＴ
Ｂ３は時分割によってに発光ダイオードを発光させるよ
うになっているので、電源ＶＨの容量的な負担を小さく
することができる。本実施例において、前記ストローブ
信号ＳＴＢ１〜ＳＴＢ３は３個発生させられるようにな
っているが、１個以上何個発生させるようにしてもよ
い。
Ｂ３は時分割によってに発光ダイオードを発光させるよ
うになっているので、電源ＶＨの容量的な負担を小さく
することができる。本実施例において、前記ストローブ
信号ＳＴＢ１〜ＳＴＢ３は３個発生させられるようにな
っているが、１個以上何個発生させるようにしてもよ
い。
【００２８】また、図示しない外部の制御回路において
は、１ライン分の印字データを図示しない編集用のメモ
リ上において編集した後にデータＤＡＴＡ１〜ＤＡＴＡ
８を転送するようにしている。したがって、本実施例に
おいては、データＤＡＴＡ１〜ＤＡＴＡ８を８ビットパ
ラレル入力としているが、メモリ構成、バスライン等の
データ幅に対応させて、１６ビットパラレル入力とした
り、３２ビットパラレル入力としたりすることもでき
る。
は、１ライン分の印字データを図示しない編集用のメモ
リ上において編集した後にデータＤＡＴＡ１〜ＤＡＴＡ
８を転送するようにしている。したがって、本実施例に
おいては、データＤＡＴＡ１〜ＤＡＴＡ８を８ビットパ
ラレル入力としているが、メモリ構成、バスライン等の
データ幅に対応させて、１６ビットパラレル入力とした
り、３２ビットパラレル入力としたりすることもでき
る。
【００２９】さらに、クロックＣＬＫのデューティ比は
１：１であるが、クロックＣＬＫを使用することなくデ
ータＤＡＴＡ１〜ＤＡＴＡ８を転送することができる。
例えば、メモリのリード信号を使用してデータＤＡＴＡ
１〜ＤＡＴＡ８を転送すると、リード信号のデューティ
比はＤＭＡ転送等の影響を受けるので、必ずしも１：１
にはならない。
１：１であるが、クロックＣＬＫを使用することなくデ
ータＤＡＴＡ１〜ＤＡＴＡ８を転送することができる。
例えば、メモリのリード信号を使用してデータＤＡＴＡ
１〜ＤＡＴＡ８を転送すると、リード信号のデューティ
比はＤＭＡ転送等の影響を受けるので、必ずしも１：１
にはならない。
【００３０】次に、本発明の第２の実施例について説明
する。図７は本発明の第２の実施例におけるラインヘッ
ドの概略図、図８は本発明の第２の実施例におけるライ
ンヘッドのタイムチャートである。なお、本実施例にお
いては、ラインヘッドとしてＬＥＤヘッドを使用した場
合について説明する。図において、１５は８ビットシフ
トレジスタ回路、１３は複数のナンドゲートから成るＬ
ＥＤドライバ、１４は複数の発光ダイオードと各発光ダ
イオードに接続された抵抗とから成る発光部である。
する。図７は本発明の第２の実施例におけるラインヘッ
ドの概略図、図８は本発明の第２の実施例におけるライ
ンヘッドのタイムチャートである。なお、本実施例にお
いては、ラインヘッドとしてＬＥＤヘッドを使用した場
合について説明する。図において、１５は８ビットシフ
トレジスタ回路、１３は複数のナンドゲートから成るＬ
ＥＤドライバ、１４は複数の発光ダイオードと各発光ダ
イオードに接続された抵抗とから成る発光部である。
【００３１】前記８ビットシフトレジスタ回路１５は、
ｍ個の図示しない８ビットラッチから成る。この場合、
第１の実施例におけるラッチ回路１２（図１）が除去さ
れている。まず、各タイミングにおいて、８ビットシフ
トレジスタ回路１５にデータＤＡＴＡ１〜ＤＡＴＡ８が
入力され、該データＤＡＴＡ１〜ＤＡＴＡ８が１バイト
単位で各８ビットラッチにラッチされ、シフトされる。
ｍ個の図示しない８ビットラッチから成る。この場合、
第１の実施例におけるラッチ回路１２（図１）が除去さ
れている。まず、各タイミングにおいて、８ビットシフ
トレジスタ回路１５にデータＤＡＴＡ１〜ＤＡＴＡ８が
入力され、該データＤＡＴＡ１〜ＤＡＴＡ８が１バイト
単位で各８ビットラッチにラッチされ、シフトされる。
【００３２】この場合、ラッチ回路１２が配設されない
ので、各信号ラインに出力されたビットデータはＬＥＤ
ドライバ１３に直接入力される。そして、順次出力され
たストローブ信号ＳＴＢ１〜ＳＴＢ３とのアンド条件に
よって、電源ＶＨに接線された発光部１４のいずれかの
発光ダイオードに電流を流し、各発光ダイオードを発光
させるようにしている。
ので、各信号ラインに出力されたビットデータはＬＥＤ
ドライバ１３に直接入力される。そして、順次出力され
たストローブ信号ＳＴＢ１〜ＳＴＢ３とのアンド条件に
よって、電源ＶＨに接線された発光部１４のいずれかの
発光ダイオードに電流を流し、各発光ダイオードを発光
させるようにしている。
【００３３】各信号ラインに出力されたビットデータは
ＬＥＤドライバ１３に直接入力されるようになっている
ので、前記ストローブ信号ＳＴＢ１〜ＳＴＢ３がオンに
なっている間は、図８に示すようにデータＤＡＴＡ１〜
ＤＡＴＡ８の転送は行われないが、ラッチ回路１２が不
要になる分だけコストを低くすることができる。次に、
本発明の第３の実施例について説明する。
ＬＥＤドライバ１３に直接入力されるようになっている
ので、前記ストローブ信号ＳＴＢ１〜ＳＴＢ３がオンに
なっている間は、図８に示すようにデータＤＡＴＡ１〜
ＤＡＴＡ８の転送は行われないが、ラッチ回路１２が不
要になる分だけコストを低くすることができる。次に、
本発明の第３の実施例について説明する。
【００３４】図９は本発明の第３の実施例におけるライ
ンヘッドの概略図である。なお、本実施例においては、
ラインヘッドとしてサーマルヘッドを使用した場合につ
いて説明する。図において、２５はシフトレジスタ回
路、１２はラッチ回路、２３は複数のナンドゲートから
成るドライバ、２４は複数の発熱抵抗体から成る発熱部
である。また、前記シフトレジスタ回路２５は、８個の
シフトレジスタＬＢ０〜ＬＢ７から成る。
ンヘッドの概略図である。なお、本実施例においては、
ラインヘッドとしてサーマルヘッドを使用した場合につ
いて説明する。図において、２５はシフトレジスタ回
路、１２はラッチ回路、２３は複数のナンドゲートから
成るドライバ、２４は複数の発熱抵抗体から成る発熱部
である。また、前記シフトレジスタ回路２５は、８個の
シフトレジスタＬＢ０〜ＬＢ７から成る。
【００３５】そして、前記ドライバ２３の各ナンドゲー
トにセレクト回路３１を介してストローブ信号ＳＴＢ０
〜ＳＴＢ７が、ラッチ回路１２にラッチ信号ＬＡＴＣＨ
が、各シフトレジスタＬＢ０〜ＬＢ７にセレクト回路３
１を介して８個のデータＤ0〜Ｄ7 が入力される。該デ
ータＤ0 〜Ｄ7 はクロックＣＬＫに同期させて入力さ
れ、各シフトレジスタＬＢ０〜ＬＢ７をシフトする。
トにセレクト回路３１を介してストローブ信号ＳＴＢ０
〜ＳＴＢ７が、ラッチ回路１２にラッチ信号ＬＡＴＣＨ
が、各シフトレジスタＬＢ０〜ＬＢ７にセレクト回路３
１を介して８個のデータＤ0〜Ｄ7 が入力される。該デ
ータＤ0 〜Ｄ7 はクロックＣＬＫに同期させて入力さ
れ、各シフトレジスタＬＢ０〜ＬＢ７をシフトする。
【００３６】この場合、前記ストローブ信号ＳＴＢ０〜
ＳＴＢ７とデータＤ0 〜Ｄ7 とは時分割によって多重化
され、セレクト信号ＳＥＬＥＣＴをセレクト回路３１に
入力することによって選択的されるようになっている。
次に、図１０に基づいて前記セレクト回路３１の詳細に
ついて図９を併用して説明する。
ＳＴＢ７とデータＤ0 〜Ｄ7 とは時分割によって多重化
され、セレクト信号ＳＥＬＥＣＴをセレクト回路３１に
入力することによって選択的されるようになっている。
次に、図１０に基づいて前記セレクト回路３１の詳細に
ついて図９を併用して説明する。
【００３７】図１０は本発明の第３の実施例におけるセ
レクト回路の詳細図である。図に示すように、セレクト
回路３１は、ストローブ信号ＳＴＢ０〜ＳＴＢ７及びデ
ータＤ0 〜Ｄ7 が時分割によって入力される８個の入力
端子、ストローブ信号ＳＴＢ０〜ＳＴＢ７が出力される
８個の出力端子、及びデータＤ0 〜Ｄ7 が出力される８
個の出力端子を有する。また、セレクト回路３１はアン
ドゲートＧ１０〜Ｇ１７、Ｇ２０〜Ｇ２７を有し、各ア
ンドゲートＧ１０〜Ｇ１７、Ｇ２０〜Ｇ２７の一方の入
力端子にストローブ信号ＳＴＢ０〜ＳＴＢ７及びデータ
Ｄ0 〜Ｄ7 が時分割によって入力され、各アンドゲート
Ｇ１０〜Ｇ１７の他方の入力端子にセレクト信号ＳＥＬ
ＥＣＴがインバータＧ１によって反転され、反転記号と
して入力され、各アンドゲートＧ２０〜Ｇ２７の他方の
入力端子にセレクト信号ＳＥＬＥＣＴが入力される。
レクト回路の詳細図である。図に示すように、セレクト
回路３１は、ストローブ信号ＳＴＢ０〜ＳＴＢ７及びデ
ータＤ0 〜Ｄ7 が時分割によって入力される８個の入力
端子、ストローブ信号ＳＴＢ０〜ＳＴＢ７が出力される
８個の出力端子、及びデータＤ0 〜Ｄ7 が出力される８
個の出力端子を有する。また、セレクト回路３１はアン
ドゲートＧ１０〜Ｇ１７、Ｇ２０〜Ｇ２７を有し、各ア
ンドゲートＧ１０〜Ｇ１７、Ｇ２０〜Ｇ２７の一方の入
力端子にストローブ信号ＳＴＢ０〜ＳＴＢ７及びデータ
Ｄ0 〜Ｄ7 が時分割によって入力され、各アンドゲート
Ｇ１０〜Ｇ１７の他方の入力端子にセレクト信号ＳＥＬ
ＥＣＴがインバータＧ１によって反転され、反転記号と
して入力され、各アンドゲートＧ２０〜Ｇ２７の他方の
入力端子にセレクト信号ＳＥＬＥＣＴが入力される。
【００３８】そして、前記セレクト信号ＳＥＬＥＣＴが
論理“１”である場合、前記アンドゲートＧ１０〜Ｇ１
７の他方の入力端子に入力される反転信号はすべて論理
“０”になるので、アンドゲートＧ１０〜Ｇ１７の出力
としてのストローブ信号ＳＴＢ０〜ＳＴＢ７はすべて論
理“０”になる。一方、前記アンドゲートＧ２０〜Ｇ２
７の他方の入力端子に入力されるセレクト信号ＳＥＬＥ
ＣＴはすべて論理“１”であるので、アンドゲートＧ２
０〜Ｇ２７の出力としてのデータＤ0 〜Ｄ7 はすべては
論理“１”になる。すなわち、入力端子に入力されたデ
ータＤ0 〜Ｄ7 が出力端子から出力される。
論理“１”である場合、前記アンドゲートＧ１０〜Ｇ１
７の他方の入力端子に入力される反転信号はすべて論理
“０”になるので、アンドゲートＧ１０〜Ｇ１７の出力
としてのストローブ信号ＳＴＢ０〜ＳＴＢ７はすべて論
理“０”になる。一方、前記アンドゲートＧ２０〜Ｇ２
７の他方の入力端子に入力されるセレクト信号ＳＥＬＥ
ＣＴはすべて論理“１”であるので、アンドゲートＧ２
０〜Ｇ２７の出力としてのデータＤ0 〜Ｄ7 はすべては
論理“１”になる。すなわち、入力端子に入力されたデ
ータＤ0 〜Ｄ7 が出力端子から出力される。
【００３９】また、前記セレクト信号ＳＥＬＥＣＴが論
理“０”である場合、前記アンドゲートＧ１０〜Ｇ１７
の他方の入力端子に入力される反転信号はすべて論理
“１”になるので、アンドゲートＧ１０〜Ｇ１７の出力
としてのストローブ信号ＳＴＢ０〜ＳＴＢ７はすべて論
理“１”になる。一方、前記アンドゲートＧ２０〜Ｇ２
７の他方の入力端子に入力されるセレクト信号ＳＥＬＥ
ＣＴはすべて論理“０”であるので、アンドゲートＧ２
０〜Ｇ２７の出力としてのデータＤ0 〜Ｄ7 はすべて論
理“０”になる。すなわち、入力端子に入力されたスト
ローブ信号ＳＴＢ０〜ＳＴＢ７が出力端子から出力され
る。
理“０”である場合、前記アンドゲートＧ１０〜Ｇ１７
の他方の入力端子に入力される反転信号はすべて論理
“１”になるので、アンドゲートＧ１０〜Ｇ１７の出力
としてのストローブ信号ＳＴＢ０〜ＳＴＢ７はすべて論
理“１”になる。一方、前記アンドゲートＧ２０〜Ｇ２
７の他方の入力端子に入力されるセレクト信号ＳＥＬＥ
ＣＴはすべて論理“０”であるので、アンドゲートＧ２
０〜Ｇ２７の出力としてのデータＤ0 〜Ｄ7 はすべて論
理“０”になる。すなわち、入力端子に入力されたスト
ローブ信号ＳＴＢ０〜ＳＴＢ７が出力端子から出力され
る。
【００４０】このように、入力端子に時分割によって入
力されたストローブ信号ＳＴＢ０〜ＳＴＢ７又はデータ
Ｄ0 〜Ｄ7 が、セレクト信号ＳＥＬＥＣＴの状態によっ
て選択されて、出力端子から出力され、ストローブ信号
ＳＴＢ０〜ＳＴＢ７はドライバ２３に、データＤ0 〜Ｄ
7 はシフトレジスタＬＢ０〜ＬＢ７に入力される。該シ
フトレジスタＬＢ０〜ＬＢ７は、ｍ（＝ｎ／８）ビット
のものであり、セレクト回路３１から出力されたデータ
Ｄ0 〜Ｄ7 をクロックＣＬＫに同期させて順次シフトす
る。
力されたストローブ信号ＳＴＢ０〜ＳＴＢ７又はデータ
Ｄ0 〜Ｄ7 が、セレクト信号ＳＥＬＥＣＴの状態によっ
て選択されて、出力端子から出力され、ストローブ信号
ＳＴＢ０〜ＳＴＢ７はドライバ２３に、データＤ0 〜Ｄ
7 はシフトレジスタＬＢ０〜ＬＢ７に入力される。該シ
フトレジスタＬＢ０〜ＬＢ７は、ｍ（＝ｎ／８）ビット
のものであり、セレクト回路３１から出力されたデータ
Ｄ0 〜Ｄ7 をクロックＣＬＫに同期させて順次シフトす
る。
【００４１】例えば、３００〔ＤＰＩ〕のラインヘッド
によってＡ４判の用紙に印刷を行う場合、記録画素数は
２５６０個である。本実施例においては、ラインヘッド
を８個のブロックに分割して駆動するようになっている
ので、各シフトレジスタＬＢ０〜ＬＢ７は３２０ビット
のものを使用することになる。なお、本実施例において
は、ラインヘッドを論理的なブロックによって説明して
いるが、ＩＣチップのブロックによって構成することも
できる。また、ラッチ回路１２を使用しているが、第２
の実施例と同様にラッチ回路１２を除去することもでき
る。
によってＡ４判の用紙に印刷を行う場合、記録画素数は
２５６０個である。本実施例においては、ラインヘッド
を８個のブロックに分割して駆動するようになっている
ので、各シフトレジスタＬＢ０〜ＬＢ７は３２０ビット
のものを使用することになる。なお、本実施例において
は、ラインヘッドを論理的なブロックによって説明して
いるが、ＩＣチップのブロックによって構成することも
できる。また、ラッチ回路１２を使用しているが、第２
の実施例と同様にラッチ回路１２を除去することもでき
る。
【００４２】次に、図１１に基づいて前記構成のライン
ヘッドの動作について図９及び１０を併用して説明す
る。図１１は本発明の第３の実施例におけるラインヘッ
ドのタイムチャートである。まず、セレクト回路３１に
入力されるセレクト信号ＳＥＬＥＣＴを論理“１”にす
ると、セレクト回路３１の入力端子に入力されたデータ
Ｄ0 〜Ｄ7 が出力端子から出力され、各シフトレジスタ
ＬＢ０〜ＬＢ７に入力される。
ヘッドの動作について図９及び１０を併用して説明す
る。図１１は本発明の第３の実施例におけるラインヘッ
ドのタイムチャートである。まず、セレクト回路３１に
入力されるセレクト信号ＳＥＬＥＣＴを論理“１”にす
ると、セレクト回路３１の入力端子に入力されたデータ
Ｄ0 〜Ｄ7 が出力端子から出力され、各シフトレジスタ
ＬＢ０〜ＬＢ７に入力される。
【００４３】そして、各シフトレジスタＬＢ０〜ＬＢ７
において、データＤ0 〜Ｄ7 をクロックＣＬＫに同期さ
せて順次シフトし、１ライン分のデータＤ0 〜Ｄ7 がシ
フトレジスタ回路２５に格納されると、ラッチ信号ＬＡ
ＴＣＨがラッチ回路１２に入力され、シフトレジスタ回
路２５から出力されたデータＤ0 〜Ｄ7 がラッチ回路１
２にラッチされる。
において、データＤ0 〜Ｄ7 をクロックＣＬＫに同期さ
せて順次シフトし、１ライン分のデータＤ0 〜Ｄ7 がシ
フトレジスタ回路２５に格納されると、ラッチ信号ＬＡ
ＴＣＨがラッチ回路１２に入力され、シフトレジスタ回
路２５から出力されたデータＤ0 〜Ｄ7 がラッチ回路１
２にラッチされる。
【００４４】続いて、順次出力されたストローブ信号Ｓ
ＴＢ０〜ＳＴＢ７とのアンド条件によって、電源ＶＨに
接線された発熱部２４のいずれかの発熱抵抗体に電流を
流すことにより各発熱抵抗体をジュール熱によって発熱
させるようにしている。この場合、前記データＤ0 〜Ｄ
7 に対応する発熱抵抗体に、前記ストローブ信号ＳＴＢ
０〜ＳＴＢ７がオンである間だけ電流が供給され、発熱
抵抗体を発熱させる。
ＴＢ０〜ＳＴＢ７とのアンド条件によって、電源ＶＨに
接線された発熱部２４のいずれかの発熱抵抗体に電流を
流すことにより各発熱抵抗体をジュール熱によって発熱
させるようにしている。この場合、前記データＤ0 〜Ｄ
7 に対応する発熱抵抗体に、前記ストローブ信号ＳＴＢ
０〜ＳＴＢ７がオンである間だけ電流が供給され、発熱
抵抗体を発熱させる。
【００４５】その結果、用紙として感熱紙を使用した場
合、該感熱紙を発色させて印刷を行うことができる。こ
のように、複数のストローブ信号ＳＴＢ０〜ＳＴＢ７及
び複数のデータＤ0〜Ｄ7 を共通の信号線により時分割
によって送ることができるので、信号線の本数を少なく
することができ、ラインヘッドを小型化することができ
るだけでなく、コストを低くすることができる。
合、該感熱紙を発色させて印刷を行うことができる。こ
のように、複数のストローブ信号ＳＴＢ０〜ＳＴＢ７及
び複数のデータＤ0〜Ｄ7 を共通の信号線により時分割
によって送ることができるので、信号線の本数を少なく
することができ、ラインヘッドを小型化することができ
るだけでなく、コストを低くすることができる。
【００４６】次に、本発明の第４の実施例について説明
する。図１２は本発明の第４の実施例におけるラインヘ
ッドの概略図である。なお、本実施例においてラインヘ
ッドとしてサーマルヘッドを使用した場合について説明
する。図において、３５は８ビットシフトレジスタ回
路、１２はラッチ回路、２３は複数のナンドゲートから
成るドライバ、２４は複数の発熱抵抗体から成る発熱部
である。また、前記８ビットシフトレジスタ回路３５
は、８ビットラッチＬＣ１、ＬＣ２、…、ＬＣｍから成
る。
する。図１２は本発明の第４の実施例におけるラインヘ
ッドの概略図である。なお、本実施例においてラインヘ
ッドとしてサーマルヘッドを使用した場合について説明
する。図において、３５は８ビットシフトレジスタ回
路、１２はラッチ回路、２３は複数のナンドゲートから
成るドライバ、２４は複数の発熱抵抗体から成る発熱部
である。また、前記８ビットシフトレジスタ回路３５
は、８ビットラッチＬＣ１、ＬＣ２、…、ＬＣｍから成
る。
【００４７】そして、前記ドライバ２３の各ナンドゲー
トにストローブ信号ＳＴＢ０〜ＳＴＢ７が、ラッチ回路
１２にラッチ信号ＬＡＴＣＨが、８ビットシフトレジス
タ回路３５の１番目の８ビットラッチＬＣ１に８個のデ
ータＤ0 〜Ｄ7 が入力される。該データＤ0 〜Ｄ7 はク
ロックＣＬＫに同期させて入力され、各８ビットラッチ
ＬＣ１、ＬＣ２、…、ＬＣｍをシフトさせられる。
トにストローブ信号ＳＴＢ０〜ＳＴＢ７が、ラッチ回路
１２にラッチ信号ＬＡＴＣＨが、８ビットシフトレジス
タ回路３５の１番目の８ビットラッチＬＣ１に８個のデ
ータＤ0 〜Ｄ7 が入力される。該データＤ0 〜Ｄ7 はク
ロックＣＬＫに同期させて入力され、各８ビットラッチ
ＬＣ１、ＬＣ２、…、ＬＣｍをシフトさせられる。
【００４８】この場合、前記ストローブ信号ＳＴＢ０〜
ＳＴＢ７とデータＤ0 〜Ｄ7 とは時分割によって多重化
され、セレクト信号ＳＥＬＥＣＴをセレクト回路４１に
入力することによって選択されるようになっている。な
お、ＶＨは電源である。なお、本実施例において、ラッ
チ回路１２を使用しているが、第２の実施例と同様にラ
ッチ回路１２を除去することもできる。
ＳＴＢ７とデータＤ0 〜Ｄ7 とは時分割によって多重化
され、セレクト信号ＳＥＬＥＣＴをセレクト回路４１に
入力することによって選択されるようになっている。な
お、ＶＨは電源である。なお、本実施例において、ラッ
チ回路１２を使用しているが、第２の実施例と同様にラ
ッチ回路１２を除去することもできる。
【００４９】なお、本発明は前記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々変形させるこ
とが可能であり、これらを本発明の範囲から排除するも
のではない。
のではなく、本発明の趣旨に基づいて種々変形させるこ
とが可能であり、これらを本発明の範囲から排除するも
のではない。
【００５０】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ラインヘッドにおいては、シフトレジスタ回路
と、ストローブ信号が入力され、前記シフトレジスタ回
路から出力されたデータに対応させて発光部及び発熱部
のいずれか一方を駆動するドライバとを有する。
れば、ラインヘッドにおいては、シフトレジスタ回路
と、ストローブ信号が入力され、前記シフトレジスタ回
路から出力されたデータに対応させて発光部及び発熱部
のいずれか一方を駆動するドライバとを有する。
【００５１】また、前記シフトレジスタ回路は複数ビッ
トラッチを複数備え、各複数ビットラッチは、前記デー
タをクロックに同期させて複数ビット単位で順次シフト
する。この場合、複数のビットデータから成るデータが
前記複数ビットラッチにラッチされ、各複数ビットラッ
チに順次シフトされると、各複数ビットラッチからデー
タがドライバに対して出力される。したがって、データ
をラインヘッドに転送する際にパラレル／シリアル変換
する必要がなくなるので、回路構成を簡素化することが
でき、記録装置を高速化することができる。
トラッチを複数備え、各複数ビットラッチは、前記デー
タをクロックに同期させて複数ビット単位で順次シフト
する。この場合、複数のビットデータから成るデータが
前記複数ビットラッチにラッチされ、各複数ビットラッ
チに順次シフトされると、各複数ビットラッチからデー
タがドライバに対して出力される。したがって、データ
をラインヘッドに転送する際にパラレル／シリアル変換
する必要がなくなるので、回路構成を簡素化することが
でき、記録装置を高速化することができる。
【００５２】本発明の他のラインヘッドにおいては、シ
フトレジスタ回路と、ストローブ信号が入力され、前記
シフトレジスタ回路から出力されたデータに対応させて
発光部及び発熱部のいずれか一方を駆動するドライバと
を有する。また、前記シフトレジスタ回路は前記データ
のビット数と同じ数のシフトレジスタを備え、各シフト
レジスタは、前記データの対応するビットデータをクロ
ックに同期させてビット単位で順次シフトする。
フトレジスタ回路と、ストローブ信号が入力され、前記
シフトレジスタ回路から出力されたデータに対応させて
発光部及び発熱部のいずれか一方を駆動するドライバと
を有する。また、前記シフトレジスタ回路は前記データ
のビット数と同じ数のシフトレジスタを備え、各シフト
レジスタは、前記データの対応するビットデータをクロ
ックに同期させてビット単位で順次シフトする。
【００５３】この場合、複数のビットデータから成るデ
ータが各シフトレジスタにビットデータごとにそれぞれ
入力される。そして、各ビットデータがシフトレジスタ
内において順次シフトされると、各シフトレジスタから
データがドライバに対して出力される。したがって、デ
ータをラインヘッドに転送する際にパラレル／シリアル
変換する必要がなくなるので、回路構成を簡素化するこ
とができ、記録装置を高速化することができる。
ータが各シフトレジスタにビットデータごとにそれぞれ
入力される。そして、各ビットデータがシフトレジスタ
内において順次シフトされると、各シフトレジスタから
データがドライバに対して出力される。したがって、デ
ータをラインヘッドに転送する際にパラレル／シリアル
変換する必要がなくなるので、回路構成を簡素化するこ
とができ、記録装置を高速化することができる。
【００５４】本発明の更に他のラインヘッドにおいて
は、時分割によって送られた少なくとも２種類の信号を
選択するセレクト回路を備える。この場合、該セレクト
回路によって選択された信号はラインヘッドの対応する
部分に入力される。したがって、信号線の数を少なくす
ることができ、ラインヘッドを小型化することができる
とともに、コストを低くすることができる。
は、時分割によって送られた少なくとも２種類の信号を
選択するセレクト回路を備える。この場合、該セレクト
回路によって選択された信号はラインヘッドの対応する
部分に入力される。したがって、信号線の数を少なくす
ることができ、ラインヘッドを小型化することができる
とともに、コストを低くすることができる。
【図１】本発明の第１の実施例におけるラインヘッドの
概略図である。
概略図である。
【図２】従来のＬＥＤヘッドの概略図である。
【図３】従来のＬＥＤヘッドのタイムチャートである。
【図４】従来のシフトレジスタ回路の概略図である。
【図５】本発明の第１の実施例における８ビットシフト
レジスタ回路の詳細図である。
レジスタ回路の詳細図である。
【図６】本発明の第１の実施例におけるラインヘッドの
タイムチャートである。
タイムチャートである。
【図７】本発明の第２の実施例におけるラインヘッドの
概略図である。
概略図である。
【図８】本発明の第２の実施例におけるラインヘッドの
タイムチャートである。
タイムチャートである。
【図９】本発明の第３の実施例におけるラインヘッドの
概略図である。
概略図である。
【図１０】本発明の第３の実施例におけるセレクト回路
の詳細図である。
の詳細図である。
【図１１】本発明の第３の実施例におけるラインヘッド
のタイムチャートである。
のタイムチャートである。
【図１２】本発明の第４の実施例におけるラインヘッド
の概略図である。
の概略図である。
１２ ラッチ回路 １３ ＬＥＤドライバ １４ 発光部 １５ ８ビットシフトレジスタ回路 ２３ ドライバ ２４ 発熱部 ２５ シフトレジスタ回路 ３１、４１ セレクト回路 ＳＴＢ０〜ＳＴＢ７ ストローブ信号 ＤＡＴＡ１〜ＤＡＴＡ８ データ Ｄ0 〜Ｄ7 データ ＬＡ１、ＬＡ２、…、ＬＡｍ ８ビットラッチ ＬＣ１、ＬＣ２、…ＬＣｍ ８ビットラッチ ＣＬＫ クロック ＬＢ０〜ＬＢ７ シフトレジスタ ｂ１〜ｂ８、ｂ９〜ｂ１６ ビットデータ ＬＡＴＣＨ ラッチ信号 ＳＥＬＥＣＴ セレクト信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 1/032 Ｄ 1/036 Ａ (72)発明者 井上 弘之 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内
Claims (4)
- 【請求項１】 （ａ）シフトレジスタ回路と、（ｂ）ス
トローブ信号が入力され、前記シフトレジスタ回路から
出力されたデータに対応させて発光部及び発熱部のいず
れか一方を駆動するドライバとを有するとともに、
（ｃ）前記シフトレジスタ回路は複数ビットラッチを複
数備え、（ｄ）各複数ビットラッチは、前記データをク
ロックに同期させて複数ビット単位で順次シフトするこ
とを特徴とするラインヘッド。 - 【請求項２】 （ａ）シフトレジスタ回路と、（ｂ）ス
トローブ信号が入力され、前記シフトレジスタ回路から
出力されたデータに対応させて発光部及び発熱部のいず
れか一方を駆動するドライバとを有するとともに、
（ｃ）前記シフトレジスタ回路は前記データのビット数
と同じ数のシフトレジスタを備え、（ｄ）各シフトレジ
スタは、前記データの対応するビットデータをクロック
に同期させてビット単位で順次シフトすることを特徴と
するラインヘッド。 - 【請求項３】 ラッチ信号が入力され、前記シフトレジ
スタ回路から出力されたデータをラッチし、前記ドライ
バに対して出力するラッチ回路を備える請求項１又は２
に記載のラインヘッド。 - 【請求項４】 時分割によって送られた少なくとも２種
類の信号を選択するセレクト回路を備える請求項３に記
載のラインヘッド。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14365094A JPH081996A (ja) | 1994-06-24 | 1994-06-24 | ラインヘッド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14365094A JPH081996A (ja) | 1994-06-24 | 1994-06-24 | ラインヘッド |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH081996A true JPH081996A (ja) | 1996-01-09 |
Family
ID=15343727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14365094A Withdrawn JPH081996A (ja) | 1994-06-24 | 1994-06-24 | ラインヘッド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH081996A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003011425A (ja) * | 2001-05-30 | 2003-01-15 | Nexpress Solutions Llc | 書込器のための電子的撓み補正における粗調整および微調整 |
| JP2007021853A (ja) * | 2005-07-14 | 2007-02-01 | Advanced Peripherals Technologies Inc | 画像形成方法及び画像形成装置 |
| JP2008265183A (ja) * | 2007-04-23 | 2008-11-06 | Kyocera Corp | 液体吐出装置 |
| US7475988B2 (en) | 2006-08-09 | 2009-01-13 | Kowa Company, Ltd. | Perimeter |
| EP2063295A1 (en) | 2000-04-11 | 2009-05-27 | Nippon Carbide Kogyo Kabushiki Kaisha | Fluorescent retroreflective sheeting |
| EP2202026A1 (en) | 2008-12-25 | 2010-06-30 | Hitachi High-Technologies Corporation | Laser processing apparatus and method for manufacturing thin-film solar cells |
| US7787551B2 (en) | 2002-10-18 | 2010-08-31 | Parker Kevin R | Phasor fragmentation circuitry and method for processing modulated signals having non-constant envelopes |
| EP2261183A2 (en) | 2000-03-06 | 2010-12-15 | Nippon Sheet Glass Company, Limited | High transmittance glass sheet and method of manufacture the same |
| EP2343029A1 (en) | 2010-01-09 | 2011-07-13 | Nidek Co., Ltd. | Intraocular lens injection instrument |
-
1994
- 1994-06-24 JP JP14365094A patent/JPH081996A/ja not_active Withdrawn
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2261183A2 (en) | 2000-03-06 | 2010-12-15 | Nippon Sheet Glass Company, Limited | High transmittance glass sheet and method of manufacture the same |
| EP2063295A1 (en) | 2000-04-11 | 2009-05-27 | Nippon Carbide Kogyo Kabushiki Kaisha | Fluorescent retroreflective sheeting |
| JP2003011425A (ja) * | 2001-05-30 | 2003-01-15 | Nexpress Solutions Llc | 書込器のための電子的撓み補正における粗調整および微調整 |
| US7787551B2 (en) | 2002-10-18 | 2010-08-31 | Parker Kevin R | Phasor fragmentation circuitry and method for processing modulated signals having non-constant envelopes |
| JP2007021853A (ja) * | 2005-07-14 | 2007-02-01 | Advanced Peripherals Technologies Inc | 画像形成方法及び画像形成装置 |
| US7475988B2 (en) | 2006-08-09 | 2009-01-13 | Kowa Company, Ltd. | Perimeter |
| JP2008265183A (ja) * | 2007-04-23 | 2008-11-06 | Kyocera Corp | 液体吐出装置 |
| EP2202026A1 (en) | 2008-12-25 | 2010-06-30 | Hitachi High-Technologies Corporation | Laser processing apparatus and method for manufacturing thin-film solar cells |
| EP2343029A1 (en) | 2010-01-09 | 2011-07-13 | Nidek Co., Ltd. | Intraocular lens injection instrument |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0774358B1 (en) | Thermal Printer | |
| JP2755406B2 (ja) | データ・ラッチの選択用トークン・ビットを有するドットプリンタおよびそのプリンタに使用するドライバ回路 | |
| JPH081996A (ja) | ラインヘッド | |
| US6344867B2 (en) | Thermal printing method and thermal printer capable of efficient transfer of data | |
| KR100398032B1 (ko) | 소형프린터 | |
| JP3062314B2 (ja) | 印字素子駆動回路装置及び印字装置 | |
| US5438346A (en) | Compatible thermal head having strobe signal converting member | |
| JP2698224B2 (ja) | サーマルヘッド | |
| US5657070A (en) | Circuit for driving an LED print head of an electro-photography machine | |
| JPS61172479A (ja) | 感熱記録装置 | |
| JP2563014B2 (ja) | サーマルヘッド | |
| JPH10235935A (ja) | ドライバｉｃとｌｅｄプリントヘッド | |
| JP2662123B2 (ja) | 記録ヘッド駆動装置 | |
| JP2004074459A (ja) | 多色発色用サーマルプリンタ、多色発色方法及び多色発色システム | |
| JPS6258587B2 (ja) | ||
| JPS62198259A (ja) | サ−マルヘツド | |
| JP2001180030A (ja) | サーマルヘッド及びサーマルプリンタ | |
| JP2858442B2 (ja) | 記録ヘッド駆動装置 | |
| JP2932606B2 (ja) | 印字装置 | |
| JPS6313390B2 (ja) | ||
| JPS5821967A (ja) | 電子模写装置における模写信号供給回路 | |
| JPH1134383A (ja) | サーマルヘッド駆動装置およびサーマルヘッド駆動方法 | |
| JPS58160170A (ja) | サ−マルプリントヘツドの駆動方法 | |
| JPH07329337A (ja) | サーマルヘッドの駆動回路 | |
| JPH1127484A (ja) | 書き込み装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010904 |