JP2008182168A - 発光素子アレイ、発光装置および画像形成装置 - Google Patents

Abstract

【課題】 少ない駆動用ＩＣで時分割駆動することができる発光素子アレイおよびそれを用いた小形な発光装置ならびにその発光装置を備える画像形成装置を提供する。
【解決手段】 ｎ（ｎは２以上の整数）個のスイッチ用サイリスタＳと、前記スイッチ用サイリスタＳのＮゲート電極ｄに個別に接続されるｎ本の制御信号伝送路ＧＨと、前記ｎ本の制御信号伝送路ＧＨのうちのいずれか１つとＮゲート電極ｂが接続される複数の発光用サイリスタＴとを含んで発光素子アレイチップ１を構成する。前記ｎ個のスイッチ用サイリスタＳのＮゲート電極ｄには選択用サイリスタＵのアノードｅが接続され、選択用サイリスタＵのＮゲート電極ｆは共通のセレクト信号伝送路ＣＳＬに接続される。クロック用サイリスタＣＬのアノードｒにクロック信号が入力され、トリガ信号入力端子ＣＳＧに入力トリガ信号が入力されている発光素子アレイのみを発光させることができる。
【選択図】 図１

Description

本発明は、複数の発光素子によって構成された発光素子アレイと、それを含む発光装置およびこの発光装置を備える画像形成装置に関する。

電子写真プリンタなどの光プリンタヘッドとして用いられている発光装置として、発光ダイオード（Light Emitting Diode：略称ＬＥＤ）を多数配列して形成されるＬＥＤアレイがある。このＬＥＤアレイは、発光ダイオードと駆動回路とを個別に接続するために、多数のボンディングパッドを有する。たとえば電子写真プリンタを、Ａ３サイズ、６００ｄｐｉ（dot par inch）の仕様にて構成した場合、ボンディングパッドと回路配線との接続箇所は、ＬＥＤのアノードまたはカソードを導通基板によって共通電極とした場合であっても発光素子と同数が必要となり、約７３００箇所にも及ぶ。このため両者を周知のワイヤボンディング法によって接続する作業に極めて長時間を要し、生産性を向上させることが困難である。また前記ボンディングパッドを形成するためには、発光素子を形成するよりも大きな面積が必要となる上、電子写真プリンタによって形成すべき画像が高精細になるほど、走査方向における単位長あたりの発光素子の数が増加するため、ボンディングパッド数も増加する。

ボンディングパッド数を減少させるための第１の従来の技術として、ダイナミック（時分割）駆動方式の発光素子アレイがある。これは、ＬＥＤアレイをｍ₁（ｍ₁は、正の整数）個のＬＥＤから成るｎ₁（ｎ₁は、正の整数）個のグループで構成し、各グループでＬＥＤのアノードまたはカソードを共通にし、ｍ₁×ｎ₁のマトリクス配線を施したものである。ダイナミック（時分割）駆動では、このマトリクス配線に与える駆動信号を時分割で切り換えて各ＬＥＤを発光させる。ダイナミック駆動方式のＬＥＤアレイを用いると、各ＬＥＤと駆動回路とを個別に接続する前述したＬＥＤアレイと比較して、ボンディングパッドの数を１／４程度に減少させることが可能である（たとえば特許文献１参照）。

また第２の従来の技術として、各ＬＥＤに電界効果トランジスタがそれぞれ接続されて構成される発光素子アレイを、時分割で駆動するダイナミック駆動方式の発光装置がある（たとえば特許文献２参照）。この発光装置では、発光素子アレイに、ＮＡＮＤゲートなどから成るスイッチ素子を内蔵した駆動用ＩＣ（Integrated Circuit:集積回路）が接続
され、この駆動用ＩＣに内蔵されるスイッチ素子が、ストローブ信号（ＳＴＢ）とゲート信号との論理積をとり、このストローブ信号が真値をとる間のみゲート信号を出力することによって、発光素子アレイをダイナミック駆動することができる。

また第３の従来の技術として、発光素子に接続される配線の占有面積を低減するために、発光素子としてＰＮＰＮ構造を有する発光サイリスタを使用し、アノードおよびカソードのいずれか一方を導通基板によって共通に形成し、アノードおよびカソードの他方と、ゲート電極とをマトリックス状に接続する発光素子アレイがある（たとえば特許文献３および４参照）。ほとんど電流の流れないゲート電極を発光素子アレイ全体にわたって電極配線を用いて接続することによって、電極配線の線幅を細くし、かつ電極配線を形成する面積を低減することが可能になる。

特開平１１−２６８３３３号公報 特開平６−１７７４３１号公報 特許第２８０７９１０号公報 特開２００１−２１７４５７号公報

しかしながら、第１の従来の技術では、ｍ₁＋ｎ₁本の電極配線をＬＥＤのアノードまたはカソードと接続するために、いずれの電極配線にも、ＬＥＤを発光させるための、ＬＥＤの発光強度に比例した主電流が流れる。この場合、配線抵抗が大きいと配線抵抗の損失による駆動用ＩＣの消費電力の増大や駆動性能の低下などが生じるため、ある程度電極配線幅を広げて配線抵抗を小さくする必要がある。このため、電極配線を形成するための面積が増し、ＬＥＤアレイが形成されたチップの表面積が増加するという問題がある。

また第１〜第３の従来の技術では、たとえば、ｍ₂×ｎ₂のマトリクス配線（ただし、ｍ₂，ｎ₂は正の整数）を用いてダイナミック（時分割）駆動を行う場合には、１つの発光素子アレイについては、ｍ₂＋ｎ₂の電極配線ですむ。しかし、複数（ｐ₂個、ｐ₂は２以上の整数）の発光素子アレイを用いて発光装置を構成する場合には、発光素子アレイの数に比例したｐ₂×（ｍ₂＋ｎ₂）本の電極配線が必要となる。また、発光素子アレイを駆動する
ための駆動用ＩＣの出力端子数も、必要な電極配線数に応じて増やす必要があり、駆動用ＩＣの端子数と１つの発光素子アレイの端子数とが等しい場合には、発光素子アレイの数だけの駆動用ＩＣが必要となる。このように、複数の発光素子アレイを用いて発光装置を構成したときには、従来の技術では多くの駆動用ＩＣが必要となり、また発光素子アレイと駆動用ＩＣとを接続する配線数が増大するため、装置全体が複雑化したり、装置が大きくなったりするという問題点がある。

また、高精細な画像を得るために発光素子を高密度に配置すると、従来の技術ではそれに伴ってボンディングパッド数も増加することになるが、パッドピッチが狭くなりすぎるためにワイヤボンディングが困難になる。この結果、発光素子の高密度化が制限されてしまうという問題がある。

また第２の従来の技術では、ＮＡＮＤゲートなどから成るスイッチ素子を内蔵した駆動用ＩＣを、発光素子アレイに接続する必要がある。複数の発光素子アレイを用いて発光装置を構成する場合には、発光素子アレイの数が増大すると、各発光素子アレイに接続される駆動用ＩＣ数が増大するため、装置全体が複雑化したり大きくなったりするという問題点がある。

本発明の目的は、少ない駆動用ＩＣで時分割駆動することができる発光素子アレイを提供することであり、またボンディングパッド数を低減させることによって発光素子の高密度化に適した発光素子アレイを提供することである。さらに本発明の目的は、このような発光素子を用いた小形かつ高精細な発光装置ならびにその発光装置を備える画像形成装置を提供することである。

本発明の発光素子アレイは、（ａ）クロック信号および入力トリガ信号が共に入力信号として与えられているときに、第１選択信号および出力トリガ信号を出力する第１スイッチ部と、
（ｂ）前記第１スイッチ部に接続され、前記第１選択信号を伝送する第１選択信号伝送路と、
（ｃ）前記第１選択信号伝送路と接続され、第２選択信号および前記第１選択信号伝送路からの第１選択信号が共に入力信号として与えられているときに、制御信号を出力するｎ（ｎは２以上の整数）個の第２スイッチ部と、
（ｄ）前記ｎ個の第２スイッチ部に個別に接続され、前記制御信号を伝送するｎ本の制御信号伝送路と、
（ｅ）前記ｎ本の制御信号伝送路のいずれか１つに接続され、発光信号および接続された制御信号伝送路からの制御信号が共に入力信号として与えられているときに発光する複数の発光素子とを含み、
前記各制御信号伝送路には、少なくとも１つの前記発光素子が接続されていることを特徴とする。

また本発明の発光素子アレイは、前記複数の発光素子は、ｎ個以下の発光素子から成る複数の発光素子ブロックを構成し、
複数の発光素子から成る発光素子ブロックは、その複数の発光素子が互いに異なる前記制御信号伝送路に個別に接続され、かつ、その複数の発光素子に共通の発光信号が入力されることを特徴とする。

また本発明の発光素子アレイは、前記複数の発光素子は、一列に配列され、
前記発光素子ブロックは、ｎ−１（ｎは、４以上の整数）個の発光素子から構成され、
前記発光素子の配列方向の一方から他方に向かって奇数番目の発光素子ブロックでは、前記配列方向の前記一方から前記他方に向かってその発光素子ブロックにおける第ｉ₁（ｉ₁は、１以上かつｎ−１以下の整数）番目の発光素子と、第ｊ₁（ｊ₁は、１以上かつｎ−１以下の整数）番目の前記制御信号伝送路とが、ｉ₁＝ｊ₁を満たすように接続され、
前記発光素子の前記配列方向の前記一方から前記他方に向かって偶数番目の発光素子ブロックでは、前記配列方向の前記一方から前記他方に向かってその発光素子ブロックにおける第ｉ₂（ｉ₂は、１以上かつｎ−１以下の整数）番目の発光素子と、第ｊ₂（ｊ₂は、２以上かつｎ以下の整数）番目の前記制御信号伝送路とが、ｉ₂＋ｊ₂＝ｎ＋１を満たすように接続されることを特徴とする。

また本発明の発光素子アレイは、基板と、前記基板の一表面上に設けられるボンディングパッドとを含み、
前記発光素子は、前記基板の前記一表面上に、略直線状に配列されて設けられ、
前記ｎ本の制御信号伝送路および前記第１選択信号伝送路は、前記基板の前記一表面上に、前記発光素子の配列方向に沿って設けられ、
前記ボンディングパッドは、前記発光素子の配列方向に沿って相互に間隔をあけて配列されて設けられ、
前記第１スイッチ部に接続され、前記入力トリガ信号を入力するための入力トリガ信号用ボンディングパッドと、
前記第１スイッチ部に接続され、前記クロック信号を入力するためのクロック信号用ボンディングパッドと、
前記第１スイッチ部に接続され、前記出力トリガ信号を出力するための前記出力トリガ信号用ボンディングパッドと、
前記各第２スイッチ部に個別に接続され、前記第２選択信号を入力するための第２選択信号用ボンディングパッドと、
前記各発光素子ブロックに含まれる発光素子に接続され、前記各発光素子ブロック毎に前記発光信号を与えるために個別に設けられ、発光素子の数よりも少ない数の前記発光信号用ボンディングパッドとを有し、
前記第１スイッチ部および第２スイッチ部は、隣接する前記ボンディングパッドの間に配置されることを特徴とする。

また本発明の発光素子アレイは、前記入力トリガ信号用ボンディングパッドは、前記発光素子の配列方向に沿って前記基板の一端部に設けられ、
前記出力トリガ信号用ボンディングパッドは、前記発光素子の配列方向に沿って前記基板の他端部に設けられることを特徴とする。

また本発明の発光素子アレイは、前記第１スイッチ部は、発光サイリスタから成るクロック用サイリスタおよび発光サイリスタから成るトリガ用サイリスタを備え、これらのサイリスタの各ゲート電極は、前記第１選択信号伝送路に接続され、
前記各第２スイッチ部は、ダイオードおよび発光サイリスタから成るスイッチ用サイリスタを備え、各スイッチ用サイリスタのゲート電極は、前記制御信号伝送路に個別に接続されるとともに、前記ダイオードを介して前記第１選択信号伝送路に接続され、
前記各発光素子は、発光サイリスタから成る発光用サイリスタから構成され、各発光用サイリスタのゲート電極は、前記制御信号伝送路のいずれか１つに接続され、
前記クロック用サイリスタ、トリガ用サイリスタ、スイッチ用サイリスタ、および発光用サイリスタは、アノードおよびカソードのいずれか一方の電極が共通に接地され、前記クロック用サイリスタ、スイッチ用サイリスタおよび発光用サイリスタのアノードおよびカソードのいずれか他方の電極には、前記クロック信号、第２選択信号、および発光信号がそれぞれ入力され、
前記クロック用サイリスタは、ゲート電極に前記入力トリガ信号が入力されて閾電圧が低下した状態で、前記クロック信号が入力されてオン状態に遷移したときに、ゲート電極および接地間の電圧を前記第１選択信号として前記第１選択信号伝送路に出力し、
前記トリガ用サイリスタは、前記クロック用サイリスタがオン状態で、アノードおよびカソード間の電圧を前記出力トリガ信号として出力し、
前記スイッチ用サイリスタは、順方向にバイアスされた前記ダイオードを介して、前記第１選択信号がゲート電極に入力されて閾電圧が低下した状態で、前記第２選択信号が入力されてオン状態に遷移したときに、ゲート電極および接地間の電圧を制御信号として制御信号伝送路に出力することを特徴とする。

また本発明の発光素子アレイは、前記第１スイッチ部は、第１抵抗体をさらに含み、この第１抵抗体の一端は、前記第１選択信号伝送路に接続され、この第１抵抗体の他端には、前記各発光サイリスタのカソードが共通に接地されるとき、正の定電圧が印加され、前記各発光サイリスタのアノードが共通に接地されるとき、負の定電圧が印加され、
前記第２スイッチ部は、第２抵抗体をさらに含み、この第２抵抗体の一端は、前記スイッチ用サイリスタのゲート電極に接続され、この第２抵抗体の他端には、前記ダイオードが順方向にバイアスされるように定電圧が印加されることを特徴とする。

また本発明の発光素子アレイは、前記第１スイッチ部は、発光サイリスタから成るクロック用サイリスタおよび発光サイリスタから成るトリガ用サイリスタを備え、これらのサイリスタのゲート電極は、前記第１選択信号伝送路に接続され、
前記各第２スイッチ部は、発光サイリスタから成る選択用サイリスタおよび発光サイリスタから成るスイッチ用サイリスタを備え、前記選択用サイリスタのアノードは前記スイッチ用サイリスタのゲート電極と接続され、各選択用サイリスタのゲート電極は前記第１選択信号伝送路に接続され、各スイッチ用サイリスタのゲート電極は、前記制御信号伝送路に個別に接続され、
前記各発光素子は、発光サイリスタから成る発光用サイリスタによって構成され、各発光用サイリスタのゲート電極は、前記制御信号伝送路のいずれか１つに接続され、
前記クロック用サイリスタ、トリガ用サイリスタ、選択用サイリスタ、スイッチ用サイリスタ、および発光用サイリスタは、アノードおよびカソードのいずれか一方の電極が共通に接地され、前記クロック用サイリスタ、スイッチ用サイリスタおよび発光用サイリスタのアノードおよびカソードのいずれか他方の電極には、前記クロック信号、第２選択信号および発光信号がそれぞれ入力され、前記選択用サイリスタの前記他方の電極には、前記クロック信号に同期して順方向の電圧がセット信号として印加され、
前記クロック用サイリスタは、ゲート電極に前記入力トリガ信号が入力されて閾電圧が低下した状態で、前記クロック信号が入力されてオン状態に遷移するときに、ゲート電極および接地間の電圧を前記第１選択信号として前記第１選択信号伝送路に出力し、
前記トリガ用サイリスタは、前記クロック用サイリスタがオン状態で、アノードおよびカソード間の電圧を前記出力トリガ信号として出力し、
前記スイッチ用サイリスタは、前記第１選択信号が入力されてオン状態に遷移した選択用サイリスタのアノードおよびカソード間の電圧がゲート電極に入力されて閾電圧が低下した状態で、前記第２選択信号が入力されてオン状態に遷移したときに、ゲート電極および接地間の電圧を前記制御信号として前記制御信号伝送路に出力することを特徴とする。

また本発明の発光素子アレイは、前記第１スイッチ部は、第１抵抗体をさらに含み、この第１抵抗体の一端は、前記第１選択信号伝送路に接続され、この第１抵抗体の他端には、前記各発光サイリスタのカソードが共通に接地されるとき、正の定電圧が印加され、前記各発光サイリスタのアノードが共通に接地されるとき、負の定電圧が印加され、
前記第２スイッチ部は、第２抵抗体をさらに含み、この第２抵抗体の一端は、前記スイッチ用サイリスタのゲート電極に接続され、この第２抵抗体の他端には、前記選択用サイリスタのアノードおよびカソード間が順方向にバイアスされるように、前記セット信号が入力されることを特徴とする。

また本発明の発光素子アレイは、前記各スイッチ用サイリスタに入力される前記第２選択信号は、各スイッチ用サイリスタのアノードまたはカソードに接続される第３抵抗体を介して与えられることを特徴とする。

また本発明の発光素子アレイは、前記第１スイッチ部、前記第２スイッチ部および前記発光素子は同じ層構成を有する発光サイリスタで構成されることを特徴とする。

また本発明の発光素子アレイは、前記第１スイッチ部、前記第２スイッチ部を構成する発光サイリスタが発する光を遮光または減光するための、遮光手段または減光手段を含むことを特徴とする。

また本発明の発光素子アレイは、前記第１および第２抵抗体は、基板に近接する側から、Ｐ型またはＮ型のうちの一方の導電型の第１半導体層、他方の導電型の第２半導体層、一方の導電型の第３半導体層の順に積層された半導体膜のうち、前記第３半導体層を用いて構成されることを特徴とする

また本発明の発光素子アレイは、前記第１および第２抵抗体に入射する光を遮光または減光するために、前記第１および第２抵抗体を覆う遮光手段または減光手段が設けられていることを特徴とする。

また本発明の発光装置は、前記発光素子アレイがダイオードおよびスイッチ用サイリスタを備えた複数の前記第２スイッチ部を含んで構成される場合に、その発光素子アレイが一列に４個以上配列された発光素子アレイ群と、
少なくとも１つの発光素子アレイと接続されて前記クロック信号を供給する複数のクロック信号伝送路と、
前記発光素子アレイ群のうち、配列方向の一方端に設けられた発光素子アレイの前記第１スイッチ部と接続されて、その第１スイッチ部に前記入力トリガ信号を供給する入力トリガ信号用駆動回路と、
前記複数のクロック信号伝送路と接続されて、各クロック信号伝送路に個別に前記クロック信号を供給するクロック信号用駆動回路と、
前記各発光素子アレイ内の各第２スイッチ部と個別に接続され、前記第２スイッチ部毎に各発光素子アレイ間で共通の前記第２選択信号を供給する第２選択信号用駆動回路と、
前記各発光素子アレイ内の前記各発光素子ブロックと個別に接続され、前記発光素子ブロック毎に各発光素子アレイ間で共通の前記発光信号を供給する発光信号用駆動回路とを含み、
前記発光素子アレイ群は、前記配列方向の前記一方端側に配置される発光素子アレイの前記出力トリガ信号が、前記配列方向の他方端側に隣接して配置される発光素子アレイの前記入力トリガ信号として入力され、
前記配列方向に沿って隣接する各発光素子アレイは、前記複数のクロック信号伝送路に個別に接続されることを特徴とする。

本発明の発光装置は、前記発光素子アレイが選択用サイリスタおよびスイッチ用サイリスタを備えた複数の前記第２スイッチ部を含んで構成される場合に、その発光素子アレイが一列に４個以上配列された発光素子アレイ群と、
少なくとも１つの発光素子アレイと接続されて前記クロック信号を供給する複数のクロック信号伝送路と、
前記発光素子アレイ群のうち、配列方向の一方端に設けられた発光素子アレイの前記第１スイッチ部と接続されて、その第１スイッチ部に前記入力トリガ信号を供給する入力トリガ信号用駆動回路と、
前記複数のクロック信号伝送路と接続されて、各クロック信号伝送路に個別に前記クロック信号を供給するクロック信号用駆動回路と、
前記各発光素子アレイの各第２スイッチ部の前記選択用サイリスタの前記アノードおよびカソードのいずれか他方の電極と接続され、各発光素子アレイ間で共通の前記セット信号を供給するセット信号用駆動回路と、
前記各発光素子アレイ内の各第２スイッチ部と個別に接続され、前記第２スイッチ部毎に各発光素子アレイ間で共通の前記第２選択信号を供給する第２選択信号用駆動回路と、
前記各発光素子アレイ内の前記各発光素子ブロックと個別に接続され、前記発光素子ブロック毎に各発光素子アレイ間で共通の前記発光信号を供給する発光信号用駆動回路とを含み、
前記発光素子アレイ群は、前記配列方向の前記一方端側に配置される発光素子アレイの前記出力トリガ信号が、前記配列方向の他方側に隣接して配置される発光素子アレイの前記入力トリガ信号として入力され、
前記配列方向に沿って隣接する各発光素子アレイは、前記複数のクロック信号伝送路に個別に接続されることを特徴とする。

また本発明の発光装置は、前記発光素子アレイが選択用サイリスタおよびスイッチ用サイリスタを備えた複数の前記第２スイッチ部を含んで構成される場合に、前記セット信号用駆動回路は、前記クロック信号用駆動回路が前記クロック信号の供給先の前記クロック信号伝送路を変更するときに、前記共通の電極の電位にほぼ等しい信号を供給してから、前記セット信号を供給し、
前記第２選択信号用駆動回路および前記発光信号用駆動回路は、前記セット信号用駆動回路が前記セット信号の供給を開始してから、前記第２選択信号および前記発光信号をそれぞれ供給することを特徴とする。

また本発明の画像形成装置は、前記発光素子アレイがダイオードおよびスイッチ用サイリスタを備えた複数の前記第２スイッチ部を含んで構成される場合に、その発光素子アレイを複数含む前記発光装置と、
感光体ドラムに前記発光装置の発光素子からの光を集光する集光手段と、
前記発光装置からの光が前記集光手段によって前記感光体ドラムに集光されて露光された感光体ドラムに現像剤を供給する現像剤供給手段と、
感光体ドラムに現像剤によって形成された画像を記録シートに転写する転写手段と、
記録シートに転写された現像剤を定着させる定着手段とを含み、
前記入力トリガ信号用駆動回路、前記クロック信号用駆動回路、前記第２選択信号用駆動回路および前記発光信号用駆動回路は、画像情報に基づいて前記入力トリガ信号、前記クロック信号、前記第２選択信号および前記発光信号をそれぞれ供給することを特徴とする。

また本発明の画像形成装置は、前記発光素子アレイが選択用サイリスタおよびスイッチ用サイリスタを備えた複数の前記第２スイッチ部含んで構成される場合に、その発光素子アレイを複数含む前記発光装置と、
感光体ドラムに前記発光装置の発光素子からの光を集光する集光手段と、
前記発光装置からの光が前記集光手段によって前記感光体ドラムに集光されて露光された感光体ドラムに現像剤を供給する現像剤供給手段と、
感光体ドラムに現像剤によって形成された画像を記録シートに転写する転写手段と、
記録シートに転写された現像剤を定着させる定着手段とを含み、
前記入力トリガ信号用駆動回路、前記セット信号用駆動回路と、前記クロック信号用駆動回路、前記第２選択信号用駆動回路および前記発光信号用駆動回路は、画像情報に基づいて前記入力トリガ信号、前記セット信号、前記クロック信号、前記第２選択信号および前記発光信号をそれぞれ供給することを特徴とする。

本発明によれば、発光素子アレイは、発光素子アレイの外部からクロック信号および入力トリガ信号が共に入力されているときに、第１選択信号および出力トリガ信号を出力する第１スイッチ部と、外部からの第２選択信号および前記第１スイッチ部からの第１選択信号が共に入力されているときに、制御信号を出力するｎ（ｎは２以上の整数）個の第２スイッチ部と、外部からの発光信号および前記第２スイッチ部からの制御信号が共に入力されているときに発光する複数（ｎ個以上）の発光素子とを含んで構成される。

ここで、発光素子アレイの外部から入力された信号に着目すると、発光素子アレイ毎に１つずつ設けられる第１スイッチ部に外部からクロック信号と入力トリガ信号が入力され、さらに、その第１スイッチ部と第１選択信号伝送路を介して接続された第２スイッチ部に外部から第２選択信号が入力され、さらにその第２スイッチ部と制御信号伝送路を介して接続された発光素子に外部から発光信号が入力されると、その発光素子を発光させることができる。すなわち、発光素子を発光させるためには、上記クロック信号、入力トリガ信号、第２選択信号および発光信号の全てが外部から与えられる必要があり、これらのうちのいずれの１つが欠けても、発光素子は発光しない。

したがって、複数の発光素子アレイを一列に並べて発光装置を構成して、各発光素子アレイに属する発光素子を予め定める順序で発光させる場合には、先ず各発光素子アレイ毎に１つずつ設けられる第１スイッチ部にクロック信号および入力トリガ信号を予め定める順序で個別に与えることになる。これによって、複数の発光素子アレイ間で同一の第２選択信号および発光信号を与えたとしても、どの発光素子アレイに属する発光素子を発光させるかを選択することができる（以下、第１信号が入力されている発光素子アレイ、またはその発光素子アレイの第１スイッチ部は選択状態またはセレクト状態にあるという）。そして、発光素子アレイを順次選択状態に切り替えることができれば、発光素子アレイ間では共用する配線を用いて、ｎ個の第２スイッチ部に第２選択信号を予め定める順序で与え、さらに、複数の発光素子に発光信号を予め定める順序与えることによって、所望の発光素子を順次発光させることができる。

ここで、本発明の発光素子アレイは、クロック信号と入力トリガ信号が与えられたとき、第１スイッチ部から出力トリガ信号が出力されるように構成されていることを利用して、出力トリガ信号を隣接する発光素子の入力トリガ信号として、次々と転送するように構成することができる。以下、入力トリガ信号と出力トリガ信号をまとめてトリガ信号という。また、トリガ信号が転送される方向をトリガ転送方向という。

具体的には、発光素子アレイの配列方向に沿って、互いに隣接する発光素子アレイ同士では、配列方向の一方端側に配置される発光素子アレイの出力トリガ信号が、配列方向の他方端側に隣接して配置される発光素子アレイの入力トリガ信号として入力されるように接続し、配列方向の前記一方端の発光素子アレイには、外部から最初の入力トリガ信号が入力されるようにする。さらに、クロック信号の供給用の伝送線路を少なくとも２本設けて、互いに隣接する発光素子アレイには異なるタイミングでクロック信号が与えられるようにする。そうすると、前記一方端の発光素子アレイに最初の入力トリガ信号とクロック信号を入力すると出力トリガ信号が、配列方向に隣接する発光素子アレイに入力トリガ信号として入力される。次にその隣接する発光素子アレイにクロック信号を与えれば、その発光素子アレイに対して、トリガ転送方向にさらに隣接する発光素子アレイに、出力トリガ信号が入力トリガ信号として与えられる。このように、クロック信号が供給されるタイミングに同期して、トリガ信号の転送が順次行われる。

以上のように、本発明の発光素子アレイの構成によれば、少なくとも１つの入力トリガ信号用の駆動用ＩＣ、および少なくとも２つのクロック信号用の駆動用ＩＣを設けることによって、発光装置に属する複数の発光素子アレイを配列方向に予め定める順序で選択状態にすることができる。さらに、第２選択信号および発光信号を与えるための駆動用ＩＣ、ならびに各発光素子と駆動用ＩＣとの間の配線を、複数の発光素子アレイ間で共用する時分割駆動を行うことができる。したがって、本発明の発光素子アレイを用いて発光装置を構成すると、少なくとも３つの信号を与えるための駆動用ＩＣと配線を付加することによって、各発光素子アレイ間で駆動用ＩＣおよび配線を共用することができるので、少ない駆動用ＩＣ数および配線数で構成された発光装置が実現できる。

また本発明によれば、前記複数の発光素子に発光信号を与える配線の数を減少させるために、前記複数の発光素子は、ｎ個以下の発光素子からなる発光素子ブロックを構成する。このとき、複数の発光素子から成る発光素子ブロックは、その複数の発光素子が互いに異なる前記制御信号伝送路に個別に接続されて異なる制御信号が与えられ、さらに、その複数の発光素子に共通の発光信号が与えられる。ここで、発光素子アレイ全体が前記クロック信号および入力トリガ信号によって選択状態にある場合には、その発光素子アレイの各第２スイッチ部に第２選択信号を時分割で順番に与えると、各第２スイッチ部に接続された制御信号伝送路にも順番に制御信号が伝送され、各発光素子ブロック内の各発光素子にも順番に制御信号が与えられる。しがたって、制御信号が与えられるタイミングに合わせて各発光素子ブロックに共通の第３信号を与えることで発光素子ブロック内での時分割駆動が実現できる。

このように、本発明では、同じ発光素子アレイ内の複数の発光素子ブロックで時分割駆動をすることができることから、発光信号を供給する駆動用ＩＣの出力端子数、および駆動用ＩＣと発光素子アレイとの配線数を減少させることができ、配線数の少ない小形の発光装置を実現できる。また、発光素子アレイ内の制御信号伝送路の配線数、および発光信号入力用のボンディングパッド数も削減することができることから、発光素子の高密度化が可能な小形の発光素子アレイを実現できる。

また本発明によれば、前記発光素子ブロックは、制御信号伝送路の本数（ｎ本：ｎは４以上の整数）よりも１少ないｎ−１個の発光素子で構成される。ここで、発光素子の配列方向に沿う一方から他方に向かう方向（以下、ｘ₁方向という）で、発光素子ブロックに
順番に１番から番号を付し、さらに、各発光素子ブロックを構成する発光素子に前記ｘ₁
方向順に第１番から第ｎ−１番まで番号を付し、ｎ本の制御信号伝送路に予め定められた順番で第１番から第ｎ番まで番号を付す。そして、本発明によれば、奇数番目の発光素子ブロックでは、第ｉ₁（１≦ｉ₁≦ｎ−１）番目の発光素子と、第ｊ₁（１≦ｊ₁≦ｎ−１）番目の制御信号伝送路とが、ｉ₁＝ｊ₁を満たすように接続され、偶数番目の発光素子ブロックでは、第ｉ₂（１≦ｉ₂≦ｎ−１）番目の発光素子と、第ｊ₂（２≦ｊ₂≦ｎ）番目の制御信号伝送路とが、ｉ₂＋ｊ₂＝ｎ＋１を満たすように接続される。

この場合、第１番目の制御信号伝送路に接続された発光素子の、前記配列方向に隣接する発光素子は、第２番目の制御信号伝送路に接続される。また、第ｊ₃（２≦ｊ₃≦ｎ−１）番目の制御信号伝送路に接続された発光素子の、前記配列方向に隣接する発光素子は、第ｊ₃−１番目または第ｊ₃＋１番目のいずれかの制御信号伝送路に接続される。また、第ｎ番目の制御信号伝送路に接続された発光素子の、前記配列方向に隣接する発光素子は、第ｎ−１番目の制御信号伝送路に接続される。したがって、前記クロック信号および入力トリガ信号が入力されて選択状態にある発光素子アレイの第２スイッチ部に順番に第２選択信号を入力し、第１番目〜第ｎ番目の制御信号伝送路に時分割で順番に制御信号を出力するとき、相互に隣接する発光素子の発光するタイミングの時間的なずれを小さくすることができ、さらに隣接する発光素子が同じ制御信号伝送路に接続されないので、相互に隣接する発光素子が同時に発光してしまうことを防止することができる。

これによって本発明の発光素子アレイで構成した発光装置を、感光体ドラムを露光する露光装置として用いるとき、相互に隣接する発光素子間における発光するタイミングが大きくずれてしまうことが抑制されることによって、感光体ドラムに露光される露光位置に不連続点が発生しない。さらに、相互に隣接する発光素子が同時に発光することが防止されることによって、各発光素子の発光した時の発熱のムラを抑制して、各発光素子の温度変化による発光特性を揃えることができ、さらに相互に隣接する発光素子から発生する光が干渉することを防止することができるので、感光体ドラムを精度よく露光することができる。この結果、本発明の発光素子アレイを用いた画像形成装置において、優れた画像品質の記録画像を得ることができる。

また本発明によれば、発光素子アレイを構成する発光素子は、基板の一表面（以下、この面を主面という）上に略直線状に配列して設けられ、前記ｎ本の制御信号伝送路は、発光素子の配列方向に沿って配線され、前記クロック信号、入力トリガ信号、第２選択信号、および発光信号を供給し、出力トリガ信号を出力するためのボンディングパッドは、発光素子の配列方向に沿って相互に間隔を開けて配置され、前記第１スイッチ部および第２スイッチ部は隣接する前記ボンディングパッドの間に配置される。ここで、前記第１スイッチ部に接続されて入力トリガ信号を入力するための入力トリガ信号用ボンディングパッドと、前記第１スイッチ部に接続されてクロック信号を入力するためのクロック信号用ボンディングパッドと、前記第１スイッチ部に接続されて出力トリガ信号を出力するための出力トリガ用ボンディングパッドとは、各発光素子アレイあたり少なくとも１個ずつ必要である。前記第２スイッチ部に個別接続されて第２選択信号を個別供給するための第２選択信号用ボンディングパッドは、少なくとも第２スイッチ部の個数に等しいｎ個が必要である。また、前記各発光素子ブロックに含まれる発光素子に接続されて、発光素子ブロック毎に個別に発光信号を供給するための発光信号用ボンディングパッドは、発光素子ブロック毎に少なくとも１個必要であり、発光素子アレイ全体での発光信号用ボンディングパッドの総数は発光素子の数よりも少ない数で十分である。

したがって、発光素子ブロック数をｍ個として、各発光素子ブロックがｎ個の発光素子で構成されているとすると、ｍ×ｎ個の発光素子数に対して、発光素子アレイ全体で少なくとも必要なボンディングパッド数はｍ＋ｎ＋３個となるので、多数の発光素子からなる発光素子アレイを構成したときには、発光素子数に比べて、ボンディングパッド数が少なくなり、ボンディグパッド間にスペースを生じる。よって、そのスペースを有効に活用してスイッチ素子を配置することができ、スイッチ素子を設けることで発光素子アレイ全体の大きさが増大することを避けることができ、結果として小形な発光素子アレイを実現できる。

また本発明によれば、前記発光素子の配列方向に沿って前記基板の一端部に入力トリガ信号用ボンディングパッドが設けられ、他端部に出力トリガ信号用ボンディングパッドが設けられる。前述したように、複数の発光素子アレイを一列に並べて発光装置を構成する場合、隣接する発光素子アレイ同士では発光素子アレイの配列方向の一方の出力トリガ信号が他方の入力トリガ信号として入力されるように接続されるので、基板の一端部に入力トリガ信号用ボンディングパッドに設け、他端部に出力トリガ信号用ボンディングパッドを設けると、トリガ信号の転送のための配線が短くて済むので都合がよい。

また本発明によれば、発光素子アレイを構成する前記第１スイッチ部は、クロック用サイリスタとトリガ用サイリスタを含んで構成することができ、前記第２スイッチ部は、スイッチ用サイリスタとダイオードを含んで構成することができ、また前記発光素子は、発光サイリスタを含んで構成することができる。ここで、第１スイッチ部、第２スイッチ部および発光素子を構成する各発光サイリスタは、カソードまたはアノードが共通の電極（電位をＶｇ＝０ボルト（Ｖ）とする）として用いられる。ここで、カソードを共通電極とする場合には、発光素子アレイを構成する各発光サイリスタのゲート電極としてＮゲート電極が用いられ、アノードを共通の電極とする場合には、各発光サイリスタのゲート電極としてＰゲート電極が用いられる。

以下、カソードを共通の電極とする場合の具体的な回路構成と動作について、発光装置を構成する発光素子アレイ間でのトリガ信号の転送に関係する第１スイッチ部と、各発光素子アレイ内での時分割駆動に関係する第２スイッチ部および発光素子とに分けて説明する。

先ず、第１スイッチ部について説明する。第１スイッチ部では、クロック用サイリスタおよびトリガ用サイリスタのゲート電極が前記第１選択信号伝送路に接続される。ここで、クロック用サイリスタのアノードにハイレベルの電圧が印加されているとき、クロック用サイリスタのアノードにクロック信号が入力されていると定義する。また、クロック用サイリスタのゲート電極にローレベルの電圧が印加されているとき、クロック用サイリスタのゲート電極に入力トリガ信号が入力されていると定義する。

複数の発光素子アレイを用いて発光装置を構成する場合には、前述したトリガ信号の転送を行うために、第１スイッチ部を構成するトリガ用サイリスタのアノードは、隣接する発光素子アレイの前記第１選択信号伝送路に接続され、各発光素子アレイの第１選択信号伝送路には、たとえばプルアップ抵抗を介して正の電圧が印加されるようにする。そうすると、各発光素子アレイのトリガ用サイリスタのアノードは、トリガ転送方向に隣接する発光素子アレイの第１選択信号伝送路に接続されるので、トリガ用サイリスタのアノードに正の電圧が印加される。さらに、トリガ用サイリスタのＮゲート電極は第１選択信号伝送路に接続され、そのトリガ用サイリスタのアノードはトリガ転送方向に隣接する発光素子アレイの第１選択信号伝送路に接続されるので、互いに隣接する発光素子アレイの第１選択信号伝送路間は順方向にバイアスされたＰＮ接合ダイオードによって接続されることになる。

上記のように発光装置を構成した場合の動作をさらに具体的に説明する。ここでは、ある発光素子アレイのクロック用サイリスタが、クロック信号と入力トリガ信号が与えられてオン状態に遷移しているとする。そうすると、その発光素子アレイは選択状態にあり、第１選択信号伝送路の電位はほぼ０Ｖになっている。ここで、選択状態にある発光素子アレイを発光素子アレイ（ア）と記載し、トリガ転送方向に隣接する発光素子アレイを発光素子アレイ（イ）と記載し、さらに発光素子アレイ（イ）に対して、トリガ転送方向に隣接する発光素子アレイを発光素子アレイ（ウ）と記載する。前述したように、発光素子アレイ（イ）の第１選択信号伝送路の電位はほぼＰＮ接合の拡散電位に等しいので、発光素子アレイ（イ）のクロック用サイリスタのゲート電極には拡散電位１個分のローレベルの電位が与えられて閾電圧が低下した状態である。この状態で、発光素子アレイ（イ）のクロック用サイリスタのアノードにハイレベルの電圧が与えられると、そのクロック用サイリスタをオン状態に遷移させることができる。すなわち、発光素子アレイ（イ）の第１選択伝送路の電位がほぼＰＮ接合の拡散電位に等しいとき、入力トリガ信号が発光素子アレイ（イ）のクロック用サイリスタのゲート電極に与えられたことになり、そしてこの状態でそのクロック用サイリスタのアノードにクロック信号が与えられると、発光素子アレイ（イ）をオン状態に遷移させることができる。さらに、発光素子アレイ（イ）がオン状態に遷移すると、発光素子アレイ（イ）からトリガ転送方向にさらに隣接する発光素子アレイ（ウ）の第１選択信号伝送路の電位がＰＮ接合の拡散電位にほぼ等しくなるので、発光素子アレイ（イ）から出力トリガ信号が出力され、発光素子アレイ（ウ）に入力トリガ信号として入力されることになる。このように、トリガ信号の転送のタイミングにあわせてクロック信号を与えることによって、発光素子アレイを順次選択状態にすることができる。

次に、各第２スイッチ部および各発光素子の具体的な回路構成と動作について説明する。なお、選択状態にある発光素子アレイでは、前述したようにクロック用サイリスタはオン状態に遷移していて、第１選択信号伝送路の電位はほぼ０Ｖになっている。この０Ｖの電位が第２スイッチ部に入力される第１選択信号として用いられる。

各第２スイッチ部では、スイッチ用サイリスタのゲート電極が対応する制御信号伝送路に個別に接続され、さらにスイッチ用サイリスタのゲート電極がダイオードを介して前記第１選択信号伝送路に接続されている。ここで、スイッチ用サイリスタのゲート電極には、たとえばプルアップ抵抗を介して正の電圧が印加される。こうすると、第１スイッチ部が選択状態にないときには、スイッチ用サイリスタのゲート電極の電圧は正の電圧に等しい。 第１スイッチ部が選択状態になり、第２スイッチ部に第１選択信号が入力されているときには、順方向にバイアスされた前記ダイオードを介してスイッチ用サイリスタのゲート電極にはほぼダイオードの拡散電位分の電位が生じる。したがって、スイッチ用サイリスタの閾電圧は低下した状態にあるけれども、スイッチ用サイリスタのアノードに第２選択信号が入力されていない場合、すなわち、スイッチ用サイリスタのアノードにローレベルの電圧が印加されているときには、そのスイッチ用サイリスタはオフ状態のままである。このとき、そのオフ状態のスイッチ用サイリスタと個別に接続された制御信号伝送路には、ほぼ拡散電位に等しい電位が生じ、さらにその制御信号伝送路にゲート電極が接続された発光用サイリスタのゲート電極にもほぼ拡散電位に等しい電位が生じることになる。このような場合には、その発光用サイリスタのアノードにハイレベルの電圧が印加されても、すなわち発光用サイリスタのアノードに発光信号が与えられても、その発光用サイリスタがオン状態に遷移して発光しないように、発光信号の信号レベルが定められる。

一方、第２スイッチ部に第１選択信号が入力されて、その第２スイッチ部を構成するスイッチ用サイリスタの閾電圧が低下した状態で、さらに、そのスイッチ用サイリスタのアノードにハイレベルの第２選択信号が与えられると、そのスイッチ用サイリスタはオン状態に遷移する。このとき、そのスイッチ用サイリスタのゲート電極に接続される制御信号伝送路の電位はほぼ０Ｖになり、さらにその制御信号伝送路にゲート電極が接続された発光用サイリスタのゲート電極の電位もほぼ０Ｖになる。すなわち、ほぼ０Ｖの制御信号がスイッチ用サイリスタのゲート電極から出力されて、制御信号伝送路を伝送して、発光用サイリスタに入力されることになる。このような場合には、発光用サイリスタのアノードにハイレベルの発光信号が入力されると、その発光用サイリスタがオン状態に遷移して発光するように発光信号の信号レベルが定められる。

上述のように、ハイレベルのクロック信号、およびダイオードの拡散電位にほぼ等しい入力トリガ信号が入力されたときに、ほぼ０Ｖの第１選択信号、およびダイオード拡散電位にほぼ等しい出力トリガ信号を出力する第１スイッチ部、ならびにほぼ０Ｖの第１選択信号、およびハイレベルの第２選択信号が入力されたときに、ほぼ０Ｖの制御信号を出力する第２スイッチ部、ならびにほぼ０Ｖの制御信号およびハイレベルの発光信号が入力されたときに発光する発光素子が、発光サイリスタを用いて実現できる。また、発光サイリスタのアノードを共通の電極とする場合にも、発光サイリスタおよびダイオードの極性を反対にし、発光サイリスタのゲート電極の導電型を反対にし、ゲート電極に印加される電圧の正負を反対にすれば、同様の論理回路が実現できる。したがって、本発明によれば、たとえばＮＡＮＤゲートやインバータなどの複雑な半導体装置を用いることなく、発光サイリスタを用いた簡単な回路構成で、選択的に発光素子を発光させる論理回路を構成することができるので、設計が容易で製造工程が簡単な発光素子アレイが実現できる。

なお、スイッチ用サイリスタのゲート電極に接続される前記プルアップ抵抗は、複数の発光素子を同時に発光させる場合に、前記制御信号伝送路に流れる電流が変化しても安定にスイッチ用サイリスタを動作させることができるという効果も有している。

また本発明によれば、前記第１選択信号伝送路には、プルアップ抵抗としての第１抵抗体を介して定電圧が印加される。これによって、前述のように複数の発光素子アレイを接続して発光装置を構成したときに、トリガ転送方向に隣接する発光素子アレイ間で、第１選択信号伝送路の電位をＰＮ接合ダイオードの拡散電位分だけ異ならせることができる。この結果、クロック信号と入力トリガ信号が与えられていない非選択状態の発光素子アレイでは、クロック用サイリスタは確実にオフ状態に維持される。

また、前記スイッチ用サイリスタのゲート電極には、プルアップ抵抗としての第２抵抗体を介して、前記ダイオードが順方向にバイアスされるような定電圧が印加される。これによって、前述のように第１選択信号が与えられていないスイッチ用サイリスタは確実にオフ状態に維持される。

また本発明によれば、前記第２スイッチ部は、スイッチ用サイリスタと選択用サイリスタとを含んで構成され、前述の第２スイッチ部のダイオードが選択用サイリスタに置換された構成を有する。その他の構成は、前述した発光素子アレイと同様である。以下、各サイリスタのカソードを共通の電極とした場合について、ダイオードと選択用サイリスタの作用効果の相違点について説明する。

第２スイッチ部でダイオードの替わりに選択用サイリスタを用いる場合であっても、前記第１選択信号伝送路は選択用サイリスタのＮゲート電極に接続され、スイッチ用サイリスタのＮゲート電極は選択用サイリスタのアノードに接続されるので、１つのＰＮ接合ダイオードを介して第１選択信号伝送路とスイッチ用サイリスタのゲート電極とが接続される点については同様である。したがって、選択用サイリスタは、基本的には、前述したダイオードと同様に動作する。しかし、発光サイリスタは、オフ状態からオン状態に遷移すると、ゲート電極の電圧が変動してもオフ状態に遷移せずにオン状態を記憶する場合がある。この状態をリセットして、ゲート電極の電圧の変動に応じて発光サイリスタをオン状態に遷移するようにするためには、アノードとカソードとの間の電位差を小さくする必要がある。そこで、選択用サイリスタのアノードには、ほとんどの時間帯で正の電圧が印加されるセット信号が与えられるが、クロック信号がハイレベルからローレベルおよびローレベルからハイレベルに切り替るときに一旦アノードの電位が０Ｖにリセットされるような、クロック信号に同期するセット信号が与えられる。これによって前述した回路構成と同様に、たとえばＮＡＮＤゲートやインバータなどの複雑な半導体装置を用いることなく、発光サイリスタを用いた簡単な回路構成で、選択的に発光素子を発光させる論理回路を構成することができるので、設計が容易で製造工程が簡単な発光素子アレイが実現できる。また、選択用サイリスタのゲート電極に流れ込む電流は小さいので、第１選択信号伝送路の線幅を小さくすることができる。これによって発光素子アレイの小形化を実現することができる。

また本発明によれば、前記第１選択信号伝送路には、プルアップ抵抗としての第１抵抗体を介して定電圧が印加され、前記スイッチ用サイリスタのゲート電極には、プルアップ抵抗としての第２抵抗体を介して、前記選択用サイリスタが順方向にバイアスされるような定電圧が印加される。プルアップ抵抗としての第１抵抗体および第２抵抗体の機能は、第２スイッチ部のダイオードが選択用サイリスタに置換された構成であっても同様である。

また本発明によれば、前記発光サイリスタを含む発光素子アレイの構成において、各スイッチ用サイリスタのアノードまたはカソードには第３抵抗体を介して第２選択信号が入力される。

発光素子アレイを用いて発光装置を構成する場合において、高速化の目的で、複数の発光素子アレイにクロック信号および入力トリガ信号を同時に与えて、複数の発光素子アレイを同時に選択状態にすることができる。このとき、選択状態にある複数の発光素子アレイ間では、第２選択信号は共用されているので、複数のスイッチ用サイリスタが同時期にスイッチングする。一般に発光サイリスタがスイッチングしてオン状態に遷移すると、アノードとカソードとの間に主電流が流れるので、第２選択信号供給用の駆動回路の出力電圧が低下する。したがって、複数のスイッチ用サイリスタのアノードに入力される第２選択信号のタイミングがずれる場合には、最初に第２選択信号が入力されるスイッチ用サイリスタがスイッチングして主電流が流れると、遅れて第２選択信号が入力されるスイッチ用サイリスタは、第２選択信号の電圧の不足のためにスイッチングしないことが起こりえる。そこで、本発明によれば、各スイッチ用サイリスタのアノードまたはカソードに接続された第３抵抗体を介して第２選択信号を与えることで、駆動回路の出力電圧の低下を抑制し、複数のスイッチ用サイリスタを確実にスイッチングさせることができる。

また本発明によれば、第１スイッチ部、前記第２スイッチ部および前記発光素子を構成する各発光サイリスタの各半導体層は同じ層構成を有する。この場合、各発光サイリスタを構成する半導体層を同時に同じ製膜工程で形成することができるので、発光用の複数の発光素子の他にスイッチング用の発光サイリスタを設ける本発明の構成であっても、製造工程が複雑化することがない。

また本発明によれば、前記の第１スイッチ部、前記第２スイッチ部および前記発光素子を構成する発光サイリスタが発する光を遮光または減光するための、遮光手段または減光手段を含む。前記遮光手段または減光手段は、第１スイッチ部および第２スイッチ部で用いられるスイッチング用の発光サイリスタがスイッチングするときに発する光が発光用サイリスタに入射しないように働くため、その光による発光用サイリスタのしきい電圧の変動を防ぐことができる。よって、第１スイッチ部、前記第２スイッチ部および前記発光素子を発光サイリスタで構成した場合において、発光素子アレイを安定に動作させることが可能となる。

また本発明によれば、前記第１および第２抵抗体が、Ｐ型半導体とＮ型半導体とを用い、基板側から順にＮＰＮまたはＰＮＰの順に積層された半導体層のうち、第３番目の第３半導体層によって構成される。第１スイッチ部、第２スイッチ部および発光素子を構成する各発光サイリスタは、基板から順にＮＰＮＰまたはＰＮＰＮの順に積層された第１〜第４の半導体層を用いて構成されるので、各発光サイリスタが形成される同一基板上に同一の製膜工程で、第１および第２抵抗体用の半導体層を形成することができる。この場合、第１および第２抵抗体は、ＮＰＮＰまたはＰＮＰＮの４層の半導体層を積層した後、最上層のＰ型またはＮ型の半導体層をエッチングすることによって得られる。したがって、複数の発光素子の他に、第１抵抗体を含む第１スイッチ部及び第２抵抗体を含む第２スイッチ部を備えた本発明の構成であっても、製造工程が複雑化することがない。

また、前記第１および第２抵抗体は、各発光サイリスタのカソードが共通の電極として用いられるとき、Ｎ型半導体層で構成され、その一端に共通の電極に対して正の電圧が印加される。各発光サイリスタのアノードが共通の電極として用いられるときには、前記第１および第２抵抗体は、Ｐ型半導体層で構成され、その一端に共通の電極に対して負の電圧が印加される。すなわち、第１および第２抵抗体として用いられる第３半導体層と隣接する第２半導体層との間には、逆バイアスの電圧が印加されることになるので、空乏層が拡がって、共通の電極に対する絶縁性が確保される。したがって、第１および第２抵抗体を上記構成にすることによって、不要な電流経路が生じにくくなり、抵抗体としての動作を安定にすることができる。

また本発明によれば、前述のように、前記第１および第２抵抗体が第３半導体層によって構成されるとき、外部から入射する光の影響を抑制するために、遮光手段または減光手段としての遮光膜が設けられる。第１および第２抵抗体が設けられるＮＰＮまたはＰＮＰ構造の半導体層の界面に入射した光によって電子・正孔対が生成されると、フォトトランジスタと同様に第２半導体層にキャリアが蓄積されるので、第２半導体層と第３半導体層との界面の絶縁性が損なわれて、抵抗体としての動作が不安定になる。そこで、遮光手段または減光手段を設けることによって、半導体層の界面での入射光による励起を抑制し、第１および第２抵抗体の動作を安定化させることができる。

また本発明によれば、前記発光素子アレイがダイオードおよびスイッチ用サイリスタを備えた複数の前記第２スイッチ部を含んで構成される場合に、その発光素子アレイが一列に４個以上配列された発光素子アレイ群と、各発光素子アレイに、前記クロック信号、入力トリガ信号、第２選択信号および発光信号を供給するための駆動回路とを含んだ発光装置が提供される。前述のように、少なくとも１つの入力トリガ信号用の駆動回路、および少なくとも２つのクロック信号用の駆動回路を設けることによって、発光装置に含まれる複数の発光素子アレイを配列方向に予め定める順序で選択状態にすることができる。さらに複数の発光素子アレイ間で第２選択信号用駆動回路および発光信号用駆動回路を共用にする時分割駆動で発光装置を安定に動作させることができる。したがって、駆動用回路の数、および駆動用回路を実装する基板の層数を少なくすることができ、発光素子アレイおよび駆動用回路実装基板の面積を小さくすることができ、結果として小形でかつ安定に動作する発光装置が実現できる。

また本発明によれば、前記発光素子アレイが選択用サイリスタおよびスイッチ用サイリスタを備えた複数の前記第２スイッチ部を含んで構成される場合に、その発光素子アレイが一列に４個以上配列された発光素子アレイ群と、各発光素子アレイに、前記クロック信号、入力トリガ信号、セット信号、第２選択信号および発光信号を供給するための駆動回路とを含んだ発光装置が提供される。この場合も前述のように、少なくとも１つの入力トリガ信号用の駆動回路、および少なくとも２つのクロック信号用の駆動回路を設けることによって、発光装置に含まれる複数の発光素子アレイを配列方向に予め定める順序で選択状態にすることができる。さらに複数の発光素子アレイ間で第２選択信号用駆動回路および発光信号用駆動回路を共用にする時分割駆動で発光装置を安定に動作させることができる。したがって、駆動用回路の数、および駆動用回路を実装する基板の層数を少なくすることができ、発光素子アレイおよび駆動用回路実装基板の面積を小さくすることができ、結果として小形でかつ安定に動作する発光装置が実現できる。

また本発明によれば、セット信号用駆動回路を用いる発光装置の構成において、クロック信号用駆動回路がクロック信号の供給先を変更するときには、セット信号用駆動回路から、共通の電極に等しい０Ｖの電圧を供給してリセットした後に、セット信号の供給を開始してから、第２選択信号用駆動回路および発光信号用駆動回路から第２選択信号および発光信号をそれぞれ供給する。セット信号を供給する前に、第２選択信号および発光信号を供給すると、前記制御信号伝送路がほぼ０Ｖの電圧になっているので、クロック信号の供給によらずに発光素子が発光することになって、不都合が生じる。

また本発明によれば、前記発光素子アレイがダイオードおよびスイッチ用サイリスタを備えた複数の前記第２スイッチ部を含んで構成される場合に、その発光素子アレイを複数含む前記発光装置を用いた画像形成装置が提供される。画像形成手順は、最初に、画像情報に基づいて前記発光装置を入力トリガ信号用駆動回路、前記クロック信号用駆動回路、前記第２選択信号用駆動回路および前記発光信号用駆動回路によって駆動して、前記発光装置からの光を集光手段によって、帯電した感光体ドラムに集光することによって、感光体ドラムは露光され、その表面に静電潜像が形成される。次に、静電潜像が形成された感光体ドラムに、現像剤供給手段によって現像剤を供給すると、感光体ドラムに現像剤が付着して画像が形成される。最後に、転写手段によって、感光体ドラムに現像剤によって形成された画像を記録シートに転写して、定着手段によって記録シートに転写された現像剤を定着させることによって、記録シートに画像が形成される。前記発光装置が、小形であって、安定に動作する信頼性の高いものであるので、良好な画像を安定に形成することができる画像形成装置となる。

また本発明によれば、前記発光素子アレイが選択用サイリスタおよびスイッチ用サイリスタを備えた複数の前記第２スイッチ部含んで構成される場合に、その発光素子アレイを複数含む前記発光装置と、セット信号用駆動回路をさらに含む画像形成装置が提供される。前記発光装置は、画像情報に基づいて前記発光装置を入力トリガ信号用駆動回路、前記セット信号用駆動回路と、前記クロック信号用駆動回路、前記第２選択信号用駆動回路および前記発光信号用駆動回路によって駆動することによって、前述した発光装置と同様に動作する。これによって前述した画像得形成装置と同様に、良好な画像を安定に形成することができる画像形成装置が実現される。

以下、図面を参照して本発明の発光素子アレイ、発光装置および画像形成装置について詳細に説明する。ここで、以下の各実施の形態では、発光素子アレイに用いられる発光サイリスタのカソードを共通の電極として接地した場合について例示している。発光サイリスタのアノードを共通の電極として接地する場合にも、発光サイリスタおよびダイオードの極性を反対にし、抵抗体に印加される電圧の正負を反対にし、発光サイリスタのゲート電極の導電型を反対にすれば、同様の論理回路が実現できる。

図１は、本発明の発光素子アレイの第１の実施の形態としての発光素子アレイチップ１を示す概略的な等価回路図である。

発光素子アレイチップ１は、ｋ（記号ｋは、自然数）個の発光素子と、１個の第１スイッチ部と、ｎ個の第２スイッチ部と、１本のセレクト信号伝送路ＣＳＬと、ｎ本のゲート横配線ＧＨ１〜ＧＨｎとを含んで構成される。ｋ個の発光素子は、それぞれ発光サイリスタから成る。第１スイッチ部は、発光サイリスタから成るクロック用サイリスタＣＬと、発光サイリスタから成るトリガ用サイリスタＴＲと第１プルアップ抵抗ＲＱとを含む。ｎ個の第２スイッチ部は、発光サイリスタから成るｎ個のスイッチ用サイリスタＳ１〜Ｓｎと、発光サイリスタから成るｎ個の選択用サイリスタＵ１〜Ｕｎと、ｎ個の第２プルアップ抵抗ＲＰ１〜ＲＰｎとを含む。本実施の形態では、ｎ＝４である。以後、ｋ個の発光素子をそれぞれ発光用サイリスタＴ１〜Ｔｋと記載する場合がある。また複数の発光用サイリスタＴ１〜Ｔｋ、複数のスイッチ用サイリスタＳ１〜Ｓｎ、複数の選択用サイリスタＵ１〜Ｕｎ、および複数の第２プルアップ抵抗ＲＰ１〜ＲＰｎを総称する場合または不特定のものを指す場合、それぞれ単に発光用サイリスタＴ、スイッチ用サイリスタＳ、選択用サイリスタＵおよび第２プルアップ抵抗ＲＰと記載する場合がある。本実施の形態では、第１プルアップ抵抗ＲＱが前記第１抵抗体に対応し、第２プルアップ抵抗ＲＰが前記第２抵抗体に対応し、セレクト信号伝送路ＣＳＬが前記第１選択信号伝送路に対応し、ゲート横配線ＧＨが前記制御信号伝送路に対応する。

第１スイッチ部を構成するクロック用サイリスタＣＬは、アノードｒがクロック信号入力用のクロック信号入力端子ＣＬＡに接続され、Ｎゲート電極ｖがセレクト信号伝送路ＣＳＬに接続され、カソードが共通の電極として接地される。Ｎゲート電極ｖを単にゲート電極ｖと記載する場合がある。また第１スイッチ部を構成するトリガ用サイリスタＴＲは、アノードｑがトリガ信号出力用のトリガ信号出力端子ＴＲＡに接続され、Ｎゲート電極ｗがセレクト信号伝送路ＣＳＬに接続され、カソードが共通の電極として接地される。Ｎゲート電極ｗを単にゲート電極ｗと記載する場合がある。また第１スイッチ部を構成する第１プルアップ抵抗ＲＱは、その一端がセレクト信号伝送路ＣＳＬに接続され、他端に正の電圧Ｖｃｃが印加される。ここで、セレクト信号伝送路ＣＳＬは、前述した第１選択信号としてのセレクト信号の伝送路として用いられるものであり、トリガ信号入力端子ＣＳＧに接続される。トリガ信号入力端子ＣＳＧには、入力トリガ信号の入力用として用いられる。

第２スイッチ部を構成するスイッチ用サイリスタＳ１〜Ｓ４は、その動作を制御するための電極として、アノードｃ１〜ｃ４およびＮゲート電極ｄ１〜ｄ４が用いられる。スイッチ用サイリスタＳのカソードは共通の電極として接地されている。アノードｃ１〜ｃ４およびＮゲート電極ｄ１〜ｄ４についても同様に、複数のものを総称する場合または不特定のものを指す場合に、単にアノードｃ、Ｎゲート電極ｄと記載する場合がある。また、Ｎゲート電極ｄを単にゲート電極ｄと記載する場合がある。また、第２スイッチ部を構成する選択用サイリスタＵ１〜Ｕ４は、その動作を制御するための電極として、アノードｅ１〜ｅ４およびＮゲート電極ｆ１〜ｆ４が用いられる。選択用サイリスタＵのカソードは共通の電極として接地されている。アノードｅ１〜ｅ４およびＮゲート電極ｆ１〜ｆ４についても同様に、複数のものを総称する場合または不特定のものを指す場合に、単にアノードｅ、Ｎゲート電極ｆと記載する場合がある。また、Ｎゲート電極ｆを単にゲート電極ｆと記載する場合がある。

スイッチ用サイリスタＳ１〜Ｓ４のＮゲート電極ｄ１〜ｄ４は、選択用サイリスタＵ１〜Ｕ４のアノードｅ１〜ｅ４、第２プルアップ抵抗ＲＰ１〜ＲＰ４の一端およびゲート横配線ＧＨ１〜ＧＨ４とそれぞれ個別に接続される。相互に接続される素子の参照符号には互いに同じ番号を付して記載する。たとえば第１番目のスイッチ用サイリスタＳ１のＮゲート電極ｄ１は、第１番目の選択用サイリスタＵ１のアノードｅ１、第１番目の第２プルアップ抵抗ＲＰ１および第１番目のゲート横配線ＧＨ１と接続される。第ｉ₄（１≦ｉ₄≦ｎ、ただしｎ＝４）番目のスイッチ用サイリスタＳｉ₄のＮゲート電極ｄｉ₄は、第ｉ₄番目の選択用サイリスタＵｉ₄のアノードｅｉ₄、第２プルアップ抵抗ＲＰｉ₄およびゲート横配線ＧＨｉ₄と接続される。さらに、選択用サイリスタＵのＮゲート電極ｆ１〜ｆ４はセレクト信号伝送路ＣＳＬに接続されることで相互に電気的に接続されている。第２プルアップ抵抗ＲＰの他端は、共通のセット信号が入力されるセット信号入力端子ＣＳＡに接続される。ゲート横配線ＧＨは、スイッチ用サイリスタＳのＮゲート電極ｄから出力された制御信号が伝送される。

各スイッチ用サイリスタＳのアノードｃ１〜ｃ４は、各ゲート信号入力端子Ｇ１〜Ｇ４にそれぞれ個別に接続される。好ましい構成として、スイッチ用サイリスタＳのアノードｃ１〜ｃ４とゲート信号入力端子Ｇ１〜Ｇ４との間には電流制限抵抗ＲＩ１〜ＲＩ４がそれぞれ接続される。複数のゲート信号入力端子Ｇ１〜Ｇ４および電流制限抵抗ＲＩ１〜ＲＩ４を総称する場合または不特定のものを指す場合に、単にゲート信号入力端子Ｇおよび電流制限抵抗ＲＩとそれぞれ記載する場合がある。本実施の形態では、ゲート信号が前記第２選択信号に対応し、電流制限抵抗ＲＩが前記第３抵抗体に対応する。

発光素子を構成する発光用サイリスタＴ１〜Ｔｋは、その動作を制御するための電極として、アノードａ１〜ａｋおよびＮゲート電極ｂ１〜ｂｋが用いられる。各発光用サイリスタＴのカソードは共通の電極として接地されている。アノードａ１〜ａｋおよびＮゲート電極ｂ１〜ｂｋについても同様に、複数のものを総称する場合または不特定のものを指す場合に、単にアノードａ、Ｎゲート電極ｂと記載する場合がある。また、Ｎゲート電極ｂを単にゲート電極ｂと記載する場合がある。

発光素子として用いられる発光用サイリスタＴは、ｍ個の発光素子ブロックＢ１〜Ｂｍから構成され、１つの発光素子ブロックは、ｎ個以下の発光用サイリスタＴの群からなる。ここで、複数の発光素子ブロックＢ１〜Ｂｍを総称する場合または不特定のものを指す場合に、単に発光素子ブロックＢと記載する場合がある。１つの発光素子ブロックＢを構成する発光用サイリスタＴの数は、ｎ以下である必要がある。本実施の形態ではｎ＝４であり、すべての発光素子ブロックを構成する発光用サイリスタＴの数をｎ（＝４）に設定している。したがって、発光用サイリスタＴの個数ｋと発光素子ブロックＢの個数ｍとの関係は、ｋ＝４ｍとなる。また、発光用サイリスタＴの配列方向に沿う一方から他方へ向かって、発光用サイリスタＴに番号を第１番から第ｋ番まで付し、各発光素子ブロックにも前記配列方向の前記一方から前記他方へ向かって第１番から第ｍ番まで番号を付すと、第ｉ₅（１≦ｉ₅≦ｍ）番目の発光素子ブロックＢｉ₅には、第４ｉ₅−３番目から第４ｉ₅番目の発光用サイリスタＴが属する。

各発光素子ブロックＢ１〜Ｂｍには、発光信号の入力用の発光信号入力端子Ａ１〜Ａｍが個別に設けられる。発光信号入力端子Ａ１〜Ａｍについて、複数のものを総称する場合または不特定のものをさす場合、単に発光信号入力端子Ａと記載する場合がある。各発光素子ブロックＢを構成する発光用サイリスタＴは、アノードａが発光素子ブロックＢごとに共通の発光信号入力端子Ａに接続されることで相互に電気的に接続される。また、各発光素子ブロックＢを構成する発光用サイリスタＴのＮゲート電極ｂはそれぞれ、異なるゲート横配線ＧＨに接続される。本実施の形態では、発光用サイリスタＴの配列方向に沿う一方から他方へ向かって、発光用サイリスタＴに番号を第１番から第ｋ番まで付し、前記配列方向に沿う前記一方から前記他方へ向かって、発光素子ブロックＢに番号を第１番から第ｍ番まで付し、ゲート横配線の配線順に第１番から第４番まで番号を付すと、第ｉ₆（１≦ｉ₆≦ｍ）番目の発光素子ブロックＢｉ₆では、第４ｉ₆−３番目の発光用サイリス
タＴ４ｉ₆−３のゲート電極が１番目のゲート横配線ＧＨ１に接続され、第４ｉ₆−２番目の発光用サイリスタＴ４ｉ₆−２のゲート電極が２番目のゲート横配線ＧＨ２に接続され
、第４ｉ₆−１番目の発光用サイリスタＴ４ｉ₆−１のゲート電極が３番目のゲート横配線ＧＨ３に接続され、第４ｉ₆番目の発光用サイリスタＴ４ｉ₆のゲート電極が４番目のゲート横配線ＧＨ４にそれぞれ接続される。また、第ｉ₆（１≦ｉ₆≦ｍ）番目の発光素子ブロックＢｉ₆に属する全ての発光用サイリスタＴのアノードａが共通の発光信号入力端子Ａｉ₆に接続される。

次に、発光素子アレイチップ１に用いられる発光用サイリスタＴの構成と動作について説明する。

一般に、発光サイリスタは、直接遷移形のＰ型半導体とＮ型半導体とを交互に積層したＰＮＰＮ構造を有する半導体素子であり、逆阻止３端子サイリスタと同様な負性抵抗特性を有する。各半導体層をカソード側からアノード側へ順に第１半導体層（Ｎ型）、第２半導体層（Ｐ型）、第３半導体層（Ｎ型）、第４半導体層（Ｐ型）とすれば、Ｎゲート電極とは第３半導体層（Ｎ型）に設けられる制御用の電極のことであり、Ｐゲート電極とは第２半導体層（Ｐ型）に設けられる制御用の電極のことである。カソードを共通の電極として接地する場合はＮゲート電極を用い、アノードを接地する場合はＰゲート電極を用いる。いずれの導電型のゲート電極を用いるかは、アノードまたはカソードのどちらを共通の電極とするかによって決まるので、共通の電極が決まっている場合には、単にゲート電極と記載する場合がある。

図２は、発光用サイリスタＴのアノード電圧とアノード電流との関係である順方向電圧−電流特性を示すグラフである。アノード電圧は、カソードの電位を０（零）ボルト（Ｖ）としたときのアノードの電位を表し、アノード電流は、アノードに流入する電流を表す。図２は、横軸をアノード電圧とし、縦軸をアノード電流としている。また、図２には負荷線７０も示されている。発光用サイリスタＴは、ゲート電極ｂに制御信号を与えることによってしきい電圧が低下するので、動作点が、順方向電圧−電流特性を表す特性曲線７１と、負荷線７０とが交わるオフ状態のｑ２点から、特性曲線７１と負荷線７０とが交わるオン状態のｑ１点へと遷移することで発光する。オン状態のｑ１点では、アノードとカソードとの間に主電流が流れる。

具体的に数値を使って、発光用サイリスタＴの動作を説明する。ここでは、カソードの電位を０ボルト（Ｖ）として、アノード電圧がハイ（Ｈ）レベルのとき、アノードａに５Ｖの電位を与え、アノード電圧がロー（Ｌ）レベルのとき、アノードａに０Ｖの電位を与えるものとする。またゲート電極ｂの電圧がハイ（Ｈ）レベルのとき、ゲート電極ｂに５Ｖの電位を与え、ゲート電極ｂの電圧がロー（Ｌ）レベルのとき、ゲート電極ｂに０Ｖの電位を与えるものとする。発光用サイリスタＴでは、アノード電圧がハイ（Ｈ）レベルのとき、発光用サイリスタＴに発光信号が入力されるといい、ゲート電極ｂの電圧がロー（Ｌ）レベルとのき、発光用サイリスタＴに制御信号が入力されるという。

まず、ゲート電極ｂの電圧がハイ（Ｈ）レベルのとき、ゲート電極ｂの電位は５Ｖとなるので、アノード電流を流すためには、ゲート電極ｂの電位の５Ｖよりも、第３半導体層（Ｎ型）および第４半導体層（Ｐ型）によって形成されるダイオードの順方向降下電圧（拡散電位）分だけ高い電位をアノードａに与える必要がある。順方向降下電圧は、発光サイリスタがＧａＡｓまたはＡｌＧａＡｓで作製される場合には約１．５Ｖである。したがって、アノード電圧をハイ（Ｈ）レベルにしても、発光用サイリスタＴは、ｑ２点のオフ状態となり発光しない。すなわち、発光信号が入力されても制御信号が入力されなければ、発光用サイリスタＴは発光しない。次に、ゲート電極ｂの電圧がロー（Ｌ）レベルのとき、ゲート電極ｂの電位は０Ｖとなるので、アノード電流を流すためには、ゲート電極ｂの電位の０Ｖよりも、第３半導体層（Ｎ型）および第４半導体層（Ｐ型）によって形成されるダイオードの順方向降下電圧分だけ高い電位をアノードａに与える必要がある。したがって、アノード電圧をハイ（Ｈ）レベルにすれば、発光用サイリスタＴは、ｑ１点のオン状態となりアノード電流が流れ発光する。すなわち、発光信号とゲート信号が共に入力されているときに、発光用サイリスタＴは発光する。

なお、スイッチ用サイリスタＳ、選択用サイリスタＵ、クロック用サイリスタＣＬおよびトリガ用サイリスタＴＲの構成およびその動作も、発光用サイリスタＴの場合と同様に説明することができる。

次に、図１に示した発光素子アレイチップ１の概略的な等価回路図の動作を説明する。発光素子アレイチップ１の機能は、トリガ信号を転送する機能に関係する第１スイッチ部と、各発光素子アレイ内での時分割駆動と発光に関係する第２スイッチ部および発光用サイリスタＴとに分けることができる。以下では、先ず第２スイッチ部と発光用サイリスタＴの動作について、図３〜図５を参照して説明し、その次に第１スイッチ部の動作について、図６，図７を参照して説明する。

図３は、発光素子チップアレイＬ１を構成する各第２スイッチ部および発光用サイリスタＴの動作を説明するために、図１に示した等価回路図のうちの一部である、発光用サイリスタＴ１、スイッチ用サイリスタＳ１、および選択用サイリスタＵ１と配線との接続を示したものである。図３と図１とで対応する部分には同一の参照符号を付し、説明を省略する。ここで、図３では、発光信号入力端子Ａ１と発光信号出力端子λ１との間、およびゲート信号入力端子Ｇ１とゲート信号出力端子μ１との間に、１００Ωの大きさの負荷抵抗ＲＬ１，ＲＬ２を設けている。また、第２プルアップ抵抗ＲＰ１の大きさを２ｋΩに設定し、第２プルアップ抵抗ＲＰの他端には、セット信号として５Ｖが入力される。なお、図１に示した電流制限抵抗ＲＩはより好ましい構成として例示したものであるので、図３および後述する図５においては用いていない。電流制限抵抗ＲＩの有無によらず、発光素子アレイチップ１の基本的動作は同じである。

図５は、本実施の形態の発光素子アレイチップ１における動作特性の測定結果の一例を示すグラフである。横軸は時間（単位；マイクロ秒（μｓ）／ｄｉｖ）、縦軸は各端子の電位（単位；ボルト（Ｖ）／ｄｉｖ）を示している。図３と図５との対応を示すと、図５で、太い実線はスイッチ用サイリスタＳ１のゲート電極ｄ１の電位、細い実線はセレクト信号伝送路ＣＳＬの電位、太い破線はスイッチ用サイリスタＳ１のアノードｃ１の電位、細い破線は発光用サイリスタＴ１のアノードａ１の電位をそれぞれ示す。ここで、測定は図３に示した第１番目の発光用サイリスタＴ１，スイッチ用サイリスタＳ１および選択用サイリスタＵ１について行っているが、他の第２番目以降の素子についても同様の結果が得られる。なお、端子および接地間の電圧を単に端子の電圧と記載する場合がある。この場合、端子の電位と端子の電圧とは同じ意味である。

図５に示した動作特性の測定では、発光信号出力端子λ１の電圧がハイ（Ｈ）レベルのとき、発光信号出力端子λ１は２．５Ｖの電圧を出力し、ロー（Ｌ）レベルのとき０Ｖの電圧を出力する。前述のように、発光信号出力端子λ１の電圧がハイ（Ｈ）レベルの場合に、発光用サイリスタＴのアノードａに発光信号が与えられるという。また、ゲート信号出力端子μ１の電圧がハイ（Ｈ）レベルのとき、ゲート信号出力端子μ１は３．５Ｖの電位を出力し、ロー（Ｌ）レベルのとき０Ｖの電圧を出力する。ゲート信号出力端子μ１の電圧がハイ（Ｈ）レベルの場合に、スイッチ用サイリスタＳのアノードｃにゲート信号が与えられるという。セレクト信号伝送路ＣＳＬの電圧はハイ（Ｈ）レベルのとき、セレクト信号伝送路ＣＳＬに５Ｖの電位が与えられ、ロー（Ｌ）レベルのとき０Ｖの電位が与えられる。セレクト信号伝送路ＣＳＬの電圧がロー（Ｌ）レベルの場合に、セレクト信号がセレクト信号伝送路ＣＳＬを伝送して選択用サイリスタＵのゲート電極ｆに与えられるという。また測定中においてセット信号として５Ｖの電圧を第２プルアップ抵抗ＲＰ１の他端と接地との間に印加している。他のパラメータである負荷抵抗ＲＬ１，ＲＬ２、および第２プルアップ抵抗ＲＰ１の大きさは、図３に示したものと同じに設定している。電流制限抵抗ＲＩは用いていない。

まず、図５に示すｔｍ１の時間帯では、スイッチ用サイリスタＳ１に接続されるゲート信号出力端子μ１の電圧をハイレベル（３．５Ｖ）に設定し、セレクト信号伝送路ＣＳＬの電圧をローレベル（０Ｖ）に設定し、発光用サイリスタＴ１に接続される発光信号出力端子λ１の電圧をハイレベル（２．５Ｖ）に設定する。

この場合、細い実線で示すようにセレクト信号伝送路ＣＳＬの電位は、ほぼ０Ｖであり、かつセット信号入力端子ＣＳＡは、５Ｖなので、選択用サイリスタＵ１は、オン状態である。もしスイッチ用サイリスタＳ１および発光用サイリスタＴ１がオフ状態であるとすると、ゲート電極ｄ１の電位は選択用サイリスタＵの拡散電位である約１．６Ｖを示すことになるが、ｔ１の時間帯では、ハイレベル（３．５Ｖ）のゲート信号がスイッチ用サイリスタＳ１のアノードｃ１に与えられているため、スイッチ用サイリスタＳ１はオン状態に遷移する。この結果、太い実線で示されるゲート電極ｄ１の電位はほぼ０Ｖを示す。このとき、スイッチ用サイリスタＳ１のゲート電極ｄ１と、発光用サイリスタＴ１のゲート電極ｂ１とは、ゲート横配線ＧＨ１で接続されているので、発光用サイリスタＴ１のゲート電極ｂ１の電位もほぼ０Ｖを示すことになる。このことは、ローレベル（０Ｖ）の制御信号がスイッチ用サイリスタＳ１のゲート電極ｄ１から発光用サイリスタＴ１のゲート電極ｂ１へゲート横配線ＧＨ１を伝送して入力されたことを意味する。さらに、発光用サイリスタＴ１のアノードａ１にもハイレベル（２．５Ｖ）の発光信号が与えられていて、この値はこの場合のしきい電圧である約１．５Ｖ（ゲート電極ｂ１の電位である０Ｖに前述した順方向降下電圧の約１．５Ｖを加えた値）を超えているので、発光用サイリスタＴ１もオン状態に遷移して発光する。このように発光用サイリスタＴ１がオン状態の場合、細い破線で示される発光用サイリスタＴ１のアノードａ１の電位は、発光用サイリスタＴの駆動電圧レベルである約１.８Ｖを示している。ハイレベル（２．５Ｖ）の発光信号出力端子λ１の電圧との差は、発光用サイリスタＴのアノードｃ１からカソードへ流れる主電流のために生じる負荷抵抗ＲＬ１における電圧降下の大きさに対応する。また、太い破線で示されるスイッチ用サイリスタＳ１のアノードｃ１の電位は、スイッチ用サイリスタＳ１がオン状態となったときの、スイッチ用サイリスタＳの駆動電圧レベルである約２Ｖを示している。ハイレベル（３．５Ｖ）のゲート信号出力端子μ１の電圧との差は、負荷抵抗ＲＬ２における電圧降下分である。

次に、図５に示すｔｍ２の時間帯では、スイッチ用サイリスタＳ１に接続されるゲート信号出力端子μ１の電圧をローレベル（０Ｖ）に設定し、セレクト信号伝送路ＣＳＬの電位をローレベル（０Ｖ）に設定し、発光用サイリスタＴ１に接続される発光信号出力端子λ１の電圧をハイレベル（２．５Ｖ）に設定する。

この場合も、細い実線で示すようにセレクト信号伝送路ＣＳＬの電位は、ほぼ０Ｖであるので、選択用サイリスタＵ１は順方向にバイアスされる。しかし、ｔ１の時間帯と異なり、スイッチ用サイリスタＳ１のアノードｃ１に接続されるゲート信号出力端子μ１の電圧がローレベル（０Ｖ）であるので、太い破線で示されるスイッチ用サイリスタＳ１のアノードｃ１の電位は０Ｖであり、スイッチ用サイリスタＳ１はオフ状態である。したがって、太い破線で示されるスイッチ用サイリスタＳ１のゲート電極ｄ１の電位は、選択用サイリスタＵのオン状態の拡散電位である約１.６Ｖを示し、ゲート電極ｄ１と接続された
発光用サイリスタＴ１のゲート電極ｂ１の電位も約１．６Ｖになる。発光用サイリスタＴ１のアノードａ１には、ハイレベル（２．５Ｖ）の発光信号が与えられているが、この場合の発光用サイリスタＴ１のしきい電圧である約３Ｖ（ゲート電極ｂ１の電位である１．６Ｖに前述した順方向降下電圧の約１．５Ｖを加えた値）より低いためオフ状態となる。したがって、細い破線で示される発光用サイリスタＴ１のアノードａ１の電位は、発光信号出力端子λ１の電圧である２．５Ｖを示している。

次に、図５に示すｔｍ３の時間帯では、スイッチ用サイリスタＳ１に接続されるゲート信号出力端子μ１の電圧をハイレベル（３．５Ｖ）に設定し、セレクト信号伝送路ＣＳＬの電位をハイレベル（５Ｖ）に設定し、発光用サイリスタＴ１に接続される発光信号出力端子λ１の電圧をハイレベル（２．５Ｖ）に設定する。

この場合、細い実線で示すようにセレクト信号伝送路ＣＳＬの電位はほぼ５Ｖである。太い実線で示されるスイッチ用サイリスタＳ１のゲート電極ｄ１の電位もほぼ５Ｖになるが、図５に示す実験結果ではＣＲ時定数のために、ｔｍ３の時間帯において３〜５Ｖの電位を示している。スイッチ用サイリスタＳ１のアノードｃ１にはハイレベル（３．５Ｖ）のゲート信号が与えられているが、ゲート電極ｄ１の電位が高いためにしきい電圧がゲート信号の電圧レベルより高くなり、スイッチ用サイリスタＳ１はオフ状態になる。したがって、太い破線で示されるスイッチ用サイリスタＳ１のアノードｃ１の電位は、ゲート信号出力端子μ１の電圧である３．５Ｖを示している。同様に、発光用サイリスタＴ１にはハイレベル（２．５Ｖ）の発光信号が与えられているが、スイッチ用サイリスタＳ１のゲート電極ｄ１と接続されたゲート電極ｂ１の電位が高いために、発光用サイリスタＴ１はオフ状態になる。したがって、細い破線で示される発光用サイリスタＴ１のアノードａ１の電位は、発光信号出力端子λ１の電圧である２．５Ｖを示している。

最後に、図５に示すｔｍ４の時間帯では、スイッチ用サイリスタＳ１に接続されるゲート信号出力端子μ１の電圧をローレベル（０Ｖ）に設定し、セレクト信号伝送路ＣＳＬの電位をハイレベル（５Ｖ）に設定し、発光用サイリスタＴ１に接続される発光信号出力端子λ１の電圧をハイレベル（２．５Ｖ）に設定する。

この場合、細い実線で示すようにセレクト信号伝送路ＣＳＬはほぼ５Ｖであり、太い実線で示されるスイッチ用サイリスタＳ１のゲート電極ｄ１の電位もほぼ５Ｖを示す。また、スイッチ用サイリスタＳ１のアノードｃ１に接続されるゲート信号出力端子μ１の電圧がローレベル（０Ｖ）であるので、太い破線で示されるスイッチ用サイリスタＳ１のアノードｃ１の電位は０Ｖを示し、スイッチ用サイリスタＳ１はオフ状態である。一方、発光用サイリスタＴ１にはハイレベル（２．５Ｖ）の発光信号が与えられているが、スイッチ用サイリスタＳ１のゲート電極ｄ１と接続されたゲート電極ｂ１の電位が５Ｖと高いために、発光用サイリスタＴ１はオフ状態になる。したがって、細い破線で示される発光用サイリスタＴ１のアノードａ１の電位は、発光信号出力端子λ１の電圧である２．５Ｖを示している。

以上のように、ｔｍ１の時間帯においては、セレクト信号伝送路ＣＳＬの電位がローレベル（０Ｖ）のときに、ゲート信号がスイッチ用サイリスタＳ１のアノードｃ１に与えられることで、スイッチ用サイリスタＳ１のゲート電極ｄ１の電位がローレベル（０Ｖ）になる。発光用サイリスタＴ１のゲート電極ｂ１はゲート横配線ＧＨ１によってスイッチ用サイリスタＳ１のゲート電極ｄ１と接続されているので、発光用サイリスタＴ１のゲート電極ｂ１の電位も０Ｖになる。そして、発光用サイリスタＴ１のアノードａ１に発光信号が与えられると、発光用サイリスタＴ１を発光させることができる。

図４は、図３に示される等価回路図を論理回路図記号で表す論理回路図である。図３および図４に示す回路の真理値表を表１にまとめる。表１において出力がハイ（Ｈ）レベルのときに、発光用サイリスタＴ１が発光し、出力がロー（Ｌ）レベルのときには、発光用サイリスタＴ１は、消灯している。表１からわかるように、セレクト信号伝送路ＣＳＬの電位がロー（Ｌ）レベル、かつゲート信号入力端子Ｇ１がハイ（Ｈ）レベル、かつ発光信号入力端子Ａ１がハイ（Ｈ）レベルのときにのみ発光用サイリスタＴ１を選択的に発光させることができる。

図１に示す発光素子アレイチップ１においても、同様のことが成立する。後述するように発光素子アレイチップ１の第１スイッチ部にクロック信号と入力トリガ信号が与えられると、セレクト信号伝送路ＣＳＬの電位がほぼ０Ｖになる。この状態がセレクト状態である。発光素子アレイチップ１の各スイッチ用サイリスタＳのゲート電極ｄは、対応する個別の選択用サイリスタＵを介して共通のセレクト信号伝送路ＣＳＬに接続されているので、共通のセレクト信号伝送路ＣＳＬからローレベルのセレクト信号が選択用サイリスタＵのゲート電極ｆに入力されると、全てのスイッチ用サイリスタＳ１〜Ｓ４のゲート電極ｄ１〜ｄ４の電位が選択用サイリスタＵ１〜Ｕ４の拡散電位レベル（約１．６Ｖ）になる。このとき、第ｉ₇（１≦ｉ₇≦４）番目のゲート信号入力端子Ｇｉ₇から第ｉ₇番目のスイッチ用サイリスタＳｉ₇のアノードｃｉ₇にゲート信号が入力されると、その入力された第ｉ₇番目のスイッチ用サイリスタＳｉ₇がオン状態に遷移する。すると、第ｉ₇番目のスイッチ用サイリスタＳｉ₇のゲート電極ｄｉ₇の電圧がほぼ０Ｖになり、この結果、そのゲート電極ｄｉ₇に接続された第ｉ₇番目のゲート横配線ＧＨｉ₇、およびその第ｉ₇番目のゲート横配線に接続された発光用サイリスタＴのゲート電極ｂの電圧がほぼ０Ｖになる。このことは、ローレベル（０Ｖ）の制御信号がスイッチ用サイリスタＳｉ₇のゲート電極ｄｉ₇から発光用サイリスタＴのゲート電極ｂへゲート横配線ＧＨｉ₇を伝送して入力されたことを意味する。さらに第ｉ₇番目のゲート横配線ＧＨｉ₇に接続された発光用サイリスタＴのアノードａに発光信号を与えることで、その発光用サイリスタＴを選択的に発光させることができる。

以上のように、セレクト状態にある発光素子アレイチップ１でローレベル（ほぼ０Ｖ）のセレクト信号が選択用サイリスタＵのゲート電極ｆに入力されると、スイッチ用サイリスタＳのうち、ゲート信号がアノードｃに入力されたスイッチ用サイリスタＳはオン状態に遷移する。スイッチ用サイリスタＳがオン状態に遷移するとそのゲート電極ｄの電位は０Ｖになり、スイッチ用サイリスタＳとゲート横配線ＧＨで接続された発光用サイリスタＴのゲート電極ｂの電位も０になる。この状態で発光用サイリスタＴのアノードａに発光信号が入力されると、その発光用サイリスタＴはオン状態に遷移し発光する。発光素子アレイチップ１がセレクト状態にないときには、ゲート信号が発光素子アレイチップ１のスイッチ用サイリスタＳのアノードｃに入力されても、スイッチ用サイリスタＳはオン状態に遷移することはない。したがって、そのスイッチ用サイリスタＳにゲート横配線ＧＨで接続された発光用サイリスタＴのアノードａに発光信号を与えても、その発光用サイリスタＴを発光させることはできない。このように、発光素子アレイチップ１の第１スイッチ部にクロック信号と入力トリガ信号を与えて、発光素子アレイチップ１をセレクト状態にすることによって、ゲート信号をスイッチ用サイリスタＳから発光用サイリスタＴに受け渡すか否かを制御することができることから、複数の発光素子アレイチップを用いた発光装置では、発光素子アレイチップ間で発光信号およびゲート信号を共用して時分割駆動を行うことができる。

また、図１に示した発光素子アレイチップ１においては、発光素子ブロックＢ内においてアノードａが共通の発光信号入力端子Ａに接続されるため、発光素子アレイチップ１内においてもダイナミック駆動を実現できる。図１では、発光信号は発光素子ブロックＢごとに設置された発光信号入力端子Ａに入力される。発光信号は、選択された発光素子ブロックＢのすべての発光用サイリスタＴのアノードａに与えられるが、同じブロックに属する発光用サイリスタＴは異なるゲート横配線ＧＨに接続されているため、ゲート信号によって発光させる発光用サイリスタＴを選択的に発光させることができる。

このようにすれば、複数の発光素子ブロックＢにおいてゲート横配線ＧＨを共用することができるため、複数の発光素子ブロック間で時分割駆動をすることができ、発光用サイリスタＴの数が多くてもゲート横配線ＧＨの数を減らすことができてチップ幅を縮小することができる。また、ゲート横配線ＧＨの数が減るから、スイッチ用サイリスタＳの数も少なくて済み構成を簡単にすることができる。

また、図１に示した発光素子アレイチップ１においては、好ましい構成として、スイッチ用サイリスタＳのアノードｃ１，ｃ２，ｃ３，ｃ４とゲート信号入力端子Ｇ１、Ｇ２、Ｇ３、Ｇ４との間には電流制限抵抗ＲＩ１〜ＲＩ４が接続される。発光素子アレイを用いて発光装置を構成する場合には、高速化の目的で、複数の発光素子アレイチップ１にクロック信号および入力トリガ信号を同時に与えて、複数の発光素子アレイチップ１を同時にセレクト状態にすることができる。このとき、セレクト状態にある複数の発光素子アレイチップ１間では、ゲート信号が共用されているので、複数のスイッチ用サイリスタＳが同時期にスイッチングする。一般に発光サイリスタがスイッチングしてオン状態に遷移すると、アノードとカソードとの間に主電流が流れるので、ゲート信号供給用の駆動回路の出力電圧が低下する。したがって、複数のスイッチ用サイリスタＳのアノードｃに入力されるゲート信号のタイミングがずれる場合には、最初にゲート信号が入力されるスイッチ用サイリスタＳがスイッチングして主電流が流れると、遅れてゲート信号が入力されるスイッチ用サイリスタＳは、ゲート信号の電圧の不足のためにスイッチングしないことが起こりえる。そこで、各スイッチ用サイリスタＳのアノードｃに接続された電流制限抵抗ＲＩを介してゲート信号を与えることで、駆動回路の出力電圧の低下を抑制し、複数のスイッチ用サイリスタを確実にスイッチングさせることができる。

また、図３および図５に示す前述の測定では、セット信号を５Ｖの定電圧としたが、実際に発光素子アレイチップ１を動作させるときには、セット信号を途切れさせてセット信号入力端子ＣＳＡに０Ｖを印加し、選択用サイリスタＵ１を確実にオフ状態にリセットしている。

次に、図１に示す発光素子アレイチップＬ１において、トリガ信号の転送に関連する第１スイッチ部の具体的構成および動作について説明する。

図６は、４個以上の発光素子アレイチップ１を一列に並べて発光装置を構成する場合に、各発光素子アレイチップ１の第１スイッチ部の接続関係を示す等価回路図である。図６は図１に示す等価回路図の一部を示すものであるので、対応する部分には同一の参照符号を付して説明を省略する。図６では、発光素子アレイの配列方向に第１番から順番に番号を付し、特定の順番の発光素子アレイについて示す場合には、参照符号の末尾に番号を付して区別するものとする。たとえば、配列方向順に第ｉ₁₇（ｉ₁₇は自然数）番目の発光素子アレイチップ１については、第ｉ₁₇番目のクロック用サイリスタＣＬｉ₁₇と記載する。

図６に示すように、４個以上の発光素子アレイチップ１を用いて発光装置を構成する場合には、複数のクロック信号伝送路を設けることによって、互いに隣接する発光素子アレイチップ１に、異なったタイミングのクロック信号が入力されるように構成する。図６には、２本のクロック信号伝送路ＣＬＬ１，ＣＬＬ２（参照符号について、総称する場合、または不特定のものを示す場合には単にＣＬＬと記載する）が設けられている場合を例示する。２本のクロック信号伝送路ＣＬＬ１，ＣＬＬ２にクロック信号を供給する駆動用ＩＣの出力端子φ１，φ２からは、ハイ（Ｈ）レベルとロー（Ｌ）レベルが互いに反転した電圧が出力される。クロック信号出力端子φ１，φ２の電圧がハイ（Ｈ）レベルのとき、クロック信号が供給されるということにする。クロック信号出力端子φ１，φ２には、負荷抵抗ＲＣ１，ＲＣ２がそれぞれ接続され、この負荷抵抗ＲＣ１，ＲＣ２を介してクロック信号が各発光素子アレイチップ１のクロック用サイリスタＣＬに供給される。ここで、第１番目のクロック用サイリスタＣＬ１のアノードｒ１は第１番目のクロック信号伝送路ＣＬＬ１に接続され、第２番目のクロック用サイリスタＣＬ２のアノードｒ２は第２番目のクロック信号伝送路ＣＬＬ２に接続される。同様に発光素子アレイの配列方向に沿って、奇数番目のクロック用サイリスタＣＬは第１番目のクロック信号伝送路ＣＬＬ１に接続され、偶数番目のクロック用サイリスタＣＬは第２番目のクロック信号伝送路ＣＬＬ２に接続される。こうして、互いに隣接する発光素子アレイチップ１のクロック用サイリスタＣＬのアノードｒは、それぞれ、異なるクロック信号伝送路ＣＬＬに接続されて、異なるタイミングのクロック信号が与えられることになる。

また図６に示すように、第１番目のトリガ用サイリスタＴＲ１のアノードｑ１は、第２番目のトリガ信号入力端子ＣＳＧ２に接続され、第２番目のトリガ用サイリスタＴＲ２のアノードｑ２は第３番目のトリガ信号入力端子ＣＳＧ３に接続される。以下同様に、互いに隣接する２個の発光素子アレイチップ１では、第１番目の発光素子アレイチップ１に近接する側のトリガ用サイリスタＴＲのアノードｑが、離反する側のトリガ信号入力端子ＣＳＧに接続される。このように接続することによって、各発光素子アレイチップ１のトリガ用サイリスタＴＲのアノードｑには、正の電圧Ｖｃｃが印加される。さらに、第１番目のトリガ信号入力端子ＣＳＧ１が第１番目のトリガ用サイリスタＴＲ１のＮゲート電極ｗ１に接続され、第２番目のトリガ信号入力端子ＣＳＧ２が第１番目のトリガ用サイリスタＴＲ１のアノードｑ１に接続されているので、第１番目のトリガ信号入力端子ＣＳＧ１と第２番目のトリガ信号入力端子ＣＳＧ２とは、第１番目のトリガ用サイリスタＴＲ１のアノードｑ１とＮゲート電極ｗ１とによって構成されるＰＮ接合ダイオードを介して接続されることになる。同様に、第２番目のトリガ信号入力端子ＣＳＧ２と第３番目のトリガ信号入力端子ＣＳＧ３とは、第２番目のトリガ用サイリスタＴＲ２のアノードｑ２とＮゲート電極ｗ２とによって構成されるＰＮ接合ダイオードによって接続される。このように、発光素子アレイチップ１の配列方向順に第ｉ₁₇（ｉ₁₇は自然数）番目のトリガ信号入力端子ＣＳＧｉ₁₇は、第ｉ₁₇番目のトリガ用サイリスタＴＲｉ₁₇のアノードｑｉ₁₇とＮゲート電極ｗｉ₁₇とによって構成されるＰＮ接合ダイオードを介して、第ｉ₁₇＋１番目のトリガ号入力端子ＣＳＧｉ₁₇＋１と接続されることになる。

次に、図６に示す等価回路図において、第１番目の発光素子アレイチップ１のトリガ信号入力端子に入力された入力トリガ信号が、発光素子アレイチップ１の配列順に順次転送される原理について説明する。

図７は、図６に示す等価回路図の動作を示すタイミングチャートであり、横軸は基準時刻からの経過時間を表し、縦軸は各端子の電圧または電流の大きさを表す。図７では、各クロック信号伝送路ＣＬＬ１，ＣＬＬ２を伝送するクロック信号を供給するための駆動用ＩＣの出力端子φ１,φ２の電圧波形、第１番目のトリガ信号入力端子ＣＳＧ１に入力ト
リガ信号を供給するための駆動用ＩＣの出力端子φＳの電圧波形、および第１〜第４番目の発光素子アレイチップ１のトリガ信号入力端子ＣＳＧ１〜ＣＳＧ４における電圧波形を示す。クロック信号出力端子φ１，φ２および入力トリガ信号出力端子φＳは、ハイ（Ｈ）レベルのとき５Ｖの定電圧を出力し、ロー（Ｌ）レベルのとき０Ｖの定電圧を出力する。

図７を用いて、図６に示す等価回路図の動作を時間の経過の順に説明する。時刻ｔ０では、クロック信号出力端子φ１,φ２はロー（Ｌ）レベルであり、入力トリガ信号出力端
子φＳはハイ（Ｈ）レベルであるので、いずれの発光素子アレイチップ１のクロック用サイリスタＣＬもオフ状態である。このとき、トリガ信号入力端子ＣＳＧ１〜ＣＳＧ４の電圧は、第１プルアップ抵抗ＲＱの前記他端に印加される正の電圧Ｖｃｃに等しい。

次の時刻ｔ１では、第１番目のクロック信号伝送路ＣＬＬ１にクロック信号を供給する出力端子φ１の電圧がハイ（Ｈ）レベルになるとともに、入力トリガ信号出力端子φＳの電圧がロー（Ｌ）レベルになる。このとき、第１番目のクロック用サイリスタＣＬ１のアノードｒ１にハイ（Ｈ）レベルの電圧が印加され、ゲート電極ｖ１にロー（レベル）の電圧が印加される。この状態は、クロック用サイリスタＣＬ１のアノードｒ１にクロック信号が入力され、ゲート電極ｖ１に入力トリガ信号が入力されていることに相当する。そうすると、第１番目のクロック用サイリスタＣＬ１はオン状態に遷移するので、第１番目のトリガ信号入力端子ＣＳＧ１の電位はほぼ０Ｖになる。このとき、第１番目の発光素子アレイチップ１はセレクト状態にあるという。なお、第１番目のトリガ用サイリスタＴＲ１のゲート電極ｗ１の電位もほぼ０Ｖになるので、第１番目のトリガ用サイリスタＴＲ１もオン状態に遷移する。また、第１番目のクロック用サイリスタＣＬ１がオン状態になってアノードｒ１およびカソード間に主電流が流れるので、第１番目のクロック信号出力端子φ１に接続された負荷抵抗ＲＣ１に電圧降下が生じる。この結果、第１番目のクロック信号伝送路ＣＬＬ１の電位は、第１番目のクロック用サイリスタの駆動電圧のほぼＶｄに等しくなっている。

前述したように、第２番目のトリガ信号入力端子ＣＳＧ２は、順方向にバイアスされたＰＮ接合ダイオードを介して、第１番目のトリガ信号入力端子ＣＳＧ２と接続されているので、その電位はＰＮ接合の拡散電位Ｖｄ（ほぼ１．５Ｖ）に等しくなる。さらに第３番目のトリガ信号入力端子ＣＳＧ３の電位は、第２番目のトリガ信号入力端子ＣＳＧ２の電位よりもＰＮ接合の拡散電位Ｖｄだけ高くなるので、ほぼ２×Ｖｄに等しい電位になり、同様に第４番目のトリガ信号入力端子ＣＳＧ４の電位はほぼ３×Ｖｄに等しくなる。無論、トリガ信号入力端子ＣＳＧの電位は、前記正の電圧Ｖｃｃを超えることはない。本実施の形態では、ＰＮ接合の拡散電位にほぼ等しい電位が入力トリガ信号および出力トリガ信号の電圧レベルに相当する。したがって、時刻ｔ１では、第１番目のトリガ用サイリスタＴＲ１のアノードｑ１から出力トリガ信号が出力され、第２番目のクロック用サイリスタＣＬ２のゲート電極ｖ２に入力トリガ信号として入力された結果、トリガ信号が転送されたことになる。

次の時刻ｔ２では、第２番目のクロック信号出力端子φ２の電圧がハイ（Ｈ）レベルになるとともに、入力トリガ信号出力端子φＳがハイ（Ｈ）レベルになる。このとき、第１番目のクロック信号出力端子φ１の電圧はハイ（Ｈ）レベルのままであるので、第１番目のクロック用サイリスタＣＬ１はオン状態を維持する。したがって、第１番目のトリガ信号入力端子ＣＳＧ１の電位はほぼ０Ｖのままである。一方、第２番目のクロック用サイリスタＣＬ２は、アノードｒ２にハイ（Ｈ）レベルの電圧が印加され、ゲート電極ｖ２にＰＮ接合の拡散電位Ｖｄにほぼ等しい電位が与えられているので、オン状態に遷移する。そうすると、第２番目のトリガ信号入力端子ＣＳＧ２は、オン状態である第２番目のクロック用サイリスタＣＬ２のゲート電極ｖ２と接続されているので、その電位はほぼ０Ｖになる。また、第３番目のトリガ信号入力端子ＣＳＧ３は、順方向にバイアスされたＰＮ接合を介して第２番目のトリガ信号入力端子ＣＳＧ２と接続されているので、その電位はほぼＶｄに等しい。また、第４番目のトリガ信号入力端子ＣＳＧ４の電位は、ほぼ２×Ｖｄに等しい。時刻ｔ２では、第２番目のクロック用サイリスタＣＬ２のアノードｒ２にクロック信号が入力され、ゲート電極ｖ２に入力トリガ信号が入力されて、クロック用サイリスタＣＬ２がオン状態に遷移したことに相当する。

ここで、時刻ｔ２では、第３番目のクロック用サイリスタＣＬ３のゲート電極ｖ３にはほぼＶｄに等しい電位が与えられていることになるけれども、第３番目のクロック用サイリスタＣＬ３はオン状態には遷移しない。なぜなら、前述したように負荷抵抗ＲＣ１での電圧降下によって、第１番目のクロック信号伝送路ＣＬＬ１の電位がほぼＶｄに等しくなるまで低下しているので、第３番目のクロック用サイリスタＣＬ３のアノードｒ３の電位もほぼＶｄに等しくなっているからである。なお、第１番目のトリガ用サイリスタＴＲ１のアノードｑ１の電位は第２番目のトリガ信号入力端子ＣＳＧ２の電位に等しくほぼ０Ｖであるので、第１番目のトリガ用サイリスタＴＲ１はオフ状態に遷移する。一方、第２番目のトリガ用サイリスタＴＲ２のゲート電極ｗ２の電位は第２番目のトリガ信号入力端子ＣＳＧ２に等しく０Ｖであるので、第２番目のトリガ用サイリスタＴＲ２はオン状態に遷移する。

次の時刻ｔ３では、第１番目のクロック信号出力端子φ１の電圧がロー（Ｌ）レベルになる。このとき、第１番目のクロック用サイリスタＣＬ１のアノードｒ１にはロー（Ｌ）レベルの電圧が印加されることになるので、第１番目のクロック用サイリスタＣＬ１はオフ状態に遷移する。そうすると、第１番目のトリガ信号入力端子ＣＳＧ１は、第１番目の第１プルアップ抵抗ＲＱ１を介して与えられている正の電圧Ｖｃｃと等しくなる。ここで、第２番目のクロック信号出力端子φ２に遅れて、第１番目のクロック信号出力端子φ２の電圧を変えたのは、前述したトリガ信号の転送を確実に行うためである。

次の時刻ｔ４では、第１番目のクロック信号出力端子φ１の電圧がハイ（Ｈ）レベルになる。このとき、第３番目のクロック用サイリスタＣＬ３のアノードｒ３にハイ（Ｈ）レベルの電圧が印加され、さらに第３番目のクロック用サイリスタＣＬ３のゲート電極ｖ３の電位は時刻ｔ２からほぼＶｄに等しい状態が維持されているので、第３番目のクロック用サイリスタＣＬ３はオン状態に遷移する。そうすると、第３番目のクロック用サイリスタＣＬ３のゲート電極ｖ３と接続されている第３番目のトリガ信号入力端子ＣＳＧ３の電位はほぼ０ボルトになる。前述したように、順方向にバイアスされたＰＮ接合を介して、第３番目のトリガ信号入力端子ＣＳＧ３に接続されている第４番目のトリガ信号入力端子ＣＳＧ４の電位はほぼＶｄに等しくなる。また、第２番目のトリガ用サイリスタＴＲ２のアノードｑ２の電位は第３番目のトリガ信号入力端子ＣＳＧ３の電位に等しくほぼ０Ｖであるので、第２番目のトリガ用サイリスタＴＲ２はオフ状態に遷移する。一方、第３番目のトリガ用サイリスタＴＲ３のゲート電極ｗ３の電位は第３番目のトリガ信号入力端子ＣＳＧ３に等しく０Ｖであるので、第３番目のトリガ用サイリスタＴＲ３はオン状態に遷移する。

次の時刻ｔ５では、第２番目のクロック信号出力端子φ２の電圧がロー（Ｌ）レベルになる。このとき、第２番目のクロック用サイリスタＣＬ２のアノードｒ２にはロー（Ｌ）レベルの電圧が印加されることになるので、第２番目のクロック用サイリスタＣＬ２はオフ状態に遷移する。そうすると、第２番目のトリガ信号入力端子ＣＳＧ２は、第２番目の第１プルアップ抵抗ＲＱ２を介して与えられる正の電圧Ｖｃｃと等しくなる。

以下同様に、時刻ｔ６では、第４番目のクロック用サイリスタＣＬ４はオン状態に遷移して、セレクト状態になり、時刻ｔ７では、第３番目のクロック用サイリスタＣＬ３はオフ状態に遷移することによりセレクト状態ではなくなる。

このように、発光素子アレイチップ１の配列方向の順番に、トリガ信号が順次転送され、そのタイミングにあわせてクロック信号が与えられることによって、配列方向の順番に発光素子アレイチップ１が選択状態になっていく論理回路が実現されている。本実施の形態では、入力トリガ信号出力端子φＳおよびクロック信号出力端子φ１，φ２の合計３個の信号出力端子を用いて、複数の発光素子アレイチップ１を配列方向に沿って順次選択状態にすることができ、複数の発光素子アレイチップ間での時分割駆動を可能にする。したがって、少ない駆動用ＩＣ数および配線数で構成された発光装置が実現できる。

次に、本実施の形態の発光素子アレイチップ１の構成について具体的に説明する。
図８は、第１の実施の形態の発光素子アレイチップ１の基本構成を示す一部の平面図である。なお同図は、各発光用サイリスタＴの光の出射方向を紙面に垂直手前側として配置された発光素子アレイチップ１の平面を示し、ゲート横配線ＧＨ１〜ＧＨ４、セレクト信号伝送路ＣＳＬ、セット信号伝送路１１、セット信号用ボンディングパッドＣＳＡ、入力トリガ信号用ボンディングパッドＣＳＧ、発光用サイリスタＴ、スイッチ用サイリスタＳ、第１プルアップ抵抗ＲＱ、第２プルアップ抵抗ＲＰ、選択用サイリスタＵ、クロック用サイリスタＣＬおよびトリガ用サイリスタＴＲは、図解を容易にするため斜線を付して示されている。

発光素子アレイチップ１に含まれる複数の発光用サイリスタＴは、相互に間隔Ｗ１をあけて配列されている。発光用サイリスタＴは、露光用の発光素子である。本実施の形態では、各発光用サイリスタＴは、等間隔に配列され、かつ直線状に配列される。以後、各発光用サイリスタＴの配列方向Ｘを、単に配列方向Ｘと記載する場合がある。各発光用サイリスタＴの光の出射方向に沿う方向を厚み方向Ｚとし、前記配列方向Ｘおよび厚み方向Ｚに垂直な方向を幅方向Ｙとする。発光用サイリスタＴは、６００ｎｍ〜８００ｎｍの波長の光を発光可能に形成される。

発光用サイリスタＴは、ＰＮＰＮ構造を有する発光サイリスタによって形成されるので、Ｐ型半導体と、Ｎ型半導体とを交互に積層した単純な構成で実現することができ、装置の作成が容易となる。前述したように、発光用サイリスタＴはゲート電極ｂ１〜ｂｋに、制御信号を与えることによって発光信号の電圧よりも、しきい電圧が低下した状態で、前記発光信号がアノードａ１〜ａｋに与えられたとき発光する。

発光用サイリスタＴ１〜Ｔｋは、発光素子ブロックＢ１〜Ｂｍに分けられ、同一の発光素子ブロックＢに属する発光用サイリスタＴのアノードａは共通の発光信号入力端子Ａとしてのボンディングパッドに接続される。なお、発光信号入力端子Ａとしてのボンディングパッドを単に発光信号用ボンディングパッドＡと記載する場合がある。また、本実施の形態では、ゲート横配線ＧＨの本数に等しい４個の発光用サイリスタＴが１つの発光素子ブロックＢを構成する。たとえば、発光用サイリスタＴの配列方向に沿う一方から他方へ向かって、発光用サイリスタＴに番号を第１番から第ｋ番まで付し、前記配列方向に沿う前記一方から前記他方へ向かって、発光素子ブロックＢに番号を第１番から第ｍ番まで付すと、第ｉ₆（１≦ｉ₆≦ｍ）番目の発光素子ブロックＢｉ₆に属する第４ｉ₆−３番目から第４ｉ₆番目の全ての発光用サイリスタＴ４ｉ₆−３〜Ｔ４ｉ₆のアノードａと、発光信号
用ボンディングパッドＡｉ₆との間に接続部６０が設けられて、電気的に接続される。発
光用サイリスタＴのアノードａと発光信号用ボンディングパッドＡと接続部６０とは同時に一体で形成される。また、本実施の形態では、好ましい構成として、発光信号用ボンディングパッドＡは発光用サイリスタＴの配列方向Ｘに沿って、ゲート横配線ＧＨを挟んで発光用サイリスタＴと反対側に設置される。

配列方向Ｘの各発光用サイリスタＴの間隔Ｗ１および発光用サイリスタＴの配列方向Ｘの長さＷ２は、発光素子アレイチップ１が搭載される後述する画像形成装置８７において形成すべき画像の解像度によって決定され、たとえば画像の解像度が６００ドットパーインチ（ｄｐｉ）の場合、前記間隔Ｗ１は、約２４μｍ（マイクロメートル）に選ばれ、前記長さＷ２は、約１８μｍに選ばれる。

各ゲート横配線ＧＨは、発光素子アレイチップ１に沿って配列方向Ｘに、発光素子アレイチップ１の配列方向Ｘの一端部から他端部間にわたって延びる。各ゲート横配線ＧＨは、幅方向Ｙに間隔をあけて配列される。本実施の形態では、発光用サイリスタＴに近接する側から順番に、ゲート横配線ＧＨ４、ゲート横配線ＧＨ３、ゲート横配線ＧＨ２およびゲート横配線ＧＨ１の順番に配列される。さらに、本実施の形態では、セレクト信号を選択用サイリスタＵのゲート電極ｆに供給するためのセレクト信号伝送路ＣＳＬがゲート横配線ＧＨ１と平行に、発光用サイリスタＴと離反する側に配置される。セレクト信号伝送路ＣＳＬは、接続部７５を介してトリガ信号入力端子ＣＳＧとしてのボンディングパッドに接続される。トリガ信号入力端子ＣＳＧとしてのボンディングパッドを単に入力トリガ信号用ボンディングパッドＣＳＧと記載する場合がある。入力トリガ信号用ボンディングパッドＣＳＧは、好ましい構成として、基板上で配列方向Ｘの一方の端部に、発光信号用ボンディングパッドＡの配列に続けて設けられる。このように配置すると、複数の発光素子アレイチップ１を駆動する発光装置を構成するときに、隣接する発光素子アレイチップ１から出力された出力トリガ信号を、入力トリガ信号として入力するための接続が容易になる。また、各ゲート横配線ＧＨ間およびゲート横配線ＧＨ１とセレクト信号伝送路ＣＳＬとの間の間隔Ｗ３は、相互に隣接するゲート横配線ＧＨ間およびゲート横配線ＧＨ１とセレクト信号伝送路ＣＳＬとの間で短絡が生じない距離に選ばれ、たとえば５μｍに選ばれる。

発光用サイリスタＴのゲート電極ｂ１〜ｂｋは、本実施の形態では、第３半導体層２４によって構成され、ゲート横配線ＧＨ１〜ＧＨ４のいずれかとの間に接続部ＧＶ１，ＧＶ２，ＧＶ３，ＧＶ４が形成される。ここで、発光用サイリスタＴの配列方向に沿う一方から他方へ向かって、発光用サイリスタＴに番号を第１番から第ｋ番まで付し、前記配列方向の前記一方から他方へ向かって発光素子ブロックＢに第１番から第ｍ番まで番号を付すことにすれば、前記配列方向に沿う第ｉ₆（１≦ｉ₆≦ｍ）番目の発光素子ブロックＢｉ₆
に属する第４ｉ₆−３番目から第４ｉ₆番目の発光用サイリスタＴについては、第４ｉ₆−
３番目の発光用サイリスタＴ４ｉ₆−３のゲート電極と第１番目のゲート横配線ＧＨ１と
の間に接続部ＧＶ１が形成され、第４ｉ₆−２番目の発光用サイリスタＴ４ｉ₆−２のゲート電極と第２番目のゲート横配線ＧＨ２との間に接続部ＧＶ２が形成され、第４ｉ₆−１
番目の発光用サイリスタＴ４ｉ₆−１のゲート電極と第３番目のゲート横配線ＧＨ３との
間に接続部ＧＶ３が形成され、第４ｉ₆番目の発光用サイリスタＴ４ｉ₆のゲート電極と第４番目のゲート横配線ＧＨ４との間に接続部ＧＶ４が形成される。また、第ｉ₆（１≦ｉ₆≦ｍ）番目の発光素子ブロックＢｉ₆に属する全ての発光用サイリスタＴのアノードａと
前記配列方向に沿うｉ₆番目の発光信号入力端子Ａｉ₆との間に接続部６０が形成される。このように、同じ発光素子ブロックＢに属する発光用サイリスタＴが異なるゲート横配線ＧＨに接続されることで、前述したように発光用サイリスタＴのダイナミック駆動が可能となる。

スイッチ用サイリスタＳは、好ましい構成として、前記発光信号用ボンディングパッドＡ間に生じたスペースに配置される。複数の発光用サイリスタＴからなる１つの発光素子ブロックＢに対して、発光信号を供給するためのボンディングパッドを１つ備えることとなるので、発光信号用ボンディングパッドＡ間にスペースを生じ、そのスペースを有効に活用してスイッチ素子などを配置することができる。各スイッチ用サイリスタＳのアノードｃにゲート信号を供給するためのゲート信号入力端子Ｇとしてのボンディングパッドも、前記ボンディングパッド間に生じたスペースを活用して配置される。なお、ゲート信号入力端子Ｇとしてのボンディングパッドを単にゲート信号用ボンディングパッドＧと記載する場合がある。本実施の形態では、ゲート信号用ボンディングパッドＧは前記第２選択信号用ボンディングパッドに対応する。アノードｃとゲート信号用ボンディングパッドＧとは一体に形成される。このように配置することで、スイッチ用サイリスタＳなどを設けても、発光素子アレイチップ全体の大きさがそれによって増大することを避けることができ、小形な発光素子アレイチップを構成することができる。なお、スイッチ用サイリスタＳの個数ｎはゲート横配線ＧＨの本数に等しく、本実施の形態ではｎ＝４である。また、選択用サイリスタＵも、前記発光信号入力端子Ａとしてのボンディングパッド間に生じたスペースを利用して、スイッチ用サイリスタＳに近接して配置される。

スイッチ用サイリスタＳのゲート電極ｄは本実施の形態では、第３半導体層３４で構成される。スイッチ用サイリスタＳのゲート電極ｄと選択用サイリスタＵのアノードｅとの間には接続部６５が形成され、さらにゲート電極ｄと対応するゲート横配線ＧＨとの間にも接続部６６が形成されることで電気的に接続される。ゲート電極ｄと選択用サイリスタＵとを接続する接続部６５とゲート電極ｄとゲート横配線ＧＨとを接続する接続部６６は一体に形成される。また、選択用サイリスタＵのＮゲート電極ｆ１は第３半導体層４４で構成され、選択用サイリスタＵのＮゲート電極ｆ１とセレクト信号伝送路ＣＳＬとの間に接続部６７が形成される。

第２プルアップ抵抗ＲＰは、本実施の形態では、スイッチ用サイリスタＳを構成する半導体層の一部を用いて、スイッチ用サイリスタＳと一体で形成される。第２プルアップ抵抗ＲＰは半導体膜のシート抵抗を利用したものである。第２プルアップ抵抗ＲＰの一部とセット信号伝送路１１との間に接続部６８が形成され、第２プルアップ抵抗の接続部６８の側にセット信号が与えられる。

セット信号伝送路１１は、ゲート横配線ＧＨと平行に配線され、本実施の形態では、発光信号用ボンディングパッドＡを挟んでゲート横配線ＧＨと離反する側に配置される。セット信号伝送路１１は、接続部６９によって、セット信号入力端子ＣＳＡとしてのボンディングパッドに電気的に接続される。セット信号入力端子ＣＳＡとしてのボンディングパッドを単にセット信号用ボンディングパッドＣＳＡと記載する場合がある。

トリガ用サイリスタＴＲから出力トリガ信号を出力するためのトリガ信号出力端子ＴＲＡとしてボンディングパッドは、隣接する発光素子アレイチップ１間でトリガ信号の転送のための接続を容易にするために、配列方向Ｘに沿って入力トリガ信号用ボンディングパッドＣＳＧと反対側の他端部に設けられるのが好ましい。なお、トリガ信号出力端子ＴＲＡとしてボンディングパッドを単に出力トリガ信号用ボンディングパッドＴＲＡと記載する場合がある。トリガ用サイリスタＴＲは、出力トリガ信号用ボンディングパッドＴＲＡに近接して設けられる。トリガ用サイリスタＴＲのアノードｑは、出力トリガ信号用ボンディングパッドＴＲＡと一体で形成される。トリガ用サイリスタＴＲのゲート電極ｗは、第３半導体層１５４によって構成され、接続部１４４を介してセレクト信号伝送路ＣＳＬと接続される。

クロック用サイリスタＣＬおよびクロック信号入力端子ＣＬＡとしてのボンディングパッド（クロック信号用ボンディングパッドＣＬＡ）は、複数の発光信号用ボンディングパッドＡの間に配置され、これらの構成はトリガ用サイリスタＴＲおよび出力トリガ信号用ボンディングパッドＴＲＡの構成と同様である。具体的には、クロック用サイリスタＣＬのアノードｒとクロック信号用ボンディングパッドＣＬＡとは一体で形成され、ゲート電極ｖとして用いられる第３半導体層は、セレクト信号伝送路ＣＬＳと接続部１４３を介して接続される。

第１プルアップ抵抗ＲＱは、半導体膜のシート抵抗を利用したものであり、複数の発光信号用ボンディングパッドＡの間に、各サイリスタを構成する半導体層の一部を用いて形成される。第１プルアップ抵抗ＲＱの一端部は、接続部１４２を介してセレクト信号伝送路ＣＳＬと接続され、第１プルアップ抵抗ＲＱの他端部は、正の電圧Ｖｃｃを印加するための電源用ボンディングパッドＶｓに接続される。

発光用サイリスタＴのアノードａ、スイッチ用サイリスタＳのアノードｃ、選択用サイリスタＵのアノードｅ、クロック用サイリスタのアノードｒ、トリガ用サイリスタのアノードｑ、ゲート横配線ＧＨ、セレクト信号伝送路ＣＳＬ、セット信号伝送路１１、接続部６０，６５〜６９，７５，１４２〜１４４、ＧＶ１〜ＧＶ４、発光信号用ボンディングパッドＡ、ゲート信号用ボンディングパッドＧ、入力トリガ信号用ボンディングパッドＣＳＧ、出力トリガ信号用ボンディングパッドＴＲＡ、セット信号用ボンディングパッドＣＳＡ、電源用ボンディングパッドＶｓおよびクロック信号用ボンディングパッドは、金属材料および合金材料などの導電性を有する材料によって形成される。具体的には、金（Ａｕ）、金とゲルマニウムとの合金（ＡｕＧｅ）、金と亜鉛との合金（ＡｕＺｎ）、ニッケル（Ｎｉ）およびアルミニウム（Ａｌ）などによって形成される。

また、図８に示す発光素子アレイチップ１は、好ましい構成として、スイッチ用サイリスタＳ、選択用サイリスタＵ、クロック用サイリスタＣＬおよびトリガ用サイリスタＴＲの表面（基板と離反する側）に遮光手段として遮光膜１２を設けている。スイッチ用サイリスタＳおよび選択用サイリスタＵは、発光用サイリスタＴと同様にスイッチングの際に発光するものであるが、その発光は不要であり、その発光による光が発光用サイリスタＴに入射して発光用サイリスタＴのしきい値を変動させてしまうことを避けるために必要だからである。遮光膜１２としては、その発光に対して不透明な材質から成る部材で表面を覆ったものとすればよい。適当な層間絶縁膜を施した場合には、ゲート横配線ＧＨに用いる金（Ａｕ）薄膜などが好適である。また、スイッチ用サイリスタＳと発光用サイリスタＴとをできるだけ遠ざけて配置することも有効であり、図８の平面図で示すように、ゲート横配線ＧＨを跨いで一方側に発光用サイリスタＴ、他方側にその他のサイリスタＳ，Ｕ，ＣＬ，ＴＲを配置するようにしてもよい。

なお、前述した電流制限抵抗ＲＩはより好ましい構成として付加する場合があるが、図８に示した発光素子アレイチップ１の平面図においては用いていない。

以下、発光素子アレイチップ１の構成について、さらに詳細に説明する。
図９は、図８の切断面線ＩＸ−ＩＸから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。

発光用サイリスタＴには、基板２１の厚み方向Ｚの一表面上に第１半導体層２２、第２半導体層２３、第３半導体層２４、第４半導体層２５およびオーミックコンタクト層２７がこの順に積層される構造が含まれる。ここで、第１半導体層２２と第３半導体層２４とには、Ｎ型またはＰ型のいずれか一方の導電型が用いられ、第２半導体層２３と第４半導体層２５には他方の導電型が用いられることによって、ＮＰＮＰまたはＰＮＰＮのサイリスタ構造が形成される。また、オーミックコンタクト層２７には、第４半導体層２５と同じ導電型の半導体が用いられる。

スイッチ用サイリスタＳは、本実施の形態では発光用サイリスタＴと同時に形成されるので各層の構成は同一となる。具体的には、スイッチ用サイリスタＳは、基板２１の表面のうち、発光用サイリスタＴが形成された面と同一表面上に、第１半導体層３２、第２半導体層３３、第３半導体層３４、第４半導体層３５、およびオーミックコンタクト層３７がこの順に積層されて形成される。以下の説明において、発光用サイリスタＴに関する説明はスイッチ用サイリスタＳについても同様である。

基板２１には、本実施の形態では、第１半導体層２２と同じ導電型の半導体基板が用いられる。基板２１の厚み方向Ｚで、各半導体層２２〜２５が積層されている表面と反対側の表面上には、全面にわたって裏面電極２６が形成される。裏面電極２６は、金属材料および合金材料などの導電性を有する材料によって形成される。具体的には裏面電極２６は、金（Ａｕ）、金とゲルマニウムとの合金（ＡｕＧｅ）および金と亜鉛との合金（ＡｕＺｎ）などによって形成される。裏面電極２６は、各発光用サイリスタＴの共通の電極として用いられる。

本実施の形態では、第１半導体層２２と第３半導体層２４の導電型はＮ型であり、第２半導体層２３と第４半導体層２５の導電型はＰ型である。したがって、発光用サイリスタＴおよびスイッチ用サイリスタＳのカソードが共通の電極としての裏面電極２６に接続され、ゲート電極にはＮゲート電極が用いられる。裏面電極２６を接地して、カソード電位を零（０）ボルト（Ｖ）にすると、各発光用サイリスタＴのアノードａに電圧または電流を印加する電源に、正電源を用いることができるので好ましい。

絶縁層２８は、発光用サイリスタＴおよびスイッチ用サイリスタＳの表面に沿って形成されており、発光用サイリスタＴとスイッチ用サイリスタＳとの間にも形成され、各発光用サイリスタＴおよび各スイッチ用サイリスタＳが相互に絶縁層２８によって電気的に絶縁される。絶縁層２８は、電気絶縁性および透光性ならびに平坦性を有する樹脂材料によって形成される。たとえば、ポリイミドおよびベンゾシクロブテン（ＢＣＢ）など、発光用サイリスタＴが発する波長の光の９５％以上を透過する樹脂材料が用いられる。

絶縁層２８のうち、オーミックコンタクト層２７の表面（基板と離反する側）を覆う部分の一部に貫通孔２９が形成される。この貫通孔２９にアノードａの一部が形成されて、オーミックコンタクト層２７に接触している。前記貫通孔２９は、発光用サイリスタＴの配列方向Ｘの中央で、かつ発光用サイリスタＴの幅方向Ｙの中央が絶縁層２８から露出するように形成されており、アノードａからの電流を、発光用サイリスタＴの中央部に効率的に供給して、発光用サイリスタＴを発光させることができる。発光用サイリスタＴでは、主に第３半導体層２４と、第４半導体層２５との界面付近で、第３半導体層２４寄りの領域において光が発生する。

発光用サイリスタＴのアノードａの配列方向Ｘの長さＷ３は、発光用サイリスタＴの配列方向Ｘの長さＷ２の１／３以下に形成される。アノードａは、発光用サイリスタＴの光の出射方向の一部を覆うが、長さＷ３を前述したように選ぶことによって、発光用サイリスタＴから発せられ光を、なるべく遮らないようにする。

基板２１、各半導体層２２〜２５およびオーミックコンタクト層２７の材料などについてさらに具体的に説明する。

基板２１は、III−Ｖ族化合物半導体およびII−ＶＩ族化合物半導体などの結晶成長が可能な半導体基板であり、たとえば、ガリウム砒素（ＧａＡｓ）、インジウムリン（ＩｎＰ）、ガリウムリン（ＧａＰ）、シリコン（Ｓｉ）およびゲルマニウム（Ｇｅ）などの半導体材料によって形成される。

第１半導体層２２は、ガリウム砒素（ＧａＡｓ）、アルミニウムガリウム砒素（ＡｌＧａＡｓ）およびインジウムガリウムリン（ＩｎＧａＰ）などの半導体材料によって形成される。第１半導体層２２のキャリア密度は、１×１０¹⁸ｃｍ^-3程度のものが望ましい。

第２半導体層２３は、アルミニウムガリウム砒素（ＡｌＧａＡｓ）およびガリウム砒素（ＧａＡｓ）などの半導体材料によって形成される。第２半導体層２３を形成する半導体材料には、第１半導体層２２を形成する半導体材料のエネルギーギャップと同じ、もしくは第１半導体層２２を形成する半導体材料のエネルギーギャップよりもエネルギーギャップが小さいものが選ばれる。第２半導体層２３のキャリア密度は１×１０¹⁷ｃｍ^-3程度のものが望ましい。

第３半導体層２４は、アルミニウムガリウム砒素（ＡｌＧａＡｓ）およびガリウム砒素（ＧａＡｓ）などの半導体材料によって形成される。第３半導体層２４を形成する半導体材料には、第２半導体層２３を形成する半導体材料のエネルギーギャップと同じ、もしくは第２半導体層２３を形成する半導体材料のエネルギーギャップよりもエネルギーギャップが小さいものが選ばれる。第３半導体層２４のキャリア密度は、１×１０¹⁸ｃｍ^-3程度のものであることが望ましい。第３半導体層２４は、アルミニウムガリウム砒素（ＡｌＧａＡｓ）およびガリウム砒素（ＧａＡｓ）などの半導体材料によって形成することによって、発光素子として高い内部量子効率を得ることができる。

第４半導体層２５は、アルミニウムガリウム砒素（ＡｌＧａＡｓ）およびガリウム砒素（ＧａＡｓ）などの半導体材料によって形成される。第４半導体層２５を形成する半導体材料には、第２半導体層２３および第３半導体層２４を形成する半導体材料のエネルギーギャップと同じ、もしくは第２半導体層２３および第３半導体層２４を形成する半導体材料のエネルギーギャップよりもエネルギーギャップが大きいものが選ばれる。第４半導体層２５のキャリア密度は、１×１０¹⁸ｃｍ^-3程度のものであることが望ましい。

オーミックコンタクト層２７は、ガリウム砒素（ＧａＡｓ）およびインジウムガリウムリン（ＩｎＧａＰ）などの半導体材料によって形成される第４半導体層２５と同じ導電型の半導体層であり、アノードｅとのオーミック接合を行うためのものである。オーミックコンタクト層２７のキャリア密度は１×１０¹⁹ｃｍ^-3以上のものが望ましい。

第１半導体層２２、第２半導体層２３、第３半導体層２４、第４半導体層２５およびオーミックコンタクト層２７は、基板２１の一表面に分子線エピタキシャル成長および化学気相成長（ＣＶＤ）法などのエピタキシャル成長法用いて順次積層して形成することができる。その後、フォトリソグラフィを用いたパターニングとエッチングとを用いて、各発光用サイリスタＴおよびスイッチ用サイリスタＳが形成される。したがって、一連の製造プロセスにおいて、発光用サイリスタＴおよびスイッチ用サイリスタＳを同時に形成することになるので、スイッチ用サイリスタＳおよび発光用サイリスタＴを構成する各半導体層の層構成が同一になる。結果として、スイッチ用サイリスタＳおよび発光用サイリスタＴはいずれも発光機能およびスイッチ機能の両方を兼ね備えたものになるが、スイッチ用サイリスタＳはそのうちスイッチ機能のみを用いる。このようにすれば同じ構造で特性が安定したものを一度に簡単に作製することができ、製造コストを低減することができる。

なお、絶縁層２８は、各半導体層を形成した後、前述したポリイミドなどの樹脂材料をスピンコーティングしてから硬化させ、さらに電極と発光用サイリスタＴとの接続に必要な各貫通孔２９，３０を形成するためにフォトリソグラフィによるパターニングおよびエッチングを施すことで作製される。

図１０は、図８の切断面線Ｘ−Ｘから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。

図１０に示すように、発光用サイリスタＴの幅方向Ｙの形状については、発光用サイリスタＴの第１半導体層２２と、第２半導体層２３と、第３半導体層２４とのゲート横配線ＧＨ寄りの端部は、第４半導体層２５と、オーミックコンタクト層２７とのゲート横配線ＧＨ寄りの端部よりも、ゲート横配線ＧＨに向かって突出し、ゲート横配線ＧＨとの被接続部１０１を構成する。被接続部１０１の配列方向Ｘの長さは、前述した長さＷ２と等しい。なお、第３半導体層２４のうち、被接続部１０１を構成する部分は、第４半導体層２５が積層される部分よりも厚みが小さい。この理由は、エッチング工程によって、第３半導体層２４の表面を露出させて被接続部を１０１形成するときに、第４半導体層２５が残存しないようにオーバーエッチングするためである。

スイッチ用サイリスタＳの幅方向Ｙの形状についても同様に、スイッチ用サイリスタＳの第１半導体層３２と、第２半導体層３３と、第３半導体層３４とのゲート横配線ＧＨ寄りの端部は、第４半導体層３５と、オーミックコンタクト層３７とのゲート横配線ＧＨ寄りの端部よりも、ゲート横配線ＧＨに向かって突出し、ゲート横配線ＧＨとの被接続部１０２を構成する。また、オーバーエッチングを施すために、第３半導体層３４のうち、被接続部１０２を構成する部分の厚みは、第４半導体層３５が積層される部分の厚みよりも小さく形成される。

絶縁層２８は、発光用サイリスタＴおよびスイッチ用サイリスタＳの表面に沿って形成されるとともに、発光用サイリスタＴとスイッチ用サイリスタＳとの間にも形成され、発光用サイリスタＴとスイッチ用サイリスタＳとが絶縁層２８によって電気的に絶縁される。発光用サイリスタＴとスイッチ用サイリスタＳとの間に形成された絶縁層２８の表面には、ゲート横配線ＧＨおよびセレクト信号伝送路ＣＳＬが形成され、さらにそれらの表面に沿って絶縁層１０３が形成される。また、スイッチ用サイリスタＳを挟んでゲート横配線と離反する側の絶縁層２８の表面には、セット信号伝送路１１が形成され、さらにその表面に沿って絶縁層１０３が形成される。

形成された絶縁層２８，１０３のうち、発光用サイリスタＴの前記被接続部１０１およびゲート横配線ＧＨの表面（基板と離反する側）に積層される部分には、貫通孔１０４，１０５が形成される。発光用サイリスタＴの第３半導体層２４（ゲート電極ｂに対応する）とゲート横配線ＧＨとを電気的に接続する接続部ＧＶ１は、これらの貫通孔１０４，１０５の部分および貫通孔１０４，１０５に挟まれた絶縁層２８，１０３の部分に積層して設けられる。また、絶縁層２８，１０３のうち、スイッチ用サイリスタＳの前記被接続部１０２およびゲート横配線ＧＨの表面（基板と離反する側）に積層される部分にも、貫通孔１０５，１０６が形成される。スイッチ用サイリスタＳの第３半導体層３４（ゲート電極ｄに対応する）とゲート横配線ＧＨを電気的に接続する接続部６６は、これらの貫通孔１０５，１０６の部分および貫通孔１０５，１０６に挟まれた絶縁層２８，１０３とに積層して設けられる。図１０に示すように、ゲート横配線ＧＨに積層する部分の絶縁層１０３に設けられた貫通孔１０５が共通する場合には、前記接続部ＧＶ１，６６は一体で形成される。

また、前述したように、発光用サイリスタＴに積層される絶縁層２８のうち、オーミックコンタクト層２７の表面（基板と離反する側）に積層される部分の一部には貫通孔２９が形成される。この貫通孔２９にアノードａの一部が形成されて、オーミックコンタクト層２７に接触している。アノードａは、発光信号入力端子Ａとの接続部６０とともに一体形成される。接続部６０は発光用サイリスタＴの第４半導体層２５とオーミックコンタクト層２７のゲート横配線ＧＨ寄りの端部の一部を覆い、第３半導体層２４に設けられた被接続部１０１に積層された絶縁層２８の表面（基板と離反する側）の一部も積層して形成される。同様に、スイッチ用サイリスタＳに積層される絶縁層２８のうち、オーミックコンタクト層３７の表面（基板と離反する側）に積層される部分の一部には貫通孔１０７形成される。この貫通孔１０７にアノードｃの一部が形成されて、オーミックコンタクト層３７に接触している。

またスイッチ用サイリスタＳは遮光膜１２で覆われる。遮光膜１２の幅方向Ｙの一方の端は、スイッチ用サイリスタＳの第４半導体層３５およびオーミックコンタクト層３７の、発光用サイリスタＴと反対側の端部を覆い、遮光膜１２の幅方向Ｙの他方の端は、スイッチ用サイリスタＳの第３半導体層３４の前記被接続部１０２を覆い、セレクト信号伝送路ＣＳＬとスイッチ用サイリスタＳとの中央付近まで延びる。

図１１は、図８の切断面線ＸＩ−ＸＩから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。

選択用サイリスタＵおよび第２プルアップ抵抗ＲＰは、本実施の形態では、発光用サイリスタＴおよびスイッチ用サイリスタＳを構成する各半導体層２２〜２５，３２〜３５およびオーミックコンタクト層２７，３７を形成するときに同時に形成されるので、新たな製造工程を必要としない。第２プルアップ抵抗ＲＰは、本実施の形態では、第１半導体層５２、第２半導体層５３、および第３半導体層５４によって構成される半導体薄膜のうち、第３半導体層５４を利用している。

本実施の形態のように、発光素子アレイに用いられる各発光サイリスタのカソードが共通に接地される場合には、Ｎ型半導体である第３半導体層５４を薄膜抵抗として利用するのが好ましい。なぜなら、プルアップ抵抗ＲＰの一端にセット信号として正の電圧が印加されたとき、Ｐ型半導体である第２半導体層５３とＮ型半導体である第３半導体層５４とで構成されるＰＮ接合には、逆バイアスの電圧が印加されることになって、空乏層が拡がるので、第２半導体層５３と第３半導体層５４との間の絶縁性が確保されるためである。

ここで、薄膜抵抗として、第１半導体層５２から順に第４半導体層まで積層した第４半導体層を利用することも可能である。各発光サイリスタのカソードが共通に接地される場合には、第４半導体層は、Ｐ型半導体であるために、Ｎ型半導体である第３半導体層５４よりも移動度が小さく、高抵抗になるという利点がある。しかしながら、第４半導体層と第３半導体層５４との間に意図せずに順方向のバイアスがかかった場合には、第１半導体層５２、第２半導体層５３、第３半導体層５４、および第４半導体層によって構成されるサイリスタがオン状態に遷移して、ラッチアップ現象が生じる場合があり得る。ラッチアップが発生すると、第２半導体層５３と第３半導体層５４との間が導通するので、薄膜抵抗と裏面電極２６との間の絶縁が保てなくなる。なお、各発光サイリスタのアノードが共通に接地される場合には、第３半導体層５４はＰ型半導体であるので、薄膜抵抗は第３半導体層５４を利用するのが好ましい。

また、図８の発光素子アレイチップ１の平面図には図示していない電流制限抵抗ＲＩについても、プルアップ抵抗ＲＱと同様に、第３半導体層を利用するのが好ましい。

選択用サイリスタＵの第１半導体層４２と、第２半導体層４３と、第３半導体層４４とのゲート横配線ＧＨ寄りの端部は、第４半導体層４５と、オーミックコンタクト層４７とのゲート横配線ＧＨ寄りの端部よりも、ゲート横配線ＧＨに向かって突出し、ゲート横配線ＧＨとの被接続部１０８を構成する。本実施の形態では、被接続部１０８が選択用サイリスタＵのＮゲート電極ｆに対応する。また、オーミックコンタクト層４７の表面（基板と離反する側）に積層して設けられる、スイッチ用サイリスタＳのゲート電極ｄとの接続部６５の一部が選択用サイリスタＵのアノードに対応する。なお、第３半導体層４４のうち、被接続部１０８を構成する部分は、第４半導体層４５が積層される部分よりも厚みが小さい。この理由は、エッチング工程によって、第３半導体層４４の表面を露出させて被接続部を１０８形成するときに、第４半導体層４５が残存しないようにオーバーエッチングするためである。なお、選択用サイリスタＵの被接続部１０８の形成は、発光用サイリスタＴおよびスイッチ用サイリスタＳの被接続部１０１，１０２の形成と同時に行われるので、新たな製造工程を必要としない。

第２プルアップ抵抗ＲＰを構成する第１半導体層５２、第２半導体層５３、および第３半導体層５４の全体の厚みを決定するためのエッチング工程も、前記被接続部１０１，１０２，１０８の形成と同時に行われる。したがって、第２プルアップ抵抗ＲＰの厚みと前記被接続部１０１，１０２，１０８の厚みは等しい。

図１１において、絶縁層２８は、選択用サイリスタＵおよび第２プルアップ抵抗ＲＰの表面に沿って形成されるとともに、選択用サイリスタＵおよび第２プルアップ抵抗ＲＰとの間にも形成され、選択用サイリスタＵおよび第２プルアップ抵抗ＲＰとが絶縁層２８によって電気的に絶縁される。前述したように絶縁層２８の表面には、ゲート横配線ＧＨ、セレクト信号伝送路ＣＳＬおよびセット信号伝送路１１が形成され、さらにそれらの表面に沿って絶縁層１０３が形成される。

形成された絶縁層２８，１０３のうち、セレクト信号伝送路ＣＳＬおよび選択用サイリスタＵの前記被接続部１０８の表面（基板と離反する側）に積層される部分には、貫通孔１０９，１１０が形成されて、それらを電気的に接続するための接続部６７が設けられる。また、絶縁層２８のうち、選択用サイリスタＵのオーミックコンタクト層４７の表面（基板と離反する側）に積層される部分にも貫通孔１１１が形成され、スイッチ用サイリスタＳのゲート電極ｄとの接続部６５が設けられる。さらに、形成された絶縁層２８，１０３のうち、第２プルアップ抵抗ＲＰとセット信号伝送路１１に積層される部分にも貫通孔１１２，１１３が形成され、それらを電気的に接続する接続部６８が形成される。

選択用サイリスタＵを構成する第３半導体層４４および第４半導体層４５は、本実施の形態では、発光用サイリスタＴと同時に形成されるので、選択用サイリスタＵはオン状態で発光する。したがって、選択用サイリスタＵが発する光を遮光または減光するために、選択用サイリスタＵを覆う遮光膜１２が形成される。

また、第２プルアップ抵抗ＲＰを覆う遮光膜１２も形成される。第２プルアップ抵抗ＲＰの界面に外部から光が入射すると、プルアップ抵抗ＲＰが設けられる第１半導体層５２、第２半導体層５３、および第３半導体層５４の各半導体層の界面に電子・正孔対が生成される。すると、フォトトランジスタと同様に第２半導体層５３にキャリアが蓄積されて、第２半導体層５３と第３半導体層５４との間の絶縁性が不良になるので、本来ならば第３半導体層５４内を伝導すべきキャリアが基板２１側に流れて、抵抗体としての動作が不安定になる。そこで、第２プルアップ抵抗ＲＰの動作を安定化させるために、第２プルアップ抵抗ＲＰも遮光膜１２で覆われる。なお、電流制限抵抗ＲＩを基板２１上に形成する場合も、遮光膜１２で覆うのが好ましい。

図１１に示すように、遮光膜１２の幅方向Ｙの一方は、第２プルアップ抵抗ＲＰの表面に積層された絶縁層２８の表面を覆って、セット信号伝送路１１付近まで延び、遮光膜１２の幅方向Ｙの他方は、選択用サイリスタＵの被接続部１０８の表面に積層された絶縁層２８を覆って、選択用サイリスタＵとセレクト信号伝送路ＣＳＬとの接続部６７の一部の表面まで覆う。

図１２は、図８の切断面線ＸＩＩ−ＸＩＩから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。

トリガ用サイリスタＴＲは、本実施の形態では、発光用サイリスタＴおよびスイッチ用サイリスタＳを構成する各半導体層２２〜２５，３２〜３５およびオーミックコンタクト層２７，３７を形成するときに同時に形成されるので、新たな製造工程を必要としない。トリガ用サイリスタＴＲの第１半導体層１５２と、第２半導体層１５３と、第３半導体層１５４とのゲート横配線ＧＨ寄りの端部は、第４半導体層１５５と、オーミックコンタクト層１５７とのゲート横配線ＧＨ寄りの端部よりも、ゲート横配線ＧＨに向かって突出し、ゲート横配線ＧＨとの被接続部１５８が形成される。本実施の形態では、被接続部１５８がトリガ用サイリスタＴＲのゲート電極ｗに対応する。なお、トリガ用サイリスタＴＲの被接続部１５８の形成は、発光用サイリスタＴおよびスイッチ用サイリスタＳの被接続部１０１，１０２の形成と同時に行われるので、新たな製造工程を必要としない。

図１２において、絶縁層２８は、基板２１およびトリガ用サイリスタＴＲの表面を覆うように形成される。前述したように絶縁層２８の表面には、ゲート横配線ＧＨ、セレクト信号伝送路ＣＳＬおよびセット信号伝送路１１が形成され、さらにそれらの表面に沿って絶縁層１０３が形成される。形成された絶縁層２８，１０３のうち、セレクト信号伝送路ＣＳＬおよびトリガ用サイリスタＴＲの前記被接続部１５８の表面（基板と離反する側）に積層される部分には、貫通孔１６１，１６２が形成されて、それらを電気的に接続するための接続部１４４が設けられる。また、絶縁層２８のうち、トリガ用サイリスタＴＲのオーミックコンタクト層４７の表面（基板と離反する側）に積層される部分にも貫通孔１６０が形成され、アノードｑが設けられる。さらに、トリガ用サイリスタＴＲがオン状態で発する光を遮光または減光するために、トリガ用サイリスタＴＲを覆う遮光膜１２が形成される。遮光膜１２の幅方向Ｙの一方は、トリガ用サイリスタＴＲのセット信号伝送路１１寄りの端部を覆い、遮光膜１２の幅方向Ｙの他方は、選択用サイリスタＵの被接続部１０８の表面に積層された絶縁層２８を覆って、選択用サイリスタＵとセレクト信号伝送路ＣＳＬとの接続部６７の一部の表面まで覆う。

クロック用サイリスタＣＬの構成は、図１２に示すトリガ用サイリスタＴＲと同様であるので、説明を省略する。

図１３は、図８の切断面線ＸＩＩＩ−ＸＩＩＩから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。

第１プルアップ抵抗ＲＱは、前述した第２プルアップ抵抗ＲＰと同様に、本実施の形態では、第１半導体層１７２、第２半導体層１７３、および第３半導体層１７４によって構成される半導体薄膜のうち、第３半導体層１７４を利用している。第１プルアップ抵抗ＲＱを構成する第１半導体層１７２、第２半導体層１７３、および第３半導体層１７４の全体の厚みを決定するためのエッチング工程も、前記被接続部１０１，１０２，１０８，１５８の形成と同時に行われる。したがって、第１プルアップ抵抗ＲＱの厚みと前記被接続部１０１，１０２，１０８，１５８の厚みは等しい。

図１３において、絶縁層２８は、基板２１および第１プルアップ抵抗ＲＱの表面を覆うように形成される。前述したように絶縁層２８の表面には、ゲート横配線ＧＨ、セレクト信号伝送路ＣＳＬおよびセット信号伝送路１１が形成され、さらにそれらの表面に沿って絶縁層１０３が形成される。形成された絶縁層２８，１０３のうち、セレクト信号伝送路ＣＳＬの表面（基板と離反する側）に積層される部分、および第１プルアップ抵抗ＲＱのセレクト信号伝送路ＣＳＬ寄りの端部の表面（基板と離反する側）に積層される部分には、貫通孔１６５，１６６が形成されて、それらを電気的に接続するための接続部１４２が設けられる。また、第１プルアップ抵抗ＲＱに積層される絶縁層２８のうち、セレクト信号伝送路ＣＳＬと離反する側にも貫通孔１６４が設けられ、電源用ボンディングパッドＶｓの一部が貫通孔１６４を覆うように形成される。

また、第２プルアップ抵抗ＲＰと同様に、第１プルアップ抵抗ＲＱを覆う遮光膜１２も形成される。図１３に示すように、遮光膜１２は、第１プルアップ抵抗ＲＱの表面に積層された絶縁層２８、セレクト信号伝送路ＣＳＬとの接続部１４２の一部、および電源用ボンディングパッドの一部の表面にさらに積層され、第１プルアップ抵抗ＲＱの幅方向Ｙの一方端側から他方端側までを覆う。

図１４は、本発明の実施の一形態の発光装置１０を模式的に示すブロック回路図である。発光装置１０は、複数の発光素子アレイチップＬ１，Ｌ２，…，Ｌｐ−１，Ｌｐ（記号ｐは、２以上の正の整数）と、前記発光素子アレイチップ１〜Ｌｐの駆動回路として、発光信号を供給する発光信号駆動ＩＣ（Integrated Circuit）１３０と、ゲート信号を供給するゲート信号駆動ＩＣ１３１と、クロック信号、入力トリガ信号およびセット信号を供給して各発光素子アレイチップＬ１〜Ｌｐをセレクト状態にするためのセレクト信号駆動ＩＣ１３２と、正の電圧源Ｖｃｃとを含んで構成される。各駆動ＩＣは後述する制御手段９６に基づいて、画像情報を出力する。各発光素子アレイチップ１〜Ｌｐについて、それぞれを総称して指す場合および不特定のものを指す場合に、単に発光素子アレイチップＬと記載する。また、発光素子アレイチップＬを単にアレイチップＬと記載する場合がある。本実施の形態では各アレイチップＬには、図１に示す第１の実施の形態の発光素子アレイチップ１を用いる。なお、セレクト信号駆動ＩＣ１３２が前記入力トリガ信号用駆動回路、前記クロック信号用駆動回路および前記セット信号用駆動回路に対応し、ゲート信号駆動ＩＣ１３１が前記第２選択信号用駆動回路に対応し、発光信号駆動ＩＣ１３０が前記発光信号用駆動回路に対応する。

各アレイチップＬは、配列方向Ｘに沿って発光素子Ｔが一列に配列されて、各発光素子Ｔからの光の出射方向を揃えて回路基板に実装される。ただし、図１４には回路基板は図示していない。また、発光信号駆動ＩＣ１３０とゲート信号駆動ＩＣ１３１とセレクト信号駆動ＩＣと正の電源Ｖｃｃとは、前記回路基板に実装される。回路基板にはさらに、各駆動ＩＣ１３０〜１３２および正の電源の出力端子と各アレイチップＬのボンディングパッドとを接続するためのパターン配線が形成され、パターン配線とボンディングパッドとがボンディングワイヤで接続される。

前述したように、図１および図８に示す第１の実施の形態の発光素子アレイチップ１には、ｍ個の発光信号用ボンディングパッドＡ、１個の入力トリガ信号用ボンディングパッドＣＳＧ、１個のクロック信号用ボンディングパッドＣＬＡ、１個のセット信号用ボンディングパッドＣＳＡ、１個の電源用ボンディングパッドＶｓ、１個の出力トリガ信号用ボンディングパッドＴＲＡおよび４個のゲート信号用ボンディングパッドＧが含まれる。図１４では、各アレイチップＬを構成する発光素子Ｔの配列方向Ｘに沿う一方から他方に向かって、各アレイチップに第１番から第ｐ番まで番号を付し、特定の順番の発光素子アレイについて示す場合には、参照符号の末尾に番号を付して区別するものとする。たとえば、第ｉ₁₀（１≦ｉ₁₀≦ｐ）番目のアレイチップＬｉ₁₀の入力トリガ信号用ボンディングパッドＣＳＧを第ｉ₁₀番目の入力トリガ信号用ボンディングパッドＣＳＧｉ₁₀と記載する。不特定のアレイチップＬの入力トリガ信号用ボンディングパッドＣＳＧ１〜ＣＳＧｐを指すとき、または入力トリガ信号用ボンディングパッドＣＳＧ１〜ＣＳＧｐを総称するときには、単に入力トリガ信号用ボンディングパッドＣＳＧと記載する場合がある。

発光信号駆動ＩＣ１３０は、各アレイチップＬの発光信号用ボンディングパッドＡ１〜Ａｍと同数（ｍ個）の発光信号出力端子λ１〜λｍを有する。発光信号出力端子λ１〜λｍについて、複数のものを総称する場合または不特定のものを指す場合に、単に発光信号出力端子λと記載する場合がある。各発光信号用ボンディングパッドＡと発光信号出力端子λとの接続は、異なるアレイチップ間で配線を共用して接続される。ｐ個のアレイチップが実装されている本実施の形態の場合には、各アレイチップＬを構成する発光素子Ｔの配列方向Ｘに沿う一方から他方に向かって、発光信号用ボンディングパッドＡ１〜Ａｍに第１番から第ｍ番まで番号を付し、また発光信号出力端子λ１〜λｍにも第１番から第ｍ番まで番号を付すと、ｐ個のアレイチップのそれぞれの第ｉ₈（１≦ｉ₈≦ｍ）番目の発光信号用ボンディングパッドＡｉ₈同士が電気的に接続され、さらに第ｉ₈番目の発光信号出力端子λｉ₈に電気的に接続される。

ゲート信号駆動ＩＣ１３１は各アレイチップＬのゲート信号用ボンディングパッドＧ１〜Ｇ４と同数（４個）のゲート信号出力端子μ１〜μ４を有する。ゲート信号出力端子μ１〜μ４について、複数のものを総称する場合または不特定のものを指す場合に、単にゲート信号出力端子μと記載する場合がある。各ゲート信号用ボンディングパッドＧとゲート信号出力端子μとの接続は、異なるアレイチップ間で配線を共用して接続される。ｐ個のアレイチップが実装されている本実施の形態の場合には、各アレイチップＬを構成する発光素子Ｔの配列方向Ｘに沿う一方から他方に向かって、ゲート信号用ボンディングパッドＧ１〜Ｇ４に第１番から第４番まで番号を付し、またゲート信号出力端子μ１〜μ４にも第１番から第４番まで番号を付すと、ｐ個のアレイチップそれぞれの第ｉ₉（１≦ｉ₉≦４）番目のゲート信号用ボンディングパッドＧｉ₉同士が電気的に接続され、さらに第ｉ₉番目のゲート信号出力端子μｉ₉に電気的に接続される。

セレクト信号駆動ＩＣ１３２は、１個のセット信号出力端子η、１個の入力トリガ信号出力端子φＳ、および２個のクロック信号出力端子φ１，φ２を有する。セット信号出力端子ηは、各発光素子アレイチップＬ１〜Ｌｐのセット信号用ボンディングパッドＣＳＡ１〜ＣＳＡｐ間で共通に接続される。入力トリガ信号出力端子φＳは、第１番目の発光素子アレイチップＬ１の入力トリガ信号用ボンディングパッドＣＳＧ１と接続される。２個のクロック信号出力端子φ１，φ２は、それぞれ個別に２本のクロック信号伝送路ＣＬＬ１，ＣＬＬ２と接続される。そして、互いに隣接する発光素子アレイチップＬ同士のクロック信号用ボンディングパッドＣＬＡは、それぞれ異なるクロック信号伝送路ＣＬＬ１，ＣＬＬ２に接続される。具体的にｐ個（ここでは、ｐは４以上の偶数とする）のアレイチップが実装されている本実施の形態の場合には、各アレイチップＬを構成する発光素子Ｔの配列方向Ｘに沿う一方から他方に向かって、各アレイチップに第１番から第ｐ番まで番号を付すと、奇数番目である第２ｉ₁₈−１番目（１≦ｉ₁₈≦ｐ／２）のアレイチップＬのクロック信号用ボンディングパッドＣＬＡ２ｉ₁₈−１と第１番目のクロック信号伝送路ＣＬＬ１とが電気的に接続され、偶数番目である第２ｉ₁₈番目（１≦ｉ₁₈≦ｐ／２）のアレイチップＬのクロック信号用ボンディングパッドＣＬＡ２ｉ₁₈と第２番目のクロック信号伝送路ＣＬＬ２とが電気的に接続される。

また前述したように、第ｉ₁₉（１≦ｉ₁₉≦ｐ−１）番目の発光素子アレイチップＬｉ₁₉の出力トリガ信号用ボンディングパッドＴＲＡｉ₁₉は、発光素子アレイチップＬの配列方向に隣接する第ｉ₁₉＋１番目の入力トリガ信号用ボンディングパッドＣＳＧｉ₁₉＋１と電気的に接続される。このような接続によって、クロック信号に同期して出力トリガ信号を配列方向に隣接する入力トリガ信号として順次転送することができる。したがって、第１番目の発光素子アレイチップＬ１から発光素子アレイチップＬの配列の順番にクロック信号に同期して順次セレクト状態にすることができる。

このように、セレクト状態にあるアレイチップＬを順番に切り替えることで、複数の発光素子アレイ間でゲート信号駆動ＩＣ１３１および発光信号駆動ＩＣ１３０を共用にする時分割駆動を安定に動作させることができる。したがって、駆動用ＩＣの数、および駆動用ＩＣを実装する基板の層数を少なくすることができ、発光素子アレイおよび駆動用ＩＣ実装基板の面積を小さくすることができ、結果として小形でかつ安定に動作する発光装置が実現できる。

図１５は、発光装置１０の動作を示すタイミングチャートであり、横軸は基準時刻からの経過時間を表し、縦軸は各駆動用ＩＣ１３０〜１３２の出力端子の電圧または電流の大きさを表す。図１５では、発光信号駆動ＩＣ１３０、ゲート信号駆動ＩＣ１３１、およびセレクト信号駆動ＩＣ１３２のそれぞれの信号出力端子（発光信号出力端子λ、ゲート信号出力端子μ、入力トリガ信号出力端子φＳ、クロック信号出力端子φ１，φ２およびセット信号出力端子η）から出力される電圧または電流の波形が示されている。なお、図１５では、出力波形の参照符号として、各信号出力端子と接続されるボンディングパッド（信号入力端子）の参照符号を用いる場合がある。

本実施の形態では、発光信号駆動ＩＣ１３０は、ハイ（Ｈ）レベルのとき５ｍＡ、ロー（Ｌ）レベルのとき０ｍＡの定電流を出力する。ゲート信号駆動ＩＣ１３１は、ハイ（Ｈ）レベルのとき５Ｖ、ロー（Ｌ）レベルのとき０Ｖの定電圧を出力する。セレクト信号駆動ＩＣ１３２は、ハイ（Ｈ）レベルのとき５Ｖ、ロー（Ｌ）レベルのとき０Ｖの定電圧を出力する。

図１５を用いて、発光装置１０の動作を時間の経過の順に説明する。時刻ｔ０では、入力トリガ信号出力端子φＳの電圧はハイ（Ｈ）レベルであり、第１番目のクロック信号出力端子φ１の電圧はロー（Ｌ）レベルであるので、第１番目のアレイチップＬ１は選択状態にない。時刻ｔ１で、第１番目のアレイチップＬ１に入力される入力トリガ信号出力端子φＳの電圧をロー（Ｌ）レベルにし、第１番目のクロック信号出力端子φ１の電圧をハイ（Ｈ）レベルにすることで、第１番目のアレイチップＬ１がセレクト状態になるともに、第１番目のアレイチップＬ１から出力された出力トリガ信号が第２番目のアレイチップＬ２の入力トリガ信号として入力される。時刻ｔ２で、各アレイチップＬの第１番目のゲート信号入力端子Ｇ１にハイ（Ｈ）レベルの電圧が印加される。すると、選択状態にある第１番目のアレイチップＬ１のみ、第１番目のスイッチ用サイリスタＳ１がスイッチングしてオン状態に遷移し、スイッチ用サイリスタＳ１のゲート電極ｄ１に接続されたゲート横配線ＧＨ１の電位がほぼローレベル（０Ｖ）になる。次に、時刻ｔ３で、各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力される。すると、選択状態にある第１番目のアレイチップＬ１のうちで、第１番目のゲート横配線ＧＨ１に接続された発光用サイリスタＴが発光する。時刻ｔ４で発光信号がロー（Ｌ）レベルに戻るので消灯する。次に、時刻ｔ５で、第１番目のゲート信号入力端子Ｇ１に接続されるゲート信号出力端子μ１の電圧がロー（Ｌ）レベルに戻り、第２番目のゲート信号入力端子Ｇ２に接続されるゲート信号出力端子μ２の電圧がハイ（Ｈ）レベルになる。すると、選択状態にある第１番目のアレイチップＬ１のみ、第２番目のスイッチ用サイリスタＳ２がスイッチングしてオン状態に遷移する。時刻ｔ６〜ｔ７では、再び各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力される。すると、選択状態にある第１番目のアレイチップＬ１のうちで、第２番目のゲート横配線ＧＨ２に接続された発光用サイリスタＴが発光する。以下同様に、時刻ｔ８〜ｔ１１では、第３番目のゲート信号入力端子Ｇ３に接続されるゲート信号出力端子μ３の電圧がハイ（Ｈ）レベルになるので、選択状態にある第１番目のアレイチップＬ１のうち、第３番目のスイッチ用サイリスタＳ３がスイッチングしてオン状態に遷移する。この状態で、時刻ｔ９〜ｔ１０で、再び各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力されるので、選択状態にある第１番目のアレイチップＬ１のうちで、第３番目のゲート横配線ＧＨ３に接続された発光用サイリスタＴが発光する。また、時刻ｔ１１〜ｔ１４では、第４番目のゲート信号入力端子Ｇ４に接続されるゲート信号出力端子μ４の電圧がハイ（Ｈ）レベルになるので、選択状態にある第１番目のアレイチップＬ１のうち、第４番目のスイッチ用サイリスタＳ４がスイッチングしてオン状態に遷移する。この状態で、時刻ｔ１２〜ｔ１３で、再び各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力されるので、選択状態にある第１番目のアレイチップＬ１のうちで、第４番目のゲート横配線ＧＨ４に接続された発光用サイリスタＴが発光する。時刻ｔ１５で、各アレイチップＬのセット信号入力端子ＣＳＡに接続されるセット信号出力端子ηの電圧が、ハイ（Ｈ）レベルからロー（Ｌ）レベルに戻るので、第１番目のアレイチップＬ１の選択用サイリスタＵがオフ状態に遷移する。時刻ｔ１６で、第１番目のアレイチップＬ１のトリガ信号入力端子ＣＳＧ１に接続される入力トリガ信号出力端子φＳの電圧がハイ（Ｈ）レベルに戻り、第１番目のアレイチップＬ１のクロック信号入力端子ＣＬＡ１に接続される第１番目のクロック信号出力端子φ１の電圧がロー（Ｌ）レベルになり、第２番目のアレイチップＬ２のクロック信号入力端子ＣＬＡ２に接続される第２番目のクロック信号出力端子φ２の電圧がハイ（Ｈ）レベルになる。すると、第１番目のアレイチップＬ１は選択状態でなくなるとともに、時刻ｔ１から入力トリガ信号が入力されている第２番目のアレイチップＬ２が選択状態になる。なお、図７において前述したように、第１番目のアレイチップＬ１から第２番目のアレイチップＬ２への選択状態の切り替わりを確実に行うために、次に選択状態となる方の第２番目のアレイチップＬ２と接続される第２番目のクロック信号出力端子φ２の電圧の立ち上がりを、第１番目のクロック信号出力端子φ２の電圧の立ち下がりよりも先行させるとよい。

第２番目のアレイチップＬ２についても同様の手順で順次、発光用サイリスタＴを発光させることができる。すなわち、セット信号入力端子ＣＳＡに接続されるセット信号出力端子ηの電圧が、ハイ（Ｈ）レベルからロー（Ｌ）レベルに戻った後の、時刻ｔ１８で、各アレイチップＬの第１番目のゲート信号入力端子Ｇ１に接続されるゲート信号出力端子μ１の電圧がハイ（Ｈ）レベルになる。続く時刻ｔ１９で、各アレイチップＬの全ての発光信号入力端子Ａ１〜Ａｍに発光信号が入力されることによって、選択状態にある第２番目のアレイチップＬ２の第１番目のゲート横配線ＧＨ１に接続された発光用サイリスタＴが発光する。なお、セット信号入力端子ＣＳＡに接続されるセット信号出力端子ηの電圧がロー（Ｌ）レベルのままで、ゲート信号および発光信号を入力しないようにする必要がある。セット信号出力端子ηの電圧がロー（Ｌ）レベルのときは、各発光素子アレイチップＬのゲート横配線ＧＨの電圧はロー（Ｌ）レベルであるので、選択状態でなくても発光用サイリスタＴが発光することになるからである。

このように、アレイチップＬの配列方向の順番にアレイチップを選択状態にすることで、アレイチップＬごとの時分割駆動が可能となる。さらに、ゲート信号が、第１番目のスイッチ用サイリスタから順番に与えられることで、アレイチップＬの中での時分割駆動が可能になる。

図１６は、本実施の形態の発光素子アレイチップ１を含んだ前記発光装置１０を使用した画像形成装置の基本的構成を示す側面図である。

画像形成装置８７は、電子写真方式の画像形成装置であり、前記発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋを、感光体ドラム９０への露光装置に使用している。発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋは、各駆動ＩＣ（発光信号駆動ＩＣ１３０、ゲート信号駆動ＩＣ１３１、およびセレクト信号駆動ＩＣ１３２）が設けられる回路基板に実装される。

画像形成装置８７は、Ｙ（イエロ）、Ｍ（マゼンタ）、Ｃ（シアン）、Ｋ（ブラック）の４色のカラー画像を形成するタンデム方式を採用した装置であり、大略的に、４つの発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋ、集光手段であるレンズアレイ８８Ｃ，８８Ｍ，８８Ｙ，８８Ｋ、発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋおよび各駆動ＩＣ１３０，１３１，１３２が実装された回路基板およびレンズアレイ８８を保持する第１ホルダ８９Ｃ，８９Ｍ，８９Ｙ，８９Ｋ、４つの感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋ、４つの現像剤供給手段９１Ｃ，９１Ｍ，９１Ｙ，９１Ｋ、転写手段である転写ベルト９２、４つのクリーナ９３Ｃ，９３Ｍ，９３Ｙ，９３Ｋ、４つの帯電器９４Ｃ，９４Ｍ，９４Ｙ，９４Ｋ、定着手段９５および制御手段９６を含んで構成される。

各発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋは、各駆動ＩＣによって各色のカラー画像情報に基づいて駆動される。たとえば、４つ発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋの配列方向Ｘの長さは、たとえば２００ｍｍ〜４００ｍｍに選ばれる。

各発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋの発光用サイリスタＴからの光は、レンズアレイ８８を介して各感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋに集光して照射される。レンズアレイ８８は、たとえば発光素子の光軸上にそれぞれ配置される複数のレンズを含み、これらのレンズを一体的に形成して構成される。

発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋが実装される回路基板およびレンズアレイ８８は、第１ホルダ８９によって保持される。第１ホルダ８９によって、発光用サイリスタＴの光照射方向と、レンズアレイ８８のレンズの光軸方向とがほぼ一致するようにして位置合わせされる。

各感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋは、たとえば円筒状の基体表面に感光体層を被着して成り、その外周面には各発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋからの光を受けて静電潜像が形成される静電潜像形成位置が設定される。

各感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋの周辺部には、各静電潜像形成位置を基準として回転方向下流側に向かって順番に、露光された感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋに現像剤を供給する現像剤供給手段９１Ｃ，９１Ｍ，９１Ｙ，９１Ｋ、転写ベルト９２、クリーナ９３Ｃ，９３Ｍ，９３Ｙ，９３Ｋ、および帯電器９４Ｃ，９４Ｍ，９４Ｙ，９４Ｋがそれぞれ配置される。感光体ドラム９０に現像剤によって形成された画像を記録シートに転写する転写ベルト９２は、４つの感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋに対して共通に設けられる。

前記感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋは、第２ホルダ（図示省略）によって保持され、この第２ホルダと第１ホルダ８９とは、相対的に固定される。各感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋの回転軸方向と、各発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋの前記配列方向Ｘとがほぼ一致するようにして位置合わせされる。

転写ベルト９２によって、記録シートを搬送し、現像剤によって画像が形成された記録シートは、定着手段９５に搬送される。定着手段９５は、記録シートに転写された現像剤を定着させる。感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋは、回転駆動手段によって回転される。

制御手段９６は、前述した各駆動ＩＣ１３０，１３１，１３２にクロック信号および画像情報を与えるとともに、感光体ドラム９０Ｃ，９０Ｍ，９０Ｙ，９０Ｋを回転駆動する回転駆動手段、現像剤供給手段９１Ｃ，９１Ｍ，９１Ｙ，９１Ｋ、転写手段９２、帯電手段９４Ｃ，９４Ｍ，９４Ｙ，９４Ｋおよび定着手段９５の各部を制御する。

このような構成の画像形成装置８７では、各発光素子を発光状態とするか、または非発光状態とするかを、主電流が流れないゲート電極ｂに接続されているゲート横配線ＧＨを伝送するゲート信号によって切り換えるため、発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋを実装するための回路基板側に形成されるゲート信号の伝送路も細くすることが可能で、回路基板を小形化することができ、さらにこのゲート信号駆動ＩＣ（Integrated Circuit）についても主電流を切り換える事が無いため、ＩＣの容量が小さくできるので、小形化および低コスト化を実現することができる。

以上のように、本実施の形態の発光素子アレイチップ１によれば、クロック信号および入力トリガ信号が入力されてセレクト状態にある発光素子アレイチップ１のみゲート信号を発光用サイリスタＴ側に受け渡すように動作するため、このような発光素子アレイチップ１を複数配列して駆動する場合において、複数の発光素子アレイチップ１ごとに駆動用ＩＣを接続せずとも、発光信号およびゲート信号を与える駆動用ＩＣおよび配線を共用して時分割駆動することができるので、少ない駆動用ＩＣと配線数で時分割駆動することができるという基本的な作用効果を有する。また、複数の発光素子アレイチップ１を駆動する場合に、入力トリガ信号がセレクト状態にある隣接する発光素子アレイチップ１から入力されるようにすれば、少なくとも２つのクロック信号と１つの入力トリガ信号を与える駆動用ＩＣと配線を追加するだけで、発光素子アレイチップ１の配列順にクロック信号に同期して順次セレクト状態にすることができる。

また、アノードａが複数の発光用サイリスタＴで共通化された発光素子ブロックＢを複数設け、複数の発光素子ブロックＢでゲート横配線ＧＨを共有した場合には、１つの発光素子アレイチップ１内においても複数の発光素子ブロックＢ間で時分割駆動をすることができる。この結果、駆動用ＩＣに接続すべきゲート横配線ＧＨの数を減らすことできるので、ゲート信号の出力ポート数の少ない駆動用ＩＣを用いて、少ない駆動用ＩＣで時分割駆動することができる発光装置を提供できる。

また、発光信号、ゲート信号、入力トリガ信号、クロック信号および正の電圧を供給するためのボンディングパッドＡ，Ｇ，ＣＳＧ，ＣＬＡ，Ｖｓならびに出力トリガ信号を出力するためのボンディングパッドＴＲＡを発光素子の配列方向Ｘに配置する場合には、１つの発光素子ブロックＢに対して発光信号用ボンディングパッドＡを１つ備えることとなり、隣り合う発光素子ブロックＢに対しそれぞれ１つ配置される発光信号用のボンディングパッドＡ同士の間にスペースが生じる。したがって、そのスペースを有効に活用してスイッチ用サイリスタＳなどを配置することができるので、スイッチ用サイリスタＳなどを設けても発光素子アレイチップのサイズが増大することを避けることができ、発光素子の高密度化が容易で小形な発光素子アレイチップを提供することができるという点で有利である。

また、第１スイッチ部、第２スイッチ部および発光素子は発光サイリスタを含んで構成されるから、たとえばＮＡＮＤゲートやインバータなどといった複雑な半導体装置を用いることなく、簡単な構成で、ゲート信号を入力すべき発光素子アレイチップ１を選択する論理回路を構成することができるので、設計が容易となり、また製造工程を簡略化することができる点で有利である。

また選択用サイリスタＵのＮゲート電極ｆに流れ込む電流は小さいので、セレクト信号伝送路ＣＳＬの線幅を小さくすることができる。これによって発光素子アレイチップ１の小形化を実現することができる。

また、第２プルアップ抵抗ＲＰや選択用サイリスタＵなどを用いる前記構成とする場合には、第２プルアップ抵抗ＲＰによって、選択用サイリスタＵが接続されたゲート電極の電圧が所定値に安定に設定されるため、スイッチ用サイリスタＳのスイッチング動作を安定にし、ＡＮＤ回路としての動作を確実することができるという点で有利である。

また、ゲート信号用ボンディングパッドＧとスイッチ用サイリスタＳのアノードｃの間に電流制限抵抗ＲＩを接続する場合には、高速化の目的で複数のスイッチ用サイリスタＳを同時にオン状態に遷移させるとき、複数間でスイッチングのタイミングが少しずれても、最初のスイッチングによってゲート信号の信号電圧が低下することがなく、複数のスイッチ用サイリスタＳのアノードｃの電位が安定に確保される。したがって、複数のスイッチ用サイリスタを確実にスイッチングさせることができるため、複数の発光素子アレイチップ１で同じ時分割のタイミングにすることができ、高速化に有利である。

また、スイッチ用サイリスタＳを構成する半導体層と発光用サイリスタＴを構成する半導体層とを同じ層構成となるように形成するときには、発光用サイリスタＴとスイッチ用サイリスタＳとを同時に同じ工程で製造することができる。よって、発光素子としての発光用サイリスタＴの他にスイッチ用サイリスタＳを設ける本発明の構成であっても、製造工程が複雑化することがなく、製造においても有利な発光素子アレイを提供することができる。

また、スイッチ用サイリスタＳの表面に遮光手段として金属薄膜などを設ける場合には、そのスイッチ用サイリスタＳの発光による光が発光用サイリスタＴに入射して発光用サイリスタＴのしきい値を変動させてしまうことを避けることができるという点で有利である。

また、第１プルアップ抵抗ＲＱとして第３半導体層１７４を用い、第２プルアップ抵抗ＲＰとして第３半導体層５４を用い、これらの第１プルアップ抵抗ＲＱおよび第２プルアップ抵抗ＲＰを覆うように遮光膜１２を設けることによって、裏面電極２６に対するプルアップ抵抗ＲＰの絶縁性を高め、動作を安定化させることができる。

また前記構成の発光素子アレイチップ１を用いることにより、発光装置が、小形であって、安定に動作する信頼性の高いものとなるので、良好な画像を安定に形成することができる画像形成装置を提供できる。

このように、本発明によれば、少ない駆動用ＩＣで時分割駆動することができ、ボンディングパッド数の低減によって発光素子の高密度化が可能な発光素子アレイおよびそれを用いた小形な発光装置ならびにその発光装置を備える画像形成装置を提供することができる。

図１７は、本発明の発光素子アレイの第２の実施の形態としての発光素子アレイチップ２を示す概略的な等価回路図である。図１に示す第１の実施の形態としての発光素子アレイチップ１との構成上の違いは、発光素子ブロックＢを設けていない点にあり、他の構成は共通である。したがって、共通する部分については同じ参照符号を付して、説明を省略する。

第２の実施の形態としての発光素子アレイチップ２は、第１の実施の形態と同様に、ｋ個の発光素子としての発光用サイリスタＴ１〜Ｔｋと、１個の第１スイッチ部としてのクロック用サイリスタＣＬおよびトリガ用サイリスタＴＲと、ｎ個の第２スイッチ部としてのスイッチ用サイリスタＳ１〜Ｓｎおよび選択用サイリスタＵ１〜Ｕｎと、ｎ本のゲート横配線ＧＨ１〜ＧＨｎと、１本のセレクト信号伝送路ＣＳＬとを含んで構成される。第１スイッチ部は他に、１個の第１プルアップ抵抗ＲＱを含み、第２スイッチ部は他に、ｎ個の第２プルアップ抵抗ＲＰ１〜ＲＰｎとを含む。本実施の形態においても、各サイリスタＣＬ，ＴＲ，Ｓ，Ｕ，Ｔのカソードを共通の電極として設置している。また、第１の実施の形態と同様に、第１選択信号がセレクト信号に対応し、第２選択信号がゲート信号に対応し、第１選択信号伝送路がセレクト信号伝送路ＣＳＬに対応し、制御信号伝送路がゲート横配線ＧＨに対応する。前記抵抗体としての電流制限抵抗ＲＩはより好ましい構成として付加する場合があるが、本実施の形態においては用いていない。

前述した通り、発光素子アレイチップ２の発光用サイリスタＴは、発光素子ブロックＢごとに分けられていないので、発光用サイリスタＴのアノードａは、発光信号入力端子Ａと１つずつ接続される。たとえば、図１７において、発光用サイリスタＴの配列方向の一方から他方へ第ｉ₁₅（１≦ｉ₁₅≦ｋ）番目の発光用サイリスタＴｉ₁₅のアノードａｉ₁₅は第ｉ₁₅番目の発光信号入力端子Ａｉ₁₅と接続される。発光用サイリスタＴのゲート電極ｂはゲート横配線ＧＨのいずれか１本と接続される。ゲート横配線ＧＨの本数のｎと発光用サイリスタＴの個数ｋは必ずしも等しくする必要はないので、同じゲート横配線ＧＨに複数の発光用サイリスタＴのゲート電極ｂを接続してもよい。この場合に同じゲート横配線ＧＨに接続される発光用サイリスタＴの発光を選択的に発光させるためには、異なる発光信号を与える必要がある。

第２の実施の形態の発光素子アレイチップ２の作用効果は、第１の実施の形態の発光素子アレイチップ１と基本的に同様である。発光素子アレイチップ２においては、スイッチ素子として設けたスイッチ用サイリスタＳが、クロック信号および入力トリガ信号により選択された時間にのみゲート信号を発光用サイリスタＴ側に受け渡すように動作する。したがって、このような発光素子アレイチップ１を複数配列して駆動する場合において、複数の発光素子アレイチップ１ごとに駆動用ＩＣを接続せずとも、発光信号およびゲート信号を与える駆動用ＩＣおよび配線を共用して時分割駆動することができるので、少ない駆動用ＩＣと配線数で時分割駆動することができる。しかも、複数の発光素子アレイチップ２を駆動する場合に、入力トリガ信号がセレクト状態にある隣接する発光素子アレイチップ２から入力されるように構成すれば、少なくとも２つのクロック信号と１つの入力トリガ信号を与える駆動用ＩＣと配線を付加するだけで、上述のようなアレイチップ間の時分割駆動が可能になる。他の作用効果も同様であるが、第１の実施の形態の発光素子アレイチップ１と異なり発光素子ブロックＢを設けていないので、１つの発光素子アレイチップ１内において時分割駆動をすることはできない。その代わり、セレクト信号によって選択した発光素子アレイチップ２内の全ての発光サイリスタを選択的に発光させることができる。

図１８は、本発明の発光素子アレイの第３の実施の形態としての発光素子アレイチップ３を示す概略的な等価回路図である。

図１８に示した第３の実施の形態の発光素子アレイチップ３は、図１に示した第１の実施の形態の発光素子アレイチップ１および図１７に示した第２の実施の形態の発光素子アレイチップ２と異なり、発光サイリスタを用いずにスイッチ素子および発光素子を構成したものである。スイッチ素子および発光素子の構成以外の部分については、図１７と同様であるので、同じ参照符号を付して説明を省略する。

図１８に示した第３の実施の形態の発光素子アレイチップは、ｎ個のスイッチ素子とｋ個の発光素子を含んで構成される。図１７では、ｎ＝ｋ＝４の場合を例示している。以下、図１７で示したｎ＝ｋ＝４の場合について記載するが、一般的な場合と回路動作は同様である。

発光素子は電界効果トランジスタＦＥＴ１〜ＦＥＴ４と発光ダイオードＬＥＤ１〜ＬＥＤ４を含んで構成される。電界効果トランジスタはソース電極、ドレイン電極、ゲート電極を有し、ダイオードのアノードと電界効果トランジスタのソース電極とが接続される。ダイオードのカソードは共通の電極として接地される。電界効果トランジスタの各ドレイン電極α１〜α４は、各発光信号入力端子Ａ１〜Ａ４と個別に接続される。電界効果トランジスタの各ゲート電極β１〜β４は、各ゲート横配線ＧＨ１〜ＧＨ４のいずれかに接続される。なお、電界効果トランジスタのドレイン電極とダイオードのカソードを接続してもよい。この場合はダイオードのアノードが共通の電極として接地され、電界効果トランジスタの各ソース電極が各発光信号入力端子Ａ１〜Ａ４と個別に接続される。

第１スイッチ部は、２入力の論理積を出力するＡＮＤ回路素子ＡＮＤ０であり、たとえばＮＡＮＤ回路素子とＮＯＴ回路素子とを組み合わせた回路により構成することができる。ＡＮＤ回路素子ＡＮＤ０の一方の入力端子γ０はクロック信号入力端子ＣＬＡと接続され、他方の入力端子δ０はトリガ信号入力端子ＣＳＧと接続される。ＡＮＤ回路素子ＡＮＤ０の出力端子ε０はセレクト信号伝送路ＣＳＬと接続される。さらに、セレクト信号伝送路ＣＳＬには、トリガ信号出力端子ＴＲＡが接続される。

第２スイッチ部は、２入力の論理積を出力するｎ個のＡＮＤ回路素子ＡＮＤ１〜ＡＮＤ４である。本実施の形態ではｎ＝４である。ＡＮＤ回路素子ＡＮＤ１〜ＡＮＤ４の一方の入力端子γ１〜γ４はゲート信号入力端子Ｇ１〜Ｇ４と個別に接続され、他方の入力端子δ１〜δ４は共通のセレクト信号伝送路ＣＳＬと接続される。ＡＮＤ回路素子の出力端子ε１〜ε４はゲート横配線ＧＨ１〜ＧＨ４と個別に接続される。

ＡＮＤ回路素子ＡＮＤ１〜ＡＮＤ４は砒化ガリウム（ＧａＡｓ）製ＭＥＳ−ＦＥＴ集積回路，シリコン（Ｓｉ）製ＴＴＬ，ＣＭＯＳなどの一般によく知られた論理回路（ロジック）で構成することができる。発光素子アレイチップ３は、ＧａＡｓまたはＳｉ基板上にこのような論理回路、ＬＥＤおよび電界効果トランジスタを形成することによって作製することができる。

次に、図１８に示す発光素子アレイチップ３の動作について説明する。
図１８に示す発光素子アレイチップ３は、トリガ信号入力端子ＣＳＧから真値（ハイレベルの電圧）が入力され、クロック信号入力端子ＣＬＡから真値が（ハイレベルの電圧）が入力されたとき、第１スイッチ部を構成するＡＮＤ回路素子ＡＮＤ０の出力端子ε０から真値（ハイレベルの電圧）が出力され、セレクト信号伝送路ＣＳＬの電位がハイレベルになる。この状態が前記セレクト状態に相当し、セレクト状態では、セレクト信号伝送路ＣＳＬに接続されたトリガ信号出力端子ＴＲＡからハイレベルの電圧が出力され、隣接する発光素子アレイチップ３の入力トリガ信号として用いられる。

またセレクト状態では、セレクト信号伝送路ＣＳＬに接続された各第２スイッチ部を構成するＡＮＤ回路素子ＡＮＤ１〜ＡＮＤ４の一方の入力端子δ１〜δ４にハイレベルの電圧が入力される。このとき、ゲート信号入力端子Ｇ１〜Ｇ４からハイレベルのゲート信号が入力されると、ＡＮＤ回路素子ＡＮＤ１〜ＡＮＤ４は、出力端子（第１制御電極）ε１〜ε４からハイレベルの信号を出力する。ゲート横配線ＧＨ１〜ＧＨ４は、ＡＮＤ回路素子ＡＮＤ１〜ＡＮＤ４の出力端子（第１制御電極）ε１〜ε４と個別に接続されているので、出力されたハイレベルの信号がゲート横配線ＧＨ１〜ＧＨ４を伝送し、ゲート横配線ＧＨ１〜ＧＨ４と接続されている電界効果トランジスタＦＥＴ１〜ＦＥＴ４のゲート電極β１〜β４に入力される。その状態で発光信号入力端子Ａ１〜Ａ４からハイレベルの発光信号が入力されると、発光ダイオードＬＥＤ１〜ＬＥＤ４が発光する。

このように、スイッチ素子として設けられたＡＮＤ回路素子ＡＮＤ１〜ＡＮＤ４が、クロック信号および入力トリガ信号により選択された時間にのみゲート信号を発光ダイオードＬＥＤ１〜ＬＥＤ４側に受け渡すように動作する。したがって、複数の発光素子アレイチップ３を用いて発光装置を構成する場合に、複数の発光素子アレイチップ３ごとに駆動用ＩＣを接続せずとも、駆動用ＩＣ、ならびに駆動用ＩＣと発光信号入力端子Ａ１〜Ａ４およびゲート信号入力端子Ｇ１〜Ｇ４との配線を共用して時分割で駆動することができるので、少ない駆動用ＩＣ数および配線数で時分割駆動する発光素子装置が実現できる。

図１９は、本発明の発光素子アレイの第４の実施の形態としての発光素子アレイチップ４を示す概略的な等価回路図である。図１に示す第１の実施の形態としての発光素子アレイチップ１との構成上の違いは、図８では、スイッチ用サイリスタＳの個数がｎ＝５であり、したがって、ゲート横配線ＧＨの配線数もそれに等しく、ｎ＝５であるのに対し、発光素子ブロックＢを構成する発光用サイリスタＴの個数は、それより１少ない、ｎ−１＝４であるという点である。さらに、ゲート横配線ＧＨと発光素子ブロックＢを構成する発光用サイリスタＴとの接続に特徴がある。なお、その他の構成は共通であるので、共通する部分については同じ参照符号を付して、説明を省略する。

図１９において、発光用サイリスタＴの配列方向Ｘに沿って、スイッチ用サイリスタＳに近接する側から離反する側に向かう方向をＸ１方向とし、その反対方向をＸ２方向とする。Ｘ１方向とＸ２方向を合わせてＸ方向とする。ここで、Ｘ１方向に向かって、発光素子ブロックに第１番から第ｍ番まで番号を付し、さらに、各発光素子ブロックを構成する発光用サイリスタＴにＸ１方向に順に第１番から第ｎ−１番まで番号を付す。また、ｎ本のゲート横配線ＧＨに予め定められた順番で第１番から第ｎ番まで番号を付す。

本実施の形態では、奇数番目の発光素子ブロックでは、その発光素子ブロックにおける第ｉ₁（１≦ｉ₁≦ｎ−１）番目の発光用サイリスタＴと、第ｊ₁（１≦ｊ₁≦ｎ−１）番目のゲート横配線ＧＨｊ₁とが、ｉ₁＝ｊ₁を満たすように接続され、偶数番目の発光素子ブ
ロックでは、その発光素子ブロックにおける第ｉ₂（１≦ｉ₂≦ｎ−１）番目の発光用サイリスタＴと、第ｊ₂（２≦ｊ₂≦ｎ）番目のゲート横配線ＧＨｊ₂とが、ｉ₂＋ｊ₂＝ｎ＋１
を満たすように接続される。

この場合、第１番目のゲート横配線ＧＨ１に接続された発光用サイリスタＴの、Ｘ方向に隣接する発光用サイリスタＴは、第２番目のゲート横配線ＧＨ２に接続される。また、第ｊ₃（２≦ｊ₃≦ｎ−１）番目のゲート横配線ＧＨｊ₃に接続された発光用サイリスタＴ
の、Ｘ方向に隣接する発光用サイリスタＴは、第ｊ₃−１番目または第ｊ₃＋１番目のいずれかのゲート横配線に接続される。また、第ｎ番目のゲート横配線ＧＨｎに接続された発光用サイリスタＴの、Ｘ方向に隣接する発光用サイリスタＴは、第ｎ−１番目のゲート横配線ＧＨｎ−１に接続される。したがって、選択状態にある発光素子アレイのスイッチ素子にゲート信号（第２選択信号）を入力し、第１番目のゲート横配線ＧＨ１から第ｎ番目のゲート横配線ＧＨｎ−１まで順番に時分割で制御信号を出力するとき、相互に隣接する発光用サイリスタＴの発光するタイミングの時間的なずれを小さくすることができ、さらに隣接する発光用サイリスタＴが同じ制御信号伝送路に接続されないので、相互に隣接する発光用サイリスタＴが同時に発光してしまうことを防止することができる。

これによって本発明の発光素子アレイで構成した発光装置を、感光体ドラムを露光する露光装置として用いるとき、相互に隣接する発光用サイリスタ間における発光するタイミングが大きくずれてしまうことが抑制されることによって、感光体ドラムに露光される露光位置に不連続点が発生しない。さらに、相互に隣接する発光用サイリスタＴが同時に発光することが防止されることによって、各発光用サイリスタＴの発光した時の発熱のムラを抑制して、各発光用サイリスタＴの温度変化による発光特性を揃えることができ、さらに相互に隣接する発光用サイリスタＴから発生する光が干渉することを防止することができるので、感光体ドラムを精度よく露光することができる。この結果、本発明の発光素子アレイを用いた画像形成装置において、優れた画像品質の記録画像を得ることができる。

図２０は、本発明の第５の実施の形態としての発光素子アレイチップ５を示す概略的な等価回路図である。図２１は、図２０に示す発光素子アレイチップ５を示す概略的な等価回路図の一部である、発光用サイリスタＴ１、スイッチ用サイリスタＳ１、およびダイオードＤ１と配線との接続を示したものである。本発明の実施の形態の発光素子アレイチップ５は、前述の第１の実施の形態の発光素子アレイチップ１の選択用サイリスタＵをダイオードＤに置換した構成である。またセット信号入力端子ＣＳＡは、正の定電圧源（Ｖｃｃ）に接続される。すなわちセット信号は、時間に関して一定である。本発明の実施の形態の発光素子アレイチップ５は、前述の第１の実施の形態の発光素子アレイチップ１と同様であるので、対応する部分については同じ参照符号を付して説明を省略する。

本実施の形態では、第２スイッチ部は、ｎ個のスイッチ用サイリスタＳ１〜Ｓｎと、ｎ個のダイオードＤ１〜Ｄｎと、ｎ個の第２プルアップ抵抗ＲＰ１〜ＲＰｎとを含む。本実施の形態では、ｎ＝４である。以後ダイオードＤ１〜Ｄｎを総称する場合または不特定のものを指す場合、ダイオードＤと記載する場合がある。

本実施の形態のダイオードＤのアノードｇ１〜ｇ４（総称するときまたは不特定のものを指すときは単にｇと記載する）は、前述の各実施の形態の選択用サイリスタＵのアノードｅに対応し、スイッチ用サイリスタＳのＮゲート電極ｄと第２プルアップ抵抗ＲＰの一端とに電気的に接続される。本実施の形態のダイオードＤのカソードｈ１〜ｈ４（総称するときまたは不特定のものを指すときは単にｈと記載する）は、前述の各実施の形態の選択用サイリスタＵのＮゲート電極ｆに対応し、セレクト信号伝送路ＣＳＬに接続される。

ダイオードＤは、選択用サイリスタＵと異なりゲート電極ｆがなく、アノードｇとカソードｈとの電位差だけでオン状態とオフ状態とが切換わる。したがってセット信号を定電圧にしても、セレクト信号を与えることによってダイオードＤのオン状態とオフ状態とを切換えることができる。

図２２は、発光素子アレイチップ５の基本的構成を示す一部の断面図である。本実施の形態の発光素子アレイチップ５の平面図は、図８に示す平面図と同様であり、図２２は、図８の切断面線ＶＩＩＩ−ＶＩＩＩから見た発光素子アレイチップ５の断面図に相当する。

ダイオードＤは、選択用サイリスタＵの第３半導体層４４の第２プルアップ抵抗ＲＰ寄りの端部に、選択用サイリスタＵの第４半導体層４５とオーミックコンタクト層４７とに変えて、金属層８１を積層した構成である。金属層８１は、たとえばチタン（Ｔｉ）から成る。この金属層８１と、第３半導体層４４とによって、ショットキーバリアダイオードが構成される。

図２２に示すように、第１プルアップ抵抗ＲＱおよび第２プルアップ抵抗ＲＰと同様の理由で、ダイオードＤも遮光膜１２で覆うことが好ましい。外部からの入射光による電子・正孔対の励起によって、第２半導体層４３と第３半導体層４４との間の絶縁性が損なわれるのを防止するためである。

図２３は、本発明の実施の一形態の発光装置８２を模式的に示すブロック回路図である。本実施の形態の発光装置８２は、前述の第１の実施の形態の発光装置１０と同様の構成であるので、対応する部分については同じ参照符号を付して説明を省略する。

本実施の形態の発光装置８２は、前述の第１の実施の形態の発光装置１０のセット信号出力端子ηとセット信号用ボンディングパッドＣＳＡとの接続を、正の電圧源（Ｖｃｃ）とセット信号用ボンディングパッドＣＳＡとの接続に置換し、前述の第１の実施の形態の発光装置１０の発光素子アレイチップ１を、第５の実施の形態の発光素子アレイチップ５に置換した構成である。

図２４は、発光装置８２の動作を示すタイミングチャートであり、横軸は基準時刻からの経過時間を表し、縦軸は信号レベルを電圧または電流の大きさで表す。本実施の形態の発光装置８２は、前述の実施の形態の発光装置１０の選択用サイリスタＵをダイオードＤに置換したので、セット信号用ボンディングパッドＣＳＡにはセット信号を与える必要がなく、ハイ（Ｈ）レベルで一定の電圧が与えられる。

本実施の形態の発光装置８２は、時刻ｔ１〜時刻ｔ１４までは、前述の実施の形態の発光装置１０と同じ動作をする。時刻ｔ１５では、第１番目のアレイチップＬ１のトリガ信号入力端子ＣＳＧ１に接続される入力トリガ信号出力端子φＳの電圧がハイ（Ｈ）レベルに戻り、第１番目のアレイチップＬ１のクロック信号入力端子ＣＬＡ１に接続される第１番目のクロック信号出力端子φ１の電圧がロー（Ｌ）レベルになり、第２番目のアレイチップＬ２のクロック信号入力端子ＣＬＡ２に接続される第２番目のクロック信号出力端子φ２の電圧がハイ（Ｈ）レベルになる。すると、第１番目のアレイチップＬ１は選択状態でなくなるとともに、時刻ｔ１から入力トリガ信号が入力されている第２番目のアレイチップＬ２が選択状態になる。なお、図７において述べたたように、第１番目のアレイチップＬ１から第２番目のアレイチップＬ２への選択状態の切り替わりを確実に行うために、次に選択状態となる方の第２番目のアレイチップＬ２と接続される第２番目のクロック信号出力端子φ２の電圧の立ち上がりを、第１番目のクロック信号出力端子φ２の立ち下がりよりも先行させるとよい。

このように、アレイチップＬの配列方向の順番にアレイチップを選択状態にすることで、アレイチップＬごとの時分割駆動が可能となる。さらに、ゲート信号が、第１番目のスイッチ用サイリスタから順番に与えられることで、アレイチップＬの中での時分割駆動が可能になる。また本実施の形態の発光素子アレイチップ５では、セット信号を与える必要がなくなるので、装置の構成が簡易になる。

図２５は、本発明の発光装置の他の実施の形態を模式的に示すブロック回路図である。図２５に示した発光装置８３と図１４に示した発光装置８２とで異なる点は、発光信号駆動ＩＣを２個使用することで、たとえば画像形成装置に用いたときに発光による感光体ドラムへの書き込み速度を向上させる点にある。図２３と図２５で共通する部分には同じ参照符号を付し、説明を省略する。

本実施の形態の発光装置８３は、複数の発光素子アレイチップＬ１，Ｌ２，…，Ｌｐ−１，Ｌｐ（記号ｐは正の偶数）と、前記発光素子アレイチップ１〜Ｌｐの駆動回路として、発光信号を供給する第１発光信号駆動ＩＣ（Integrated Circuit）１３３ａおよび第２発光信号駆動ＩＣ１３３ｂと、ゲート信号を供給するゲート信号駆動ＩＣ１３４と、クロック信号、入力トリガ信号およびセット信号を供給して各発光素子アレイチップＬ１〜Ｌｐをセレクト状態にするためのセレクト信号駆動ＩＣ１３５と、正の電圧源Ｖｃｃとを含んで構成される。各アレイチップＬは、配列方向Ｘに沿って発光素子Ｔが一列に配列されて、各発光素子Ｔからの光の出射方向を揃えて回路基板に実装される。各駆動ＩＣは前述した制御手段９６に基づいて、画像情報を出力する。本実施の形態では各アレイチップＬには、図１に示す第１の実施の形態の発光素子アレイチップ１を用いる。

第１発光信号駆動ＩＣ１３３ａおよび第２発光信号駆動ＩＣ１３３ｂは、各アレイチップＬの発光信号用ボンディングパッドＡ１〜Ａｍと同数（ｍ個）の発光信号出力端子λ１〜λｍをそれぞれ有する。配列方向Ｘの一方から他方へ各アレイチップＬに番号を付すと、第１番目〜第ｐ／２番目までのアレイチップの発光信号用ボンディングパッドＡは第１発光信号駆動ＩＣ１３３ａの発光信号出力端子λに接続される。第ｐ／２＋１番目から第ｐ番目までのアレイチップＬの発光信号用ボンディングパッドＡは第２発光信号駆動ＩＣに接続される。具体的には、発光信号出力端子λ１〜λｍに第１番から第ｍ番まで順番に番号を付すと、第１番目から第ｐ／２番目までのアレイチップについて、それぞれの第ｉ₁₂（１≦ｉ₁₂≦ｍ）番目の発光信号用ボンディングパッドＡｉ₁₂同士が電気的に接続され、さらに第１発光信号駆動ＩＣ１３３ａの第ｉ₁₂番目の発光信号出力端子λｉ₁₂に電気的に接続される。また、第ｐ／２＋１番目から第ｐ番目までのアレイチップについて、それぞれの第ｉ₁₃（１≦ｉ₁₃≦ｍ）番目の発光信号用ボンディングパッドＡｉ₁₃同士が電気的に接続され、さらに第１発光信号駆動ＩＣ１３３ａの第ｉ₁₃番目の発光信号出力端子λｉ₁₃に電気的に接続される。

ゲート信号駆動ＩＣ１３４は各アレイチップＬのゲート信号用ボンディングパッドＧ１〜Ｇ４と同数（４個）のゲート信号出力端子μ１〜μ４を有する。各ゲート信号用ボンディングパッドＧとゲート信号出力端子μとの接続は、異なるアレイチップ間で配線を共用して接続される。本実施の形態の場合には、各アレイチップＬを構成する発光素子Ｔの配列方向Ｘに沿う一方から他方に向かって、ゲート信号用ボンディングパッドＧ１〜Ｇ４に第１番から第４番まで番号を付し、またゲート信号出力端子μ１〜μ４に第１番から第４番まで番号を付すと、ｐ個のアレイチップそれぞれの第ｉ₁₃（１≦ｉ₁₃≦４）番目のゲート信号用ボンディングパッドＧｉ₁₃同士が電気的に接続され、さらに第ｉ₁₃番目のゲート信号出力端子μｉ₁₃に電気的に接続される。

セレクト信号駆動ＩＣ１３５は、１個のセット信号出力端子η、１個の入力トリガ信号出力端子φＳ、および２個のクロック信号出力端子φ１，φ２を有する。このうち、セット信号出力端子ηは、各発光素子アレイチップＬ１〜Ｌｐのセット信号用ボンディングパッドＣＳＡ１〜ＣＳＡｐ間で共通に接続される。入力トリガ信号出力端子φＳは、発光素子アレイチップＬの第１番目の発光素子アレイチップＬ１の入力トリガ信号用ボンディングパッドＣＳＧ１、および第ｐ／２＋１番目の発光素子アレイチップＬｐ／２＋１の入力トリガ信号用ボンディングパッドＣＳＧｐ／２＋１と接続される。２個のクロック信号出力端子φ１，φ２は、それぞれ個別に２本のクロック信号伝送路ＣＬＬ１，ＣＬＬ２と接続される。そして、互いに隣接する発光素子アレイチップＬ同士のクロック信号用ボンディングパッドＣＬＡは、それぞれ異なるクロック信号伝送路ＣＬＬ１，ＣＬＬ２に接続される。具体的にｐ個（ここでは、ｐは４以上の偶数とする）のアレイチップが実装されている本実施の形態の場合には、各アレイチップＬを構成する発光素子Ｔの配列方向Ｘに沿う一方から他方に向かって、各アレイチップに第１番から第ｐ番まで番号を付すと、奇数番目である第２ｉ₁₈−１番目（１≦ｉ₁₈≦ｐ／２）のアレイチップＬのクロック信号用ボンディングパッドＣＬＡ２ｉ₁₈−１と第１番目のクロック信号伝送路ＣＬＬ１とが電気的に接続され、偶数番目である第２ｉ₁₈番目（１≦ｉ₁₈≦ｐ／２）のアレイチップＬのクロック信号用ボンディングパッドＣＬＡ２ｉ₁₈と第２番目のクロック信号伝送路ＣＬＬ２とが電気的に接続される。

このように、１つの入力トリガ信号出力端子φＳが第１番目と第ｐ／２＋１番目の２つのアレイチップＬの入力トリガ信号用ボンディングパッドＣＳＧに接続されるとともに、第１番目と第ｐ／２＋１番目のアレイチップＬのクロック信号用ボンディングパッドＣＬＡは共に第１番目のクロック信号伝送路ＣＬＬ１と接続されるので、最初に第１番目と第ｐ／２＋１番目の２つのアレイチップＬがクロック信号に同期してほぼ同時にセレクト状態になる。このセレクト状態では、第１番目のアレイチップＬ１から出力された出力トリガ信号は、隣接する第２番目のアレイチップＬ２の入力トリガ信号として入力され、第ｐ／２＋１番目のアレイチップＬｐ／２＋１から出力された出力トリガ信号は、隣接する第ｐ／２＋２番目のアレイチップＬｐ／２＋２の入力トリガ信号として入力されることになる。次のタイミングで、第２番目のクロック信号伝送ＣＬＬ２にハイレベルのクロック信号が与えられると、これらの第２番目と第ｐ／２＋２番目のアレイチップＬがセレクト状態になる。以下、順々に第１番目のアレイチップＬ１から第ｐ／２番目のアレイチップＬｐ／２がセレクト状態になり、並行して第ｐ／２＋１番目のアレイチップＬｐ／２＋１から第ｐ番目のアレイチップＬｐがセレクト状態になる。ここで、第１番目から第ｐ／２番目のアレイチップＬの群と、第ｐ／２＋１番目から第ｐ番目までのアレイチップＬの群とは、第１および第２発光信号駆動ＩＣ１３３ａ，１３３ｂを用いて独立して駆動することができるので、図１４の場合に比べて２倍の速度で発光による画像情報の書き込みなどを行うことができる。

なお、本発明は前述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良などが可能である。

本発明の発光素子アレイの第１の実施の形態としての発光素子アレイチップ１を示す概略的な等価回路図である。 発光用サイリスタＴのアノード電圧とアノード電流との関係である順方向電圧−電流特性を示すグラフである。 図１の発光素子アレイチップ１を示す概略的な等価回路図の一部である。 図３に示される等価回路図を論理回路図記号で表す論理回路図である。 第１の実施の形態の発光素子アレイチップ１における動作特性の一例を示すグラフである。 発光装置を構成する各発光素子アレイチップ１の第１スイッチ部の接続関係を示す等価回路図である。 図６に示す等価回路図の動作を示すタイミングチャートである。 第１の実施の形態の発光素子アレイチップ１の基本構成を示す一部の平面図である。 図８の切断面線ＩＸ−ＩＸから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。 図８の切断面線Ｘ−Ｘから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。 図８の切断面線ＸＩ−ＸＩから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。 図８の切断面線ＸＩＩ−ＸＩＩから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。 図８の切断面線ＸＩＩＩ−ＸＩＩＩから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。 本発明の実施の一形態の発光装置１０を模式的に示すブロック回路図である。 発光装置１０の動作を示すタイミングチャートである。 発光素子アレイチップ１を用いた画像形成装置の基本的構成を示す側面図である。 本発明の発光素子アレイの第２の実施の形態としての発光素子アレイチップ２を示す概略的な等価回路図である。 本発明の第３の実施の形態としての発光素子アレイチップ３を示す概略的な等価回路図である。 本発明の第４の実施の形態としての発光素子アレイチップ４を示す概略的な等価回路図である。 本発明の第５の実施の形態としての発光素子アレイチップ５を示す概略的な等価回路図である。

図２０に示す発光素子アレイチップ５を示す概略的な等価回路図の一部である。 発光素子アレイチップ５の基本的構成を示す一部の断面図である。 本発明の実施の一形態の発光装置８２を模式的に示すブロック回路図である。 発光装置８２の動作を示すタイミングチャートであり、横軸は基準時刻からの経過時間を表し、縦軸は信号レベルを電圧または電流の大きさで表す。 発光装置の他の実施の形態を模式的に示すブロック回路図である。

符号の説明

１〜５ 発光素子アレイチップ
１０，８２，８３ 発光装置
Ｔ１〜Ｔｋ（Ｔ） 発光用サイリスタ
Ｓ１〜Ｓｎ（Ｓ） スイッチ用サイリスタ
Ｂ１〜Ｂｍ（Ｂ） 発光素子ブロック
ａ１〜ａｋ（ａ） 発光用サイリスタのアノード
ｂ１〜ｂｋ（ｂ） 発光用サイリスタのＮゲート電極
ｃ１〜ｃｎ（ｃ） スイッチ用サイリスタのアノード
ｄ１〜ｄｎ（ｄ） スイッチ用サイリスタのＮゲート電極
ｅ１〜ｅｎ（ｅ） 選択用サイリスタＵのアノード
ｆ１〜ｆｎ（ｆ） 選択用サイリスタＵのＮゲート電極
ＧＨ１〜ＧＨｎ（ＧＨ） ゲート横配線（制御信号伝送路）
Ａ１〜Ａｍ（Ａ） 発光信号入力端子
Ｇ１〜Ｇｎ（Ｇ） ゲート信号入力端子
ＣＳＡ セット信号入力端子
ＣＳＧ トリガ信号入力端子
ＣＳＬ セレクト信号伝送路
Ｕ１〜Ｕｎ（Ｕ） 選択用サイリスタ
ＣＬ クロック用サイリスタ
ＴＲ トリガ用サイリスタ
Ｄ１〜Ｄｎ（Ｄ） ダイオード
ＲＱ 第１プルアップ抵抗
ＲＰ１〜ＲＰｎ 第２プルアップ抵抗
ＲＩ１〜ＲＩｎ 電流制限抵抗
２１ 半導体基板
２２，３２，４２，５２，１５２，１７２ 第１半導体層
２３，３３，４３，５３，１５３，１７３ 第２半導体層
２４，３４，４４，５４，１５４，１７４ 第３半導体層
２５，３５，４５，１５５ 第４半導体層
２６ 裏面電極
１３０，１３３ａ，１３３ｂ 発光信号駆動ＩＣ
１３１，１３４ ゲート信号駆動ＩＣ
１３２，１３５ セレクト信号駆動ＩＣ
８７ 画像形成装置

Claims (19)

1. （ａ）クロック信号および入力トリガ信号が共に入力信号として与えられているときに、第１選択信号および出力トリガ信号を出力する第１スイッチ部と、
   （ｂ）前記第１スイッチ部に接続され、前記第１選択信号を伝送する第１選択信号伝送路と、
   （ｃ）前記第１選択信号伝送路と接続され、第２選択信号および前記第１選択信号伝送路からの第１選択信号が共に入力信号として与えられているときに、制御信号を出力するｎ（ｎは２以上の整数）個の第２スイッチ部と、
   （ｄ）前記ｎ個の第２スイッチ部に個別に接続され、前記制御信号を伝送するｎ本の制御信号伝送路と、
   （ｅ）前記ｎ本の制御信号伝送路のいずれか１つに接続され、発光信号および接続された制御信号伝送路からの制御信号が共に入力信号として与えられているときに発光する複数の発光素子とを含み、
   前記各制御信号伝送路には、少なくとも１つの前記発光素子が接続されていることを特徴とする発光素子アレイ。
2. 前記複数の発光素子は、ｎ個以下の発光素子から成る複数の発光素子ブロックを構成し、
   複数の発光素子から成る発光素子ブロックは、その複数の発光素子が互いに異なる前記制御信号伝送路に個別に接続され、かつ、その複数の発光素子に共通の発光信号が入力されることを特徴とする請求項１記載の発光素子アレイ。
3. 前記複数の発光素子は、一列に配列され、
   前記発光素子ブロックは、ｎ−１（ｎは、４以上の整数）個の発光素子から構成され、
   前記発光素子の配列方向の一方から他方に向かって奇数番目の発光素子ブロックでは、前記配列方向の前記一方から前記他方に向かってその発光素子ブロックにおける第ｉ_１（ｉ_１は、１以上かつｎ−１以下の整数）番目の発光素子と、第ｊ_１（ｊ_１は、１以上かつｎ−１以下の整数）番目の前記制御信号伝送路とが、ｉ_１＝ｊ_１を満たすように接続され、
   前記発光素子の前記配列方向の前記一方から前記他方に向かって偶数番目の発光素子ブロックでは、前記配列方向の前記一方から前記他方に向かってその発光素子ブロックにおける第ｉ_２（ｉ_２は、１以上かつｎ−１以下の整数）番目の発光素子と、第ｊ_２（ｊ_２は、２以上かつｎ以下の整数）番目の前記制御信号伝送路とが、ｉ_２＋ｊ_２＝ｎ＋１を満たすように接続されることを特徴とする請求項２記載の発光素子アレイ。
4. 請求項２または３記載の発光素子アレイは、基板と、前記基板の一表面上に設けられるボンディングパッドとを含み、
   前記発光素子は、前記基板の前記一表面上に、略直線状に配列されて設けられ、
   前記ｎ本の制御信号伝送路および前記第１選択信号伝送路は、前記基板の前記一表面上に、前記発光素子の配列方向に沿って設けられ、
   前記ボンディングパッドは、前記発光素子の配列方向に沿って相互に間隔をあけて配列されて設けられ、
   前記第１スイッチ部に接続され、前記入力トリガ信号を入力するための入力トリガ信号用ボンディングパッドと、
   前記第１スイッチ部に接続され、前記クロック信号を入力するためのクロック信号用ボンディングパッドと、
   前記第１スイッチ部に接続され、前記出力トリガ信号を出力するための前記出力トリガ信号用ボンディングパッドと、
   前記各第２スイッチ部に個別に接続され、前記第２選択信号を入力するための第２選択信号用ボンディングパッドと、
   前記各発光素子ブロックに含まれる発光素子に接続され、各発光素子ブロック毎に前記発光信号を与えるために個別に設けられ、発光素子の数よりも少ない数の前記発光信号用ボンディングパッドとを有し、
   前記第１スイッチ部および第２スイッチ部は、隣接する前記ボンディングパッドの間に配置されることを特徴とする発光素子アレイ。
5. 前記入力トリガ信号用ボンディングパッドは、前記発光素子の配列方向に沿って前記基板の一端部に設けられ、
   前記出力トリガ信号用ボンディングパッドは、前記発光素子の配列方向に沿って前記基板の他端部に設けられることを特徴とする請求項４記載の発光素子アレイ。
6. 前記第１スイッチ部は、発光サイリスタから成るクロック用サイリスタおよび発光サイリスタから成るトリガ用サイリスタを備え、これらのサイリスタの各ゲート電極は、前記第１選択信号伝送路に接続され、
   前記各第２スイッチ部は、ダイオードおよび発光サイリスタから成るスイッチ用サイリスタを備え、各スイッチ用サイリスタのゲート電極は、前記制御信号伝送路に個別に接続されるとともに、前記ダイオードを介して前記第１選択信号伝送路に接続され、
   前記各発光素子は、発光サイリスタから成る発光用サイリスタから構成され、各発光用サイリスタのゲート電極は、前記制御信号伝送路のいずれか１つに接続され、
   前記クロック用サイリスタ、トリガ用サイリスタ、スイッチ用サイリスタ、および発光用サイリスタは、アノードおよびカソードのいずれか一方の電極が共通に接地され、前記クロック用サイリスタ、スイッチ用サイリスタおよび発光用サイリスタのアノードおよびカソードのいずれか他方の電極には、前記クロック信号、第２選択信号、および発光信号がそれぞれ入力され、
   前記クロック用サイリスタは、ゲート電極に前記入力トリガ信号が入力されて閾電圧が低下した状態で、前記クロック信号が入力されてオン状態に遷移したときに、ゲート電極および接地間の電圧を前記第１選択信号として前記第１選択信号伝送路に出力し、
   前記トリガ用サイリスタは、前記クロック用サイリスタがオン状態で、アノードおよびカソード間の電圧を前記出力トリガ信号として出力し、
   前記スイッチ用サイリスタは、順方向にバイアスされた前記ダイオードを介して、前記第１選択信号がゲート電極に入力されて閾電圧が低下した状態で、前記第２選択信号が入力されてオン状態に遷移したときに、ゲート電極および接地間の電圧を制御信号として制御信号伝送路に出力することを特徴とする請求項１〜５のいずれか１つに記載の発光素子アレイ。
7. 前記第１スイッチ部は、第１抵抗体をさらに含み、この第１抵抗体の一端は、前記第１選択信号伝送路に接続され、この第１抵抗体の他端には、前記各発光サイリスタのカソードが共通に接地されるとき、正の定電圧が印加され、前記各発光サイリスタのアノードが共通に接地されるとき、負の定電圧が印加され、
   前記第２スイッチ部は、第２抵抗体をさらに含み、この第２抵抗体の一端は、前記スイッチ用サイリスタのゲート電極に接続され、この第２抵抗体の他端には、前記ダイオードが順方向にバイアスされるように定電圧が印加されることを特徴とする請求項６記載の発光素子アレイ。
8. 前記第１スイッチ部は、発光サイリスタから成るクロック用サイリスタおよび発光サイリスタから成るトリガ用サイリスタを備え、これらのサイリスタのゲート電極は、前記第１選択信号伝送路に接続され、
   前記各第２スイッチ部は、発光サイリスタから成る選択用サイリスタおよび発光サイリスタから成るスイッチ用サイリスタを備え、前記選択用サイリスタのアノードは前記スイッチ用サイリスタのゲート電極と接続され、各選択用サイリスタのゲート電極は前記第１選択信号伝送路に接続され、各スイッチ用サイリスタのゲート電極は、前記制御信号伝送路に個別に接続され、
   前記各発光素子は、発光サイリスタから成る発光用サイリスタによって構成され、各発光用サイリスタのゲート電極は、前記制御信号伝送路のいずれか１つに接続され、
   前記クロック用サイリスタ、トリガ用サイリスタ、選択用サイリスタ、スイッチ用サイリスタ、および発光用サイリスタは、アノードおよびカソードのいずれか一方の電極が共通に接地され、前記クロック用サイリスタ、スイッチ用サイリスタおよび発光用サイリスタのアノードおよびカソードのいずれか他方の電極には、前記クロック信号、第２選択信号および発光信号がそれぞれ入力され、前記選択用サイリスタの前記他方の電極には、前記クロック信号に同期して順方向の電圧がセット信号として印加され、
   前記クロック用サイリスタは、ゲート電極に前記入力トリガ信号が入力されて閾電圧が低下した状態で、前記クロック信号が入力されてオン状態に遷移するときに、ゲート電極および接地間の電圧を前記第１選択信号として前記第１選択信号伝送路に出力し、
   前記トリガ用サイリスタは、前記クロック用サイリスタがオン状態で、アノードおよびカソード間の電圧を前記出力トリガ信号として出力し、
   前記スイッチ用サイリスタは、前記第１選択信号が入力されてオン状態に遷移した選択用サイリスタのアノードおよびカソード間の電圧がゲート電極に入力されて閾電圧が低下した状態で、前記第２選択信号が入力されてオン状態に遷移したときに、ゲート電極および接地間の電圧を前記制御信号として前記制御信号伝送路に出力することを特徴とする請求項１〜５のいずれか１つに記載の発光素子アレイ。
9. 前記第１スイッチ部は、第１抵抗体をさらに含み、この第１抵抗体の一端は、前記第１選択信号伝送路に接続され、この第１抵抗体の他端には、前記各発光サイリスタのカソードが共通に接地されるとき、正の定電圧が印加され、前記各発光サイリスタのアノードが共通に接地されるとき、負の定電圧が印加され、
   前記第２スイッチ部は、第２抵抗体をさらに含み、この第２抵抗体の一端は、前記スイッチ用サイリスタのゲート電極に接続され、この第２抵抗体の他端には、前記選択用サイリスタのアノードおよびカソード間が順方向にバイアスされるように、前記セット信号が入力されることを特徴とする請求項８記載の発光素子アレイ。
10. 前記各スイッチ用サイリスタに入力される前記第２選択信号は、各スイッチ用サイリスタのアノードまたはカソードに接続される第３抵抗体を介して与えられることを特徴とする請求項６〜９のいずれか１つに記載の発光素子アレイ。
11. 前記第１スイッチ部、前記第２スイッチ部および前記発光素子は同じ層構成を有する発光サイリスタで構成されることを特徴とする請求項６〜１０のいずれか１つに記載の発光素子アレイ。
12. 前記の第１スイッチ部および第２スイッチ部を構成する発光サイリスタが発する光を遮光または減光するための、遮光手段または減光手段を含むことを特徴とする請求項６〜１１のいずれか１つに記載の発光素子アレイ。
13. 前記第１および第２抵抗体は、基板に近接する側から、Ｐ型またはＮ型のうちの一方の導電型の第１半導体層、他方の導電型の第２半導体層、一方の導電型の第３半導体層の順に積層された半導体膜のうち、前記第３半導体層を用いて構成されることを特徴とする請求項７または９記載の発光素子アレイ。
14. 前記第１および第２抵抗体に入射する光を遮光または減光するために、前記第１および第２抵抗体を覆う遮光手段または減光手段が設けられていることを特徴とする請求項１３記載の発光素子アレイ。
15. 請求項２〜５、ならびに請求項２〜５のいずれか１つに従属する請求項６、さらにその請求項６に従属する請求項７，１０〜１４のいずれか１つに記載される発光素子アレイが一列に４個以上配列された発光素子アレイ群と、
    少なくとも１つの発光素子アレイと接続されて前記クロック信号を供給する複数のクロック信号伝送路と、
    前記発光素子アレイ群のうち、配列方向の一方端に設けられた発光素子アレイの前記第１スイッチ部と接続されて、その第１スイッチ部に前記入力トリガ信号を供給する入力トリガ信号用駆動回路と、
    前記複数のクロック信号伝送路と接続されて、各クロック信号伝送路に個別に前記クロック信号を供給するクロック信号用駆動回路と、
    前記各発光素子アレイ内の各第２スイッチ部と個別に接続され、前記第２スイッチ部毎に各発光素子アレイ間で共通の前記第２選択信号を供給する第２選択信号用駆動回路と、
    前記各発光素子アレイ内の前記各発光素子ブロックと個別に接続され、前記発光素子ブロック毎に各発光素子アレイ間で共通の前記発光信号を供給する発光信号用駆動回路とを含み、
    前記発光素子アレイ群は、前記配列方向の前記一方端側に配置される発光素子アレイの前記出力トリガ信号が、前記配列方向の他方端側に隣接して配置される発光素子アレイの前記入力トリガ信号として入力され、
    前記配列方向に沿って隣接する各発光素子アレイは、前記複数のクロック信号伝送路に個別に接続されることを特徴とする発光装置。
16. 請求項２〜５のいずれか１つに従属する請求項８、さらにその請求項８に従属する請求項９〜１４のいずれか１つに記載される発光素子アレイが一列に４個以上配列された発光素子アレイ群と、
    少なくとも１つの発光素子アレイと接続されて前記クロック信号を供給する複数のクロック信号伝送路と、
    前記発光素子アレイ群のうち、配列方向の一方端に設けられた発光素子アレイの前記第１スイッチ部と接続されて、その第１スイッチ部に前記入力トリガ信号を供給する入力トリガ信号用駆動回路と、
    前記複数のクロック信号伝送路と接続されて、各クロック信号伝送路に個別に前記クロック信号を供給するクロック信号用駆動回路と、
    前記各発光素子アレイの各第２スイッチ部の前記選択用サイリスタの前記アノードおよびカソードのいずれか他方の電極と接続され、各発光素子アレイ間で共通の前記セット信号を供給するセット信号用駆動回路と、
    前記各発光素子アレイ内の各第２スイッチ部と個別に接続され、前記第２スイッチ部毎に各発光素子アレイ間で共通の前記第２選択信号を供給する第２選択信号用駆動回路と、
    前記各発光素子アレイ内の前記各発光素子ブロックと個別に接続され、前記発光素子ブロック毎に各発光素子アレイ間で共通の前記発光信号を供給する発光信号用駆動回路とを含み、
    前記発光素子アレイ群は、前記配列方向の前記一方端側に配置される発光素子アレイの前記出力トリガ信号が、前記配列方向の他方側に隣接して配置される発光素子アレイの前記入力トリガ信号として入力され、
    前記配列方向に沿って隣接する各発光素子アレイは、前記複数のクロック信号伝送路に個別に接続されることを特徴とする発光装置。
17. 前記セット信号用駆動回路は、前記クロック信号用駆動回路が前記クロック信号の供給先の前記クロック信号伝送路を変更するときに、前記共通の電極の電位にほぼ等しい信号を供給してから、前記セット信号を供給し、
    前記第２選択信号用駆動回路および前記発光信号用駆動回路は、前記セット信号用駆動回路が前記セット信号の供給を開始してから、前記第２選択信号および前記発光信号をそれぞれ供給することを特徴とする請求項１６記載の発光装置。
18. 請求項１５記載の発光装置と、
    感光体ドラムに前記発光装置の発光素子からの光を集光する集光手段と、
    前記発光装置からの光が前記集光手段によって前記感光体ドラムに集光されて露光された感光体ドラムに現像剤を供給する現像剤供給手段と、
    感光体ドラムに現像剤によって形成された画像を記録シートに転写する転写手段と、
    記録シートに転写された現像剤を定着させる定着手段とを含み、
    前記入力トリガ信号用駆動回路、前記クロック信号用駆動回路、前記第２選択信号用駆動回路および前記発光信号用駆動回路は、画像情報に基づいて前記入力トリガ信号、前記クロック信号、前記第２選択信号および前記発光信号をそれぞれ供給することを特徴とする画像形成装置。
19. 請求項１６または１７記載の発光装置と、
    感光体ドラムに前記発光装置の発光素子からの光を集光する集光手段と、
    前記発光装置からの光が前記集光手段によって前記感光体ドラムに集光されて露光された感光体ドラムに現像剤を供給する現像剤供給手段と、
    感光体ドラムに現像剤によって形成された画像を記録シートに転写する転写手段と、
    記録シートに転写された現像剤を定着させる定着手段とを含み、
    前記入力トリガ信号用駆動回路、前記セット信号用駆動回路と、前記クロック信号用駆動回路、前記第２選択信号用駆動回路および前記発光信号用駆動回路は、画像情報に基づいて前記入力トリガ信号、前記セット信号、前記クロック信号、前記第２選択信号および前記発光信号をそれぞれ供給することを特徴とする画像形成装置。

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