JP2009262419A - 発光装置および画像形成装置 - Google Patents

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Abstract

【課題】 少ない駆動用ＩＣで時分割駆動することができる発光素子アレイおよびそれを用いた小形・高精細な発光装置ならびにその発光装置を備える画像形成装置を提供する。
【解決手段】 ｎ（ｎは２以上の整数）個のスイッチ用サイリスタＳと、前記スイッチ用サイリスタＳのＮゲート電極ｄに個別に接続されるｎ本のゲート横配線ＧＨと、前記ｎ本のゲート横配線ＧＨのうちのいずれか１つとＮゲート電極ｂが接続される複数の発光用サイリスタＴとを含んで発光素子アレイチップ１を構成し、この発光素子アレイチップ１を発光素子アレイ部ＬｐとＬ’ｐのそれぞれについてｐ個用意し、これらの発光用サイリスタＴが千鳥状に配置されるように配列した発光素子アレイ部Ｌｐ，Ｌ’ｐと、これらを駆動する駆動用ＩＣ１３０，１３１を含む発光装置１０である。アレイチップの発光点の間隔が広くても高精細を簡単に実現することができる。
【選択図】 図１０

Description

本発明は、複数の発光素子によって構成された発光素子アレイを含む発光装置およびこの発光装置を備える画像形成装置に関する。
電子写真プリンタなどの光プリンタヘッドとして用いられている発光装置として、多数の発光ダイオードを配列して形成されるＬＥＤアレイがある。このＬＥＤアレイは、発光ダイオードと駆動回路とを個別に接続するためのボンディングパッドを多数有する。たとえば電子写真プリンタを、Ａ３サイズ、６００ｄｐｉの仕様で構成した場合、ボンディングパッドと回路配線との接続箇所の数は、ＬＥＤのアノードまたはカソードを導通基板によって共通電極としても発光素子と同じ数だけ必要となり、約７３００にも及ぶ。このため両者を周知のワイヤボンディング法によって接続する作業に極めて長い時間を必要とするので、生産性を向上させることが困難である。また前記ボンディングパッドを形成するための面積は、発光素子を形成するための面積よりも大きな面積が必要となる上、電子写真プリンタによって形成すべき画像が高精細になるほど、走査方向における単位長あたりの発光素子の数が増加するため、ボンディングパッド数も増加し、装置が大形化する。
ボンディングパッドの数を減少させるための第１の従来の技術として、ダイナミック（時分割）駆動方式の発光素子アレイがある。この技術は、ＬＥＤアレイをｍ１個のＬＥＤから成るｎ１個（ｍ１，ｎ１：いずれも正の整数）のグループで構成し、各グループでＬＥＤのアノードまたはカソードを共通にして、ｍ１×ｎ１のマトリクス配線としたものである。ダイナミック駆動では、このマトリクス配線に与える駆動信号を時分割で切り換えて各ＬＥＤを発光させる。この方式のＬＥＤアレイを用いると、各ＬＥＤと駆動回路とを個別に接続する前述したＬＥＤアレイと比較して、ボンディングパッドの数を１／４程度に減少させることができる（たとえば特許文献１参照）。
また第２の従来の技術として、各ＬＥＤに電界効果トランジスタがそれぞれ接続されて構成される発光素子アレイを駆動する方式の発光装置がある（たとえば特許文献２参照）。この発光装置では、発光素子アレイに、ＮＡＮＤゲートなどから成るスイッチ素子を内蔵した駆動用ＩＣが接続され、この駆動用ＩＣに内蔵されるスイッチ素子が、ストローブ信号（ＳＴＢ）とゲート信号との論理積をとり、このストローブ信号が真値をとる間のみゲート信号を出力することによって、発光素子アレイをダイナミック駆動することができる。
また第３の従来の技術として、発光素子に接続される配線の占有面積を低減するために、発光素子としてＰＮＰＮ構造を有する発光サイリスタを使用し、アノードおよびカソードのいずれか一方を導通基板によって共通に形成し、アノードおよびカソードの他方と、ゲート電極とをマトリックス状に接続する発光素子アレイがある（たとえば特許文献３および４参照）。この方式ではほとんど電流の流れないゲート電極を発光素子アレイ全体にわたって電極配線を用いて接続することによって、電極配線の線幅を細くし、かつ電極配線を形成する面積を低減することができる。
特開平１１−２６８３３３号公報 特開平６−１７７４３１号公報 特開平３−１９４９７８号公報 特開２００１−２１７４５７号公報
第１の従来の技術では、ｍ１＋ｎ１本の電極配線をＬＥＤのアノードまたはカソードと接続するために、ＬＥＤが発光すると、各電極配線にＬＥＤの発光強度に比例した主電流が流れる。この場合、配線抵抗が大きいと配線抵抗の損失によって駆動用ＩＣの消費電力が増大したり、駆動性能が低下したりするので、ある程度電極配線幅を広げて配線抵抗を小さくする必要がある。このため、電極配線を形成するための面積が増し、ＬＥＤアレイが形成されたチップの表面積が増加するという問題がある。
また第２の従来の技術では、ＮＡＮＤゲートなどから成るスイッチ素子を内蔵した駆動用ＩＣを、発光素子アレイに接続する必要がある。複数の発光素子アレイを用いて発光装置を構成する場合には、発光素子アレイの数が増大すると、各発光素子アレイに接続される駆動用ＩＣ数が増大するため、装置全体が複雑化したり、大きくなったりするという問題がある。
また第１〜第３の従来の技術では、たとえば、ｍ１×ｎ１のマトリクス配線を用いてダイナミック（時分割）駆動を行う場合には、１つの発光素子アレイについては、ｍ１＋ｎ１の電極配線ですむ。しかしながら、ｐ１（ｐ１は、２以上の整数）個の発光素子アレイを用いて発光装置を構成する場合には、発光素子アレイの数に比例したｐ１×（ｍ１＋ｎ１）本の電極配線が必要となる。また、発光素子アレイを駆動するための駆動用ＩＣの出力端子の数も、必要な電極配線数に応じて増加するので、駆動用ＩＣの端子の数と１つの発光素子アレイの端子の数とが等しい場合には、発光素子アレイの数だけの駆動用ＩＣが必要となる。このように、複数の発光素子アレイを用いて発光装置を構成したときには、従来の技術では多くの駆動用ＩＣが必要となり、また発光素子アレイと駆動用ＩＣとを接続する配線数が増大するため、装置全体が複雑化したり、装置が大きくなったりするという問題がある。
さらに第１〜第３の従来の技術では、発光素子の間隔を狭くしてさらに高精細化しようとした場合、発光素子アレイの端部から発光素子までの間隔が狭くなるため、発光素子アレイのダイシング加工等が困難となり、高精細化することが難しいという問題もある。
上述に鑑み、本発明の目的は、少ない駆動用ＩＣで時分割駆動することができる発光素子アレイを含み、一つの発光素子アレイ上の発光素子の配列間隔を狭くすることなく高精細化を実現することのできる小形な発光装置、ならびにこの発光装置を備える画像形成装置を提供することである。
本発明の発光装置は、
直線状に配列された複数の第１発光素子を含む第１の発光素子アレイと、
直線状に配列された複数の第２発光素子を含み、前記複数の第２発光素子が前記複数の第１発光素子に対して千鳥状の位置となるように、前記第１の発光素子アレイに隣接して配置された第２の発光素子アレイと、
前記第１および第２の発光素子アレイに対して信号を供給する駆動回路と、を含む発光装置であって、
前記発光素子アレイは、
第１電極と、第２電極と、前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されているときに制御信号が出力される第１制御電極とを備えるｎ（ｎは２以上の整数）個のスイッチ素子であって、前記ｎ個のスイッチ素子の第１電極が相互に電気的に接続されたスイッチ素子と、
前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、を含み、
前記発光素子は、
第３電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、
前記第３電極に第３信号が入力されていて、かつ前記第２制御電極に制御信号が入力されているときに発光するものであり、
前記各信号伝送路には、少なくとも１つの前記発光素子の第２制御電極が接続され、
前記駆動回路は、
前記第１電極と電気的に接続され、前記第１信号を供給する第１の駆動回路と、
前記第２電極と電気的に接続され、前記第２信号を供給する第２の駆動回路と、
前記第３電極と電気的に接続され、前記第３信号を供給する第３の駆動回路と、を含み、
前記第１、第２および第３の駆動回路のいずれか１つは、対応する信号を前記第１および第２の発光素子アレイに対して独立に供給し、他の駆動回路は、対応する信号を共通化して前記第１および第２の発光素子アレイの双方に供給するようにした。
また、本発明の画像形成装置は、本発明の発光装置と、
感光体ドラムに前記発光装置の発光素子からの光を集光する集光手段と、
前記発光装置からの光が前記集光手段によって前記感光体ドラムに集光されて露光された感光体ドラムに現像剤を供給する現像剤供給手段と、
感光体ドラムに現像剤によって形成された画像を記録シートに転写する転写手段と、
記録シートに転写された現像剤を定着させる定着手段と、を含み、
前記第１、第２および第３駆動回路は、画像情報に基づいて前記第１、第２および第３信号をそれぞれ供給するようにした。
本発明の発光装置によれば、発光素子アレイ上に直線状に配列された複数の発光素子が、平面視したときに互いに千鳥状の位置となるように、発光素子アレイ同士が隣接して配置されている。つまり、発光素子は直線状にほぼ等間隔に並べられたものが、例えば２列配列され、これらの配列方向に対し垂直方向には、一方の発光素子アレイの隣接する２つの発光素子の間に、他方の発光素子アレイ部の発光素子の１つが配置されるという位置関係となる。したがって、印字列の方向に多数の発光素子を高密度に配置できる。しかも発光素子アレイの配列間隔を狭くする必要がないため発光素子アレイの端部の加工を容易にすることができる。
このように発光素子アレイを配列する場合、複数列となるため、従来の構成では、駆動用ＩＣや配線数を多数必要とする。しかしながら、本発明に係る発光素子アレイは、以下説明するように少ない駆動用ＩＣ数および配線数で構成された発光装置が実現でき、小形かつ高精細を実現することが容易である。
まず、第１信号および第２信号が共に入力されているときに制御信号を出力するｎ（ｎは２以上の整数）個のスイッチ素子と、前記制御信号が伝送されるｎ本の信号伝送路と、前記信号伝送路からの制御信号と共に、第３信号が入力されているときに発光する複数（ｎ個以上）の発光素子とを含んで構成される。各スイッチ素子の第１電極は、スイッチ素子間でそれぞれ相互に電気的に接続されているので、発光素子アレイに含まれる全てのスイッチ素子に共通の第１信号を与えることができる。
発光素子アレイを構成する各スイッチ素子に共通の第１信号が入力されている場合には、第２信号が入力されるスイッチ素子に接続された信号伝送路に制御信号が出力される。さらに制御信号が出力される信号伝送路に接続された発光素子に第３信号が入力されると、この発光素子が発光する。逆に、発光素子アレイに共通の第１信号が入力されていない場合には、各スイッチ素子は、第２信号が入力されていても、制御信号を出力しないので、発光素子に第３信号が入力されたとしても、第３信号が入力された発光素子は発光しない。
したがって、複数の発光素子アレイを用いて発光装置を構成する場合には、第１信号によって、どの発光素子アレイに属する発光素子を発光させるかを選択することができる（以下、第１信号が入力されている発光素子アレイは選択状態にあるという）。そこで、発光装置を構成する各発光素子アレイに順番に第１信号を与えて選択状態にすることで、各発光素子アレイに第２信号および第３信号を与えるための駆動用ＩＣ、ならびに各発光素子と駆動用ＩＣとの間の配線を共用させて、複数の発光素子アレイ間で時分割駆動を行うことができる。
このように、本発明に係る発光素子アレイを用いて発光装置を構成すると、各発光素子アレイ間で駆動用ＩＣおよび配線を共用することができるので、少ない駆動用ＩＣ数および配線数で構成された発光装置が実現できる。具体的には、駆動用の第１信号〜第３信号は、いずれか１つを各発光素子アレイに対し独立に供給し、他を共通化して供給する。発光素子アレイが複数となっても、この構成にすれば少ない駆動用ＩＣおよび配線数で各発光素子を選択的に発光させることができる。
また本発明の画像形成装置によれば、前記発光装置を用いた画像形成装置が提供される。画像形成手順は、最初に、画像情報に基づいて前記発光装置を前記第１、第２および第３の駆動回路によって駆動して、前記発光装置からの光を集光手段によって、帯電した感光体ドラムに集光することによって、感光体ドラムは露光され、その表面に静電潜像が形成される。次に、静電潜像が形成された感光体ドラムに、現像剤供給手段によって現像剤を供給すると、感光体ドラムに現像剤が付着して画像が形成される。最後に、転写手段によって、感光体ドラムに現像剤によって形成された画像を記録シートに転写して、定着手段によって記録シートに転写された現像剤を定着させることによって、記録シートに画像が形成される。前記発光装置が、小形・高精細であって、安定に動作する信頼性の高いものであるので、例えば２４００ｄｐｉといった高精細な画像を安定に形成することができる画像形成装置となる。
以下、図面を参照して本発明の発光装置および画像形成装置について詳細に説明する。
図１は、本発明の発光装置の発光素子アレイ部分の第１の実施の形態としての発光素子アレイチップ１を示す概略的な等価回路図である。なお、以降の説明において複数の構成要素は、１〜ｋや１〜ｎなどの添字を付して示すが、総称する場合や不特定のものを示す場合、これらの添字を省いて記載する場合がある。
発光素子アレイチップ１は、ｋ（記号ｋは、自然数）個の発光素子と、ｎ個のスイッチ素子と、ｎ本のゲート横配線ＧＨ１〜ＧＨｎとを含む。ｋ個の発光素子は、それぞれ発光サイリスタから成る。スイッチ素子は、ｎ個のサイリスタから成るスイッチ用サイリスタＳ１〜Ｓｎと、第１の抵抗体に対応するｎ個のプルアップ抵抗ＲＰ１〜ＲＰｎと、第２の抵抗体に対応するｎ個のＣＳ抵抗ＲＣＳ１〜ＲＣＳｎとを含む。本実施の形態では、ｎ＝４の場合について説明する。以後、ｋ個の発光素子をそれぞれ発光用サイリスタＴ１〜Ｔｋと記載する場合がある。本実施の形態では、ゲート横配線ＧＨが信号伝送路に対応する。
発光素子を構成する発光用サイリスタＴ１〜Ｔｋの動作を制御するための電極として、アノードａ１〜ａｋおよびＮゲート電極ｂ１〜ｂｋを用いる。各発光用サイリスタＴのカソードは共通の電極として接地されている。本実施の形態では、アノードａが第３電極に対応し、Ｎゲート電極ｂが第２制御電極に対応する。
スイッチ素子を構成するスイッチ用サイリスタＳ１〜Ｓ４の動作を制御するための電極として、アノードｃ１〜ｃ４およびＮゲート電極ｄ１〜ｄ４を用いる。スイッチ用サイリスタＳのカソードは共通の電極として接地されている。本実施の形態では、アノードｃが第２電極に対応し、Ｎゲート電極ｄが第１制御電極に対応する。
スイッチ用サイリスタＳ１〜Ｓ４のＮゲート電極ｄ１〜ｄ４は、ＣＳ抵抗ＲＣＳ１〜ＲＣＳ４の一端、プルアップ抵抗ＲＰ１〜ＲＰ４の一端およびゲート横配線ＧＨ１〜ＧＨ４と接続される。相互に接続される素子の参照符号には互いに同じ番号を付して記載する。たとえば第１番目のスイッチ用サイリスタＳ１のＮゲート電極ｄ１は、第１番目のＣＳ抵抗ＲＣＳ１、第１番目のプルアップ抵抗ＲＰ１および第１番目のゲート横配線ＧＨ１と接続される。第ｉ４（１≦ｉ４≦ｎ、ただしｎ＝４）番目のスイッチ用サイリスタＳｉ４のＮゲート電極ｄｉ４は、第ｉ４番目のＣＳ抵抗ＲＣＳｉ４、プルアップ抵抗ＲＰｉ４およびゲート横配線ＧＨｉ４と接続される。
ＣＳ抵抗ＲＣＳの他端は共通のセレクト信号が入力されるセレクト信号入力端子ＣＳに接続されることで相互に電気的に接続される。プルアップ抵抗ＲＰの他端は、共通の電源電圧が入力される電源電圧入力端子Ｖｃｃに接続される。ゲート横配線ＧＨは、スイッチ用サイリスタＳのＮゲート電極ｄから出力された制御信号を伝送する。本実施の形態では、ＣＳ抵抗ＲＣＳの他端が第１電極に対応し、セレクト信号が第１信号に対応する。
各スイッチ用サイリスタＳのアノードｃ１〜ｃ４は、各ゲート信号入力端子Ｇ１〜Ｇ４にそれぞれ接続される。好ましい構成として、スイッチ用サイリスタＳのアノードｃ１〜ｃ４とゲート信号入力端子Ｇ１〜Ｇ４との間には電流制限抵抗ＲＩ１〜ＲＩ４が接続される。本実施の形態では、ゲート信号が第２信号に対応し、電流制限抵抗ＲＩが第３の抵抗体に対応する。
発光素子として用いられる発光用サイリスタＴは、ｍ個の発光素子ブロックＢ１〜Ｂｍから構成され、１つの発光素子ブロックは、ｎ個以下の発光用サイリスタＴの群からなる。１つの発光素子ブロックＢを構成する発光用サイリスタＴの数は、ｎ以下である。本実施の形態ではｎ＝４であり、すべての発光素子ブロックを構成する発光用サイリスタＴの数をｎ（＝４）に設定している。したがって、発光用サイリスタＴの個数ｋと発光素子ブロックＢの個数ｍとの関係は、ｋ＝４ｍとなる。また、発光用サイリスタＴの配列方向に沿う一方から他方へ向かって、発光用サイリスタＴに番号を第１番から第ｋ番まで付し、各発光素子ブロックにも配列方向の一方から他方へ向かって第１番から第ｍ番まで番号を付すと、第ｉ５（１≦ｉ５≦ｍ）番目の発光素子ブロックＢｉ５には、第４ｉ５−３番目から第４ｉ５番目の発光用サイリスタＴが属する。
各発光素子ブロックＢ１〜Ｂｍに、個別に発光信号入力端子Ａ１〜Ａｍが設けられる。各発光素子ブロックＢを構成する発光用サイリスタＴは、アノードａが発光素子ブロックＢごとに共通の発光信号入力端子Ａに接続されることで相互に電気的に接続される。また、各発光素子ブロックＢを構成する発光用サイリスタＴのＮゲート電極ｂはそれぞれ、異なるゲート横配線ＧＨに接続される。ゲート横配線の配線順に第１番から第４番まで番号を付すと、第ｉ６（１≦ｉ６≦ｍ）番目の発光素子ブロックＢｉ６では、第４ｉ６−３番目の発光用サイリスタＴ４ｉ６−３のゲート電極が１番目のゲート横配線ＧＨ１に接続され、第４ｉ６−２番目の発光用サイリスタＴ４ｉ６−２のゲート電極が２番目のゲート横配線ＧＨ２に接続され、第４ｉ６−１番目の発光用サイリスタＴ４ｉ６−１のゲート電極が３番目のゲート横配線ＧＨ３に接続され、第４ｉ６番目の発光用サイリスタＴ４ｉ６のゲート電極が４番目のゲート横配線ＧＨ４にそれぞれ接続される。また、第ｉ６（１≦ｉ６≦ｍ）番目の発光素子ブロックＢｉ６に属する全ての発光用サイリスタＴのアノードａが共通の発光信号入力端子Ａｉ６に接続される。本実施の形態では、発光信号が第３信号に対応する。
次に、発光素子アレイチップ１に用いられる発光用サイリスタＴとスイッチ用サイリスタＳの構成と動作について説明する。
一般に、発光サイリスタは、直接遷移形のＰ型半導体とＮ型半導体とを交互に積層したＰＮＰＮ構造を有する半導体素子であり、逆阻止３端子サイリスタと同様な負性抵抗特性を有する。各半導体層をカソード側からアノード側へ順に第１半導体層（Ｎ型）、第２半導体層（Ｐ型）、第３半導体層（Ｎ型）、第４半導体層（Ｐ型）とすれば、Ｎゲート電極とは第３半導体層（Ｎ型）に設けられる制御用の電極のことであり、Ｐゲート電極とは第２半導体層（Ｐ型）に設けられる制御用の電極のことである。
カソードを共通の電極として接地する場合はＮゲート電極を用い、アノードを接地する場合はＰゲート電極を用いる。いずれの導電型のゲート電極を用いるかは、アノードまたはカソードのどちらを共通の電極とするかによって決まるので、共通の電極が決まっている場合には、単にゲート電極ｂと記載する。
ここで、発光信号の電圧とは、発光信号がアノードａに与えられることによって、発光用サイリスタＴのアノードａおよびカソード間に印加される電圧を意味し、発光信号の電流とは、発光信号が与えられることによって発光用サイリスタＴのアノードａに流入する電流を意味する。また、制御信号の電圧とは、制御信号がＮゲート電極ｂに与えられることによって、発光用サイリスタＴのＮゲート電極ｂおよびカソード間に印加される電圧を意味し、制御信号の電流とは、制御信号が与えられることによって、Ｎゲート電極ｂに流入する電流を意味する。
図２は、発光用サイリスタＴのアノード電圧とアノード電流との関係である順方向電圧−電流特性を示すグラフである。アノード電圧は、カソードの電位を０（零）ボルト（Ｖ）としたときのアノードの電位を表し、アノード電流は、アノードに流入する電流を表す。
図２は、横軸をアノード電圧とし、縦軸をアノード電流としている。また、図２には負荷線７０も示されている。発光用サイリスタＴは、ゲート電極ｂに制御信号を与えることによってしきい電圧が低下するので、動作点が、順方向電圧−電流特性を表す特性曲線７１と、負荷線７０とが交わるオフ状態のｑ２点から、特性曲線７１と負荷線７０とが交わるオン状態のｑ１点へと遷移することで発光する。オン状態のｑ１点では、アノードとカソードとの間に主電流が流れる。
具体的に数値を使って、発光用サイリスタＴの動作を説明する。ここでは、カソードの電位を０ボルト（Ｖ）として、発光信号がハイ（Ｈ）レベルのとき、アノードａに５Ｖの電位を与え、発光信号がロー（Ｌ）レベルのとき、アノードａに０Ｖの電位を与えるものとする。また制御信号がハイ（Ｈ）レベルのとき、ゲート電極ｂに５Ｖの電位を与え、制御信号がロー（Ｌ）レベルのとき、ゲート電極ｇに０Ｖの電位を与えるものとする。
まず、ゲート信号がハイ（Ｈ）レベルのとき、ゲート電極ｂの電位は５Ｖとなるので、アノード電流を流すためには、ゲート電極ｂの電位５Ｖよりも、第３半導体層（Ｎ型）および第４半導体層（Ｐ型）によって形成されるダイオードの順方向降下電圧分だけ高い電位をアノードａに与える必要がある。順方向降下電圧は、発光サイリスタがＧａＡｓまたはＡｌＧａＡｓで作製される場合には約１．５Ｖである。したがって、発光信号をハイ（Ｈ）レベルにしても、発光用サイリスタＴは、ｑ２点のオフ状態となり発光しない。
次に、ゲート信号がロー（Ｌ）レベルのとき、ゲート電極ｂの電位は０Ｖとなるので、アノード電流を流すためには、ゲート電極ｇの電位０Ｖよりも、第３半導体層（Ｎ型）および第４半導体層（Ｐ型）によって形成されるダイオードの順方向降下電圧分だけ高い電位をアノードａに与える必要がある。したがって、発光信号をハイ（Ｈ）レベルにすれば、発光用サイリスタＴは、ｑ１点のオン状態となりアノード電流が流れ発光する。
なお、スイッチ用サイリスタＳの構成およびその動作も、発光用サイリスタＴの場合と同様に説明することができる。
次に、図１に示した発光素子アレイチップ１の概略的な動作について等価回路図を用いて説明する。
図３は、発光素子アレイチップＬ１の動作を説明するために、図１に示す等価回路図のうちの一部を抽出した図であり、図４は、図３に示す等価回路図を論理回路図記号で示す論理回路図である。図３において、図１と対応する部分には同一の参照符号を付し、説明を省略する。なお、図３では、発光信号入力端子Ａ１と発光信号の出力端子λ１との間、およびゲート信号入力端子Ｇ１とゲート信号の出力端子μ１との間に、１００Ωの大きさの負荷抵抗ＲＬ１，ＲＬ２を設けている。また、プルアップ抵抗ＲＰ１の大きさを２ｋΩに設定し、ＣＳ抵抗ＲＣＳ１の大きさを２ｋΩとし、プルアップ抵抗ＲＰ１の他端には、電源電圧Ｖｃｃとして５Ｖが入力される。なお、図１に示した電流制限抵抗ＲＩはより好ましい構成として例示したものであるので、図３および図５においては用いていない。電流制限抵抗ＲＩの有無によらず、発光素子アレイチップ１の基本的動作は同じである。
図５は、本実施の形態の発光素子アレイチップ１における動作特性の一例を示すグラフである。横軸は時間（単位；１マイクロ秒（μｓ）／ｄｉｖ）、縦軸は信号レベル（単位；ボルト（Ｖ））を示している。図３と図５との対応を示すと、図５で、太い実線はスイッチ用サイリスタＳ１のゲート電極ｄ１の電位、細い実線はセレクト信号入力端子ＣＳの電位、太い破線はスイッチ用サイリスタＳ１のアノードｃ１の電位、細い破線は発光用サイリスタＴ１のアノードａ１の電位をそれぞれ示す。なお、測定は図３に示した１番目の発光用サイリスタＴ１，スイッチ用サイリスタＳ１について行っているが、他の素子についても同様の結果が得られる。
図５に示した動作特性の測定では、発光信号としてハイ（Ｈ）レベルの５ｍＡの電流を与え、発光信号を与えていないときは、ロー（Ｌ）レベルであって、発光用サイリスタＴに電流が流れない状態（０ｍＡ）とする。また、ゲート信号としてゲート信号入力端子Ｇにハイ（Ｈ）レベルの５Ｖの電圧を与え、ゲート信号を与えていないときは、ロー（Ｌ）レベルであって０Ｖの電位が印加されている状態とする。また、セレクト信号としてロー（Ｌ）レベルの０Ｖの電位をセレクト信号入力端子ＣＳに与え、セレクト信号を与えていないときは、ハイ（Ｈ）レベルであって５Ｖの電位が印加されている状態とする。また測定中において電源電圧Ｖｃｃとして５Ｖをプルアップ抵抗ＲＰ１の他端に印加している。負荷抵抗ＲＬ１，ＲＬ２、プルアップ抵抗ＰＲ１およびＣＳ抵抗ＲＣＳ１は、図３に示したものと同じに設定し、好ましい形態として用いる電流制限抵抗ＲＩは、組込まれていない。
まず、図５に示すｔｍ１の時間帯では、ゲート信号、セレクト信号および発光信号を入力した状態であって、ゲート信号入力端子Ｇの電圧がハイレベル（５Ｖ）に設定され、セレクト信号入力端子ＣＳの電圧がローレベル（０Ｖ）に設定され、発光信号入力端子に印加される電流がハイレベル（５ｍＡ）に設定される。
この場合、細い実線で示すようにセレクト信号入力端子ＣＳは、ほぼ０Ｖであり、かつ電源電圧Ｖｃｃは、５Ｖである。仮にスイッチ用サイリスタＳ１および発光用サイリスタＴ１がオフ状態であれば、ゲート電極ｄ１の電位はＣＳ抵抗ＲＣＳ１とプルアップ抵抗ＲＰ１の分圧比である約２．５Ｖを示すが、ｔｍ１の時間帯では、ハイレベル（５Ｖ）の電圧がスイッチ用サイリスタＳ１のアノードｃ１に与えられているので、スイッチ用サイリスタＳ１はオン状態に遷移する。この結果、太い実線で示されるゲート電極ｄ１の電位は、ほぼ０Ｖを示す。この状態では、スイッチ用サイリスタＳ１のゲート電極ｄ１と、発光用サイリスタＴ１のゲート電極ｂ１とは、ゲート横配線ＧＨ１で接続されているので、発光用サイリスタＴ１のゲート電極ｂ１の電位もほぼ０Ｖを示すことになる。このことは、ローレベル（０Ｖ）の制御信号がスイッチ用サイリスタＳ１のゲート電極ｄ１から発光用サイリスタＴ１のゲート電極ｂ１へゲート横配線ＧＨ１を伝送して入力されたことを意味する。さらに、発光用サイリスタＴ１のアノードａ１にもハイレベル（５ｍＡ）の発光信号が与えられることによって、発光用サイリスタＴ１もオン状態に遷移して発光する。このように発光用サイリスタＴ１がオン状態の場合、細い破線で示される発光用サイリスタＴ１のアノードａ１の電位は、発光用サイリスタＴの駆動電圧レベルである約１．８Ｖを
示している。また、太い破線で示されるスイッチ用サイリスタＳ１のアノードｃ１の電位は、スイッチ用サイリスタＳ１がオン状態となったときの、スイッチ用サイリスタＳの駆動電圧レベルである約２Ｖを示している。
次に、図５に示すｔｍ２の時間帯では、セレクト信号および発光信号が入力され、ゲート信号が入力されていない状態であって、ゲート信号入力端子Ｇの電圧がローレベル（０Ｖ）に設定され、セレクト信号入力端子ＣＳの電圧がローレベル（０Ｖ）に設定され、発光信号入力端子に印加される電流がハイレベル（５ｍＡ）に設定される。
この場合も、細い実線で示すようにセレクト信号入力端子ＣＳは、ほぼ０Ｖである。しかし、ｔｍ１の時間帯と異なり、ゲート信号入力端子Ｇの電圧がローレベル（０Ｖ）なので、太い破線で示されるスイッチ用サイリスタＳ１のアノードｃ１の電位は０Ｖであり、スイッチ用サイリスタＳ１はオフ状態である。したがって、太い破線で示されるスイッチ用サイリスタＳ１のゲート電極ｄ１の電位は、ＣＳ抵抗ＲＣＳ１とプルアップ抵抗ＲＰ１との分圧比である約２．５Ｖを示し、ゲート電極ｄ１と接続された発光用サイリスタＴ１のゲート電極ｂ１の電位も約２．５Ｖになる。発光用サイリスタＴ１のアノードａ１には、ハイレベル（５ｍＡ）の発光信号が与えられているが、この場合の発光用サイリスタＴ１のしきい電圧より低いためオフ状態となる。また、細い破線で示される発光用サイリスタＴ１のアノードａ１の電位は、発光信号の入力レベルである５ｍＡの電流を流したときの電位として２．５Ｖを示している。
次に、図５に示すｔｍ３の時間帯では、ゲート信号、および発光信号を入力し、セレクト信号を入力していない状態であって、ゲート信号入力端子Ｇの電圧がハイレベル（５Ｖ）に設定され、セレクト信号入力端子ＣＳの電圧がハイレベル（５Ｖ）に設定され、発光信号入力端子に印加される電流がハイレベル（５ｍＡ）に設定される。
この場合、細い実線で示すようにセレクト信号入力端子ＣＳはほぼ５Ｖである。太い実線で示されるスイッチ用サイリスタＳ１のゲート電極ｄ１の電位もほぼ５Ｖになるが、図５に示す実験結果ではＣＲ時定数のために、ｔｍ３の時間帯において３〜５Ｖの電位を示している。ゲート信号入力端子Ｇにはハイレベル（５Ｖ）の電圧が与えられているが、ゲート電極ｄ１の電位が高いためにしきい電圧がゲート信号の電圧レベルより高くなり、スイッチ用サイリスタＳ１はオフ状態になる。したがって、太い破線で示されるスイッチ用サイリスタＳ１のアノードｃ１の電位は、ゲート信号の入力レベルである５Ｖを示している。同様に、発光用サイリスタＴ１にはハイレベル（５ｍＡ）の発光信号が与えられているが、スイッチ用サイリスタＳ１のゲート電極ｄ１と接続されたゲート電極ｂ１の電位が高いために、発光用サイリスタＴ１はオフ状態になる。したがってまた、細い破線で示される発光用サイリスタＴ１のアノードａ１の電位は、発光信号の入力レベルである５ｍＡの電流を流したときの電位として２．５Ｖを示している。
最後に、図５に示すｔｍ４の時間帯では、発光信号のみを入力し、ゲート信号およびセレクト信号を入力していない状態であって、ゲート信号入力端子Ｇの電圧がローレベル（０Ｖ）に設定され、セレクト信号入力端子ＣＳの電圧がハイレベル（５Ｖ）に設定され、発光信号入力端子に印加される電流がハイレベル（５ｍＡ）に設定される。
この場合、細い実線で示すようにセレクト信号入力端子ＣＳはほぼ５Ｖであり、太い実線で示されるスイッチ用サイリスタＳ１のゲート電極ｄ１の電位もほぼ５Ｖを示す。また、ゲート信号入力端子Ｇの電圧がローレベル（０Ｖ）なので、太い破線で示されるスイッチ用サイリスタＳ１のアノードｃ１の電位は０Ｖを示し、スイッチ用サイリスタＳ１はオフ状態である。一方、発光用サイリスタＴ１にはハイレベル（５ｍＡ）の発光信号が与えられているが、スイッチ用サイリスタＳ１のゲート電極ｄ１と接続されたゲート電極ｂ１の電位が５Ｖと高いために、発光用サイリスタＴ１はオフ状態になる。したがって、細い破線で示される発光用サイリスタＴ１のアノードａ１の電位は、発光信号の入力レベルである５ｍＡの電流を流したときの電位として２．５Ｖを示している。
以上のように、ｔｍ１の時間帯においては、セレクト信号を与えた状態で、ゲート信号をスイッチ用サイリスタＳ１のアノードｃ１に与えると、スイッチ用サイリスタＳ１がオン状態となってゲート電極ｄ１の電位がローレベル（０Ｖ）になる。このゲート電極ｄ１のローレベル（０Ｖ）の電位が制御信号としてゲート横配線ＧＨ１を伝送してスイッチ用サイリスタＳ１のゲート電極ｄ１に伝送され、発光用サイリスタＴ１のゲート電極ｂ１の電位も０Ｖになる。そして、制御信号が与えられた状態で発光用サイリスタＴ１のアノードａ１に発光信号が与えられると、発光用サイリスタＴ１を発光させることができる。このようにセレクト信号、ゲート信号および発光信号の３つの信号の全てが与えられたときにのみ発光用サイリスタＴ１が発光し、３つの信号のうちの１つでも与えられなければ発光用サイリスタＴ１は発光しない。
図３および図４に示す回路の真理値表を表１にまとめる。表１において出力がハイ（Ｈ）レベルのときに、発光用サイリスタＴ１が発光し、出力がロー（Ｌ）レベルのときには、発光用サイリスタＴ１は、消灯している。表１からわかるように、セレクト信号入力端子ＣＳがロー（Ｌ）レベル、かつゲート信号入力端子Ｇ１がハイ（Ｈ）レベル、かつ発光信号入力端子Ａ１がハイ（Ｈ）レベルのときにのみ発光用サイリスタＴ１を選択的に発光させることができる。
Figure 2009262419
図１に示す発光素子アレイチップ１においても、同様のことが成立する。発光素子アレイチップ１のスイッチ用サイリスタＳのゲート電極ｄは共通のセレクト信号入力端子ＣＳに接続されているので、共通のセレクト信号入力端子ＣＳからローレベルの電圧が入力されると、全てのスイッチ用サイリスタＳ１〜Ｓ４のゲート電極ｄ１〜ｄ４の電位がＣＳ抵抗ＲＣＳの抵抗値とプルアップ抵抗ＲＰの抵抗値との分圧比で決まる電位（例えばこの例において分圧比が１：１のときには約２．５Ｖ）になる。この状態が、発光素子アレイチップ１の選択状態（セレクト状態）である。このセレクト状態のときに、第ｉ７（１≦ｉ７≦４）番目のゲート信号入力端子Ｇｉ７から第ｉ７番目のスイッチ用サイリスタＳｉ７のアノードｃｉ７にゲート信号が入力されると、その入力された第ｉ７番目のスイッチ用サイリスタＳｉ７がオン状態に遷移する。すると、第ｉ７番目のスイッチ用サイリスタＳｉ７のゲート電極ｄｉ７の電圧がほぼ０Ｖになり、この結果、そのゲート電極ｄｉ７に接続された第ｉ７番目のゲート横配線ＧＨｉ７、およびその第ｉ７番目のゲート横配線に接続された発光用サイリスタＴのゲート電極ｂの電圧がほぼ０Ｖになる。このことは、ローレベル（０Ｖ）の制御信号がスイッチ用サイリスタＳｉ７のゲート電極ｄｉ７から発光用サイリスタＴのゲート電極ｂへゲート横配線ＧＨｉ７を伝送して入力されたことを意味する。さらに第ｉ７番目のゲート横配線ＧＨｉ７に接続された発光用サイリスタＴのアノードａに発光信号を与えることで、その発光用サイリスタＴを選択的に発光させることができる。
以上のように、ローレベルのセレクト信号が入力されてスイッチ用サイリスタＳがセレクト状態にあるときに、スイッチ用サイリスタＳのうち、ゲート信号がアノードｃに入力されたスイッチ用サイリスタＳはオン状態に遷移する。スイッチ用サイリスタＳがオン状態に遷移するとそのゲート電極ｄの電位は０Ｖになり、スイッチ用サイリスタＳとゲート横配線で接続された発光用サイリスタＴのゲート電極ｂの電位も０になる。この状態で発光用サイリスタＴのアノードａに発光信号が入力されると、その発光用サイリスタはオン状態に遷移し発光する。
セレクト信号が入力されていないとき（セレクト状態にないとき）には、ゲート信号が発光素子アレイチップ１のスイッチ用サイリスタＳのアノードｃに入力されても、スイッチ用サイリスタＳはオン状態に遷移することはない。したがって、そのスイッチ用サイリスタＳにゲート横配線ＧＨで接続された発光用サイリスタＴのアノードａに発光信号を与えても、その発光用サイリスタＴを発光させることはできない。
このように、セレクト信号によって、ゲート信号をスイッチ用サイリスタＳから発光用サイリスタＴに受け渡すか否かを制御することができることから、複数の発光素子アレイチップを用いた発光装置では、発光素子アレイチップ間で発光信号およびゲート信号を共用して時分割駆動を行うことができる。
また、図１に示した発光素子アレイチップ１においては、発光素子ブロックＢ内においてアノードａが共通の発光信号入力端子Ａに接続されるため、発光素子アレイチップ１内においてもダイナミック駆動を実現できる。図１では、発光信号は発光素子ブロックＢごとに設置された発光信号入力端子Ａに入力される。発光信号は、選択された発光素子ブロックＢのすべての発光用サイリスタＴのアノードａに与えられるが、同じブロックに属する発光用サイリスタＴは異なるゲート横配線ＧＨに接続されているため、ゲート信号によって発光させる発光用サイリスタＴを選択的に発光させることができる。
このようにすれば、複数の発光素子ブロックＢにおいてゲート横配線ＧＨを共用することができるため、複数の発光素子ブロック間で時分割駆動をすることができ、発光用サイリスタＴの数が多くてもゲート横配線ＧＨの数を減らすことができてチップ幅を縮小することができる。また、ゲート横配線ＧＨの数が減るから、スイッチ用サイリスタＳの数も少なくて済み構成を簡単にすることができる。
また、図１に示した発光素子アレイチップ１においては、好ましい構成として、スイッチ用サイリスタＳのアノードｃ１，ｃ２，ｃ３，ｃ４とゲート信号入力端子Ｇ１、Ｇ２、Ｇ３、Ｇ４との間には電流制限抵抗ＲＩ１〜ＲＩ４が接続される。
発光素子アレイを用いて発光装置を構成する場合には、高速化の目的で、複数の発光素子アレイチップ１にセレクト信号を同時に与えて、複数の発光素子アレイチップ１を同時にセレクト状態にすることができる。このとき、セレクト状態にある複数の発光素子アレイチップ１間では、ゲート信号が共用されているので、複数のスイッチ用サイリスタＳが同時期にスイッチングする。一般に発光サイリスタがスイッチングしてオン状態に遷移すると、アノードとカソードとの間に主電流が流れるので、ゲート信号供給用の駆動回路の出力電圧が低下する。したがって、複数のスイッチ用サイリスタＳのアノードｃに入力されるゲート信号のタイミングがずれる場合には、最初にゲート信号が入力されるスイッチ用サイリスタＳがスイッチングして主電流が流れると、遅れてゲート信号が入力されるスイッチ用サイリスタＳは、ゲート信号の電圧の不足のためにスイッチングしないことが起こりえる。そこで、各スイッチ用サイリスタＳのアノードｃに接続された電流制限抵抗ＲＩを介してゲート信号を与えることで、駆動回路の出力電圧の低下を抑制し、複数のスイッチ用サイリスタを確実にスイッチングさせることができる。
次に、本実施の形態の発光素子アレイチップ１の構成について具体的に説明する。
図６は、第１の実施の形態の発光素子アレイチップ１の基本構成を示す平面図である。図７は、図６の切断面線ＶＩＩ−ＶＩＩから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。図８は、図６の切断面線ＶＩＩＩ−ＶＩＩＩから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。なお図６は、各発光用サイリスタＴの光の出射方向を紙面に垂直手前側として配置された発光素子アレイチップ１の平面を示し、ゲート横配線ＧＨ１〜ＧＨ４、電源ライン１１、セレクト信号伝送路１４、電源用ボンディングパッドＶｓ、セレクト信号入力端子ＣＳ、発光用サイリスタＴ、スイッチ用サイリスタＳ、プルアップ抵抗ＲＰ、およびＣＳ抵抗ＲＣＳは、図解を容易にするため斜線を付して示されている。
発光素子アレイチップ１に含まれる複数の発光用サイリスタＴは、相互に間隔Ｗ１をあけて配列されている。発光用サイリスタＴは、露光用の発光素子である。本実施の形態では、各発光用サイリスタＴは、等間隔に配列され、かつ直線状に配列される。各発光用サイリスタＴの光の出射方向に沿う方向を厚み方向Ｚとし、配列方向Ｘおよび厚み方向Ｚに垂直な方向を幅方向Ｙとする。発光用サイリスタＴは、６００ｎｍ〜８００ｎｍの波長の光を発光可能に形成される。
発光用サイリスタＴは、ＰＮＰＮ構造を有する発光サイリスタによって形成されるので、Ｐ型半導体と、Ｎ型半導体とを交互に積層した単純な構成で実現することができ、装置の作成が容易となる。前述したように、発光用サイリスタＴはゲート電極ｂ１〜ｂｋに、制御信号を与えることによって発光信号の電圧よりも、しきい電圧が低下した状態で、発光信号がアノードａ１〜ａｋに与えられたとき発光する。
発光用サイリスタＴ１〜Ｔｋは、発光素子ブロックＢ１〜Ｂｍに分けられ、同一の発光素子ブロックＢに属する発光用サイリスタＴのアノードａは共通の発光信号入力端子Ａとしてのボンディングパッドに接続される。本実施の形態における発光信号用ボンディングパッドＡは、第３ボンディングパッドに対応する。また、本実施の形態では、ゲート横配線ＧＨの本数に等しい４個の発光用サイリスタＴが１つの発光素子ブロックＢを構成する。たとえば、発光用サイリスタＴの配列方向に沿う一方から他方へ向かって、発光用サイリスタＴに番号を第１番から第ｋ番まで付し、配列方向に沿う一方から他方へ向かって、発光素子ブロックＢに番号を第１番から第ｍ番まで付すと、第ｉ６（１≦ｉ６≦ｍ）番目の発光素子ブロックＢｉ６に属する第４ｉ６−３番目から第４ｉ６番目の全ての発光用サイリスタＴ４ｉ６−３〜Ｔ４ｉ６のアノードａと、発光信号用ボンディングパッドＡｉ６との間に接続部６０が設けられて、電気的に接続される。発光用サイリスタＴのアノードａと発光信号用ボンディングパッドＡと接続部６０とは同時に一体で形成される。また、本実施の形態では、好ましい構成として、発光信号用ボンディングパッドＡは発光用サイリスタＴの配列方向Ｘに沿って、ゲート横配線ＧＨを挟んで発光用サイリスタＴと反対側に設置される。
配列方向Ｘの各発光用サイリスタＴの間隔Ｗ１および発光用サイリスタＴの配列方向Ｘの長さＷ２は、発光素子アレイチップ１が搭載される後述する画像形成装置８７において形成すべき画像の解像度によって決定され、たとえば画像の解像度が６００ｄｐｉの場合、間隔Ｗ１は、約２４μｍに選ばれ、長さＷ２は、約１８μｍに選ばれる。
各ゲート横配線ＧＨは、発光素子アレイチップ１に沿って配列方向Ｘに、発光素子アレイチップ１の配列方向Ｘの一端部から他端部間にわたって延びる。各ゲート横配線ＧＨは、幅方向Ｙに間隔をあけて配列される。本実施の形態では、発光用サイリスタＴに近接する側から順番に、ゲート横配線ＧＨ４、ゲート横配線ＧＨ３、ゲート横配線ＧＨ２およびゲート横配線ＧＨ１の順番に配列される。さらに、本実施の形態では、セレクト信号をスイッチ用サイリスタＳのゲート電極ｄに供給するためのセレクト信号伝送路１４がゲート横配線ＧＨ１と平行に、発光用サイリスタＴと離反する側に配置される。セレクト信号伝送路１４は、接続部７５を介してセレクト信号入力端子ＣＳとしてのボンディングパッドに接続される。本実施の形態におけるセレクト信号用ボンディングパッドＣＳは、第１ボンディングパッドに対応する。また、各ゲート横配線ＧＨ間およびゲート横配線ＧＨ１とセレクト信号伝送路１４との間の間隔Ｗ３は、相互に隣接するゲート横配線ＧＨ間およびゲート横配線ＧＨ１とセレクト信号伝送路１４との間で短絡が生じない距離に選ばれ、たとえば５μｍに選ばれる。
発光用サイリスタＴのゲート電極ｂ１〜ｂｋは、本実施の形態では、後述する第３半導体層２４によって構成され、ゲート横配線ＧＨ１〜ＧＨ４のいずれかとの間に接続部６１，６２，６３，６４が形成される。ここで、発光用サイリスタＴの配列方向に沿う一方から他方へ向かって、発光用サイリスタＴに番号を第１番から第ｋ番まで付し、配列方向の一方から他方へ向かって発光素子ブロックＢに第１番から第ｍ番まで番号を付すことにすれば、配列方向に沿う第ｉ６（１≦ｉ６≦ｍ）番目の発光素子ブロックＢｉ６に属する第４ｉ６−３番目から第４ｉ６番目の発光用サイリスタＴについては、第４ｉ６−３番目の発光用サイリスタＴ４ｉ６−３のゲート電極と第１番目のゲート横配線ＧＨ１との間に接続部６１が形成され、第４ｉ６−２番目の発光用サイリスタＴ４ｉ６−２のゲート電極と第２番目のゲート横配線ＧＨ２との間に接続部６２が形成され、第４ｉ６−１番目の発光用サイリスタＴ４ｉ６−１のゲート電極と第３番目のゲート横配線ＧＨ３との間に接続部６３が形成され、第４ｉ６番目の発光用サイリスタＴ４ｉ６のゲート電極と第４番目のゲート横配線ＧＨ４との間に接続部６４が形成される。また、第ｉ６（１≦ｉ６≦ｍ）番目の発光素子ブロックＢｉ６に属する全ての発光用サイリスタＴのアノードａと配列方向に沿うｉ６番目の発光信号入力端子Ａｉ６との間に接続部６０が形成される。このように、同じ発光素子ブロックＢに属する発光用サイリスタＴが異なるゲート横配線ＧＨに接続されることで、前述したように発光用サイリスタＴのダイナミック駆動が可能となる。
スイッチ用サイリスタＳは、好ましい構成として、発光信号用ボンディングパッドＡ間に生じたスペースに配置される。複数の発光用サイリスタＴからなる１つの発光素子ブロックＢに対して、発光信号を供給するためのボンディングパッドを１つ備えることとなるので、発光信号用ボンディングパッドＡ間にスペースを生じ、そのスペースを有効に活用してスイッチ素子などを配置することができる。各スイッチ用サイリスタＳのアノードｃにゲート信号を供給するためのゲート信号入力端子Ｇとしてのボンディングパッドも、ボンディングパッド間に生じたスペースを活用して配置される。
本実施の形態では、ゲート信号用ボンディングパッドＧは第２ボンディングパッドに対応する。アノードｃとゲート信号用ボンディングパッドＧとは一体に形成される。このように配置することで、スイッチ用サイリスタＳなどを設けても、発光素子アレイチップ全体の大きさがそれによって増大することを避けることができ、小形な発光素子アレイチップを構成することができる。なお、スイッチ用サイリスタＳの個数ｎはゲート横配線ＧＨの本数に等しく、本実施の形態ではｎ＝４である。また、ＣＳ抵抗ＲＣＳも、発光信号入力端子Ａとしてのボンディングパッド間に生じたスペースを利用して、スイッチ用サイリスタＳに近接して配置される。
本実施の形態におけるスイッチ用サイリスタＳのゲート電極ｄは、後述する第３半導体層３４で構成される。スイッチ用サイリスタＳのゲート電極ｄとＣＳ抵抗ＲＣＳとの間には接続部６５が形成され、さらにゲート電極ｄと対応するゲート横配線ＧＨとの間にも接続部６６が形成されることで電気的に接続される。ゲート電極ｄとＣＳ抵抗ＲＣＳとを接続する接続部６５と、ゲート電極ｄとゲート横配線ＧＨとを接続する接続部６６とは一体に形成される。また、ＣＳ抵抗ＲＣＳは、半導体膜のシート抵抗を利用したもので構成され、ＣＳ抵抗ＲＣＳとセレクト信号伝送路１４との間に接続部６７が形成される。
プルアップ抵抗ＲＰは、本実施の形態では、スイッチ用サイリスタＳを構成する半導体層の一部を用いて、スイッチ用サイリスタＳと一体で形成される。プルアップ抵抗ＲＰは半導体膜のシート抵抗を利用したものである。プルアップ抵抗ＲＰの一部と電源ライン１１との間に接続部６８が形成され、プルアップ抵抗の接続部６８の側に電源電圧Ｖｃｃが与えられる。
電源ライン１１は、ゲート横配線ＧＨと平行に配線され、本実施の形態では、発光信号用ボンディングパッドＡを挟んでゲート横配線ＧＨと離反する側に配置される。電源ライン１１は、接続部６９によって、電源電圧Ｖｃｃが与えられるボンディングパッドに電気的に接続される。電源電圧Ｖｃｃが与えられるボンディングパッドを単に電源用ボンディングパッドＶｓと記載する場合がある。
発光用サイリスタＴのアノードａ、スイッチ用サイリスタＳのアノードｃ、ゲート横配線ＧＨ、セレクト信号伝送路１４、電源ライン１１、接続部６０〜６９、発光信号用ボンディングパッドＡ、ゲート信号用ボンディングパッドＧ、セレクト信号用ボンディングパッドＣＳ、および電源用ボンディングパッドＶｓは、金属材料および合金材料などの導電性を有する材料によって形成される。具体的には、金（Ａｕ）、金とゲルマニウムとの合金（ＡｕＧｅ）、金と亜鉛との合金（ＡｕＺｎ）、ニッケル（Ｎｉ）およびアルミニウム（Ａｌ）などによって形成される。
また、図６に示す発光素子アレイチップ１は、好ましい構成として、スイッチ用サイリスタＳの表面（基板反対側）に遮光手段として遮光膜１２を設けている。スイッチ用サイリスタＳは、発光用サイリスタＴと同様にスイッチングの際に発光するが、その発光は不要であり、発光による光が発光用サイリスタＴに入射して発光用サイリスタＴのしきい値を変動させてしまうことを避けるために、遮光膜１２が用いられる。遮光膜１２としては、その発光に対して不透明な材質から成る部材で表面を覆ったものとすればよい。適当な層間絶縁膜を施した場合には、ゲート横配線ＧＨに用いる金（Ａｕ）薄膜などが好適に用いられる。また、スイッチ用サイリスタＳと発光用サイリスタＴとをできるだけ遠ざけて配置することも有効であり、図６の平面図で示すように、ゲート横配線ＧＨを跨いで一方側に発光用サイリスタＴ、他方側にスイッチ用サイリスタＳを配置するようにしてもよい。
なお、前述した電流制限抵抗ＲＩはより好ましい構成として付加する場合があるが、図６に示した発光素子アレイチップ１の平面図においては用いていない。
以下、発光素子アレイチップ１の構成について、図７〜図９を参照してさらに詳細に説明する。
発光用サイリスタＴには、基板２１の厚み方向Ｚの一表面上に第１半導体層２２、第２半導体層２３、第３半導体層２４、第４半導体層２５およびオーミックコンタクト層２７がこの順に積層される構造が含まれる。ここで、第１半導体層２２と第３半導体層２４とには、Ｎ型またはＰ型のいずれか一方の導電型が用いられ、第２半導体層２３と第４半導体層２５には他方の導電型が用いられることによって、ＮＰＮＰまたはＰＮＰＮのサイリスタ構造が形成される。また、オーミックコンタクト層２７には、第４半導体層２５と同じ導電型の半導体が用いられる。
スイッチ用サイリスタＳは、本実施の形態では発光用サイリスタＴと同時に形成されるので各層の構成は同一となる。具体的には、スイッチ用サイリスタＳは、基板２１の表面のうち、発光用サイリスタＴが形成された面と同一表面上に、第１半導体層３２、第２半導体層３３、第３半導体層３４、第４半導体層３５、およびオーミックコンタクト層３７がこの順に積層されて形成される。以下の説明において、発光用サイリスタＴに関する説明はスイッチ用サイリスタＳについても同様である。
基板２１には、本実施の形態では、第１半導体層２２と同じ導電型の半導体基板が用いられる。基板２１の厚み方向Ｚで、各半導体層２２〜２５が積層されている表面とは反対側の表面上には、全面にわたって裏面電極２６が形成される。裏面電極２６は、金属材料および合材料などの導電性を有する材料によって形成される。具体的には裏面電極２６は、金（Ａｕ）、金とゲルマニウムとの合金（ＡｕＧｅ）および金と亜鉛との合金（ＡｕＺｎ）などによって形成される。裏面電極２６は、各発光用サイリスタＴの共通の電極として用いられる。
本実施の形態では、第１半導体層２２と第３半導体層２４の導電型はＮ型であり、第２半導体層２３と第４半導体層２５の導電型はＰ型である。したがって、発光用サイリスタＴおよびスイッチ用サイリスタＳのカソードが共通の電極としての裏面電極２６に接続され、ゲート電極にはＮゲート電極が用いられる。裏面電極２６を接地して、カソード電位を零（０）ボルト（Ｖ）にすると、各発光用サイリスタＴのアノードａに電圧または電流を印加する電源に、正電源を用いることができるので好ましい。
絶縁層２８は、発光用サイリスタＴおよびスイッチ用サイリスタＳの表面に沿って形成されており、発光用サイリスタＴとスイッチ用サイリスタＳとの間にも形成され、各発光用サイリスタＴおよび各スイッチ用サイリスタＳが相互に絶縁層２８によって電気的に絶縁される。絶縁層２８は、電気絶縁性および透光性ならびに平坦性を有する樹脂材料によって形成される。たとえば、ポリイミドおよびベンゾシクロブテン（ＢＣＢ）など、発光用サイリスタＴが発する波長の光の９５％以上を透過する樹脂材料が用いられる。
絶縁層２８のうち、オーミックコンタクト層２７の表面（基板と離反する側）を覆う部分の一部に貫通孔２９が形成される。この貫通孔２９にアノードａの一部が形成されて、オーミックコンタクト層２７に接触している。貫通孔２９は、発光用サイリスタＴの配列方向Ｘの中央で、かつ発光用サイリスタＴの幅方向Ｙの中央が絶縁層２８から露出するように形成されており、アノードａからの電流を、発光用サイリスタＴの中央部に効率的に供給して、発光用サイリスタＴを発光させることができる。発光用サイリスタＴでは、主に第３半導体層２４と、第４半導体層２５との界面付近で、第３半導体層２４寄りの領域において光が発生する。
発光用サイリスタＴのアノードａの配列方向Ｘの長さＷ３は、発光用サイリスタＴの配列方向Ｘの長さＷ２の１／３以下に形成される。アノードａは、発光用サイリスタＴの光の出射方向の一部を覆うが、長さＷ３を前述したように選ぶことによって、発光用サイリスタＴから発せられ光を、なるべく遮らないようにする。
基板２１、各半導体層２２〜２５およびオーミックコンタクト層２７の材料などについてさらに具体的に説明する。
基板２１は、ＩＩＩ−Ｖ族化合物半導体およびＩＩ−ＶＩ族化合物半導体などの結晶成長が可能な半導体基板であり、たとえば、ガリウム砒素（ＧａＡｓ）、インジウムリン（ＩｎＰ）、ガリウムリン（ＧａＰ）、シリコン（Ｓｉ）およびゲルマニウム（Ｇｅ）などの半導体材料によって形成される。
第１半導体層２２は、ガリウム砒素（ＧａＡｓ）、アルミニウムガリウム砒素（ＡｌＧａＡｓ）およびインジウムガリウムリン（ＩｎＧａＰ）などの半導体材料によって形成される。第１半導体層２２のキャリア密度は、１×１０１８ｃｍ−３程度のものが望ましい。
第２半導体層２３は、アルミニウムガリウム砒素（ＡｌＧａＡｓ）およびガリウム砒素（ＧａＡｓ）などの半導体材料によって形成される。第２半導体層２３を形成する半導体材料には、第１半導体層２２を形成する半導体材料のエネルギーギャップと同じ、もしくは第１半導体層２２を形成する半導体材料のエネルギーギャップよりもエネルギーギャップが小さいものが選ばれる。第２半導体層２３のキャリア密度は１×１０１７ｃｍ−３程度のものが望ましい。
第３半導体層２４は、アルミニウムガリウム砒素（ＡｌＧａＡｓ）およびガリウム砒素（ＧａＡｓ）などの半導体材料によって形成される。第３半導体層２４を形成する半導体材料には、第２半導体層２３を形成する半導体材料のエネルギーギャップと同じ、もしくは第２半導体層２３を形成する半導体材料のエネルギーギャップよりもエネルギーギャップが小さいものが選ばれる。第３半導体層２４のキャリア密度は、１×１０１８ｃｍ−３程度のものであることが望ましい。第３半導体層２４は、アルミニウムガリウム砒素（ＡｌＧａＡｓ）およびガリウム砒素（ＧａＡｓ）などの半導体材料によって形成することによって、発光素子として高い内部量子効率を得ることができる。
第４半導体層２５は、アルミニウムガリウム砒素（ＡｌＧａＡｓ）およびガリウム砒素（ＧａＡｓ）などの半導体材料によって形成される。第４半導体層２５を形成する半導体材料には、第２半導体層２３および第３半導体層２４を形成する半導体材料のエネルギーギャップと同じ、もしくは第２半導体層２３および第３半導体層２４を形成する半導体材料のエネルギーギャップよりもエネルギーギャップが大きいものが選ばれる。第４半導体層２５のキャリア密度は、１×１０１８ｃｍ−３程度のものであることが望ましい。
オーミックコンタクト層２７は、ガリウム砒素（ＧａＡｓ）およびインジウムガリウムリン（ＩｎＧａＰ）などの半導体材料によって形成される第４半導体層２５と同じ導電型の半導体層であり、アノード配線Ｅとのオーミック接合を行うためのものである。オーミックコンタクト層２７のキャリア密度は１×１０１９ｃｍ−３以上のものが望ましい。
第１半導体層２２、第２半導体層２３、第３半導体層２４、第４半導体層２５およびオーミックコンタクト層２７は、基板２１の一表面に分子線エピタキシャル成長および化学気相成長（ＣＶＤ）法などのエピタキシャル成長法用いて順次積層して形成することができる。その後、フォトリソグラフィを用いたパターニングとエッチングとを用いて、各発光用サイリスタＴおよびスイッチ用サイリスタＳが形成される。したがって、一連の製造プロセスにおいて、発光用サイリスタＴおよびスイッチ用サイリスタＳを同時に形成することになるので、スイッチ用サイリスタＳおよび発光用サイリスタＴを構成する各半導体層の層構成が同一になる。結果として、スイッチ用サイリスタＳおよび発光用サイリスタＴはいずれも発光機能およびスイッチ機能の両方を兼ね備えたものになるが、スイッチ用サイリスタＳはそのうちスイッチ機能のみを用いる。このようにすれば同じ構造で特性が安定したものを一度に簡単に作製することができ、製造コストを低減することができる。
なお、絶縁層２８は、各半導体層を形成した後、前述したポリイミドなどの樹脂材料をスピンコーティングしてから硬化させ、さらに電極と発光用サイリスタＴとの接続に必要な各貫通孔２９，３０を形成するためにフォトリソグラフィによるパターニングおよびエッチングを施すことで作製される。
図８に示すように、発光用サイリスタＴの幅方向Ｙの形状については、発光用サイリスタＴの第１半導体層２２と、第２半導体層２３と、第３半導体層２４とのゲート横配線ＧＨ寄りの端部は、第４半導体層２５と、オーミックコンタクト層２７とのゲート横配線ＧＨ寄りの端部よりも、ゲート横配線ＧＨに向かって突出し、ゲート横配線ＧＨとの被接続部１０１を構成する。被接続部１０１の配列方向Ｘの長さは、前述した長さＷ２と等しい。なお、第３半導体層２４のうち、被接続部１０１を構成する部分は、第４半導体層２５が積層される部分よりも厚みが小さい。この理由は、エッチング工程によって、第３半導体層２４の表面を露出させて被接続部１０１を形成するときに、第４半導体層２５が残存しないようにオーバーエッチングするためである。
スイッチ用サイリスタＳの幅方向Ｙの形状についても同様に、スイッチ用サイリスタＳの第１半導体層３２と、第２半導体層３３と、第３半導体層３４とのゲート横配線ＧＨ寄りの端部は、第４半導体層３５と、オーミックコンタクト層３７とのゲート横配線ＧＨ寄りの端部よりも、ゲート横配線ＧＨに向かって突出し、ゲート横配線ＧＨとの被接続部１０２を構成する。また、オーバーエッチングを施すために、第３半導体層３４のうち、被接続部１０２を構成する部分の厚みは、第４半導体層３５が積層される部分の厚みよりも小さく形成される。
絶縁層２８は、発光用サイリスタＴおよびスイッチ用サイリスタＳの表面に沿って形成されるとともに、発光用サイリスタＴとスイッチ用サイリスタＳとの間にも形成され、発光用サイリスタＴとスイッチ用サイリスタＳとが絶縁層２８によって電気的に絶縁される。発光用サイリスタＴとスイッチ用サイリスタＳとの間に形成された絶縁層２８の表面には、ゲート横配線ＧＨおよびセレクト信号伝送路１４が形成され、さらにそれらの表面に沿って絶縁層１０３が形成される。また、スイッチ用サイリスタＳを挟んでゲート横配線と離反する側の絶縁層２８の表面には、電源ライン１１が形成され、さらにその表面に沿って絶縁層１０３が形成される。
形成された絶縁層２８，１０３のうち、発光用サイリスタＴの被接続部１０１およびゲート横配線ＧＨの表面（基板反対側）に積層される部分には、貫通孔１０４，１０５が形成される。発光用サイリスタＴの第３半導体層２４（ゲート電極ｂに対応する）とゲート横配線ＧＨとを電気的に接続する接続部６１は、これらの貫通孔１０４，１０５の部分および貫通孔１０４，１０５に挟まれた絶縁層２８，１０３の部分に積層して設けられる。また、絶縁層２８，１０３のうち、スイッチ用サイリスタＳの被接続部１０２およびゲート横配線ＧＨの表面（基板反対側）に積層される部分にも、貫通孔１０５，１０６が形成される。スイッチ用サイリスタＳの第３半導体層３４（ゲート電極ｄに対応する）とゲート横配線ＧＨを電気的に接続する接続部６６は、これらの貫通孔１０５，１０６の部分および貫通孔１０５，１０６に挟まれた絶縁層２８，１０３とに積層して設けられる。図８に示すように、ゲート横配線ＧＨに積層する部分の絶縁層１０３に設けられた貫通孔１０５が共通する場合には、接続部６１，６６は一体で形成される。
また、前述したように、発光用サイリスタＴに積層される絶縁層２８のうち、オーミックコンタクト層２７の表面（基板反対側）に積層される部分の一部には貫通孔２９が形成される。この貫通孔２９にアノードａの一部が形成されて、オーミックコンタクト層２７に接触している。アノードａは、発光信号入力端子Ａとの接続部６０とともに一体形成される。接続部６０は発光用サイリスタＴの第４半導体層２５とオーミックコンタクト層２７のゲート横配線ＧＨ寄りの端部の一部を覆い、第３半導体層２４に設けられた被接続部１０１に積層された絶縁層２８の表面（基板反対側）の一部も積層して形成される。同様に、スイッチ用サイリスタＳに積層される絶縁層２８のうち、オーミックコンタクト層３７の表面（基板反対側）に積層される部分の一部には貫通孔１０７が形成される。この貫通孔１０７にアノードｃの一部が形成されて、オーミックコンタクト層３７に接触している。
またスイッチ用サイリスタＳは遮光膜１２で覆われる。遮光膜１２の幅方向Ｙの一方の端は、スイッチ用サイリスタＳの第４半導体層３５およびオーミックコンタクト層３７の、発光用サイリスタＴと反対側の端部を覆い、遮光膜１２の幅方向Ｙの他方の端は、スイッチ用サイリスタＳの第３半導体層３４の被接続部１０２を覆い、セレクト信号伝送路１４とスイッチ用サイリスタＳとの中央付近まで延びる。
図９は、図６の切断面線ＩＸ−ＩＸから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。
ＣＳ抵抗ＲＣＳおよびプルアップ抵抗ＲＰは、発光用サイリスタＴおよびスイッチ用サイリスタＳを構成する各半導体層２２〜２５，３２〜３５のいずれかからなる半導体層を薄膜抵抗として利用すればよい。本実施の形態では、プルアップ抵抗ＲＰは、第１半導体層５２、第２半導体層５３、および第３半導体層５４によって構成される半導体薄膜を利用しており、ＣＳ抵抗ＲＣＳは、第１半導体層４２、第２半導体層４３、および第３半導体層４４を利用している。ＣＳ抵抗ＲＣＳおよびプルアップ抵抗ＲＰは、本実施の形態では、発光用サイリスタＴおよびスイッチ用サイリスタＳを構成する各半導体層２２〜２５，３２〜３５およびオーミックコンタクト層２７，３７を形成するときに同時に形成されるので、新たな製造工程を必要としない。
ＣＳ抵抗ＲＣＳを構成する第３半導体層４４の幅方向Ｙの一方の端部の表面は、スイッチ用サイリスタＳのゲート電極ｄとＣＳ抵抗ＲＣＳとを接続する接続部６５の一端が接続され、ＣＳ抵抗ＲＣＳの一端に相当する。またＣＳ抵抗ＲＣＳを構成する第３半導体層４４の幅方向Ｙの他方の端部は、セレクト信号伝送路１４とＣＳ抵抗ＲＣＳとを接続する接続部６７の一端が接続され、ＣＳ抵抗ＲＣＳの他端に相当する。
ＣＳ抵抗ＲＣＳを構成する第１半導体層４２、第２半導体層４３、および第３半導体層４４と、プルアップ抵抗ＲＰを構成する第１半導体層５２、第２半導体層５３、および第３半導体層５４との全体の厚みを決定するためのエッチング工程も、被接続部１０１，１０２の形成と同時に行われる。したがって、ＣＳ抵抗ＲＣＳおよびプルアップ抵抗ＲＰの厚みと被接続部１０１，１０２の厚みは等しい。
図９において、絶縁層２８は、ＣＳ抵抗ＲＣＳおよびプルアップ抵抗ＲＰの表面に沿って形成されるとともに、ＣＳ抵抗ＲＣＳおよびプルアップ抵抗ＲＰとの間にも形成され、ＣＳ抵抗ＲＣＳおよびプルアップ抵抗ＲＰとが絶縁層２８によって電気的に絶縁される。前述したように絶縁層２８の表面には、ゲート横配線ＧＨ、セレクト信号伝送路１４および電源ライン１１が形成され、さらにそれらの表面に沿って絶縁層１０３が形成される。
形成された絶縁層２８，１０３のうち、セレクト信号伝送路１４およびＣＳ抵抗ＲＣＳを構成する第３半導体層４４の幅方向Ｙの他端部の表面（基板反対側）に積層される部分には、貫通孔１０９，１１０が形成されて、それらを電気的に接続するための接続部６７が設けられる。また、絶縁層２８のうち、ＣＳ抵抗ＲＣＳを構成する第３半導体層４４の幅方向Ｙの一端部の表面（基板反対側）に積層される部分にも貫通孔１１１が形成され、スイッチ用サイリスタＳのゲート電極ｄとの接続部６５が設けられる。さらに、形成された絶縁層２８，１０３のうち、プルアップ抵抗ＲＰと電源ライン１１に積層される部分にも貫通孔１１２，１１３が形成され、それらを電気的に接続する接続部６８が形成される。
図１０は、本発明の発光装置の実施の一形態としての発光装置１０を模式的に示すブロック回路図である。発光装置１０は、複数の発光素子アレイチップＬ１，Ｌ２，…，Ｌｐ−１，Ｌｐ，Ｌ’１，Ｌ’２，…，Ｌ’ｐ−１，Ｌ’ｐ（記号ｐは、２以上の正の整数）と、発光素子アレイチップＬ１〜Ｌｐ，Ｌ’１〜Ｌ’ｐの駆動回路として、発光信号を供給する発光信号駆動ＩＣ１３０と、ゲート信号を供給するゲート信号駆動ＩＣ１３１とを含んで構成される。セレクト信号を供給するセレクト信号駆動部１３２はゲート信号駆動ＩＣ１３１に含まれる。各駆動ＩＣは後述する制御手段９６に基づいて、画像情報を出力する。本実施の形態では、発光信号のライン（アノード；第３電極）を複数の発光素子アレイチップ間で共用する構成としている。また、ゲート信号のライン（ゲート；第２電極）も複数の発光素子アレイチップ間で共用する構成としている。それに対して、セレクト信号のライン（第１電極）については各発光素子アレイチップごと独立して供給するようにしている。
本実施の形態では各アレイチップＬ，Ｌ’には、図１に示す第１の実施の形態の発光素子アレイチップ１を用いる。なお、セレクト信号駆動部１３２が第１の駆動回路に対応し、ゲート信号駆動ＩＣ１３１が第２の駆動回路に対応し、発光信号駆動ＩＣ１３０が第３の駆動回路に対応する。
各アレイチップＬ，Ｌ’は、配列方向Ｘに沿って発光素子Ｔがそれぞれ一列に配列される。このとき各アレイチップＬ，Ｌ’は、第１の発光素子アレイＬｐの第１発光素子Ｔと、第２の発光素子アレイＬ’ｐの第２発光素子Ｔとが平面視したときに、それぞれの発光素子が相互に千鳥状の位置となるように配置される。また、各アレイチップＬ，Ｌ’は各発光素子Ｔからの光の出射方向を揃えて回路基板に実装される。ただし図１０には回路基板は図示していない。また、発光信号駆動ＩＣ１３０とゲート信号駆動ＩＣ１３１（セレクト信号駆動部１３２含む）とは、回路基板に実装される。回路基板にはさらに、各駆動ＩＣ１３０〜１３１と駆動部１３２の出力端子と各アレイチップＬ，Ｌ’のボンディングパッドとを接続するためのパターン配線が形成され、パターン配線とボンディングパッドとがボンディングワイヤで接続される。
このとき、各アレイチップＬ，Ｌ’において、複数の発光素子Ｔは、それぞれが形成されている基板の配列方向Ｘに沿った一方寄りにずらして設けられている。そして、ボンディングパッドは、基板の他方寄り（発光素子Ｔが存在する側とは反対の側）に配列方向に沿って、相互に間隔をあけて配列されて設けられている。さらに、互いに隣接するアレイチップＬ，Ｌ’は、平面視したときに、それぞれのボンディングパッド同士が互いに外側を向くように配置されている。したがって、各アレイチップＬ，Ｌ’のそれぞれの発光素子Ｔの列同士を互いに近づけて配置することができる。また、ボンディングパッドがアレイチップの外側に配置されているので、外部の回路基板からのワイヤボンディングを行いやすく、ボンディングしたワイヤの反射による悪影響を抑えることができる。
前述したように、図１および図５に示す第１の実施の形態の発光素子アレイチップ１には、ｍ個の発光信号用ボンディングパッドＡ、１個のセレクト信号用ボンディングパッドＣＳ、および４個のゲート信号用ボンディングパッドＧが含まれる。さらにプルアップ抵抗ＲＰの他端（スイッチ用サイリスタＳのゲート電極ｄが接続されるのと反対側）に印加される正電源を接続するための電源用ボンディングパッドＶｓが設けられる（図示せず）。
なお、図１０に示されたｐ個のアレイチップＬ，Ｌ’が実装されている本実施の形態の場合には、各アレイチップＬ，Ｌ’を構成する発光素子Ｔの配列方向Ｘに沿う一方から他方に向かって、各アレイチップに第１番から第ｐ番まで番号を付すと、第ｉ１０（１≦ｉ１０≦ｐ）番目のアレイチップＬ，Ｌ’のセレクト信号用ボンディングパッドＣＳをセレクト信号用ボンディングパッドＣＳｉ１０，ＣＳｉ１０’と記載する。
発光信号駆動ＩＣ１３０は、各アレイチップＬ，Ｌ’の発光信号用ボンディングパッドＡ１〜Ａｍと同数（ｍ個）の発光信号出力端子λ１〜λｍを有する。各発光信号用ボンディングパッドＡと発光信号出力端子λとの接続は、異なるアレイチップ間で配線を共用して接続される。ｐ個のアレイチップが実装されている本実施の形態の場合には、各アレイチップＬを構成する発光素子Ｔの配列方向Ｘに沿う一方から他方に向かって、発光信号用ボンディングパッドＡ１〜Ａｍに第１番から第ｍ番まで番号を付し、また発光信号出力端子λ１〜λｍにも第１番から第ｍ番まで番号を付すと、ｐ個のアレイチップＬ，Ｌ’のそれぞれの第ｉ８（１≦ｉ８≦ｍ）番目の発光信号用ボンディングパッドＡｉ８同士が電気的に接続され、さらに第ｉ８番目の発光信号出力端子λｉ８に電気的に接続される。この例では、アレイチップＬおよびアレイチップＬ’のそれぞれの第ｉ８番目のボンディングパッドＡｉｓが発光信号出力端子λｉｓに共通に接続される。
ゲート信号駆動ＩＣ１３１は各アレイチップＬ，Ｌ’のゲート信号用ボンディングパッドＧ１〜Ｇ４と同数（４個）のゲート信号出力端子μ１〜μ４を有する。各ゲート信号用ボンディングパッドＧとゲート信号出力端子μとの接続は、異なるアレイチップ間で配線を共用して接続される。ｐ個のアレイチップが実装されている本実施の形態の場合には、各アレイチップＬを構成する発光素子Ｔの配列方向Ｘに沿う一方から他方に向かって、ゲート信号用ボンディングパッドＧ１〜Ｇ４に第１番から第４番まで番号を付し、またゲート信号出力端子μ１〜μ４にも第１番から第４番まで番号を付すと、ｐ個のアレイチップＬ，Ｌ’それぞれの第ｉ９（１≦ｉ９≦４）番目のゲート信号用ボンディングパッドＧｉ９同士が電気的に接続され、さらに第ｉ９番目のゲート信号出力端子μｉ９に電気的に接続される。この例では、アレイチップＬおよびアレイチップＬ’のそれぞれの第ｉ９番目のボンディングパッドＧｉ９がゲート信号出力端子μｉ９に共通に接続される。
セレクト信号駆動部１３２はアレイチップＬと同数（ｐ個）のセレクト信号出力端子ν１〜νｐ，ν１’〜νｐ’を有する。各セレクト信号用ボンディングパッドＣＳｉ１０とセレクト信号出力端子ν，ν’との接続は、各アレイチップと個別に接続される。ｐ個のアレイチップが実装されている本実施の形態の場合には、各アレイチップＬ，Ｌ’を構成する発光素子Ｔの配列方向Ｘに沿う一方から他方に向かって、各アレイチップに第１番から第ｐ番まで番号を付し、またセレクト信号出力端子ν１〜νｐ，ν１’〜νｐ’にも第１番から第ｐ番まで番号を付すと、第ｉ１０（１≦ｉ１０≦ｐ）番目のアレイチップＬのセレクト信号用ボンディングパッドＣＳｉ１０と第ｉ１０番目のセレクト信号出力端子νｉ１０とが電気的に接続され、第ｉ１０（１≦ｉ１０≦ｐ）番目のアレイチップＬ’のセレクト信号用ボンディングパッドＣＳｉ１０’と第ｉ１０番目のセレクト信号出力端子νｉ１０’とが電気的に接続される。この例では、アレイチップＬおよびアレイチップＬ’のそれぞれの第ｉ１０番目のセレクト信号出力端子ＣＳｉ１０およびセレクト信号用ボンディングパッドＣＳｉ１０’に独立に接続される。
前述したように、各アレイチップＬ，Ｌ’のセレクト信号用ボンディングパッドＣＳ，ＣＳ’とセレクト信号出力端子ν，ν’とが個別に接続されるので、セレクト信号駆動部１３２は、各アレイチップＬ，Ｌ’のセレクト信号用ボンディングパッドＣＳ，ＣＳ’に順番に（例えばＣＳ１，ＣＳ１’，ＣＳ２，ＣＳ２’・・・・・ＣＳｐ’のように）セレクト信号を出力して、アレイチップＬ，Ｌ’を順番にセレクト状態にすることできる。一方、各アレイチップＬ，Ｌ’とゲート信号駆動ＩＣ１３１との配線は共用されているので、例えば、第ｉ９（１≦ｉ９≦４）番目のゲート信号出力端子μｉ９から出力されたゲート信号は、すべてのアレイチップＬ，Ｌ’の第ｉ９（１≦ｉ９≦４）番目のゲート信号用ボンディングパッドＧｉ９に入力され、すべてのアレイチップＬ，Ｌ’の第ｉ９番目のスイッチ用サイリスタＳｉ９のアノードｃｉ９に入力される。しかし、各アレイチップＬ，Ｌ’の第ｉ９番目のスイッチ用サイリスタＳｉ９の中でスイッチングするのは、セレクト信号が入力されることでセレクト状態にあるアレイチップＬ，Ｌ’（Ｌ，Ｌ’ではいずれか一方）のみである。さらに、セレクト状態にあるアレイチップＬ，Ｌ’の第ｉ９番目のゲート横配線ＧＨｉ９に接続された発光用サイリスタＴの中で、発光信号駆動ＩＣ１３０から発光信号が入力された発光素子ブロックＢに属する発光用サイリスタＴが発光する。
このように、セレクト状態にあるアレイチップＬ，Ｌ’を順番に切り替えることで、複数の発光素子アレイ間でゲート信号駆動ＩＣ１３１および発光信号駆動ＩＣ１３０を共用にする時分割駆動を安定に動作させることができる。したがって、駆動用ＩＣの数、および駆動用ＩＣを実装する基板の層数を少なくすることができ、発光素子アレイおよび駆動用ＩＣ実装基板の面積を小さくすることができ、結果として小型でかつ安定に動作する発光装置が実現できる。
また、このように複数の発光素子アレイにおけるゲート信号（第２信号）の配線を共通化し、さらに発光信号（第３信号）の配線を共通化するとともに、セレクト信号（第１信号）を発光素子アレイ部のそれぞれに対し独立に供給する場合、駆動ＩＣ数を少なくできるので、低コスト化に有利である。また、発光信号を共通化するので、熱の発生や消費電力を抑えることもできる。
アレイチップＬ，Ｌ’の各発光用サイリスタＴが千鳥状に配置されることにより、水平方向Ｘに対する発光用サイリスタＴの密度を、アレイチップＬ，Ｌ’単独の水平方向Ｘに対する発光用サイリスタＴの密度の二倍にすることができるので簡単に高精細化することができる。例えば１２００ｄｐｉ印字用のアレイチップを使って２４００ｄｐｉ印字用の発光素子アレイ集合体を構成することができる。単一の発光素子アレイを用いて２４００ｄｐｉ印字用発光素子アレイ集合体を構成するには、発光素子Ｔの配列ピッチを１２００ｄｐｉ印字用に比べて１／２にする必要がある、この場合、最も外側の発光素子からアレイチップの距離が短くなるため、アレイチップの端部のダイシングやレーザカット等の加工が困難になる問題点がある。本発明の実施形態によれば、例えばそのような２４００ｄｐｉ印字用アレイチップを用いなくても、アレイチップの端部の加工が比較的容易な１２００ｄｐｉ印字用のアレイチップを用いて２４００ｄｐｉ印字用の発光素子アレイ集合体を構成することができるので、簡単に高精細を実現することができる。
アレイチップの実装方法としては、たとえば次のような方法を採用することができる。ａ）アレイチップの長辺の２つの側面と短辺のいずれか一方の側面とをアレイチップの内側に支持体により少なくとも３点で押圧して支持する。ｂ）これら支持体全体をｘｙｚ方向およびφψ回転方向を制御することにより、その支持体により支持されたアレイチップを基板上の所定位置に運ぶ。ｃ）所定位置に運んだアレイチップを基板に固定し、その支持をはずす。このとき、一方から他方に向かってアレイチップＬおよびアレイチップＬ’を、支持体が隣接するアレイチップに干渉しないように交互に実装する。
このようにアレイチップＬ，Ｌ’を実装すれば、アレイチップ同士を互いに接近させて千鳥状に配置することが容易に行える。
上記の実装方法を用いる場合、アレイチップの長辺の２つの側面を支持する支持体は、長辺の中央を支持することが好ましい。それら２つの支持部の中点を中心とする回転方向のモーメントを残りの支持部で固定する際、アレイチップをその回転方向に対し安定に保持するとともにアレイチップＬ，Ｌ’の隣接する重なり部を多く取ることができるので、高密度かつ安定にアレイチップＬ，Ｌ’を千鳥状に実装することができるからである。
図１１は、発光装置１０の動作を示すタイミングチャートであり、横軸は基準時刻からの経過時間を表し、縦軸は信号レベルを電圧または電流の大きさで表す。図１１では、発光信号駆動ＩＣ１３０、ゲート信号駆動ＩＣ１３１、およびセレクト信号駆動部１３２のそれぞれの信号出力端子（発光信号出力端子λ、ゲート信号出力端子μ、およびセレクト信号出力端子ν）から出力される信号（発光信号、ゲート信号およびセレクト信号）の波形が示されている。さらに、プルアップ抵抗ＲＰの他端（スイッチ用サイリスタＳのゲート電極ｄが接続されるのと反対側）に印加される電源電圧Ｖｃｃの波形も示されている。なお、図１１では、出力波形の参照符号には、各信号出力端子と接続されるボンディングパッド（信号入力端子）の参照符号を用いている。
本実施の形態では、発光信号駆動ＩＣ１３０は、ハイ（Ｈ）レベルのとき５ｍＡ、ロー（Ｌ）レベルのとき０ｍＡの定電流を出力する。ゲート信号駆動ＩＣ１３１は、ハイ（Ｈ）レベルのとき１ｍＡ、ロー（Ｌ）レベルのとき０ｍＡの定電流を出力する。セレクト信号駆動部１３２は、ハイ（Ｈ）レベルのとき５Ｖ、ロー（Ｌ）レベルのとき０Ｖの定電圧を出力する。また、プルアップ抵抗の他端（スイッチ用サイリスタＳのゲート電極ｄが接続されるのと反対側）に印加される電源電圧Ｖｃｃは５Ｖである。
図１１を用いて、発光装置１０の動作を時間の経過の順に説明する。時刻ｔ０では、セレクト信号はハイ（Ｈ）レベルであるので、どのアレイチップも選択状態にない。時刻ｔ１で、第１番目のアレイチップＬ１に入力されるセレクト信号をロー（Ｌ）レベルにすることで、第１番目のアレイチップＬ１がセレクト状態になる。時刻ｔ２で、各アレイチップＬの第１番目のゲート信号入力端子Ｇ１にハイ（Ｈ）レベルの信号が入力される。すると、選択状態にある第１番目のアレイチップＬ１のみ、第１番目のスイッチ用サイリスタＳ１がスイッチングしてオン状態に遷移し、スイッチ用サイリスタＳ１のゲート電極ｄ１に接続されたゲート横配線ＧＨ１の電位がほぼローレベル（０Ｖ）になる。次に、時刻ｔ３で、各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力される。すると、選択状態にある第１番目のアレイチップＬ１のうちで、第１番目のゲート横配線ＧＨ１に接続された発光用サイリスタＴが発光する。時刻ｔ４で発光信号がロー（Ｌ）レベルに戻るので消灯する。次に、時刻ｔ５で、第１番目のゲート信号入力端子Ｇ１に入力されるゲート信号がロー（Ｌ）レベルに戻り、第２番目のゲート信号入力端子Ｇ２に入力されるゲート信号がハイ（Ｈ）レベルになる。すると、選択状態にある第１番目のアレイチップＬ１のみ、第２番目のスイッチ用サイリスタＳ２がスイッチングしてオン状態に遷移する。時刻ｔ６〜ｔ７では、再び各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力される。すると、選択状態にある第１番目のアレイチップＬ１のうちで、第２番目のゲート横配線ＧＨ２に接続された発光用サイリスタＴが発光する。以下同様に、第３番目、第４番目と順にスイッチ用サイリスタＳ３，Ｓ４がオン状態となり、再び第１番目のスイッチ用サイリスタＳ１がオン状態となることが同様の周期で繰り返されるとともに同様のタイミングで各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力され、選択状態にあるアレイチップＬ１の発光素子Ｔ１〜Ｔｍが順番に発光する。
次に第１番目のアレイチップＬ’１に入力されるセレクト信号をロー（Ｌ）レベルにすることで、第１番目のアレイチップＬ’１がセレクト状態になった状態で、発光信号およびゲート信号を上記と同様のタイミングでゲート信号入力端子Ｇと発光信号入力端子Ａに入力することにより、選択状態にあるアレイチップＬ２の発光素子Ｔ１〜Ｔｍが順番に発光する。以下同様にアレイチップＬ２，Ｌ’２，・・・・，Ｌｐ，Ｌ’ｐの順に選択状態となり、各アレイチップＬ，Ｌ’の全ての発光用サイリスタＴが順番に個別に発光する。
なお、各アレイチップＬ，Ｌ’を選択状態とする順番はこの限りではない。
このように、セレクト信号を第１番目のアレイチップから順番に与え、順番にアレイチップを選択状態にすることで、アレイチップＬ，Ｌ’ごとの時分割駆動が可能となる。さらに、ゲート信号が、第１番目のスイッチ用サイリスタから順番に与えられることで、アレイチップＬ，Ｌ’の中での時分割駆動が可能になる。
図１２は、本実施の形態の発光素子アレイチップ１を含んだ発光装置１０を使用した画像形成装置の基本的構成を示す側面図である。
画像形成装置８７は、電子写真方式の画像形成装置であり、発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋを、感光体ドラム９０への露光装置に使用している。発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋは、各駆動ＩＣ（発光信号駆動ＩＣ１３０、ゲート信号駆動ＩＣ１３１、セレクト信号駆動部１３２）が設けられる回路基板に実装される。
画像形成装置８７は、Ｙ（イエロ）、Ｍ（マゼンタ）、Ｃ（シアン）、Ｋ（ブラック）の４色のカラー画像を形成するタンデム方式を採用した装置であり、大略的に、４つの発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋと、集光手段であるレンズアレイ８８Ｙ，８８Ｍ，８８Ｃ，８８Ｋと、発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋおよび各駆動ＩＣ１３０，１３１，１３２，１３６が実装された回路基板と、レンズアレイ８８を保持する第１ホルダ８９Ｙ，８９Ｍ，８９Ｃ，８９Ｋと、４つの感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋと、４つの現像剤供給手段９１Ｙ，９１Ｍ，９１Ｃ，９１Ｋと、転写手段である転写ベルト９２と、４つのクリーナ９３Ｙ，９３Ｍ，９３Ｃ，９３Ｋと、４つの帯電器９４Ｙ，９４Ｍ，９４Ｃ，９４Ｋと、定着手段９５と、制御手段９６とを含んで構成される。
各発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋは、各駆動ＩＣによって各色のカラー画像情報に基づいて駆動される。たとえば、４つ発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋの配列方向Ｘの長さは、たとえば２００ｍｍ〜４００ｍｍに選ばれる。
各発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋの発光用サイリスタＴからの光は、レンズアレイ８８を介して各感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋに集光して照射される。レンズアレイ８８は、たとえば発光素子の光軸上にそれぞれ配置される複数のレンズを含み、これらのレンズを一体的に形成して構成される。
発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋが実装される回路基板およびレンズアレイ８８は、第１ホルダ８９によって保持される。ホルダ８９によって、発光用サイリスタＴの光照射方向と、レンズアレイ８８のレンズの光軸方向とがほぼ一致するようにして位置合わせされる。
各感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋは、たとえば円筒状の基体表面に感光体層を被着して成り、その外周面には各発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋからの光を受けて静電潜像が形成される静電潜像形成位置が設定される。
各感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋの周辺部には、各静電潜像形成位置を基準として回転方向下流側に向かって順番に、露光された感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋに現像剤を供給する現像剤供給手段９１Ｙ，９１Ｍ，９１Ｃ，９１Ｋ、転写ベルト９２、クリーナ９３Ｙ，９３Ｍ，９３Ｃ，９３Ｋ、および帯電器９４Ｙ，９４Ｍ，９４Ｃ，９４Ｋがそれぞれ配置される。感光体ドラム９０に現像剤によって形成された画像を記録シートに転写する転写ベルト９２は、４つの感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋに対して共通に設けられる。
感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋは、第２ホルダによって保持され、この第２ホルダと第１ホルダ８９とは、相対的に固定される。各感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋの回転軸方向と、各発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋの配列方向Ｘとがほぼ一致するようにして位置合わせされる。
転写ベルト９２によって、記録シートを搬送し、現像剤によって画像が形成された記録シートは、定着手段９５に搬送される。定着手段９５は、記録シートに転写された現像剤を定着させる。感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋは、回転駆動手段によって回転される。
制御手段９６は、前述した各駆動ＩＣ１３０，１３１，１３２，１３６にクロック信号および画像情報を与えるとともに、感光体ドラム９０Ｙ，９０Ｍ，９０Ｃ，９０Ｋを回転駆動する回転駆動手段、現像剤供給手段９１Ｙ，９１Ｍ，９１Ｃ，９１Ｋ、転写ベルト９２、帯電器９４Ｙ，９４Ｍ，９４Ｃ，９４Ｋおよび定着手段９５の各部を制御する。
このような構成の画像形成装置８７では、各発光素子を発光状態とするか、または非発光状態とするかを、主電流が流れないゲート電極ｇに接続されているゲート横配線ＧＨを伝送するゲート信号によって切り換えるため、発光装置１０Ｙ，１０Ｍ，１０Ｃ，１０Ｋを実装するための回路基板側に形成されるゲート信号の伝送路も細くすることが可能で、回路基板を小形化することができ、さらにこのゲート信号駆動ＩＣ１３１についても主電流を切り換える事が無いため、ＩＣの容量が小さくできるので、小形化および低コスト化を実現することができる。
以上のように、本実施の形態の発光素子アレイチップ１によれば、スイッチ素子として設けたスイッチ用サイリスタＳが、セレクト信号により選択された時間にのみゲート信号を発光用サイリスタＴ側に受け渡すように動作するため、このような発光素子アレイチップ１を複数配列して駆動する場合において、複数の発光素子アレイチップ１ごとに駆動用ＩＣを接続せずとも、発光信号およびゲート信号を与える駆動用ＩＣおよび配線を共用して時分割駆動することができるので、少ない駆動用ＩＣと配線数で時分割駆動することができるという基本的な作用効果を有する。
また、アノードａが複数の発光用サイリスタＴで共通化された発光素子ブロックＢを複数設け、複数の発光素子ブロックＢでゲート横配線ＧＨを共有した場合には、１つの発光素子アレイチップ１内においても複数の発光素子ブロックＢ間で時分割駆動をすることができる。この結果、駆動用ＩＣに接続すべきゲート横配線ＧＨの数を減らすことできるので、ゲート信号の出力ポート数の少ない駆動用ＩＣを用いて、少ない駆動用ＩＣで時分割駆動することができる発光装置を提供できる。
また、発光信号、ゲート信号およびセレクト信号を供給するためのボンディングパッドＡ，Ｇ，ＣＳを発光素子の配列方向Ｘに配置する場合には、１つの発光素子ブロックＢに対して発光信号用ボンディングパッドＡを１つ備えることとなり、隣り合う発光素子ブロックＢに対しそれぞれ１つ配置される発光信号用のボンディングパッドＡ同士の間にスペースが生じる。したがって、そのスペースを有効に活用してスイッチ用サイリスタＳなどを配置することができるので、スイッチ用サイリスタＳなどを設けても発光素子アレイチップのサイズが増大することを避けることができ、小形な発光素子アレイチップを提供することができるという点で有利である。
また、スイッチ素子および発光素子は発光サイリスタを含んで構成されるから、たとえばＮＡＮＤゲートやインバータなどといった複雑な半導体装置を用いることなく、簡単な構成で、ゲート信号を入力すべき発光素子アレイチップ１を選択する論理回路を構成することができるので、設計が容易となり、また製造工程を簡略化することができる点で有利である。
また、プルアップ抵抗ＲＰおよびＣＳ抵抗ＲＣＳなどを用いる構成とすることによって、スイッチ用サイリスタＳのゲートの電位を、ＣＳ抵抗ＲＣＳおよびプルアップ抵抗ＲＰの抵抗値の選択によって自由に設定することができるという利点がある。またＣＳ抵抗ＲＣＳの代わりとしてダイオードおよびサイリスタなどを用いても同様の時分割駆動を行うことができるが、この場合には、オフ状態のスイッチ用サイリスタＳのゲートに接続されるダイオードおよびサイリスタがオン状態となる。したがって４個のスイッチ用サイリスタＳを備える発光素子アレイチップ１を時分割駆動する場合には、３個のスイッチ用サイリスタＳがオフ状態となり、３個のダイオードまたはサイリスタがオン状態となって、ＣＳ抵抗ＲＣＳの代わりに用いられるダイオードまたはサイリスタのデューティー比が高くなって装置の信頼性が低下する。しかしながら本実施の形態の発光素子アレイチップ１ではＣＳ抵抗ＲＣＳを用いることによって、オン状態となるのはスイッチ用サイリスタＳのうちの１個だけなので、スイッチ素子のデューティー比が低くなり、装置の信頼性が向上する。
また、ゲート信号用ボンディングパッドＧとスイッチ用サイリスタＳのアノードｃの間に電流制限抵抗ＲＩを接続する場合には、高速化の目的で複数のスイッチ用サイリスタＳを同時にオン状態に遷移させるとき、複数間でスイッチングのタイミングが少しずれても、最初のスイッチングによってゲート信号の信号電圧が低下することがなく、複数のスイッチ用サイリスタＳのアノードｃの電位が安定に確保される。したがって、複数のスイッチ用サイリスタを確実にスイッチングさせることができるため、複数の発光素子アレイチップ１で同じ時分割のタイミングにすることができ、高速化に有利である。
また、スイッチ用サイリスタＳを構成する半導体層と発光用サイリスタＴを構成する半導体層とを同じ層構成となるように形成するときには、発光用サイリスタＴとスイッチ用サイリスタＳとを同時に同じ工程で製造することができる。よって、発光素子としての発光用サイリスタＴの他にスイッチ用サイリスタＳを設ける本発明の構成であっても、製造工程が複雑化することがなく、製造においても有利な発光素子アレイを提供することができる。
また、スイッチ用サイリスタＳの表面に遮光手段として金属薄膜などを設ける場合には、そのスイッチ用サイリスタＳの発光による光が発光用サイリスタＴに入射して発光用サイリスタＴのしきい値を変動させてしまうことを避けることができるという点で有利である。
また本発明に係る発光素子アレイチップ１を用いることにより、発光装置が、小形であって、安定に動作する信頼性の高いものとなるので、良好な画像を安定に形成することができる画像形成装置を提供できる。
このように、本発明によれば、少ない駆動用ＩＣで時分割駆動することができる発光素子アレイおよびそれを用いた小形な発光装置ならびにその発光装置を備える画像形成装置を提供することができる。
図１３は、本発明の発光装置の実施の他の形態の発光装置２１０を模式的に示すブロック回路図である。本実施の形態の発光装置２１０は、前述した発光装置１０に類似し、発光装置１０とは、発光信号駆動ＩＣ、セレクト信号駆動部およびそれらと発光素子アレイとの配線の構成が異なるのみであり、他の構成は同様であるので、同様の構成には同様の参照符号を付してその説明を省略する。
発光装置２１０は、複数の発光素子アレイチップＭ１，Ｍ２，…，Ｍｐ−１，Ｍｐ，Ｍ’１，Ｍ’２，…，Ｍ’ｐ−１，Ｍ’ｐ（記号ｐは、２以上の正の整数）を備える発光素子アレイ部と、発光素子アレイチップＭ１〜Ｍｐ，Ｍ’１〜Ｍ’ｐの駆動回路として、発光信号駆動ＩＣ２３０，２３０’と、ゲート信号駆動ＩＣ２３１（セレクト信号を供給するセレクト信号駆動部２３２を含む）とを含んで構成される。各駆動ＩＣは前述した制御手段９６に基づいて、画像情報を出力する。
本実施の形態では、セレクト信号のライン（第１電極）を複数の発光素子アレイチップ間で共用する構成としている。また、ゲート信号のライン（ゲート；第２電極）も複数の発光素子アレイチップ間で共用する構成としている。それに対して、発光信号のライン（第３電極）については各発光素子アレイチップごと独立して供給するようにしている。
本実施の形態では各アレイチップＭ，Ｍ’には、後述する図１４に示す発光素子アレイチップ２０１を用いる。なお、セレクト信号駆動部２３２が第１の駆動回路に対応する。
各アレイチップＭ，Ｍ’は、配列方向Ｘに沿ってそれぞれ発光素子Ｔが一列に配列され、一方の発光素子アレイＭｐの発光素子と他方の発光素子アレイＭ’ｐの発光素子とが、平面視したときに互いには千鳥状に配置され、隣接して配置される。そして、各発光素子Ｔからの光の出射方向を揃えて回路基板に実装される。ただし、図１３には回路基板は図示していない。
また、発光信号駆動ＩＣ２３０とゲート信号駆動ＩＣ２３１とセレクト信号駆動部２３２とは、回路基板に実装される。回路基板にはさらに、各駆動ＩＣ１３０，１３１，２３２の出力端子と各アレイチップＭのボンディングパッドとを接続するためのパターン配線が形成され、パターン配線とボンディングパッドとがボンディングワイヤで接続される。
図１４は、発光装置２１０が備える発光素子アレイチップ２０１を示す概略的な等価回路図である。発光素子アレイチップ２０１は、前述した発光素子アレイチップ１に類似し、さらに詳細に述べると発光素子アレイチップ１から、ＣＳ抵抗ＲＣＳおよびセレクト信号入力端子ＣＳを取り除いた残余の構成を有するので、発光素子アレイチップ１の各部分に対応する部分には同様の参照符号を付してその説明を省略する。発光素子アレイチップ２０１では、発光素子アレイチップ１において電源電圧入力端子Ｖｃｃとなっている部位が、セレクト信号入力端子ＣＳとして機能する。
また図示を省略するが、発光素子アレイチップ２０１は、図６〜図９に示す発光素子アレイチップ１において、セレクト信号伝送路１４、ＣＳ抵抗ＲＣＳ、セレクト信号入力端子ＣＳ、接続部６７，７５を除いた残余の構成を有する。発光素子アレイチップ２０１では、これらの図６〜９における電源ライン１１がセレクト信号伝送路として機能し、電源用ボンディングパッドＶｓがセレクト信号入力端子ＣＳとして機能する。
本実施の形態の発光装置２１０では、前述した発光装置１０において、セレクト信号駆動部１３２がセレクト信号出力端子ν，ν’を有し、それぞれ独立に発光素子アレイチップＬ，Ｌ’にセレクト信号を供給するのに対して、セレクト信号駆動部２３２はセレクト信号出力端子νを発光素子アレイチップＭ，Ｍ’のセレクト信号入力端子ＣＳ，ＣＳ’に共通に接続される構成である。
また、発光装置１０において、発光信号出力端子λが発光素子アレイチップＬ，Ｌ’の発光信号入力端子Ａ，Ａ’に共通に接続されるのに対して、発光装置２１０では、発光信号駆動ＩＣ２３０，２３０’が発光信号出力端子λ，λ’を有し、それぞれ独立に発光素子アレイチップＭ，Ｍ’に発光信号を供給する構成である。
また本実施の形態の発光装置２１０では、前述した発光装置１０において設けられているＣＳ抵抗ＲＣＳの役割を、駆動ＩＣであるセレクト信号駆動部２３２に設けることを特徴としている。
図１５は、セレクト信号駆動部２３２の一部の構成の一例を示す図である。セレクト信号駆動部２３２は、ハイレベルおよびローレベルを有する第１信号であるセレクト信号のハイレベルまたはローレベルの電位を設定する設定手段２３３を備える。本実施の形態では、設定手段２３３は、セレクト信号のローレベルの電位を設定する。またセレクト信号駆動部２３２は、設定手段２３３に応じた信号レベルのセレクト信号を出力可能な出力部２３４を備える。設定手段２３３は、第１信号レベル設定手段である。
設定手段２３３は、直列接続され、中途の接続部２３５からセレクト信号のローレベルの電位を設定するための電圧を出力する、複数の抵抗器Ｒからなる。本実施の形態では、複数の抵抗器Ｒは、２つの抵抗器Ｒａ，Ｒｂによって実現される。抵抗器Ｒａの一端２３６には、予め定める電位Ｖｐが与えられ、抵抗器Ｒａと抵抗器Ｒｂとの接続部２３５は、後述する演算増幅器の非反転入力端子に接続される。予め定める電位Ｖｐは、たとえば５ボルトに選ばれる。また抵抗器Ｒｂの他端は、グランドに接続される。グランドの電位は、たとえば０ボルトに選ばれる。
出力部２３４は、各発光素子アレイチップＭ１〜Ｍｐ，Ｍ’１〜Ｍ’ｐにそれぞれ対応するセレクト信号出力端子ν１〜νｐを個別に有する電圧切換部ＣＳＧ１〜ＣＳＧｐと、設定手段２３３に接続され、設定手段２３３の接続部２３５から出力される電圧に応じてセレクト信号のローレベルの電圧を生成する電圧生成部２３７とを備える。
電圧切換部ＣＳＧは、２つのスイッチ素子Ｓｗ１，Ｓｗ２と、インバータＮＯＴとを含んで構成される。スイッチ素子Ｓｗ１，Ｓｗ２は、電界効果型トランジスタによって構成される。スイッチ素子Ｓｗ１，Ｓｗ２は、電圧切換部ＣＳＧにスイッチ駆動信号が与えられたときに、相補的にオンオフするように接続されている。具体的には、スイッチ素子Ｓｗ１のドレインには、セレクト信号のハイレベルの電位となる予め定める電位Ｖｃｓｇが与えられ、スイッチ素子Ｓｗ１のソースには、スイッチ素子Ｓｗ２のドレインが接続される。スイッチ素子Ｓｗ２のソースは、各電圧切換部ＣＳＧにおいて共通に、信号線２４１に接続される。スイッチ素子Ｓｗ１のソースおよびスイッチ素子Ｓｗ２のドレインは、セレクト信号出力端子νに接続される。
またスイッチ素子Ｓｗ１のゲートは、インバータＮＯＴに接続される。スイッチ素子Ｓｗ１のゲートにはインバータＮＯＴを介してスイッチ駆動信号が与えられ、またスイッチ素子Ｓｗ２のゲートにはスイッチ駆動信号が直接与えられる。スイッチ駆動信号は、セレクト信号駆動部２３２の制御回路から与えられるＩＣの内部信号である。スイッチ駆動信号はパルス信号であり、ハイレベルおよびローレベルの部分を有する。スイッチ駆動信号がハイレベルのとき、第１スイッチ素子ＳＷ１が非導通で、かつ第２スイッチ素子ＳＷ２が導通し、スイッチ駆動信号がローレベルのとき、第１スイッチ素子ＳＷ１が導通で、かつ第２スイッチ素子ＳＷ２が非導通となる。セレクト信号駆動部２３２の制御回路は、前述した制御手段９６に応じてスイッチ駆動信号を電圧切換部ＣＳＧに与える。
電圧生成部２３７は、信号線２４１と、演算増幅器２４２と、抵抗器Ｒｃと、スイッチ素子Ｓｗ３とを含んで構成される。スイッチ素子Ｓｗ３は、電界効果型トランジスタによって実現される。演算増幅器２４２の反転入力端子には、信号線２４１が接続され、非反転入力端子には接続部２３５が接続され、出力端子にはスイッチ素子Ｓｗ３のゲートが接続される。スイッチ素子Ｓｗ３のドレインは信号線２４１に接続され、ソースはグランドに接続される。信号線２４１には、抵抗器Ｒｃの一端が接続され、抵抗器Ｒｃの他端には、予め定める電位ＶＤＤが与えられる。このような回路構成とすることによって、電圧生成部２３７では、演算増幅器２４２の非反転入力端子に与えられる電圧に応じて、信号線２４１の電圧が設定される。
前述したスイッチ駆動信号によって、スイッチ素子Ｓｗ１，Ｓｗ２が相補的に開閉され、これによって、セレクト信号出力端子νに予め定める電位Ｖｃｓｇまたは信号線２４１の電位が与えられて、セレクト信号の信号レベルがハイレベルまたはローレベルとなる。信号線２４１の電位は、予め定める電位ＶＤＤから抵抗器Ｒｃの抵抗値に、この抵抗器Ｒｃに流れる電流値を乗算して得られる電圧分だけ降下したものとなる。したがって、抵抗器Ｒａ，Ｒｂの抵抗比を変えるか、または抵抗器Ｒａの一端２３６に与えられる予め定める電位Ｖｄを変更することによって、接続部２３５から出力される電圧を変更することができ、簡単な構成で信号レベルを変更することができる。またセレクト信号駆動部２３２は、電圧生成部２３７が設けることによって、たとえば抵抗器Ｒｂの抵抗値を０Ωとすると、図１に示した発光素子アレイチップ１を駆動するＩＣとして使用可能となり、汎用性を向上させることができる。
このようなセレクト信号駆動部２３２から出力されるセレクト信号は、前述のセレクト信号駆動部１３２から出力されるセレクト信号と同様の波形となるが、本実施の形態では、セレクト信号のローレベルの電位を、たとえば２．５ボルトとし、ハイレベルの電位を、たとえば５ボルトとなるように、第１および第２抵抗器Ｒａ，Ｒｂおよび抵抗器Ｒｃの抵抗値と、予め定める電位Ｖｐおよび予め定める電位ＶＤＤとが決定されている。発光素子アレイチップ２０１の動作は、前述した表１に示す真理値表で表すように動作する。
以上のような発光装置２１０では、前述した発光装置１０と同様に、発光素子Ｔを選択的に発光させることができ、発光装置１０と同様の効果を達成することができる。さらに発光装置２１０では、セレクト信号の信号レベルを、発光素子アレイチップ２０１の外部に設けられる設定手段２３３によって設定することができるので、ＣＳ抵抗ＲＣＳを設ける必要がなく、装置全体として抵抗素子を削減することができ、また電源ラインを削減することができ、さらにセレクト信号伝送路に流れる電流が小さくなることによって、このセレクト信号伝送路をより細く形成することができるので、発光素子アレイチップの回路を簡略化して、チップサイズを小さくすることができる。また、設定手段２３３は、複数の発光素子アレイチップで共有されるセレクト信号駆動部２３２に１つ設ければ済むため、個々の発光素子アレイチップに、設定手段２３３と同様の機能を設けるのに比べて全体として発光装置の機能を低下されることなく構成を簡略化することができる。
また発光装置２１０では、スイッチ用サイリスタＳがオン状態のときにのみ、プルアップ抵抗ＲＰに電流が流れるので、前述した発光装置１０と比較して、電流消費量を低減することができる。また設定手段２３３によって、セレクト信号の信号レベルを任意に設定することができるので、設計の自由度を向上させることができる。
本実施の形態では、設定手段２３３が第１信号レベル設定手段に対応するが、設定手段２３３および出力部２３４を含んで第１信号レベル設定手段としてもよい。
またセレクト信号駆動部２３２を、図１に示した発光素子アレイチップ１を駆動するＩＣとして用いる場合、設定手段２３３によってセレクト信号のハイレベルの電位を設定することができる。この場合、たとえばローレベルの電位は、グランド電位となるように電圧切換部ＣＳＧの第２スイッチ素子Ｓｗ２をグランドに接続し、第１スイッチ素子Ｓｗ１を信号線２４１に接続すればよい。
図１６を用いて、発光装置２１０の動作を時間の経過の順に説明する。時刻ｔ０では、セレクト信号はハイ（Ｈ）レベルであるので、どのアレイチップも選択状態にない。時刻ｔ１で、第１番目のアレイチップＭ１，Ｍ’１に入力されるセレクト信号をロー（Ｌ）レベルにすることで、第１番目のアレイチップＭ１，Ｍ’１がセレクト状態になる。時刻ｔ２で、各アレイチップＭ，Ｍ’の第１番目のゲート信号入力端子Ｇ１にハイ（Ｈ）レベルの信号が入力される。すると、選択状態にある第１番目のアレイチップＭ１，Ｍ’１のみ、第１番目のスイッチ用サイリスタＳ１がスイッチングしてオン状態に遷移し、スイッチ用サイリスタＳ１のゲート電極ｄ１に接続されたゲート横配線ＧＨ１の電位がほぼローレベル（０Ｖ）になる。次に、時刻ｔ３で、各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力される。すると、選択状態にある第１番目のアレイチップＭ１，Ｍ’１のうちで、第１番目のゲート横配線ＧＨ１に接続された発光用サイリスタＴが発光する。時刻ｔ４で発光信号がロー（Ｌ）レベルに戻るので消灯する。次に、時刻ｔ５で、第１番目のゲート信号入力端子Ｇ１に入力されるゲート信号がロー（Ｌ）レベルに戻り、第２番目のゲート信号入力端子Ｇ２に入力されるゲート信号がハイ（Ｈ）レベルになる。すると、選択状態にある第１番目のアレイチップＭ１，Ｍ’１のみ、第２番目のスイッチ用サイリスタＳ２がスイッチングしてオン状態に遷移する。時刻ｔ６〜ｔ７では、再び各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力される。すると、選択状態にある第１番目のアレイチップＭ１，Ｍ’１のうちで、第２番目のゲート横配線ＧＨ２に接続された発光用サイリスタＴが発光する。以下同様に、第３番目、第４番目と順にスイッチ用サイリスタＳ３，Ｓ４がオン状態となり、再び第１番目のスイッチ用サイリスタＳ１がオン状態となることが同様の周期で繰り返されるとともに同様のタイミングで各アレイチップの発光信号入力端子Ａ１〜Ａｍに発光信号が入力され、選択状態にあるアレイチップＭ１，Ｍ’１のそれぞれの発光素子Ｔ１〜Ｔｍが順番に発光する。その際、アレイチップＭの発光素子Ｔの１つとアレイチップＭ’の発光素子Ｔの１つが同時に発光する。
次に第１番目のアレイチップＭ２，Ｍ’２に入力されるセレクト信号をロー（Ｌ）レベルにすることで、第２番目のアレイチップＭ２，Ｍ’２がセレクト状態になった状態で、発光信号およびゲート信号を上記と同様のタイミングでゲート信号入力端子Ｇと発光信号入力端子Ａに入力することにより、選択状態にあるアレイチップＭ２，Ｍ’２の発光素子Ｔ１〜Ｔｍが順番に発光する。以下同様にアレイチップ（Ｍ３，Ｍ’３），・・・・，（Ｍｐ，Ｍ’ｐ）の順に選択状態となり、各アレイチップＭ，Ｍ’の全ての発光用サイリスタＴが順番に２つずつ発光する。
なお、各アレイチップＭ，Ｍ’を選択状態とする順番はこの限りではない。
このように、セレクト信号を第１番目のアレイチップから順番に与え、順番にアレイチップを選択状態にすることで、アレイチップＭ，Ｍ’ごとの時分割駆動が可能となる。さらに、ゲート信号が、第１番目のスイッチ用サイリスタから順番に与えられることで、アレイチップＭ，Ｍ’の中での時分割駆動が可能になる。
本実施の形態の発光装置２１０では、発光信号がアレイチップＭ，Ｍ’に対して独立に供給されるから、すなわち発光エネルギー（発光時間と発光強度の積）をアレイチップＭ，Ｍ’のそれぞれに対して独立に制御して入力することができる。したがって、アレイチップＭの１つ発光用サイリスタＴと発光用サイリスタＭ’の１つの発光用サイリスタＴとを同時に発光させることができる。この場合、発光装置１０の場合よりも二倍の速さでアレイチップＭ，Ｍ’の発光用サイリスタＴの発光の走査をすることができるから、画像形成装置においては印画速度を早くすることができ、高速化に有利である。また、アレイチップＭ，Ｍ’を複数の駆動用ＩＣを用いて独立に制御する場合は、個々の駆動用ＩＣに転送される発光信号のデータを簡単なものにすることができる。
図１７は、発光素子アレイチップ２０１の動作特性を模擬的に測定するための回路図を示す。発光素子アレイチップ２０１の動作特性を模擬的に測定するために、発光素子アレイチップ１について、図１７に示すように、電源電圧入力端子Ｖｃｃとセレクト信号入力端子ＣＳと間に、ハイレベルが５Ｖであり、ローレベルが任意レベルの電圧ＶＬｏｗとなる電圧を印加して、動作確認を行った。
図１８は、図１７の回路における動作特性の一例を示すグラフである。図１７において、横軸は時間（単位；５００ナノ秒（ｎｓ）／ｄｉｖ）、縦軸は信号レベル（単位；ボルト（Ｖ））を示している。図１８において、二点鎖線は電源電圧入力端子Ｖｃｃとセレクト信号入力端子ＣＳと間に印加される電圧Ｖｃｃ−ｃｓを示し、破線はゲート信号入力端子Ｇ１の電位を示し、一点鎖線はゲート信号入力端子Ｇ２の電位を示し、実線は発光信号入力端子Ａ１に接続される発光用サイリスタＴ１〜Ｔ４のアノードの電位を表す。なお、測定は図１７に示した１番目の発光素子ブロックＢ１，ゲート信号入力端子Ｇ１，Ｇ２について行っているが、他の素子についても同様の結果が得られる。
図１８に示した動作特性の測定では、発光信号としてハイ（Ｈ）レベルの２０ｍＡ（駆動電圧が約２．４Ｖ）の電流を与え、発光信号を与えていないときは、ロー（Ｌ）レベルであって、発光用サイリスタＴに電流が流れない状態（０Ｖ、０ｍＡ）とする。また、ゲート信号としてゲート信号入力端子Ｇにハイ（Ｈ）レベルの５Ｖの電圧を与え、ゲート信号を与えていないときは、ロー（Ｌ）レベルであって０Ｖの電位が印加されている状態とする。負荷抵抗ＲＬ１，ＲＬ２、プルアップ抵抗ＰＲ１およびＣＳ抵抗ＲＣＳ１は、図３に示したものと同じに設定し、好ましい形態として用いる電流制限抵抗ＲＩの抵抗値は、１０００Ωとした。
また図１８に示した動作特性の測定では、「ＣＳＡ Ｄｅｌａｙ」を１２０ｎｓとし、「ＧＡ Ｄｅｌａｙ」を１４０ｎｓとしている。ここで「ＣＳＡ Ｄｅｌａｙ」とは、Ｖｃｃ−ｃｓ信号がローレベルになってからＧＡ１信号がハイレベルにするまでに必要な時間で、発光素子アレイチップの内部での各信号ライン（信号伝送路）の電位が時定数による遅れでローレベルになるまでに必要な時間を表す。また「ＧＡ Ｄｅｌａｙ」とは、ＧＡ信号間（例えばＧＡ１をローレベルにしてからＧＡ２をハイレベルにするまでの時間）で設ける必要がある時間で、ＧＡ１をローレベルにするとＧＡ１にスイッチ素子に接続された信号伝送路の電位が０Ｖから所定の電位（例えば２．５Ｖ）に戻るが、これも時定数によって遅れが生じるため、信号伝送路の電位が０Ｖから所定の電位に戻るために必要な時間を表す。またクロック周波数は１００メガヘルツ（ＭＨｚ）としている。
まず、図１８に示すｔｎ１の時間帯では、ゲート信号入力端子Ｇ１の電圧がハイレベル（５Ｖ）に設定され、電源電圧入力端子Ｖｃｃとセレクト信号入力端子ＣＳとの間に印加される電圧がローレベル（２．５Ｖ）に設定され、発光信号入力端子Ａに印加される電流がハイレベル（２０ｍＡ）に設定される。ｔｎ１の時間帯では、ハイレベル（５Ｖ）の電圧がスイッチ用サイリスタＳ１のアノードｃ１に与えられているので、スイッチ用サイリスタＳ１はオン状態に遷移する。さらに、発光用サイリスタＴ１のアノードａ１にもハイレベル（２０ｍＡ）の発光信号が与えられることによって、発光用サイリスタＴ１がオン状態に遷移して発光する。このように発光用サイリスタＴ１がオン状態の場合、実線で示される発光用サイリスタＴ１のアノードの電位は、発光用サイリスタＴの駆動電圧レベルである約２．４Ｖを示している。
次に、図１８に示すｔｎ２の時間帯では、ゲート信号入力端子Ｇ２の電圧がハイレベル（５Ｖ）に設定され、電源電圧入力端子Ｖｃｃとセレクト信号入力端子ＣＳとの間に印加される電圧がローレベル（２．５Ｖ）に設定され、発光信号入力端子Ａに印加される電流がハイレベル（２０ｍＡ）に設定される。ｔｎ２の時間帯では、ハイレベル（５Ｖ）の電圧がスイッチ用サイリスタＳ１のアノードｃ１に与えられているので、スイッチ用サイリスタＳ２はオン状態に遷移する。さらに、発光用サイリスタＴ２のアノードにもハイレベル（２０ｍＡ）の発光信号が与えられることによって、発光用サイリスタＴ２がオン状態に遷移して発光する。このように発光用サイリスタＴ２がオン状態の場合、実線で示される発光用サイリスタＴ２のアノードの電位は、発光用サイリスタＴの駆動電圧レベルである約２．４Ｖを示している。
次に、図１８に示すｔｎ３の時間帯では、ゲート信号入力端子Ｇ１の電圧がハイレベル（５Ｖ）に設定され、電源電圧入力端子Ｖｃｃとセレクト信号入力端子ＣＳとの間に印加される電圧がハイレベル（５Ｖ）に設定され、発光信号入力端子Ａに印加される電流がハイレベル（２０ｍＡ）に設定される。ｔｎ３の時間帯では、ハイレベル（５Ｖ）の電圧がスイッチ用サイリスタＳ１のアノードｃ１に与えられても、スイッチ用サイリスタＳ１はオン状態に遷移しない。さらに、発光用サイリスタＴ１のアノードにもハイレベル（２０ｍＡ）の発光信号が与えられても、発光用サイリスタＴ１がオン状態に遷移せず発光しない。このように発光用サイリスタＴ１がオフ状態の場合、実線で示される発光用サイリスタＴ１のアノードの電位は、発光用サイリスタＴの駆動電圧レベルである約２．４Ｖよりも約０．７〜０．８Ｖ高くなる。
次に、図１８に示すｔｎ４の時間帯では、ゲート信号入力端子Ｇ２の電圧がハイレベル（５Ｖ）に設定され、電源電圧入力端子Ｖｃｃとセレクト信号入力端子ＣＳとの間に印加される電圧がハイレベル（５Ｖ）に設定され、発光信号入力端子Ａに印加される電流がハイレベル（２０ｍＡ）に設定される。ｔｎ４の時間帯では、ハイレベル（５Ｖ）の電圧がスイッチ用サイリスタＳ１のアノードｃ１に与えられても、スイッチ用サイリスタＳ２はオン状態に遷移しない。さらに、発光用サイリスタＴ２のアノードにもハイレベル（２０ｍＡ）の発光信号が与えられても、発光用サイリスタＴ２がオン状態に遷移せず発光しない。このように発光用サイリスタＴ２がオフ状態の場合、実線で示される発光用サイリスタＴ２のアノードの電位は、発光用サイリスタＴの駆動電圧レベルである約２．４Ｖよりも約０．７〜０．８Ｖ高くなる。
以上の動作特性は、発光装置２１０において、セレクト信号をハイレベル（５Ｖ）およびローレベル（０Ｖ）で切り替えてセレクト信号入力端子ＣＳに与える場合と同様である。したがって、発光装置２１０においても、セレクト信号、ゲート信号および発光信号の３つの信号の全てがハイレベルのときにのみ発光用サイリスタＴが発光し、３つの信号のうちの１つでもローレベルであれば発光用サイリスタＴは発光しないことが分かる。
なお、本発明は前述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良などが可能である。たとえば、前述した画像形成装置８７における発光装置１０を、前述した発光装置２１０に換えて構成してもよく、このような構成としても同様の効果を達成することができ、さらに発光装置を小形化することができるので、さらに高解像度の画像を形成することができるようになる。
本発明の発光装置の発光素子アレイ部分の第１の実施の形態としての発光素子アレイチップ１を示す概略的な等価回路図である。 発光用サイリスタＴのアノード電圧とアノード電流との関係である順方向電圧−電流特性を示すグラフである。 図１の発光素子アレイチップ１を示す概略的な等価回路図の一部である。 図３に示される等価回路図を論理回路図記号で表す論理回路図である。 第１の実施の形態の発光素子アレイチップ１における動作特性の一例を示すグラフである。 第１の実施の形態の発光素子アレイチップ１の基本構成を示す一部の平面図である。 図６の切断面線ＶＩＩ−ＶＩＩから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。 図６の切断面線ＶＩＩＩ−ＶＩＩＩから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。 図６の切断面線ＩＸ−ＩＸから見た発光素子アレイチップ１の基本的構成を示す一部の断面図である。 本発明の発光装置の実施の一形態の発光装置１０を模式的に示すブロック回路図である。 発光装置１０の動作を示すタイミングチャートである。 発光素子アレイチップ１を用いた画像形成装置の基本的構成を示す側面図である。 本発明の実施の他の形態の発光装置２１０を模式的に示すブロック回路図である。 発光装置２１０が備える発光素子アレイチップ２０１を示す概略的な等価回路図である。 セレクト信号駆動部２３２の一部の構成の一例を示す図である。 発光装置２１０の動作を示すタイミングチャートである。 発光素子アレイチップ２０１の動作特性を模擬的に測定するための回路図を示す。 図１７の回路における動作特性の一例を示すグラフである。
符号の説明
１，４，２０１，Ｌ１〜Ｌｐ，Ｍ１〜Ｍｐ，Ｌ’１〜Ｌ’ｐ，Ｍ’１〜Ｍ’ｐ 発光素子アレイチップ
１０，２１０ 発光装置
Ｔ１〜Ｔｋ（Ｔ） 発光用サイリスタ
Ｓ１〜Ｓ４（Ｓ） スイッチ用サイリスタ
Ｂ１〜Ｂｍ（Ｂ） 発光素子ブロック
ａ１〜ａｋ（ａ） 発光用サイリスタのアノード
ｂ１〜ｂｋ（ｂ） 発光用サイリスタのＮゲート電極
ｃ１〜ｃ４（ｃ） スイッチ用サイリスタのアノード
ｄ１〜ｄ４（ｄ） スイッチ用サイリスタのＮゲート電極
ＧＨ１〜ＧＨ５（ＧＨ） ゲート横配線（信号伝送路）
Ａ１〜Ａｍ（Ａ），Ａ１’〜Ａｍ’（Ａ’） 発光信号入力端子
Ｇ１〜Ｇ４，Ｇ１’〜Ｇ４’（Ｇ） ゲート信号入力端子
ＣＳ，ＣＳ’ セレクト信号入力端子
ＲＰ１〜ＲＰ４ プルアップ抵抗
ＲＣＳ１〜ＲＣＳ４ ＣＳ抵抗
ＲＩ１〜ＲＩ４ 電流制限抵抗
２１ 半導体基板
２２，３２，４２，５２ 第１半導体層
２３，３３，４３，５３ 第２半導体層
２４，３４，４４，５４ 第３半導体層
２５，３５ 第４半導体層
２６ 裏面電極
８７ 画像形成装置
１３０，２３０，２３０’ 発光信号駆動ＩＣ
１３１，２３１ ゲート信号駆動ＩＣ
１３２，２３２ セレクト信号駆動部
２３３ 設定手段
２３４ 出力部
２３７ 電圧生成部
Ｒａ，Ｒｂ，Ｒｃ 抵抗器
Ｓｗ１〜Ｓｗ３ スイッチ素子
ＧＳＣ１〜ＧＳＣｐ 電圧切換部

Claims (10)

  1. 直線状に配列された複数の第１発光素子を含む第１の発光素子アレイと、
    直線状に配列された複数の第２発光素子を含み、前記複数の第２発光素子が前記複数の第１発光素子に対して千鳥状の位置となるように、前記第１の発光素子アレイに隣接して配置された第２の発光素子アレイと、
    前記第１および第２の発光素子アレイに対して信号を供給する駆動回路と、を含む発光装置であって、
    前記発光素子アレイは、
    第１電極と、第２電極と、前記第１電極に第１信号が入力されていて、かつ前記第２電極に第２信号が入力されているときに制御信号が出力される第１制御電極とを備えるｎ（ｎは２以上の整数）個のスイッチ素子であって、前記ｎ個のスイッチ素子の第１電極が相互に電気的に接続されたスイッチ素子と、
    前記各第１制御電極に個別に接続されるｎ本の信号伝送路と、を含み、
    前記発光素子は、
    第３電極と、前記ｎ本の信号伝送路のうちのいずれか１つに接続される第２制御電極とを備え、
    前記第３電極に第３信号が入力されていて、かつ前記第２制御電極に制御信号が入力されているときに発光するものであり、
    前記各信号伝送路には、少なくとも１つの前記発光素子の第２制御電極が接続され、
    前記駆動回路は、
    前記第１電極と電気的に接続され、前記第１信号を供給する第１の駆動回路と、
    前記第２電極と電気的に接続され、前記第２信号を供給する第２の駆動回路と、
    前記第３電極と電気的に接続され、前記第３信号を供給する第３の駆動回路と、を含み、
    前記第１、第２および第３の駆動回路のいずれか１つは、対応する信号を前記第１および第２の発光素子アレイに対して独立に供給し、他の駆動回路は、対応する信号を共通化して前記第１および第２の発光素子アレイの双方に供給する、発光装置。
  2. 前記スイッチ素子および前記発光素子が、カソードまたはアノードを共通の電極とする発光サイリスタを含んで構成され、
    前記スイッチ素子がさらに、第１および第２の抵抗体を含んで構成され、
    （ａ）カソードを共通の電極とする場合は、
    前記スイッチ素子を構成する発光サイリスタのＮゲート電極は、前記第１および第２の抵抗体のそれぞれの一端と接続され、
    前記第１の抵抗体の他端には、共通の電極に対して正の電圧が印加され、
    前記第１電極は、第２の抵抗体の他端であり、
    前記第２電極は、スイッチ素子を構成する発光サイリスタのアノードであり、
    前記第３電極は、発光素子を構成する発光サイリスタのアノードであり、
    前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＮゲート電極であり、
    前記第２制御電極は、発光素子を構成する発光サイリスタのＮゲート電極であり、
    （ｂ）アノードを共通の電極とする場合は、
    前記スイッチ素子を構成する発光サイリスタのＰゲート電極は、前記第１および第２の抵抗体のそれぞれの一端と接続され、
    前記第１の抵抗体の他端には、共通の電極に対して負の電圧が印加され、
    前記第１電極は、第２の抵抗体の他端であり、
    前記第２電極は、スイッチ素子を構成する発光サイリスタのカソードであり、
    前記第３電極は、発光素子を構成する発光サイリスタのカソードであり、
    前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＰゲート電極であり、
    前記第２制御電極は、発光素子を構成する発光サイリスタのＰゲート電極である、請求項１に記載の発光装置。
  3. 前記スイッチ素子および前記発光素子が、カソードまたはアノードを共通の電極とする発光サイリスタを含んで構成され、
    前記スイッチ素子がさらに抵抗体を含んで構成され、
    （ａ）カソードを共通の電極とする場合は、
    前記スイッチ素子を構成する発光サイリスタのＮゲート電極は、前記抵抗体の一端と接続され、
    前記第１電極は、前記抵抗体の他端であり、
    前記第２電極は、スイッチ素子を構成する発光サイリスタのアノードであり、
    前記第３電極は、発光素子を構成する発光サイリスタのアノードであり、
    前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＮゲート電極であり、
    前記第２制御電極は、発光素子を構成する発光サイリスタのＮゲート電極であり、
    （ｂ）アノードを共通の電極とする場合は、
    前記スイッチ素子を構成する発光サイリスタのＰゲート電極は、前記抵抗体の一端と接続され、
    前記第１電極は、前記抵抗体の他端であり、
    前記第２電極は、スイッチ素子を構成する発光サイリスタのカソードであり、
    前記第３電極は、発光素子を構成する発光サイリスタのカソードであり、
    前記第１制御電極は、スイッチ素子を構成する発光サイリスタのＰゲート電極であり、
    前記第２制御電極は、発光素子を構成する発光サイリスタのＰゲート電極であり、
    前記第１の駆動回路は、ハイレベルおよびローレベルを有する前記第１信号の前記ハイレベルまたは前記ローレベルの電位を設定する第１信号レベル設定部を有する、請求項１に記載の発光装置。
  4. 前記第１信号は、前記一方および前記他方の発光素子アレイ部のそれぞれに対し独立に供給される、請求項１記載の発光装置。
  5. 前記第２信号は、前記一方および前記他方の発光素子アレイ部のそれぞれに対し独立に供給される、請求項１記載の発光装置。
  6. 前記第３信号は、前記一方および前記他方の発光素子アレイ部のそれぞれに対し独立に供給される、請求項１記載の発光装置。
  7. 前記複数の発光素子は、前記第３電極が相互に電気的に接続されるｎ個以下の発光素子から成る複数の発光素子ブロックを構成し、
    同じ発光素子ブロックに含まれる各発光素子の前記第２制御電極は、異なる前記信号伝送路に接続される、請求項１乃至６のいずれかに記載の発光装置。
  8. 基板と、前記基板の一表面上に設けられるボンディングパッドとを含む請求項１乃至７のいずれかに記載の発光装置であって、
    前記発光素子は、前記基板の前記一表面上に、略直線状に配列されて設けられ、
    前記ｎ本の信号伝送路は、前記基板の前記一表面上に、前記発光素子の配列方向に沿って設けられ、
    前記ボンディングパッドは、前記発光素子の配列方向に沿って相互に間隔をあけて配列されて設けられ、
    前記第１電極に接続される第１ボンディングパッドと、
    前記各第２電極にそれぞれ接続される第２ボンディングパッドと、
    前記各発光素子ブロックに含まれる発光素子の第３電極に接続され、前記各発光素子ブロックに個別に設けられ、発光素子の数よりも少ない数の第３ボンディングパッドと、を含み、
    前記スイッチ素子は、隣接する前記ボンディングパッドの間に配置される、発光装置。
  9. 基板と、前記基板の一表面上に設けられ、前記駆動回路と接続され、前記信号が供給されるボンディングパッドとを含む請求項１乃至７のいずれかに記載の発光装置であって、
    前記発光素子は、前記基板の前記一表面上の一方寄りに、略直線状に配列されて設けられ、
    前記ボンディングパッドは、前記基板の前記一表面上の他方寄りに、前記発光素子の配列方向に沿って相互に間隔をあけて配列されて設けられ、
    前記第１および第２の発光素子アレイは、平面視したときに、それぞれの前記ボンディングパッド同士が互いに外側を向くように配置されている、発光装置。
  10. 請求項１乃至９のいずれかに記載の発光装置と、
    感光体ドラムに前記発光装置の発光素子からの光を集光する集光手段と、
    前記発光装置からの光が前記集光手段によって前記感光体ドラムに集光されて露光された感光体ドラムに現像剤を供給する現像剤供給手段と、
    感光体ドラムに現像剤によって形成された画像を記録シートに転写する転写手段と、
    記録シートに転写された現像剤を定着させる定着手段と、を含み、
    前記第１、第２および第３駆動回路は、画像情報に基づいて前記第１、第２および第３信号をそれぞれ供給する、画像形成装置。
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