しかしながら、第1の従来の技術では、m1+n1本の電極配線をLEDのアノードまたはカソードと接続するために、いずれの電極配線にも、LEDを発光させるための、LEDの発光強度に比例した主電流が流れる。この場合、配線抵抗が大きいと配線抵抗の損失による駆動用ICの消費電力の増大や駆動性能の低下などが生じるため、ある程度電極配線幅を広げて配線抵抗を小さくする必要がある。このため、電極配線を形成するための面積が増し、LEDアレイが形成されたチップの表面積が増加するという問題がある。
また第1〜第3の従来の技術では、たとえば、m2×n2のマトリクス配線(ただし、m2,n2は、正の整数)を用いてダイナミック(時分割)駆動を行う場合には、1つの発光素子アレイについては、m2+n2の電極配線ですむ。しかし、複数(p2個、p2は2以上の整数)の発光素子アレイを用いて発光装置を構成する場合には、発光素子アレイの数に比例したp2×(m2+n2)本の電極配線が必要となる。また、発光素子アレイを駆動す
るための駆動用ICの出力端子数も、必要な電極配線数に応じて増やす必要があり、駆動用ICの端子数と1つの発光素子アレイの端子数とが等しい場合には、発光素子アレイの数だけの駆動用ICが必要となる。このように、複数の発光素子アレイを用いて発光装置を構成したときには、従来の技術では多くの駆動用ICが必要となり、また発光素子アレイと駆動用ICとを接続する配線数が増大するため、装置全体が複雑化したり、装置が大きくなったりするという問題点がある。
また、高精細な画像を得るために発光素子を高密度に配置すると、従来の技術ではそれに伴ってボンディングパッド数も増加することになるが、パッドピッチが狭くなりすぎるためにワイヤボンディングが困難になる。この結果、発光素子の高密度化が制限されてしまうという問題がある。
また第2の従来の技術では、NANDゲートなどから成るスイッチ素子を内蔵した駆動用ICを、発光素子アレイに接続する必要がある。複数の発光素子アレイを用いて発光装置を構成する場合には、発光素子アレイの数が増大すると、各発光素子アレイに接続される駆動用IC数が増大するため、装置全体が複雑化したり大きくなったりするという問題点がある。
本発明の目的は、少ない駆動用ICで時分割駆動することができる発光素子アレイを提供することであり、またボンディングパッド数を低減させることによって発光素子の高密度化に適した発光素子アレイを提供することである。さらに本発明の目的は、このような発光素子を用いた小型かつ高精細な発光装置ならびにその発光装置を備える画像形成装置を提供することである。
本発明の発光素子アレイは、第1電極と、第2電極と、前記第1電極に第1信号が入力されていて、かつ前記第2電極に第2信号が入力されているときに制御信号が出力される第1制御電極とを備えるn(nは2以上の整数)個のスイッチ素子と、
前記各第1制御電極に個別に接続されるn本の信号伝送路と、
第3電極と、前記n本の信号伝送路のうちのいずれか1つに接続される第2制御電極とを備え、前記第3電極に第3信号が入力されていて、かつ前記第2制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
前記各信号伝送路には、少なくとも1つの前記発光素子の第2制御電極が接続され、
前記n個のスイッチ素子の第1電極が相互に電気的に接続され、
前記複数の発光素子は、n個以下の発光素子から成る発光素子ブロックを複数構成し、
各発光素子ブロックが有する前記n個以下の発光素子は、各第2制御電極が互いに異なる前記信号伝送路に個別に接続され、かつ、各第3電極が相互に電気的に接続され、
基板と、前記基板の一表面上に設けられるボンディングパッドとを含み、
前記発光素子は、前記基板の前記一表面上に、略直線状に配列されて設けられ、
前記n本の信号伝送路は、前記基板の前記一表面上に、前記発光素子の配列方向に沿って設けられ、
前記ボンディングパッドは、前記発光素子の配列方向に沿って相互に間隔をあけて配列されて設けられ、
前記複数の第1電極に共通に接続される単一の第1ボンディングパッドと、
前記各第2電極に個別に接続される第2ボンディングパッドと、
前記各発光素子ブロックに含まれる発光素子の第3電極に接続され、前記各発光素子ブロックに個別に設けられる第3ボンディングパッドとを有し、
前記スイッチ素子は、隣接する前記ボンディングパッドの間に配置されることを特徴とする。
また本発明の発光素子アレイは、第1電極と、第2電極と、前記第1電極に第1信号が入力されていて、かつ前記第2電極に第2信号が入力されているときに制御信号が出力される第1制御電極とを備えるn(nは3以上の整数)個のスイッチ素子と、
前記第1電極が電気的に接続される複数の第1信号入力端子と、
前記各第1制御電極に個別に接続されるn本の信号伝送路と、
第3電極と、前記n本の信号伝送路のうちのいずれか1つに接続される第2制御電極とを備え、前記第3電極に第3信号が入力されていて、かつ前記第2制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
前記各信号伝送路には、少なくとも1つの前記発光素子の第2制御電極が接続され、
前記n個のスイッチ素子は、n個未満のスイッチ素子から成るスイッチ素子ブロックを複数構成し、
各スイッチ素子ブロックが有する前記n個未満のスイッチ素子は、各第1電極が互いに異なる前記第1信号入力端子に個別に接続され、かつ、各第2電極が相互に電気的に接続され、
前記複数の第1信号入力端子のうち少なくとも1つには、複数のスイッチ素子ブロックにそれぞれ設けられるスイッチ素子の第1電極が共通に接続され、
前記複数の発光素子は、n個以下の発光素子から成る発光素子ブロックを複数構成し、
各発光素子ブロックが有する前記n個以下の発光素子は、各第2制御電極が互いに異なる前記信号伝送路に個別に接続され、かつ、各第3電極が相互に電気的に接続され、
基板と、前記基板の一表面上に設けられるボンディングパッドとを含み、
前記発光素子は、前記基板の前記一表面上に、略直線状に配列されて設けられ、
前記n本の信号伝送路は、前記基板の前記一表面上に、前記発光素子の配列方向に沿って設けられ、
前記ボンディングパッドは、前記発光素子の配列方向に沿って相互に間隔をあけて配列されて設けられ、
前記各第1信号入力端子に個別に接続される第1ボンディングパッドと、
前記各スイッチ素子ブロックに含まれる第2電極に接続され、前記各スイッチ素子ブロックに個別に設けられる第2ボンディングパッドと、
前記各発光素子ブロックに含まれる発光素子の第3電極に接続され、前記各発光素子
ブロックに個別に設けられる第3ボンディングパッドとを有し、
前記スイッチ素子は、隣接する前記ボンディングパッドの間に配置されることを特徴とする。
また本発明の発光素子アレイは、前記n個のスイッチ素子は、M(Mは2以上の整数)個のスイッチ素子ブロックに分割され、
前記各スイッチ素子ブロックには、N(Nは2以上の整数、n=M×N)個のスイッチ素子が同数で含まれることを特徴とする。
また本発明の発光素子アレイは、前記スイッチ素子および前記発光素子の両方が、カソードを共通の電極として接地する発光サイリスタを含んで構成され、または、前記スイッチ素子および前記発光素子の両方が、アノードを共通の電極として接地する発光サイリスタを含んで構成され、前記スイッチ素子がさらに、ダイオードと抵抗体とを含んで構成され、
前記スイッチ素子および前記発光素子の両方が、カソードを共通の電極として接地する発光サイリスタを含んで構成される場合は、
前記スイッチ素子を構成する発光サイリスタのNゲート電極は、前記ダイオードのアノードおよび前記抵抗体の一端と接続され、
前記抵抗体の他端には、共通の電極に対して正の電圧が印加され、
前記第1電極は、ダイオードのカソードであり、
前記第2電極は、スイッチ素子を構成する発光サイリスタのアノードであり、
前記第3電極は、発光素子を構成する発光サイリスタのアノードであり、
前記第1制御電極は、スイッチ素子を構成する発光サイリスタのNゲート電極であり、
前記第2制御電極は、発光素子を構成する発光サイリスタのNゲート電極であり、
前記スイッチ素子および前記発光素子の両方が、アノードを共通の電極として接地する発光サイリスタを含んで構成される場合は、
前記スイッチ素子を構成する発光サイリスタのPゲート電極は、前記ダイオードのカソードおよび前記抵抗体の一端と接続され、
前記抵抗体の他端には、共通の電極に対して負の電圧が印加され、
前記第1電極は、ダイオードのアノードであり、
前記第2電極は、スイッチ素子を構成する発光サイリスタのカソードであり、
前記第3電極は、発光素子を構成する発光サイリスタのカソードであり、
前記第1制御電極は、スイッチ素子を構成する発光サイリスタのPゲート電極であり、
前記第2制御電極は、発光素子を構成する発光サイリスタのPゲート電極であることを特徴とする。
また本発明の発光素子アレイは、前記スイッチ素子は、発光サイリスタから成るスイッチ用サイリスタと、発光サイリスタから成る選択用サイリスタと、抵抗体とから成り、
前記発光素子は、発光サイリスタから成り、
前記スイッチ用サイリスタ、前記選択用サイリスタおよび前記発光素子のカソードを共通の電極として接地する場合は、
前記スイッチ用サイリスタのNゲート電極は、前記選択用サイリスタのアノードと前記抵抗体の一端とに接続され、
前記各スイッチ素子に設けられる抵抗体の他端は相互に電気的に接続され、その他端には、第4信号として共通の電極に対して正の電圧が前記第1信号に同期して印加され、
前記第1電極は、選択用サイリスタのNゲート電極であり、
前記第2電極は、スイッチ用サイリスタのアノードであり、
前記第3電極は、発光素子のアノードであり、
前記第1制御電極は、スイッチ用サイリスタのNゲート電極であり、
前記第2制御電極は、発光素子のNゲート電極であり、
前記スイッチ用サイリスタ、前記選択用サイリスタおよび前記発光素子のアノードを共通の電極として接地する場合は、
前記スイッチ用サイリスタのPゲート電極は、前記選択用サイリスタのカソードと前記抵抗体の一端とに接続され、
前記各スイッチ素子に設けられる抵抗体の他端は相互に電気的に接続され、その他端には、第4信号として共通の電極に対して負の電圧が前記第1信号に同期して印加され、
前記第1電極は、選択用サイリスタのPゲート電極であり、
前記第2電極は、スイッチ用サイリスタのカソードであり、
前記第3電極は、発光素子のカソードであり、
前記第1制御電極は、スイッチ用サイリスタのPゲート電極であり、
前記第2制御電極は、発光素子のPゲート電極であることを特徴とする。
また本発明の発光素子アレイは、第1電極と、第2電極と、前記第1電極に第1信号が入力されていて、かつ前記第2電極に第2信号が入力されているときに制御信号が出力される第1制御電極とを備えるn(nは2以上の整数)個のスイッチ素子と、
前記各第1制御電極に個別に接続されるn本の信号伝送路と、
第3電極と、前記n本の信号伝送路のうちのいずれか1つに接続される第2制御電極とを備え、前記第3電極に第3信号が入力されていて、かつ前記第2制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
前記各信号伝送路には、少なくとも1つの前記発光素子の第2制御電極が接続され、
前記n個のスイッチ素子の第1電極が相互に電気的に接続され、
前記スイッチ素子および前記発光素子の両方が、カソードを共通の電極として接地する発光サイリスタを含んで構成され、または、前記スイッチ素子および前記発光素子の両方が、アノードを共通の電極として接地する発光サイリスタを含んで構成され、前記スイッチ素子がさらに、ダイオードと抵抗体とを含んで構成され、
前記スイッチ素子および前記発光素子の両方が、カソードを共通の電極として接地する発光サイリスタを含んで構成される場合は、
前記スイッチ素子を構成する発光サイリスタのNゲート電極は、前記ダイオードのアノードおよび前記抵抗体の一端と接続され、
前記抵抗体の他端には、共通の電極に対して正の電圧が印加され、
前記第1電極は、ダイオードのカソードであり、
前記第2電極は、スイッチ素子を構成する発光サイリスタのアノードであり、
前記第3電極は、発光素子を構成する発光サイリスタのアノードであり、
前記第1制御電極は、スイッチ素子を構成する発光サイリスタのNゲート電極であり、
前記第2制御電極は、発光素子を構成する発光サイリスタのNゲート電極であり、
前記スイッチ素子および前記発光素子の両方が、アノードを共通の電極として接地する発光サイリスタを含んで構成される場合は、
前記スイッチ素子を構成する発光サイリスタのPゲート電極は、前記ダイオードのカソードおよび前記抵抗体の一端と接続され、
前記抵抗体の他端には、共通の電極に対して負の電圧が印加され、
前記第1電極は、ダイオードのアノードであり、
前記第2電極は、スイッチ素子を構成する発光サイリスタのカソードであり、
前記第3電極は、発光素子を構成する発光サイリスタのカソードであり、
前記第1制御電極は、スイッチ素子を構成する発光サイリスタのPゲート電極であり、
前記第2制御電極は、発光素子を構成する発光サイリスタのPゲート電極であることを特徴とする。
また本発明の発光素子アレイは、第1電極と、第2電極と、前記第1電極に第1信号が入力されていて、かつ前記第2電極に第2信号が入力されているときに制御信号が出力される第1制御電極とを備えるn(nは2以上の整数)個のスイッチ素子と、
前記各第1制御電極に個別に接続されるn本の信号伝送路と、
第3電極と、前記n本の信号伝送路のうちのいずれか1つに接続される第2制御電極とを備え、前記第3電極に第3信号が入力されていて、かつ前記第2制御電極に制御信号が
入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
前記各信号伝送路には、少なくとも1つの前記発光素子の第2制御電極が接続され、
前記n個のスイッチ素子の第1電極が相互に電気的に接続され、
前記スイッチ素子は、発光サイリスタから成るスイッチ用サイリスタと、発光サイリスタから成る選択用サイリスタと、抵抗体とから成り、
前記発光素子は、発光サイリスタから成り、
前記スイッチ用サイリスタ、前記選択用サイリスタおよび前記発光素子のカソードを共通の電極として接地する場合は、
前記スイッチ用サイリスタのNゲート電極は、前記選択用サイリスタのアノードと前記抵抗体の一端とに接続され、
前記各スイッチ素子に設けられる抵抗体の他端は相互に電気的に接続され、その他端には、第4信号として共通の電極に対して正の電圧が前記第1信号に同期して印加され、
前記第1電極は、選択用サイリスタのNゲート電極であり、
前記第2電極は、スイッチ用サイリスタのアノードであり、
前記第3電極は、発光素子のアノードであり、
前記第1制御電極は、スイッチ用サイリスタのNゲート電極であり、
前記第2制御電極は、発光素子のNゲート電極であり、
前記スイッチ用サイリスタ、前記選択用サイリスタおよび前記発光素子のアノードを共通の電極として接地する場合は、
前記スイッチ用サイリスタのPゲート電極は、前記選択用サイリスタのカソードと前記抵抗体の一端とに接続され、
前記各スイッチ素子に設けられる抵抗体の他端は相互に電気的に接続され、その他端には、第4信号として共通の電極に対して負の電圧が前記第1信号に同期して印加され、
前記第1電極は、選択用サイリスタのPゲート電極であり、
前記第2電極は、スイッチ用サイリスタのカソードであり、
前記第3電極は、発光素子のカソードであり、
前記第1制御電極は、スイッチ用サイリスタのPゲート電極であり、
前記第2制御電極は、発光素子のPゲート電極であることを特徴とする。
また本発明の発光素子アレイは、第1電極と、第2電極と、前記第1電極に第1信号が入力されていて、かつ前記第2電極に第2信号が入力されているときに制御信号が出力される第1制御電極とを備えるn(nは3以上の整数)個のスイッチ素子と、
前記第1電極が電気的に接続される複数の第1信号入力端子と、
前記各第1制御電極に個別に接続されるn本の信号伝送路と、
第3電極と、前記n本の信号伝送路のうちのいずれか1つに接続される第2制御電極とを備え、前記第3電極に第3信号が入力されていて、かつ前記第2制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
前記各信号伝送路には、少なくとも1つの前記発光素子の第2制御電極が接続され、
前記n個のスイッチ素子は、n個未満のスイッチ素子から成るスイッチ素子ブロックを複数構成し、
各スイッチ素子ブロックが有する前記n個未満のスイッチ素子は、各第1電極が互いに異なる前記第1信号入力端子に個別に接続され、かつ、各第2電極が相互に電気的に接続され、
前記複数の第1信号入力端子のうち少なくとも1つには、複数のスイッチ素子ブロックにそれぞれ設けられるスイッチ素子の第1電極が共通に接続され、
前記スイッチ素子および前記発光素子の両方が、カソードを共通の電極として接地する発光サイリスタを含んで構成され、または、前記スイッチ素子および前記発光素子の両方が、アノードを共通の電極として接地する発光サイリスタを含んで構成され、前記スイッチ素子がさらに、ダイオードと抵抗体とを含んで構成され、
前記スイッチ素子および前記発光素子の両方が、カソードを共通の電極として接地する発光サイリスタを含んで構成される場合は、
前記スイッチ素子を構成する発光サイリスタのNゲート電極は、前記ダイオードのア
ノードおよび前記抵抗体の一端と接続され、
前記抵抗体の他端には、共通の電極に対して正の電圧が印加され、
前記第1電極は、ダイオードのカソードであり、
前記第2電極は、スイッチ素子を構成する発光サイリスタのアノードであり、
前記第3電極は、発光素子を構成する発光サイリスタのアノードであり、
前記第1制御電極は、スイッチ素子を構成する発光サイリスタのNゲート電極であり、
前記第2制御電極は、発光素子を構成する発光サイリスタのNゲート電極であり、
前記スイッチ素子および前記発光素子の両方が、アノードを共通の電極として接地する発光サイリスタを含んで構成される場合は、
前記スイッチ素子を構成する発光サイリスタのPゲート電極は、前記ダイオードのカソードおよび前記抵抗体の一端と接続され、
前記抵抗体の他端には、共通の電極に対して負の電圧が印加され、
前記第1電極は、ダイオードのアノードであり、
前記第2電極は、スイッチ素子を構成する発光サイリスタのカソードであり、
前記第3電極は、発光素子を構成する発光サイリスタのカソードであり、
前記第1制御電極は、スイッチ素子を構成する発光サイリスタのPゲート電極であり、
前記第2制御電極は、発光素子を構成する発光サイリスタのPゲート電極であることを特徴とする。
また本発明の発光素子アレイは、第1電極と、第2電極と、前記第1電極に第1信号が入力されていて、かつ前記第2電極に第2信号が入力されているときに制御信号が出力される第1制御電極とを備えるn(nは3以上の整数)個のスイッチ素子と、
前記第1電極が電気的に接続される複数の第1信号入力端子と、
前記各第1制御電極に個別に接続されるn本の信号伝送路と、
第3電極と、前記n本の信号伝送路のうちのいずれか1つに接続される第2制御電極とを備え、前記第3電極に第3信号が入力されていて、かつ前記第2制御電極に制御信号が入力されているときに発光する複数の発光素子とを含む発光素子アレイであって、
前記各信号伝送路には、少なくとも1つの前記発光素子の第2制御電極が接続され、
前記n個のスイッチ素子は、n個未満のスイッチ素子から成るスイッチ素子ブロックを複数構成し、
各スイッチ素子ブロックが有する前記n個未満のスイッチ素子は、各第1電極が互いに異なる前記第1信号入力端子に個別に接続され、かつ、各第2電極が相互に電気的に接続され、
前記複数の第1信号入力端子のうち少なくとも1つには、複数のスイッチ素子ブロックにそれぞれ設けられるスイッチ素子の第1電極が共通に接続され、
前記スイッチ素子は、発光サイリスタから成るスイッチ用サイリスタと、発光サイリスタから成る選択用サイリスタと、抵抗体とから成り、
前記発光素子は、発光サイリスタから成り、
前記スイッチ用サイリスタ、前記選択用サイリスタおよび前記発光素子のカソードを共通の電極として接地する場合は、
前記スイッチ用サイリスタのNゲート電極は、前記選択用サイリスタのアノードと前記抵抗体の一端とに接続され、
前記各スイッチ素子に設けられる抵抗体の他端は相互に電気的に接続され、その他端には、第4信号として共通の電極に対して正の電圧が前記第1信号に同期して印加され、
前記第1電極は、選択用サイリスタのNゲート電極であり、
前記第2電極は、スイッチ用サイリスタのアノードであり、
前記第3電極は、発光素子のアノードであり、
前記第1制御電極は、スイッチ用サイリスタのNゲート電極であり、
前記第2制御電極は、発光素子のNゲート電極であり、
前記スイッチ用サイリスタ、前記選択用サイリスタおよび前記発光素子のアノードを共通の電極として接地する場合は、
前記スイッチ用サイリスタのPゲート電極は、前記選択用サイリスタのカソードと前記抵抗体の一端とに接続され、
前記各スイッチ素子に設けられる抵抗体の他端は相互に電気的に接続され、その他端には、第4信号として共通の電極に対して負の電圧が前記第1信号に同期して印加され、
前記第1電極は、選択用サイリスタのPゲート電極であり、
前記第2電極は、スイッチ用サイリスタのカソードであり、
前記第3電極は、発光素子のカソードであり、
前記第1制御電極は、スイッチ用サイリスタのPゲート電極であり、
前記第2制御電極は、発光素子のPゲート電極であることを特徴とする。
また本発明の発光素子アレイは、前記各第2電極に第2の抵抗体がそれぞれ接続され、前記第2の抵抗体を介して前記第2信号が前記第2電極に与えられることを特徴とする。
また本発明の発光素子アレイは、前記スイッチ素子および前記発光素子は同じ層構成を有する発光サイリスタで構成されることを特徴とする。
また本発明の発光素子アレイは、前記スイッチ素子を構成する発光サイリスタが発する光を遮光または減光するための、遮光手段または減光手段を含むことを特徴とする。
また本発明の発光素子アレイにおいて、前記抵抗体は、基板に近接する側から、P型またはN型のうちの一方の導電型の第1半導体層、他方の導電型の第2半導体層、一方の導電型の第3半導体層の順に積層された半導体膜のうち、前記第3半導体層を用いて構成されることを特徴とする。
また本発明の発光素子アレイは、前記抵抗体に入射する光を遮光または減光するために、前記抵抗体を覆う遮光手段または減光手段が設けられていることを特徴とする。
また本発明の発光装置は、前記発光素子アレイが発光サイリスタ、ダイオードおよび抵抗体を備えた複数の前記スイッチ素子を含んで構成される場合に、複数のその発光素子アレイと、
前記第1電極と電気的に接続され、前記第1信号を供給する第1の駆動回路と、
前記第2電極と電気的に接続され、前記第2信号を供給する第2の駆動回路と、
前記第3電極と電気的に接続され、前記第3信号を供給する第3の駆動回路とを含むことを特徴とする。
また本発明の発光装置は、前記発光素子アレイがスイッチ用サイリスタ、選択用サイリスタおよび抵抗体を備えた複数の前記スイッチ素子を含んで構成される場合に、複数のその発光素子アレイと、
前記第1電極と電気的に接続され、前記第1信号を供給する第1の駆動回路と、
前記第2電極と電気的に接続され、前記第2信号を供給する第2の駆動回路と、
前記第3電極と電気的に接続され、前記第3信号を供給する第3の駆動回路と、
前記抵抗体の前記他端と電気的に接続され、前記第4信号を供給する第4の駆動回路とを含むことを特徴とする。
また本発明の発光装置は、前記発光素子アレイがスイッチ用サイリスタ、選択用サイリスタおよび抵抗体を備えた複数の前記スイッチ素子を含んで構成される場合に、前記第4の駆動回路は、前記第1の駆動回路が前記第1信号の供給先の発光素子アレイを変更するときに、前記共通の電極の電位にほぼ等しい信号を供給してから、前記第4信号を供給し、
前記第2の駆動回路および第3の駆動回路は、前記第4の駆動回路が前記第4信号の供給を開始してから、前記第2信号および前記第3信号をそれぞれ供給することを特徴とする。
また本発明の画像形成装置は、前記発光素子アレイが発光サイリスタ、ダイオードおよび抵抗体を備えた複数の前記スイッチ素子を含んで構成される場合に、その発光素子アレイを複数含む前記発光装置と、
感光体ドラムに前記発光装置の発光素子からの光を集光する集光手段と、
前記発光装置からの光が前記集光手段によって前記感光体ドラムに集光されて露光された感光体ドラムに現像剤を供給する現像剤供給手段と、
感光体ドラムに現像剤によって形成された画像を記録シートに転写する転写手段と、
記録シートに転写された現像剤を定着させる定着手段とを含み、
前記第1、第2および第3駆動回路は、画像情報に基づいて第1、第2および第3信号をそれぞれ供給することを特徴とする。
また本発明の画像形成装置は、前記発光素子アレイがスイッチ用サイリスタ、選択用サイリスタおよび抵抗体を備えた複数の前記スイッチ素子含んで構成される場合に、その発光素子アレイを複数含む前記発光装置と、
感光体ドラムに前記発光装置の発光素子からの光を集光する集光手段と、
前記発光装置からの光が前記集光手段によって前記感光体ドラムに集光されて露光された感光体ドラムに現像剤を供給する現像剤供給手段と、
感光体ドラムに現像剤によって形成された画像を記録シートに転写する転写手段と、
記録シートに転写された現像剤を定着させる定着手段とを含み、
前記第1、第2、第3および第4駆動回路は、画像情報に基づいて前記第1、第2、第3および第4信号をそれぞれ供給することを特徴とする。
本発明によれば、発光素子アレイは、第1信号および第2信号が共に入力されているときに制御信号を出力するn(nは2以上の整数)個のスイッチ素子と、前記制御信号が伝送されるn本の信号伝送路と、前記信号伝送路からの制御信号と共に、第3信号が入力されているときに発光する複数(n個以上)の発光素子とを含んで構成される。前記第1信号が入力される第1電極は各スイッチ素子間で相互に電気的に接続されていることから、発光素子アレイに含まれる全てのスイッチ素子に共通の第1信号を与えることができる。
発光素子アレイを構成する各スイッチ素子に共通の第1信号が入力されている場合には、さらに第2信号が入力されているスイッチ素子に接続された信号伝送路に制御信号が出力され、さらにその信号伝送路に接続された発光素子に第3信号が入力されると、その発光素子は発光する。逆に、発光素子アレイに共通の第1信号が入力されていない場合には、各スイッチ素子は、第2信号が入力されていても、制御信号を出力することがないので、さらにそのスイッチ素子に接続された発光素子に第3信号が入力されていても、その発光素子は発光しない。
したがって、複数の発光素子アレイを用いて発光装置を構成する場合には、第1信号によって、どの発光素子アレイに属する発光素子を発光させるかを選択することができる(以下、第1信号が入力されている発光素子アレイ、またはその発光素子アレイの全てのスイッチ素子は選択状態にあるという)。そこで、発光装置を構成する各発光素子アレイに順番に第1信号を与えて選択状態にすることで、各発光素子アレイに第2信号および第3信号を与えるための駆動用IC、ならびに各発光素子と駆動用ICとの間の配線を、複数の発光素子アレイ間で共用する時分割駆動を行うことができる。このように、本発明の発光素子アレイを用いて発光装置を構成すると、各発光素子アレイ間で駆動用ICおよび配線を共用することができるので、少ない駆動用IC数および配線数で構成された発光装置が実現できる。
また、前記複数の発光素子に第3信号を与える配線の数を減少させるために、前記複数の発光素子は、n個以下の発光素子からなる発光素子ブロックを構成する。そして、複数の発光素子を含む発光素子ブロックは、前記第3信号が与えられる第3電極が相互に電気的に接続されていることから、同じ発光素子ブロックに属する各発光素子には共通の第3信号が与えられる。一方、前記信号伝送路との接続については、複数の発光素子を含む発光素子ブロックは、その複数の発光素子の各第2制御電極が異なる信号伝送路に接続されるので異なる制御信号が与えられる。
ここで、各スイッチ素子の全ての第1電極が相互に電気的に接続されて、発光素子アレイ全体が前記第1信号によって選択状態にある場合には、その発光素子アレイの各スイッチ素子に第2信号を時分割で順番に与えると、スイッチ素子に接続された信号伝送路にも順番に制御信号が伝送され、各発光素子ブロック内の各発光素子にも順番に制御信号が与えられる。一方、発光素子アレイに複数の第1信号入力端子が設けられて、さらにその発光素子アレイのn個のスイッチ素子が複数のスイッチ素子ブロックに分割されている場合には、第1信号入力端子に時分割で順番に第1信号を与え、さらに各スイッチ素子ブロックに時分割で順番に第2信号を与えることによって、第1信号と第2信号が共に与えられているスイッチ素子に接続された信号伝送路に制御信号が伝送される。この結果、各発光素子ブロック内の各発光素子にも時分割で制御信号が与えられることになる。しがたって、いずれの場合においても、制御信号が与えられるタイミングに合わせて各発光素子ブロックに共通の第3信号を与えることで発光素子ブロック内での時分割駆動が実現できる。
このように、本発明では、同じ発光素子アレイ内の複数の発光素子ブロックで時分割駆動をすることができることから、第3信号を供給する駆動用ICの出力端子数、および駆動用ICと発光素子アレイとの配線数を減少させることができ、配線数の少ない小形の発光装置を実現できる。また、発光素子アレイ内の信号伝送路の配線数、および第3信号入力用のボンディングパッド数も削減することができることから、発光素子の高密度化が可能な小形の発光素子アレイを実現できる。
また、発光素子アレイを構成する発光素子は、基板の一表面(以下、この面を主面という)上に略直線状に配列して設けられ、前記n本の信号伝送路は、発光素子の配列方向に沿って配線され、前記第1信号、前記第2信号、および前記第3信号を供給するためのボンディングパッドは、発光素子の配列方向に沿って相互に間隔を開けて配置され、前記スイッチ素子は隣接する前記ボンディングパッドの間に配置される。ここで、前記各スイッチ素子の第1電極が共通に接続される場合には、前記第1電極に接続されて第1信号を供給するための第1ボンディングパッドは、少なくとも1個必要である。前記第2電極に接続されて第2信号を供給するための第2ボンディングパッドは、発光素子アレイを構成する各スイッチ素子に個別に第2信号を与える必要があるので、スイッチ素子数に等しいn個が必要である。また、前記第3電極に接続されて第3信号を供給するための第3ボンディングパッドは、各発光素子ブロックを構成する発光素子の第3電極が相互に電気的に接続されていることから、発光素子ブロックごとに少なくとも1個必要である。
したがって、発光素子ブロック数をm個として、各発光素子ブロックがn個の発光素子で構成されているとすると、m×n個の発光素子数に対して、第1〜第3信号を供給するために少なくとも必要なボンディングパッド数はm+n+1個となるので、多数の発光素子からなる発光素子アレイを構成したときには、発光素子数に比べて、ボンディングパッド数が少なくなり、ボンディグパッド間にスペースを生じる。よって、そのスペースを有効に活用してスイッチ素子を配置することができ、スイッチ素子を設けることで発光素子アレイ全体の大きさが増大することを避けることができ、結果として小形な発光素子アレイを実現できる。
また本発明によれば、発光素子アレイは、上記構成と同様に、第1信号および第2信号が共に入力されているときに制御信号を出力するn(nは3以上の整数)個のスイッチ素子と、前記制御信号が伝送されるn本の信号伝送路と、前記信号伝送路からの制御信号と共に、第3信号が入力されているときに発光する複数(n個以上)の発光素子とを含んで構成される。さらに、上記構成に加えて、前記n個のスイッチ素子に第2信号を与えるための配線数を減少させるために、前記n個のスイッチ素子をn個未満のスイッチ素子から成る複数のスイッチ素子ブロックに分割するとともに、第1信号入力端子を複数個設ける。そして、複数のスイッチ素子を含むスイッチ素子ブロックでは、その複数のスイッチ素子の各第2電極が相互に電気的に接続され、各第1電極が互いに異なる第1信号入力端子に個別に接続されるようにする。
この結果、1つのスイッチ素子ブロックに属する各スイッチ素子には第2信号が共通に与えられるので、第2信号を供給するための配線数が削減される。一方、第1信号の供給については、1つのスイッチ素子ブロックに属する各スイッチ素子に第1信号は個別に与えられる。ここで、本発明では、第1信号入力端子数をなるべく増やさないようにするために、複数の第1信号入力端子のうち少なくとも1つには、スイッチ素子ブロック毎に設けられるスイッチ素子の第1電極が共通に接続されるようにする。各スイッチ素子ブロックを構成するスイッチ素子の数の最大値に第1信号入力端子の数を等しくすれば、第1信号入力端子は必要最小限の個数になる。
このような発光素子アレイを複数個用いて発光装置を構成する場合には、各発光素子アレイの各第1信号入力端子に第1信号を時分割で順番に与える。そうすると、ある発光素子アレイの1つの第1信号入力端子に第1信号が与えられた状態では、その第1信号入力端子に接続されている複数のスイッチ素子に共通の第1信号が与えられる(以下、第1信号が与えられたスイッチ素子は選択状態にあるという)。この状態で、各スイッチ素子ブロックに時分割で順番に第2信号をさらに与えると、第2信号が与えられたスイッチ素子ブロックのうち、選択状態にあるスイッチ素子のみから制御信号が信号伝送路に出力される。そして、制御信号の流れる信号伝送路に接続された発光素子に第3信号を入力することによって、その発光素子を選択的に発光させることができる。
このように、本発明では、各発光素子アレイ内の複数のスイッチ素子ブロックで時分割駆動を行うので、第2信号を供給する駆動用ICの出力端子数、および駆動用ICと各発光素子アレイとの配線数を減少させることができ、小型の発光装置を実現することができる。また、発光素子アレイ内の第2信号入力用のボンディングパッド数も削減することができるので、発光素子の高密度化が可能な小形の発光素子アレイを実現できる。たとえば、n個のスイッチ素子の全ての第1電極を相互に電気的に接続することによって、第1信号入力端子を1つだけ設ける場合には、第2信号を入力するための配線およびボンディングパッドの数は、スイッチ素子と同数だけ必要であるのに対して、本発明のように第1信号入力端子を1つ増やして2個にした場合には、第2信号入力用の配線およびボンディングパッドの数を半減させることが可能になる。
また、前記複数の発光素子に第3信号を与える配線の数を減少させるために、前記複数の発光素子は、n個以下の発光素子からなる発光素子ブロックを構成する。そして、複数の発光素子を含む発光素子ブロックは、前記第3信号が与えられる第3電極が相互に電気的に接続されていることから、同じ発光素子ブロックに属する各発光素子には共通の第3信号が与えられる。一方、前記信号伝送路との接続については、複数の発光素子を含む発光素子ブロックは、その複数の発光素子の各第2制御電極が異なる信号伝送路に接続されるので異なる制御信号が与えられる。
ここで、各スイッチ素子の全ての第1電極が相互に電気的に接続されて、発光素子アレイ全体が前記第1信号によって選択状態にある場合には、その発光素子アレイの各スイッチ素子に第2信号を時分割で順番に与えると、スイッチ素子に接続された信号伝送路にも順番に制御信号が伝送され、各発光素子ブロック内の各発光素子にも順番に制御信号が与えられる。一方、発光素子アレイに複数の第1信号入力端子が設けられて、さらにその発光素子アレイのn個のスイッチ素子が複数のスイッチ素子ブロックに分割されている場合には、第1信号入力端子に時分割で順番に第1信号を与え、さらに各スイッチ素子ブロックに時分割で順番に第2信号を与えることによって、第1信号と第2信号が共に与えられているスイッチ素子に接続された信号伝送路に制御信号が伝送される。この結果、各発光素子ブロック内の各発光素子にも時分割で制御信号が与えられることになる。しがたって、いずれの場合においても、制御信号が与えられるタイミングに合わせて各発光素子ブロックに共通の第3信号を与えることで発光素子ブロック内での時分割駆動が実現できる。
このように、本発明では、同じ発光素子アレイ内の複数の発光素子ブロックで時分割駆動をすることができることから、第3信号を供給する駆動用ICの出力端子数、および駆動用ICと発光素子アレイとの配線数を減少させることができ、配線数の少ない小形の発光装置を実現できる。また、発光素子アレイ内の信号伝送路の配線数、および第3信号入力用のボンディングパッド数も削減することができることから、発光素子の高密度化が可能な小形の発光素子アレイを実現できる。
また、前記n(nは3以上の整数)個のスイッチ素子が複数のスイッチ素子ブロックを構成する場合には、第1信号を供給するための第1ボンディングパッドは、少なくとも前記第1信号入力端子の数だけ必要である。第2信号を供給するための第2ボンディングパッドは、各スイッチ素子ブロックを構成する前記第2電極が相互に電気的に接続されているので、スイッチ素子ブロック毎に少なくとも1個必要である。また、前記第3電極に接続されて第3信号を供給するための第3ボンディングパッドは、各発光素子ブロックを構成する発光素子の第3電極が相互に電気的に接続されていることから、発光素子ブロックごとに少なくとも1個必要である。
したがって、スイッチ素子ブロック数をM個として、各スイッチ素子ブロックがN(n=M×N)個のスイッチ素子で構成されているとし、また発光素子ブロック数をm個として、各発光素子ブロックがn個の発光素子で構成されているとすると、m×n個の発光素子数に対して、第1〜第3信号を供給するために少なくとも必要なボンディングパッド数はm+M+N個となる。よって、多数の発光素子からなる発光素子アレイを構成したときには、発光素子数に比べて、ボンディングパッド数がさらに少なくなり、ボンディグパッド間にスペースを生じる。よって、そのスペースを有効に活用してスイッチ素子を配置することができ、スイッチ素子を設けることで発光素子アレイ全体の大きさが増大することを避けることができ、結果として小形な発光素子アレイを実現できる。
また本発明によれば、各発光素子アレイを第1信号および第2信号を与えるための配線数およびボンディングパッド数をなるべく少なくするめに、前記n個のスイッチ素子を、M(Mは2以上の整数)個のスイッチ素子ブロックに分割したとき、各スイッチ素子ブロックには、N(Nは2以上の整数、n=M×N)個のスイッチ素子が同数で含まれるようにする。このとき、少なくともN個の第1信号入力端子が必要になる。
また本発明によれば、発光素子アレイは、第1信号および第2信号が共に入力されているときに制御信号を出力するn(nは2以上の整数)個のスイッチ素子と、前記制御信号が伝送されるn本の信号伝送路と、前記信号伝送路からの制御信号と共に、第3信号が入力されているときに発光する複数(n個以上)の発光素子とを含んで構成される。前記第1信号が入力される第1電極は各スイッチ素子間で相互に電気的に接続されていることから、発光素子アレイに含まれる全てのスイッチ素子に共通の第1信号を与えることができる。
発光素子アレイを構成する各スイッチ素子に共通の第1信号が入力されている場合には、さらに第2信号が入力されているスイッチ素子に接続された信号伝送路に制御信号が出力され、さらにその信号伝送路に接続された発光素子に第3信号が入力されると、その発光素子は発光する。逆に、発光素子アレイに共通の第1信号が入力されていない場合には、各スイッチ素子は、第2信号が入力されていても、制御信号を出力することがないので、さらにそのスイッチ素子に接続された発光素子に第3信号が入力されていても、その発光素子は発光しない。
したがって、複数の発光素子アレイを用いて発光装置を構成する場合には、第1信号によって、どの発光素子アレイに属する発光素子を発光させるかを選択することができる(以下、第1信号が入力されている発光素子アレイ、またはその発光素子アレイの全てのスイッチ素子は選択状態にあるという)。そこで、発光装置を構成する各発光素子アレイに順番に第1信号を与えて選択状態にすることで、各発光素子アレイに第2信号および第3信号を与えるための駆動用IC、ならびに各発光素子と駆動用ICとの間の配線を、複数の発光素子アレイ間で共用する時分割駆動を行うことができる。このように、本発明の発光素子アレイを用いて発光装置を構成すると、各発光素子アレイ間で駆動用ICおよび配線を共用することができるので、少ない駆動用IC数および配線数で構成された発光装置が実現できる。
また、発光素子アレイを構成する前記スイッチ素子は、発光サイリスタとダイオードと抵抗体とを含んで構成することができ、また前記発光素子は、発光サイリスタを含んで構成することができる。ここで、スイッチ素子および発光素子を構成する発光サイリスタは、カソードまたはアノードを共通の電極(電位をVg=0ボルトとする)にして用いられる。
カソードを共通電極とする場合には、スイッチ素子は、発光サイリスタのNゲート電極と、ダイオードのアノードと、抵抗体の一端とが接続されて構成され、抵抗体の他端は、共通の電極であるカソードを基準電位として正の電圧が印加される。この場合、ダイオードのカソードが第1信号を入力するための第1電極に対応し、発光サイリスタのアノードが第2信号を入力するための第2電極に対応し、発光サイリスタのNゲート電極が制御信号を出力するための第1制御電極に対応する。また、発光素子は、発光サイリスタで構成され、第3信号を入力するための第3電極が、発光サイリスタのアノードに対応し、制御信号を入力するための第2制御電極が、発光サイリスタのNゲート電極に対応する。
前記の回路構成による回路動作の一例を示す。
第1信号として、ローレベル(電位を0ボルトとする)の信号を入力する。このとき、前記ダイオードが順方向にバイアスされ、ダイオードのアノードの電位はダイオードの拡散電位(Vdボルトとする)にほぼ等しくなる。また、第1信号がハイレベルのときは、前記抵抗体の他端に印加される正の電圧(Vccボルトとする)に等しくすると、このときのダイオードのアノードの電位はVccボルトにほぼ等しくなる。
ここで、スイッチ素子を構成する発光サイリスタ(以下、スイッチ用サイリスタという)と、発光素子を構成する発光サイリスタ(以下、発光用サイリスタという)は、しきい電圧等の電流電圧特性が等しいとする。そして、第2信号および第3信号のローレベルの電圧を0ボルトとし、第2信号および第3信号のハイレベルの電圧を以下の条件を満たすように定める。まず、スイッチ用サイリスタは、Nゲート電極の電位がVdボルトのときに、アノードにハイレベルの第2信号が入力されるとオン状態に遷移するが、発光用サイリスタは、Nゲート電極の電位がVdボルトのときに、アノードにハイレベルの第3信号が入力されてもオン状態には遷移しないように、第2信号のハイレベルの電圧を第3信号のハイレベルの電圧よりも高く定める。また、発光用サイリスタのNゲート電極の電位がほぼ0ボルトのときに、発光用サイリスタはアノードに第3信号が入力されるとオン状態に遷移するように第3信号のハイレベルの電圧を定める。さらに、スイッチ用サイリスタのNゲート電極の電位がほぼVccボルトのときに、スイッチ用サイリスタはアノードに第3信号が入力されてもオン状態に遷移しないように第2信号のハイレベル電圧を定め、発光用サイリスタのNゲート電極の電位がほぼVccボルトのときに、発光用サイリスタのアノードに第3信号が入力されてもオン状態に遷移しないように第3信号のハイレベル電圧を定める。
このとき、スイッチ用サイリスタに、ローレベルの第1信号と共にハイレベルの第2信号が入力されるとスイッチ用サイリスタはオン状態に遷移し、スイッチ用サイリスタのNゲート電極はほぼ0ボルトを示し、前記信号伝送路でスイッチ用サイリスタのNゲート電極と接続された発光用サイリスタのNゲート電極の電位もほぼ0ボルトに等しい。このことは、ローレベル(0ボルト)の制御信号がスイッチ用サイリスタのNゲート電極から発光用サイリスタのゲート電極へ信号伝送路を伝送して入力されたことを意味する。この状態でハイレベルの第3信号が入力されると発光用サイリスタはオン状態に遷移し発光する。
スイッチ用サイリスタに、ローレベルの第1信号が入力されても、ハイレベルの第2信号が入力されなければ、スイッチ用サイリスタはオン状態に遷移しない。このとき、信号伝送路でスイッチ用サイリスタのNゲート電極に接続された発光用サイリスタのNゲート電極の電位はほぼVdボルトに等しい。しかし、この状態でハイレベルの第3信号がアノードに入力されても発光用サイリスタは発光しない。
このように、ローレベルの第1信号およびハイレベルの第2信号が共に入力されているスイッチ用サイリスタはオン状態に遷移する。この状態でスイッチ用サイリスタのNゲート電極と信号伝送路で接続された発光用サイリスタのアノードに第3信号が入力されているときに発光するという論理回路が実現できる。なお、前述したパラメータの設定は一例であり、同じ回路構成で他のパラメータを与えても動作する場合がある。
したがって、本発明によれば、たとえばNANDゲートやインバータなどの複雑な半導体装置を用いることなく、発光サイリスタを用いた簡単な回路構成で、第1〜第3信号を与えることによって選択的に発光素子を発光させる論理回路を構成することができるので、設計が容易で製造工程が簡単な発光素子アレイが実現できる。また、前記抵抗体を用いることによって、複数の発光素子を同時に発光させる場合に、前記信号伝送路に流れる電流が変化しても安定にスイッチ素子を動作させることができる。
なお、発光サイリスタのアノードを共通の電極とする場合には、発光サイリスタおよびダイオードの極性を反対にし、抵抗体に印加される電圧の正負を反対にし、発光サイリスタのゲート電極の導電型を反対にすれば、同様に前述の論理回路が実現できる。
また本発明によれば、発光素子アレイは、第1信号および第2信号が共に入力されているときに制御信号を出力するn(nは2以上の整数)個のスイッチ素子と、前記制御信号が伝送されるn本の信号伝送路と、前記信号伝送路からの制御信号と共に、第3信号が入力されているときに発光する複数(n個以上)の発光素子とを含んで構成される。前記第1信号が入力される第1電極は各スイッチ素子間で相互に電気的に接続されていることから、発光素子アレイに含まれる全てのスイッチ素子に共通の第1信号を与えることができる。
発光素子アレイを構成する各スイッチ素子に共通の第1信号が入力されている場合には、さらに第2信号が入力されているスイッチ素子に接続された信号伝送路に制御信号が出力され、さらにその信号伝送路に接続された発光素子に第3信号が入力されると、その発光素子は発光する。逆に、発光素子アレイに共通の第1信号が入力されていない場合には、各スイッチ素子は、第2信号が入力されていても、制御信号を出力することがないので、さらにそのスイッチ素子に接続された発光素子に第3信号が入力されていても、その発光素子は発光しない。
したがって、複数の発光素子アレイを用いて発光装置を構成する場合には、第1信号によって、どの発光素子アレイに属する発光素子を発光させるかを選択することができる(以下、第1信号が入力されている発光素子アレイ、またはその発光素子アレイの全てのスイッチ素子は選択状態にあるという)。そこで、発光装置を構成する各発光素子アレイに順番に第1信号を与えて選択状態にすることで、各発光素子アレイに第2信号および第3信号を与えるための駆動用IC、ならびに各発光素子と駆動用ICとの間の配線を、複数の発光素子アレイ間で共用する時分割駆動を行うことができる。このように、本発明の発光素子アレイを用いて発光装置を構成すると、各発光素子アレイ間で駆動用ICおよび配線を共用することができるので、少ない駆動用IC数および配線数で構成された発光装置が実現できる。
また、前記スイッチ素子は、スイッチ用サイリスタと選択用サイリスタと、抵抗体とから成り、前述のスイッチ素子のダイオードを選択用サイリスタに置換した構成を有する。発光素子は、前述した発光素子と同様に発光サイリスタから成る。各発光サイリスタは、カソードまたはアノードを共通の電極にして用いられる。
発光サイリスタは、オフ状態からオン状態に遷移すると、ゲートの電圧が変動してもオフ状態に遷移せずにオン状態を記憶する場合がある。この状態をリセットして発光サイリスタをオン状態に遷移するためには、アノードとカソードとの間の電位差を小さくする必要がある。選択用サイリスタは、第4信号が与えられているときにオン状態であったとしても、第4信号が途切れることによってアノードとカソードとの間の電位差が小さくなり、オフ状態に遷移する。選択用サイリスタは、前述したダイオードと同様に動作する。具体的には、選択用サイリスタは、第1電極であるゲートに第1信号が与えられたときにオン状態となり、アノードとカソードとの間の電圧が発光サイリスタのオン状態における拡散電位となる。この拡散電位が第2電極であるスイッチ用サイリスタのゲートに与えられる。これによって前述した回路構成と同様に、たとえばNANDゲートやインバータなどの複雑な半導体装置を用いることなく、発光サイリスタを用いた簡単な回路構成で、第1〜第4信号を与えることによって選択的に発光素子を発光させる論理回路を構成することができるので、設計が容易で製造工程が簡単な発光素子アレイが実現できる。また、前記抵抗体を用いることによって、複数の発光素子を同時に発光させる場合に、前記信号伝送路に流れる電流が変化しても安定にスイッチ素子を動作させることができる。さらに選択用サイリスタのゲート電極に流れ込む電流は小さいので、第1電極に第1信号を伝送する伝送線の線幅を小さくすることができる。これによって発光素子アレイの小形化を実現することができる。
また本発明によれば、発光素子アレイは、上記構成と同様に、第1信号および第2信号が共に入力されているときに制御信号を出力するn(nは3以上の整数)個のスイッチ素子と、前記制御信号が伝送されるn本の信号伝送路と、前記信号伝送路からの制御信号と共に、第3信号が入力されているときに発光する複数(n個以上)の発光素子とを含んで構成される。さらに、上記構成に加えて、前記n個のスイッチ素子に第2信号を与えるための配線数を減少させるために、前記n個のスイッチ素子をn個未満のスイッチ素子から成る複数のスイッチ素子ブロックに分割するとともに、第1信号入力端子を複数個設ける。そして、複数のスイッチ素子を含むスイッチ素子ブロックでは、その複数のスイッチ素子の各第2電極が相互に電気的に接続され、各第1電極が互いに異なる第1信号入力端子に個別に接続されるようにする。
この結果、1つのスイッチ素子ブロックに属する各スイッチ素子には第2信号が共通に与えられるので、第2信号を供給するための配線数が削減される。一方、第1信号の供給については、1つのスイッチ素子ブロックに属する各スイッチ素子に第1信号は個別に与えられる。ここで、本発明では、第1信号入力端子数をなるべく増やさないようにするために、複数の第1信号入力端子のうち少なくとも1つには、スイッチ素子ブロック毎に設けられるスイッチ素子の第1電極が共通に接続されるようにする。各スイッチ素子ブロックを構成するスイッチ素子の数の最大値に第1信号入力端子の数を等しくすれば、第1信号入力端子は必要最小限の個数になる。
このような発光素子アレイを複数個用いて発光装置を構成する場合には、各発光素子アレイの各第1信号入力端子に第1信号を時分割で順番に与える。そうすると、ある発光素子アレイの1つの第1信号入力端子に第1信号が与えられた状態では、その第1信号入力端子に接続されている複数のスイッチ素子に共通の第1信号が与えられる(以下、第1信号が与えられたスイッチ素子は選択状態にあるという)。この状態で、各スイッチ素子ブロックに時分割で順番に第2信号をさらに与えると、第2信号が与えられたスイッチ素子ブロックのうち、選択状態にあるスイッチ素子のみから制御信号が信号伝送路に出力される。そして、制御信号の流れる信号伝送路に接続された発光素子に第3信号を入力することによって、その発光素子を選択的に発光させることができる。
このように、本発明では、各発光素子アレイ内の複数のスイッチ素子ブロックで時分割駆動を行うので、第2信号を供給する駆動用ICの出力端子数、および駆動用ICと各発光素子アレイとの配線数を減少させることができ、小型の発光装置を実現することができる。また、発光素子アレイ内の第2信号入力用のボンディングパッド数も削減することができるので、発光素子の高密度化が可能な小形の発光素子アレイを実現できる。たとえば、n個のスイッチ素子の全ての第1電極を相互に電気的に接続することによって、第1信号入力端子を1つだけ設ける場合には、第2信号を入力するための配線およびボンディングパッドの数は、スイッチ素子と同数だけ必要であるのに対して、本発明のように第1信号入力端子を1つ増やして2個にした場合には、第2信号入力用の配線およびボンディングパッドの数を半減させることが可能になる。
また、発光素子アレイを構成する前記スイッチ素子は、発光サイリスタとダイオードと抵抗体とを含んで構成することができ、また前記発光素子は、発光サイリスタを含んで構成することができる。ここで、スイッチ素子および発光素子を構成する発光サイリスタは、カソードまたはアノードを共通の電極(電位をVg=0ボルトとする)にして用いられる。
カソードを共通電極とする場合には、スイッチ素子は、発光サイリスタのNゲート電極と、ダイオードのアノードと、抵抗体の一端とが接続されて構成され、抵抗体の他端は、共通の電極であるカソードを基準電位として正の電圧が印加される。この場合、ダイオードのカソードが第1信号を入力するための第1電極に対応し、発光サイリスタのアノードが第2信号を入力するための第2電極に対応し、発光サイリスタのNゲート電極が制御信号を出力するための第1制御電極に対応する。また、発光素子は、発光サイリスタで構成され、第3信号を入力するための第3電極が、発光サイリスタのアノードに対応し、制御信号を入力するための第2制御電極が、発光サイリスタのNゲート電極に対応する。
前記の回路構成による回路動作の一例を示す。
第1信号として、ローレベル(電位を0ボルトとする)の信号を入力する。このとき、前記ダイオードが順方向にバイアスされ、ダイオードのアノードの電位はダイオードの拡散電位(Vdボルトとする)にほぼ等しくなる。また、第1信号がハイレベルのときは、前記抵抗体の他端に印加される正の電圧(Vccボルトとする)に等しくすると、このときのダイオードのアノードの電位はVccボルトにほぼ等しくなる。
ここで、スイッチ素子を構成する発光サイリスタ(以下、スイッチ用サイリスタという)と、発光素子を構成する発光サイリスタ(以下、発光用サイリスタという)は、しきい電圧等の電流電圧特性が等しいとする。そして、第2信号および第3信号のローレベルの電圧を0ボルトとし、第2信号および第3信号のハイレベルの電圧を以下の条件を満たすように定める。まず、スイッチ用サイリスタは、Nゲート電極の電位がVdボルトのときに、アノードにハイレベルの第2信号が入力されるとオン状態に遷移するが、発光用サイリスタは、Nゲート電極の電位がVdボルトのときに、アノードにハイレベルの第3信号が入力されてもオン状態には遷移しないように、第2信号のハイレベルの電圧を第3信号のハイレベルの電圧よりも高く定める。また、発光用サイリスタのNゲート電極の電位がほぼ0ボルトのときに、発光用サイリスタはアノードに第3信号が入力されるとオン状態に遷移するように第3信号のハイレベルの電圧を定める。さらに、スイッチ用サイリスタのNゲート電極の電位がほぼVccボルトのときに、スイッチ用サイリスタはアノードに第3信号が入力されてもオン状態に遷移しないように第2信号のハイレベル電圧を定め、発光用サイリスタのNゲート電極の電位がほぼVccボルトのときに、発光用サイリスタのアノードに第3信号が入力されてもオン状態に遷移しないように第3信号のハイレベル電圧を定める。
このとき、スイッチ用サイリスタに、ローレベルの第1信号と共にハイレベルの第2信号が入力されるとスイッチ用サイリスタはオン状態に遷移し、スイッチ用サイリスタのNゲート電極はほぼ0ボルトを示し、前記信号伝送路でスイッチ用サイリスタのNゲート電極と接続された発光用サイリスタのNゲート電極の電位もほぼ0ボルトに等しい。このことは、ローレベル(0ボルト)の制御信号がスイッチ用サイリスタのNゲート電極から発光用サイリスタのゲート電極へ信号伝送路を伝送して入力されたことを意味する。この状態でハイレベルの第3信号が入力されると発光用サイリスタはオン状態に遷移し発光する。
スイッチ用サイリスタに、ローレベルの第1信号が入力されても、ハイレベルの第2信号が入力されなければ、スイッチ用サイリスタはオン状態に遷移しない。このとき、信号伝送路でスイッチ用サイリスタのNゲート電極に接続された発光用サイリスタのNゲート電極の電位はほぼVdボルトに等しい。しかし、この状態でハイレベルの第3信号がアノードに入力されても発光用サイリスタは発光しない。
このように、ローレベルの第1信号およびハイレベルの第2信号が共に入力されているスイッチ用サイリスタはオン状態に遷移する。この状態でスイッチ用サイリスタのNゲート電極と信号伝送路で接続された発光用サイリスタのアノードに第3信号が入力されているときに発光するという論理回路が実現できる。なお、前述したパラメータの設定は一例であり、同じ回路構成で他のパラメータを与えても動作する場合がある。
したがって、本発明によれば、たとえばNANDゲートやインバータなどの複雑な半導体装置を用いることなく、発光サイリスタを用いた簡単な回路構成で、第1〜第3信号を与えることによって選択的に発光素子を発光させる論理回路を構成することができるので、設計が容易で製造工程が簡単な発光素子アレイが実現できる。また、前記抵抗体を用いることによって、複数の発光素子を同時に発光させる場合に、前記信号伝送路に流れる電流が変化しても安定にスイッチ素子を動作させることができる。
なお、発光サイリスタのアノードを共通の電極とする場合には、発光サイリスタおよびダイオードの極性を反対にし、抵抗体に印加される電圧の正負を反対にし、発光サイリスタのゲート電極の導電型を反対にすれば、同様に前述の論理回路が実現できる。
また本発明によれば、発光素子アレイは、上記構成と同様に、第1信号および第2信号が共に入力されているときに制御信号を出力するn(nは3以上の整数)個のスイッチ素子と、前記制御信号が伝送されるn本の信号伝送路と、前記信号伝送路からの制御信号と共に、第3信号が入力されているときに発光する複数(n個以上)の発光素子とを含んで構成される。さらに、上記構成に加えて、前記n個のスイッチ素子に第2信号を与えるための配線数を減少させるために、前記n個のスイッチ素子をn個未満のスイッチ素子から成る複数のスイッチ素子ブロックに分割するとともに、第1信号入力端子を複数個設ける。そして、複数のスイッチ素子を含むスイッチ素子ブロックでは、その複数のスイッチ素子の各第2電極が相互に電気的に接続され、各第1電極が互いに異なる第1信号入力端子に個別に接続されるようにする。
この結果、1つのスイッチ素子ブロックに属する各スイッチ素子には第2信号が共通に与えられるので、第2信号を供給するための配線数が削減される。一方、第1信号の供給については、1つのスイッチ素子ブロックに属する各スイッチ素子に第1信号は個別に与えられる。ここで、本発明では、第1信号入力端子数をなるべく増やさないようにするために、複数の第1信号入力端子のうち少なくとも1つには、スイッチ素子ブロック毎に設けられるスイッチ素子の第1電極が共通に接続されるようにする。各スイッチ素子ブロックを構成するスイッチ素子の数の最大値に第1信号入力端子の数を等しくすれば、第1信号入力端子は必要最小限の個数になる。
このような発光素子アレイを複数個用いて発光装置を構成する場合には、各発光素子アレイの各第1信号入力端子に第1信号を時分割で順番に与える。そうすると、ある発光素子アレイの1つの第1信号入力端子に第1信号が与えられた状態では、その第1信号入力端子に接続されている複数のスイッチ素子に共通の第1信号が与えられる(以下、第1信号が与えられたスイッチ素子は選択状態にあるという)。この状態で、各スイッチ素子ブロックに時分割で順番に第2信号をさらに与えると、第2信号が与えられたスイッチ素子ブロックのうち、選択状態にあるスイッチ素子のみから制御信号が信号伝送路に出力される。そして、制御信号の流れる信号伝送路に接続された発光素子に第3信号を入力することによって、その発光素子を選択的に発光させることができる。
このように、本発明では、各発光素子アレイ内の複数のスイッチ素子ブロックで時分割駆動を行うので、第2信号を供給する駆動用ICの出力端子数、および駆動用ICと各発光素子アレイとの配線数を減少させることができ、小型の発光装置を実現することができる。また、発光素子アレイ内の第2信号入力用のボンディングパッド数も削減することができるので、発光素子の高密度化が可能な小形の発光素子アレイを実現できる。たとえば、n個のスイッチ素子の全ての第1電極を相互に電気的に接続することによって、第1信号入力端子を1つだけ設ける場合には、第2信号を入力するための配線およびボンディングパッドの数は、スイッチ素子と同数だけ必要であるのに対して、本発明のように第1信号入力端子を1つ増やして2個にした場合には、第2信号入力用の配線およびボンディングパッドの数を半減させることが可能になる。
また、前記スイッチ素子は、スイッチ用サイリスタと選択用サイリスタと、抵抗体とから成り、前述のスイッチ素子のダイオードを選択用サイリスタに置換した構成を有する。発光素子は、前述した発光素子と同様に発光サイリスタから成る。各発光サイリスタは、カソードまたはアノードを共通の電極にして用いられる。
発光サイリスタは、オフ状態からオン状態に遷移すると、ゲートの電圧が変動してもオフ状態に遷移せずにオン状態を記憶する場合がある。この状態をリセットして発光サイリスタをオン状態に遷移するためには、アノードとカソードとの間の電位差を小さくする必要がある。選択用サイリスタは、第4信号が与えられているときにオン状態であったとしても、第4信号が途切れることによってアノードとカソードとの間の電位差が小さくなり、オフ状態に遷移する。選択用サイリスタは、前述したダイオードと同様に動作する。具体的には、選択用サイリスタは、第1電極であるゲートに第1信号が与えられたときにオン状態となり、アノードとカソードとの間の電圧が発光サイリスタのオン状態における拡散電位となる。この拡散電位が第2電極であるスイッチ用サイリスタのゲートに与えられる。これによって前述した回路構成と同様に、たとえばNANDゲートやインバータなどの複雑な半導体装置を用いることなく、発光サイリスタを用いた簡単な回路構成で、第1〜第4信号を与えることによって選択的に発光素子を発光させる論理回路を構成することができるので、設計が容易で製造工程が簡単な発光素子アレイが実現できる。また、前記抵抗体を用いることによって、複数の発光素子を同時に発光させる場合に、前記信号伝送路に流れる電流が変化しても安定にスイッチ素子を動作させることができる。さらに選択用サイリスタのゲート電極に流れ込む電流は小さいので、第1電極に第1信号を伝送する伝送線の線幅を小さくすることができる。これによって発光素子アレイの小形化を実現することができる。
また本発明によれば、前記発光サイリスタを含む発光素子アレイの構成において、各スイッチ用サイリスタのアノードには第2の抵抗体を介して第2信号が入力される。
発光素子アレイを用いて発光装置を構成する場合において、高速化の目的で、複数の発光素子アレイに第1信号を同時に与えて、複数の発光素子アレイを同時に選択状態にすることができる。このとき、選択状態にある複数の発光素子アレイ間では、第2信号は共用されているので、複数のスイッチ用サイリスタが同時期にスイッチングする。一般に発光サイリスタがスイッチングしてオン状態に遷移すると、アノードとカソードとの間に主電流が流れるので、第2信号供給用の駆動回路の出力電圧が低下する。したがって、複数のスイッチ用サイリスタのアノードに入力される第2信号のタイミングがずれる場合には、最初に第2信号が入力されるスイッチ用サイリスタがスイッチングして主電流が流れると、遅れて第2信号が入力されるスイッチ用サイリスタは、第2信号電圧の不足のためにスイッチングしないことが起こりえる。そこで、本発明によれば、各スイッチ用サイリスタのアノードに接続された第2の抵抗体を介して第2信号を与えることで、駆動回路の出力電圧の低下を抑制し、複数のスイッチ用サイリスタを確実にスイッチングさせることができる。
また本発明によれば、スイッチ用サイリスタおよび発光用サイリスタを構成する各半導体層は同じ層構成を有する。この場合、スイッチ用サイリスタおよび発光用サイリスタを構成する半導体層を同時に同じ製膜工程で形成することができるので、複数の発光素子の他にスイッチ素子を設ける本発明の構成であっても、製造工程が複雑化することがない。
また本発明によれば、前記のスイッチ用サイリスタが発する光を遮光または減光するための、遮光手段または減光手段を含む。前記遮光手段または減光手段は、スイッチ用サイリスタがスイッチングするときに発する光が発光用サイリスタに入射しないように働くため、その光による発光用サイリスタのしきい電圧の変動を防ぐことができる。よって、発光素子およびスイッチ素子を発光サイリスタで構成した場合において、発光素子アレイを安定に動作させることが可能となる。
また本発明によれば、前記抵抗体が、P型半導体とN型半導体とを用い、基板側から順にNPNまたはPNPの順に積層された半導体層のうち、第3番目の第3半導体層によって構成される。スイッチ素子および発光素子を構成する各発光サイリスタは、基板から順にNPNPまたはPNPNの順に積層された第1〜第4の半導体層を用いて構成されるので、各発光サイリスタが形成される同一基板上に同一の製膜工程で、抵抗体用の半導体層を形成することができる。この場合、抵抗体は、NPNPまたはPNPNの4層の半導体層を積層した後、最上層のP型またはN型の半導体層をエッチングすることによって得られる。したがって、複数の発光素子の他に、抵抗体を含むスイッチ素子を備えた本発明の構成であっても、製造工程が複雑化することがない。
また、前記抵抗体は、各発光サイリスタのカソードが共通の電極として用いられるとき、N型半導体層で構成され、その一端に共通の電極に対して正の電圧が印加される。各発光サイリスタのアノードが共通の電極として用いられるときには、前記抵抗体は、P型半導体層で構成され、その一端に共通の電極に対して負の電圧が印加される。すなわち、抵抗体として用いられる第3半導体層と隣接する第2半導体層との間には、逆バイアスの電圧が印加されることになるので、空乏層が拡がって、共通の電極に対する絶縁性が確保される。したがって、抵抗体を上記構成にすることによって、不要な電流経路が生じにくくなり、抵抗体としての動作を安定にすることができる。
また本発明によれば、前述のように、前記抵抗体が第3半導体層によって構成されるとき、外部から入射する光の影響を抑制するために、遮光手段または減光手段としての遮光膜が設けられる。抵抗体が設けられるNPNまたはPNP構造の半導体層の界面に入射した光によって電子・正孔対が生成されると、フォトトランジスタと同様に第2半導体層にキャリアが蓄積されるので、第2半導体層と第3半導体層との界面の絶縁性が損なわれて、抵抗体としての動作が不安定になる。そこで、遮光手段または減光手段を設けることによって、半導体層の界面での入射光による励起を抑制し、抵抗体の動作を安定化させることができる。
また本発明によれば、前記発光素子アレイが発光サイリスタ、ダイオードおよび抵抗体を備えた複数の前記スイッチ素子を含んで構成される場合に、複数のその発光素子アレイと、各発光素子アレイに第1信号を供給する第1の駆動回路と、第2信号を供給する第2の駆動回路と、第3信号を供給する第3の駆動回路とを含む発光装置が提供される。本発明の前記発光素子アレイを用いると、第1の駆動回路から供給される第1信号を入力することによって、第1信号が入力された発光素子アレイのうち第1信号が入力されたスイッチ素子を選択状態にし、選択状態にないスイッチ素子に接続された発光素子を、第2信号および第3信号が入力されても発光しないようにすることができる。このため、複数の発光素子アレイ間で第2の駆動回路および第3の駆動回路を共用にする時分割駆動で発光装置を安定に動作させることができる。したがって、駆動用回路の数、および駆動用回路を実装する基板の層数を少なくすることができ、発光素子アレイおよび駆動用回路実装基板の面積を小さくすることができ、結果として小形でかつ安定に動作する発光装置が実現できる。
また本発明によれば、前記発光素子アレイがスイッチ用サイリスタ、選択用サイリスタおよび抵抗体を備えた複数の前記スイッチ素子を含んで構成される場合に、複数のその発光素子アレイと、各発光素子アレイに第1信号を供給する第1の駆動回路と、第2信号を供給する第2の駆動回路と、第3信号を供給する第3の駆動回路と、第4信号を供給する第4の駆動回路とを含む発光装置が提供される。本発明の前記発光素子アレイを用いると、第1の駆動回路から供給される第1信号を入力することによって、第1信号が入力された発光素子アレイのうち第1信号が入力されたスイッチ素子を選択状態にし、選択状態にないスイッチ素子に接続された発光素子を、第2信号および第3信号が入力されても発光しないようにすることができる。このため、複数の発光素子アレイ間で第2の駆動回路および第3の駆動回路を共用にする時分割駆動で発光装置を安定に動作させることができる。また第1信号に同期して入力される第4信号によって、選択状態となったスイッチ素子をリセットし、選択状態と非選択状態とを切り替えることができる。したがって、駆動用回路の数、および駆動用回路を実装する基板の層数を少なくすることができ、発光素子アレイおよび駆動用回路実装基板の面積を小さくすることができ、結果として小形でかつ安定に動作する発光装置が実現できる。
また本発明によれば、前記第4の駆動回路を用いる発光装置の構成において、第1信号の供給先を変更するときには、第4の駆動回路から、共通の電極に等しい0Vの電圧を供給してリセットした後に、第4信号を供給してから、第2および第3の駆動回路から第2および第3信号をそれぞれ供給する。第4信号を供給する前に、第2および第3信号を供給すると、前記信号伝送路がほぼ0Vの電圧になっているので、第1信号の供給によらずに発光素子が発光することになって、不都合が生じる。
また本発明によれば、前記発光素子アレイが発光サイリスタ、ダイオードおよび抵抗体を備えた複数の前記スイッチ素子を含んで構成される場合に、その発光素子アレイを複数含む前記発光装置を用いた画像形成装置が提供される。画像形成手順は、最初に、画像情報に基づいて前記発光装置を前記第1、第2および第3の駆動回路によって駆動して、前記発光装置からの光を集光手段によって、帯電した感光体ドラムに集光することによって、感光体ドラムは露光され、その表面に静電潜像が形成される。次に、静電潜像が形成された感光体ドラムに、現像剤供給手段によって現像剤を供給すると、感光体ドラムに現像剤が付着して画像が形成される。最後に、転写手段によって、感光体ドラムに現像剤によって形成された画像を記録シートに転写して、定着手段によって記録シートに転写された現像剤を定着させることによって、記録シートに画像が形成される。前記発光装置が、小形であって、安定に動作する信頼性の高いものであるので、良好な画像を安定に形成することができる画像形成装置となる。
また本発明によれば、前記発光素子アレイがスイッチ用サイリスタ、選択用サイリスタおよび抵抗体を備えた複数の前記スイッチ素子含んで構成される場合に、その発光素子アレイを複数含む前記発光装置と、第4の駆動回路をさらに含む画像形成装置が提供される。前記発光装置は、画像情報に基づいて前記発光装置を前記第1、第2、第3および第4の駆動回路によって駆動することによって、前述した発光装置と同様に動作する。これによって前述した画像得形成装置と同様に、良好な画像を安定に形成することができる画像形成装置が実現される。
以下、図面を参照して本発明の発光素子アレイ、発光装置および画像形成装置について詳細に説明する。ここで、以下の各実施の形態では、発光素子アレイに用いられる発光サイリスタのカソードを共通の電極として接地した場合について例示している。発光サイリスタのアノードを共通の電極として接地する場合にも、発光サイリスタおよびダイオードの極性を反対にし、抵抗体に印加される電圧の正負を反対にし、発光サイリスタのゲート電極の導電型を反対にすれば、同様の論理回路が実現できる。
図1は、本発明の発光素子アレイの第1の実施の形態としての発光素子アレイチップ1を示す概略的な等価回路図である。
発光素子アレイチップ1は、k(記号kは、自然数)個の発光素子と、n個のスイッチ素子と、n本のゲート横配線GH1〜GHnとを含んで構成される。k個の発光素子は、それぞれ発光サイリスタから成る。スイッチ素子は、n個の発光サイリスタから成るスイッチ用サイリスタS1〜Snと、n個の発光サイリスタから成る選択用サイリスタU1〜Unと、n個のプルアップ抵抗RP1〜RPnとを含む。本実施の形態では、n=4である。以後、k個の発光素子をそれぞれ発光用サイリスタT1〜Tkと記載する場合がある。また複数の発光用サイリスタT1〜Tk、複数のスイッチ用サイリスタS1〜Sn、複数の選択用サイリスタU1〜Un、および複数のプルアップ抵抗RP1〜RPnを総称する場合または不特定のものを指す場合、それぞれ単に発光用サイリスタT、スイッチ用サイリスタS、選択用サイリスタUおよびプルアップ抵抗RPと記載する場合がある。本実施の形態では、ゲート横配線GHが前記信号伝送路に対応し、プルアップ抵抗RPが前記抵抗体に対応する。
発光素子を構成する発光用サイリスタT1〜Tkの動作を制御するための電極として、アノードa1〜akおよびNゲート電極b1〜bkを用いる。各発光用サイリスタTのカソードは共通の電極として接地されている。アノードa1〜akおよびNゲート電極b1〜bkについても同様に、複数のものを総称する場合または不特定のものを指す場合に、単にアノードa、Nゲート電極bと記載する場合がある。また、Nゲート電極bを単にゲート電極bと記載する場合がある。本実施の形態では、アノードaが前記第3電極に対応し、Nゲート電極bが前記第2制御電極に対応する。
スイッチ素子を構成するスイッチ用サイリスタS1〜S4の動作を制御するための電極として、アノードc1〜c4およびNゲート電極d1〜d4を用いる。スイッチ用サイリスタSのカソードは共通の電極として接地されている。アノードc1〜c4およびNゲート電極d1〜d4についても同様に、複数のものを総称する場合または不特定のものを指す場合に、単にアノードc、Nゲート電極dと記載する場合がある。また、Nゲート電極dを単にゲート電極dと記載する場合がある。本実施の形態では、アノードcが前記第1電極に対応し、Nゲート電極dが前記第1制御電極に対応する。
スイッチ用サイリスタS1〜S4のNゲート電極d1〜d4は、選択用サイリスタU1〜U4のアノードe1〜e4、プルアップ抵抗RP1〜RP4の一端およびゲート横配線GH1〜GH4と接続される。相互に接続される素子の参照符号には互いに同じ番号を付して記載する。たとえば第1番目のスイッチ用サイリスタS1のNゲート電極d1は、第1番目の選択用サイリスタU1のアノードe1、第1番目のプルアップ抵抗RP1および第1番目のゲート横配線GH1と接続される。第i4(1≦i4≦n、ただしn=4)番目のスイッチ用サイリスタSi4のNゲート電極di4は、第i4番目の選択用サイリスタU
i4のアノードei4、プルアップ抵抗RPi4およびゲート横配線GHi4と接続される。さらに、選択用サイリスタUのNゲート電極f1〜f4は共通のセレクト信号が入力されるセレクト信号入力端子CSGに接続されることで相互に電気的に接続される。プルアップ抵抗RPの他端は、共通のリセット信号が入力されるリセット信号入力端子CSAに接続される。選択用サイリスタUのカソードは共通の電極として接地されている。ゲート横配線GHは、スイッチ用サイリスタSのNゲート電極dから出力された制御信号を伝送する。本実施の形態では、選択用サイリスタUのNゲート電極f1〜f4が前記第2電極に対応し、セレクト信号が前記第1信号に対応し、リセット信号が第4信号に対応する。なお、選択用サイリスタU1〜U4のアノードe1〜e4およびNゲート電極f1〜f4を総称する場合または不特定のものを指す場合に単に選択用サイリスタUのアノードeおよびNゲート電極fと記載する場合がある。
各スイッチ用サイリスタSのアノードc1〜c4は、各ゲート信号入力端子G1〜G4にそれぞれ接続される。好ましい構成として、スイッチ用サイリスタSのアノードc1〜c4とゲート信号入力端子G1〜G4との間には電流制限抵抗RI1〜RI4が接続される。複数のゲート信号入力端子G1〜G4および電流制限抵抗RI1〜RI4を総称する場合または不特定のものを指す場合に、単にゲート信号入力端子Gおよび電流制限抵抗RIとそれぞれ記載する場合がある。本実施の形態では、ゲート信号が前記第2信号に対応し、電流制限抵抗RIが前記第2の抵抗体に対応する。
発光素子として用いられる発光用サイリスタTは、m個の発光素子ブロックB1〜Bmから構成され、1つの発光素子ブロックは、n個以下の発光用サイリスタTの群からなる。ここで、複数の発光素子ブロックB1〜Bmを総称する場合または不特定のものを指す場合に、単に発光素子ブロックBと記載する場合がある。1つの発光素子ブロックBを構成する発光用サイリスタTの数は、n以下である必要がある。本実施の形態ではn=4であり、すべての発光素子ブロックを構成する発光用サイリスタTの数をn(=4)に設定している。したがって、発光用サイリスタTの個数kと発光素子ブロックBの個数mとの関係は、k=4mとなる。また、発光用サイリスタTの配列方向に沿う一方から他方へ向かって、発光用サイリスタTに番号を第1番から第k番まで付し、各発光素子ブロックにも前記配列方向の前記一方から前記他方へ向かって第1番から第m番まで番号を付すと、第i5(1≦i5≦m)番目の発光素子ブロックBi5には、第4i5−3番目から第4i5
番目の発光用サイリスタTが属する。
各発光素子ブロックB1〜Bmに、個別に発光信号入力端子A1〜Amが設けられる。発光信号入力端子A1〜Amについて、複数のものを総称する場合または不特定のものをさす場合、単に発光信号入力端子Aと記載する場合がある。各発光素子ブロックBを構成する発光用サイリスタTは、アノードaが発光素子ブロックBごとに共通の発光信号入力端子Aに接続されることで相互に電気的に接続される。また、各発光素子ブロックBを構成する発光用サイリスタTのNゲート電極bはそれぞれ、異なるゲート横配線GHに接続される。本実施の形態では、発光用サイリスタTの配列方向に沿う一方から他方へ向かって、発光用サイリスタTに番号を第1番から第k番まで付し、前記配列方向に沿う前記一方から前記他方へ向かって、発光素子ブロックBに番号を第1番から第m番まで付し、ゲート横配線の配線順に第1番から第4番まで番号を付すと、第i6(1≦i6≦m)番目の発光素子ブロックBi6では、第4i6−3番目の発光用サイリスタT4i6−3のゲート
電極が1番目のゲート横配線GH1に接続され、第4i6−2番目の発光用サイリスタT
4i6−2のゲート電極が2番目のゲート横配線GH2に接続され、第4i6−1番目の発光用サイリスタT4i6−1のゲート電極が3番目のゲート横配線GH3に接続され、第
4i6番目の発光用サイリスタT4i6のゲート電極が4番目のゲート横配線GH4にそれぞれ接続される。また、第i6(1≦i6≦m)番目の発光素子ブロックBi6に属する全
ての発光用サイリスタTのアノードaが共通の発光信号入力端子Ai6に接続される。本
実施の形態では、発光信号が前記第3信号に対応する。
次に、発光素子アレイチップ1に用いられる発光用サイリスタTとスイッチ用サイリスタSの構成と動作について説明する。
一般に、発光サイリスタは、直接遷移形のP型半導体とN型半導体とを交互に積層したPNPN構造を有する半導体素子であり、逆阻止3端子サイリスタと同様な負性抵抗特性を有する。各半導体層をカソード側からアノード側へ順に第1半導体層(N型)、第2半導体層(P型)、第3半導体層(N型)、第4半導体層(P型)とすれば、Nゲート電極とは第3半導体層(N型)に設けられる制御用の電極のことであり、Pゲート電極とは第2半導体層(P型)に設けられる制御用の電極のことである。カソードを共通の電極として接地する場合はNゲート電極を用い、アノードを接地する場合はPゲート電極を用いる。いずれの導電型のゲート電極を用いるかは、アノードまたはカソードのどちらを共通の電極とするかによって決まるので、共通の電極が決まっている場合には、単にゲート電極bと記載する場合がある。ここで、発光信号の電圧とは、発光信号がアノードaに与えられることによって、発光用サイリスタTのアノードaおよびカソード間に印加される電圧を意味し、発光信号の電流とは、発光信号が与えられることによって発光用サイリスタTのアノードaに流入する電流を意味する。また、制御信号の電圧とは、制御信号がNゲート電極bに与えられることによって、発光用サイリスタTのNゲート電極bおよびカソード間に印加される電圧を意味し、制御信号の電流とは、制御信号が与えられることによって、Nゲート電極bに流入する電流を意味する。
図2は、発光用サイリスタTのアノード電圧とアノード電流との関係である順方向電圧−電流特性を示すグラフである。アノード電圧は、カソードの電位を0(零)ボルト(V)としたときのアノードの電位を表し、アノード電流は、アノードに流入する電流を表す。
図2は、横軸をアノード電圧とし、縦軸をアノード電流としている。また、図2には負荷線70も示されている。発光用サイリスタTは、ゲート電極bに制御信号を与えることによってしきい電圧が低下するので、動作点が、順方向電圧−電流特性を表す特性曲線71と、負荷線70とが交わるオフ状態のq2点から、特性曲線71と負荷線70とが交わるオン状態のq1点へと遷移することで発光する。オン状態のq1点では、アノードとカソードとの間に主電流が流れる。
具体的に数値を使って、発光用サイリスタTの動作を説明する。ここでは、カソードの電位を0ボルト(V)として、アノード電圧がハイ(H)レベルのとき、アノードaに5Vの電位を与え、アノード電圧がロー(L)レベルのとき、アノードaに0Vの電位を与えるものとする。またゲート電極bの電圧がハイ(H)レベルのとき、ゲート電極bに5Vの電位を与え、ゲート電極bの電圧がロー(L)レベルのとき、ゲート電極bに0Vの電位を与えるものとする。
まず、ゲート電極bの電圧がハイ(H)レベルのとき、ゲート電極bの電位は5Vとなるので、アノード電流を流すためには、ゲート電極bの電位5Vよりも、第3半導体層(N型)および第4半導体層(P型)によって形成されるダイオードの順方向降下電圧分だけ高い電位をアノードaに与える必要がある。順方向降下電圧は、発光サイリスタがGaAsまたはAlGaAsで作製される場合には約1.5Vである。したがって、発光信号をハイ(H)レベルにしても、発光用サイリスタTは、q2点のオフ状態となり発光しない。次に、ゲート電極bの電圧がロー(L)レベルのとき、ゲート電極bの電位は0Vとなるので、アノード電流を流すためには、ゲート電極bの電位0Vよりも、第3半導体層(N型)および第4半導体層(P型)によって形成されるダイオードの順方向降下電圧分だけ高い電位をアノードaに与える必要がある。したがって、アノード電圧をハイ(H)レベルにすれば、発光用サイリスタTは、q1点のオン状態となりアノード電流が流れ発光する。
なお、スイッチ用サイリスタSおよび選択用サイリスタUの構成およびその動作も、発光用サイリスタTの場合と同様に説明することができる。
次に、図1に示した発光素子アレイチップ1の概略的な等価回路図の動作を説明する。
図3は、発光素子チップアレイL1の動作を説明するために、図1に示した等価回路図のうちの一部である、発光用サイリスタT1、スイッチ用サイリスタS1、および選択用サイリスタU1と配線との接続を示したものである。図4は、図3に示される等価回路図を論理回路図記号で表す論理回路図である。図3と図1とで対応する部分には同一の参照符号を付し、説明を省略する。なお、図3では、発光信号入力端子A1と発光信号の出力端子λ1との間、およびゲート信号入力端子G1とゲート信号の出力端子μ1との間に、100Ωの大きさの負荷抵抗RL1,RL2を設けている。また、プルアップ抵抗RP1の大きさを2kΩに設定し、プルアップ抵抗RPの他端には、リセット信号として5Vが入力される。なお、図1に示した電流制限抵抗RIはより好ましい構成として例示したものであるので、図3および図5においては用いていない。電流制限抵抗RIの有無によらず、発光素子アレイチップ1の基本的動作は同じである。
図5は、本実施の形態の発光素子アレイチップ1における動作特性の一例を示すグラフである。横軸は時間(単位;マイクロ秒(μs)/div)、縦軸は信号レベル(単位;ボルト(V)/div)を示している。図3と図5との対応を示すと、図5で、太い実線はスイッチ用サイリスタS1のゲート電極d1の電位、細い実線はセレクト信号入力端子CSGの電位、太い破線はスイッチ用サイリスタS1のアノードc1の電位、細い破線は発光用サイリスタT1のアノードa1の電位をそれぞれ示す。なお、測定は図3に示した1番目の発光用サイリスタT1,スイッチ用サイリスタS1および選択用サイリスタU1について行っているが、他の素子についても同様の結果が得られる。
図5に示した動作特性の測定では、発光信号出力端子λ1の電圧がハイ(H)レベルのとき2.5Vの電圧が出力され、ロー(L)レベルのとき0Vの電圧が出力される。また、ゲート信号出力端子μ1の電圧がハイ(H)レベルのとき3.5Vの電圧が出力され、ロー(L)レベルのとき0Vの電圧が出力される。セレクト信号出力端子の電圧がハイ(H)レベルのときセレクト信号入力端子CSGに5Vの電圧が与えられ、ロー(L)レベルのとき0Vの電圧が与えられる。また測定中においてリセット信号として5Vをプルアップ抵抗RP1の他端に印加している。他のパラメータである負荷抵抗RL1,RL2、およびプルアップ抵抗は、図3に示したものと同じに設定している。電流制限抵抗RIは用いていない。
まず、図5に示すtm1の時間帯では、スイッチ用サイリスタS1に接続されるゲート信号出力端子μ1の電圧をハイレベル(3.5V)に設定し、セレクト信号入力端子CGSの電圧をローレベル(0V)に設定し、発光用サイリスタT1に接続される発光信号出力端子λ1の電圧をハイレベル(2.5V)に設定する。
この場合、細い実線で示すようにセレクト信号入力端子CSGは、ほぼ0Vであり、かつリセット信号入力端子CSAは、5Vなので、選択用サイリスタU1は、オン状態である。もしスイッチ用サイリスタS1および発光用サイリスタT1がオフ状態であるとすると、ゲート電極d1の電位は選択用サイリスタUの拡散電位である約1.6Vを示すことになるが、t1の時間帯では、ハイレベル(3.5V)のゲート信号がスイッチ用サイリスタS1のアノードc1に与えられているため、スイッチ用サイリスタS1はオン状態に遷移する。この結果、太い実線で示されるゲート電極d1の電位はほぼ0Vを示す。このとき、スイッチ用サイリスタS1のゲート電極d1と、発光用サイリスタT1のゲート電極b1とは、ゲート横配線GH1で接続されているので、発光用サイリスタT1のゲート電極b1の電位もほぼ0Vを示すことになる。このことは、ローレベル(0V)の制御信号がスイッチ用サイリスタS1のゲート電極d1から発光用サイリスタT1のゲート電極b1へゲート横配線GH1を伝送して入力されたことを意味する。さらに、発光用サイリスタT1のアノードa1にもハイレベル(2.5V)の発光信号が与えられていて、この値はこの場合のしきい電圧である約1.5V(ゲート電極b1の電位である0Vに前述した順方向降下電圧の約1.5Vを加えた値)を超えているので、発光用サイリスタT1もオン状態に遷移して発光する。このように発光用サイリスタT1がオン状態の場合、細い破線で示される発光用サイリスタT1のアノードa1の電位は、発光用サイリスタTの駆動電圧レベルである約1.8Vを示している。ハイレベル(2.5V)の発光信号出力端
子λ1の電圧との差は、発光用サイリスタTのアノードc1からカソードへ流れる主電流のために生じる負荷抵抗RL1における電圧降下の大きさに対応する。また、太い破線で示されるスイッチ用サイリスタS1のアノードc1の電位は、スイッチ用サイリスタS1がオン状態となったときの、スイッチ用サイリスタSの駆動電圧レベルである約2Vを示している。ハイレベル(3.5V)のゲート信号出力端子μ1の電圧との差は、負荷抵抗RL2における電圧降下分である。
次に、図5に示すtm2の時間帯では、スイッチ用サイリスタS1に接続されるゲート信号出力端子μ1の電圧をローレベル(0V)に設定し、セレクト信号入力端子CSGの電圧をローレベル(0V)に設定し、発光用サイリスタT1に接続される発光信号出力端子λ1の電圧をハイレベル(2.5V)に設定する。
この場合も、細い実線で示すようにセレクト信号入力端子CSGは、ほぼ0Vであるので、選択用サイリスタU1は順方向にバイアスされる。しかし、t1の時間帯と異なり、スイッチ用サイリスタS1のアノードc1に接続されるゲート信号出力端子μ1の電圧がローレベル(0V)であるので、太い破線で示されるスイッチ用サイリスタS1のアノードc1の電位は0Vであり、スイッチ用サイリスタS1はオフ状態である。したがって、太い破線で示されるスイッチ用サイリスタS1のゲート電極d1の電位は、選択用サイリスタUのオン状態の拡散電位である約1.6Vを示し、ゲート電極d1と接続された発光
用サイリスタT1のゲート電極b1の電位も約1.6Vになる。発光用サイリスタT1のアノードa1には、ハイレベル(2.5V)の発光信号が与えられているが、この場合の発光用サイリスタT1のしきい電圧である約3V(ゲート電極b1の電位である1.6Vに前述した順方向降下電圧の約1.5Vを加えた値)より低いためオフ状態となる。したがって、細い破線で示される発光用サイリスタT1のアノードa1の電位は、発光信号出力端子λ1の電圧である2.5Vを示している。
次に、図5に示すtm3の時間帯では、スイッチ用サイリスタS1に接続されるゲート信号出力端子μ1の電圧をハイレベル(3.5V)に設定し、セレクト信号入力端子CSGの電圧をハイレベル(5V)に設定し、発光用サイリスタT1に接続される発光信号出力端子λ1の電圧をハイレベル(2.5V)に設定する。
この場合、細い実線で示すようにセレクト信号入力端子CSGはほぼ5Vである。太い実線で示されるスイッチ用サイリスタS1のゲート電極d1の電位もほぼ5Vになるが、図5に示す実験結果ではCR時定数のために、tm3の時間帯において3〜5Vの電位を示している。スイッチ用サイリスタS1のアノードc1にはハイレベル(3.5V)のゲート信号が与えられているが、ゲート電極d1の電位が高いためにしきい電圧がゲート信号の電圧レベルより高くなり、スイッチ用サイリスタS1はオフ状態になる。したがって、太い破線で示されるスイッチ用サイリスタS1のアノードc1の電位は、ゲート信号の入力レベルである3.5Vを示している。同様に、発光用サイリスタT1にはハイレベル(2.5V)の発光信号が与えられているが、スイッチ用サイリスタS1のゲート電極d1と接続されたゲート電極b1の電位が高いために、発光用サイリスタT1はオフ状態になる。したがって、細い破線で示される発光用サイリスタT1のアノードa1の電位は、発光信号出力端子λ1の電圧である2.5Vを示している。
最後に、図5に示すtm4の時間帯では、スイッチ用サイリスタS1に接続されるゲート信号出力端子μ1の電圧をローレベル(0V)に設定し、セレクト信号入力端子CGSの電圧をハイレベル(5V)に設定し、発光用サイリスタT1に接続される発光信号出力端子λ1の電圧をハイレベル(2.5V)に設定する。
この場合、細い実線で示すようにセレクト信号入力端子CSGはほぼ5Vであり、太い実線で示されるスイッチ用サイリスタS1のゲート電極d1の電位もほぼ5Vを示す。また、スイッチ用サイリスタS1のアノードc1に接続されるゲート信号出力端子μ1の電圧がローレベル(0V)であるので、太い破線で示されるスイッチ用サイリスタS1のアノードc1の電位は0Vを示し、スイッチ用サイリスタS1はオフ状態である。一方、発光用サイリスタT1にはハイレベル(2.5V)の発光信号が与えられているが、スイッチ用サイリスタS1のゲート電極d1と接続されたゲート電極b1の電位が5Vと高いために、発光用サイリスタT1はオフ状態になる。したがって、細い破線で示される発光用サイリスタT1のアノードa1の電位は、発光信号の入力レベルである2.5Vを示している。
以上のように、tm1の時間帯においては、セレクト信号入力端子CSGの電圧がローレベル(0V)のときに、ゲート信号がスイッチ用サイリスタS1のアノードc1に与えられることで、スイッチ用サイリスタS1のゲート電極d1の電位がローレベル(0V)になる。発光用サイリスタT1のゲート電極b1はゲート横配線GH1によってスイッチ用サイリスタS1のゲート電極d1と接続されているので、発光用サイリスタT1のゲート電極b1の電位も0Vになる。そして、発光用サイリスタT1のアノードa1に発光信号が与えられると、発光用サイリスタT1を発光させることができる。
図3および図4に示す回路の真理値表を表1にまとめる。表1において出力がハイ(H)レベルのときに、発光用サイリスタT1が発光し、出力がロー(L)レベルのときには、発光用サイリスタT1は、消灯している。表1からわかるように、セレクト信号入力端子CSGがロー(L)レベル、かつゲート信号入力端子G1がハイ(H)レベル、かつ発光信号入力端子A1がハイ(H)レベルのときにのみ発光用サイリスタT1を選択的に発光させることができる。
図1に示す発光素子アレイチップ1においても、同様のことが成立する。発光素子アレイチップ1のスイッチ用サイリスタSのゲート電極dは共通のセレクト信号入力端子CSGに接続されているので、共通のセレクト信号入力端子CSGからローレベルの電圧が入力されると、全てのスイッチ用サイリスタS1〜S4のゲート電極d1〜d4の電位が選択用サイリスタU1〜D4の拡散電位レベル(約1.6V)になる。この状態が、発光素子アレイチップ1の選択状態(セレクト状態)である。このセレクト状態のときに、第i7(1≦i7≦4)番目のゲート信号入力端子Gi7から第i7番目のスイッチ用サイリスタSi7のアノードci7にゲート信号が入力されると、その入力された第i7番目のスイッ
チ用サイリスタSi7がオン状態に遷移する。すると、第i7番目のスイッチ用サイリスタSi7のゲート電極di7の電圧がほぼ0Vになり、この結果、そのゲート電極di7に接
続された第i7番目のゲート横配線GHi7、およびその第i7番目のゲート横配線に接続
された発光用サイリスタTのゲート電極bの電圧がほぼ0Vになる。このことは、ローレベル(0V)の制御信号がスイッチ用サイリスタSi7のゲート電極di7から発光用サイリスタTのゲート電極bへゲート横配線GHi7を伝送して入力されたことを意味する。
さらに第i7番目のゲート横配線GHi7に接続された発光用サイリスタTのアノードaに発光信号を与えることで、その発光用サイリスタTを選択的に発光させることができる。
以上のように、ローレベルのセレクト信号が入力されてスイッチ用サイリスタSがセレクト状態にあるときに、スイッチ用サイリスタSのうち、ゲート信号がアノードcに入力されたスイッチ用サイリスタSはオン状態に遷移する。スイッチ用サイリスタSがオン状態に遷移するとそのゲート電極dの電位は0Vになり、スイッチ用サイリスタSとゲート横配線で接続された発光用サイリスタTのゲート電極bの電位も0になる。この状態で発光用サイリスタTのアノードaに発光信号が入力されると、その発光用サイリスタはオン状態に遷移し発光する。セレクト信号が入力されていないとき(セレクト状態にないとき)には、ゲート信号が発光素子アレイチップ1のスイッチ用サイリスタSのアノードcに入力されても、スイッチ用サイリスタSはオン状態に遷移することはない。したがって、そのスイッチ用サイリスタSにゲート横配線GHで接続された発光用サイリスタTのアノードaに発光信号を与えても、その発光用サイリスタTを発光させることはできない。このように、セレクト信号によって、ゲート信号をスイッチ用サイリスタSから発光用サイリスタTに受け渡すか否かを制御することができることから、複数の発光素子アレイチップを用いた発光装置では、発光素子アレイチップ間で発光信号およびゲート信号を共用して時分割駆動を行うことができる。
また、図1に示した発光素子アレイチップ1においては、発光素子ブロックB内においてアノードaが共通の発光信号入力端子Aに接続されるため、発光素子アレイチップ1内においてもダイナミック駆動を実現できる。図1では、発光信号は発光素子ブロックBごとに設置された発光信号入力端子Aに入力される。発光信号は、選択された発光素子ブロックBのすべての発光用サイリスタTのアノードaに与えられるが、同じブロックに属する発光用サイリスタTは異なるゲート横配線GHに接続されているため、ゲート信号によって発光させる発光用サイリスタTを選択的に発光させることができる。
このようにすれば、複数の発光素子ブロックBにおいてゲート横配線GHを共用することができるため、複数の発光素子ブロック間で時分割駆動をすることができ、発光用サイリスタTの数が多くてもゲート横配線GHの数を減らすことができてチップ幅を縮小することができる。また、ゲート横配線GHの数が減るから、スイッチ用サイリスタSの数も少なくて済み構成を簡単にすることができる。
また、図1に示した発光素子アレイチップ1においては、好ましい構成として、スイッチ用サイリスタSのアノードc1,c2,c3,c4とゲート信号入力端子G1、G2、G3、G4との間には電流制限抵抗RI1〜RI4が接続される。
発光素子アレイを用いて発光装置を構成する場合には、高速化の目的で、複数の発光素子アレイチップ1にセレクト信号を同時に与えて、複数の発光素子アレイチップ1を同時にセレクト状態にすることができる。このとき、セレクト状態にある複数の発光素子アレイチップ1間では、ゲート信号が共用されているので、複数のスイッチ用サイリスタSが同時期にスイッチングする。一般に発光サイリスタがスイッチングしてオン状態に遷移すると、アノードとカソードとの間に主電流が流れるので、ゲート信号供給用の駆動回路の出力電圧が低下する。したがって、複数のスイッチ用サイリスタSのアノードcに入力されるゲート信号のタイミングがずれる場合には、最初にゲート信号が入力されるスイッチ用サイリスタSがスイッチングして主電流が流れると、遅れてゲート信号が入力されるスイッチ用サイリスタSは、ゲート信号の電圧の不足のためにスイッチングしないことが起こりえる。そこで、各スイッチ用サイリスタSのアノードcに接続された電流制限抵抗RIを介してゲート信号を与えることで、駆動回路の出力電圧の低下を抑制し、複数のスイッチ用サイリスタを確実にスイッチングさせることができる。
前述の測定では、リセット信号を5Vの定電圧としたが、実際に発光素子アレイチップ1を動作させるときには、リセット信号を途切れさせて入力端子CSAに0Vを印加し、選択用サイリスタU1を確実にオフ状態にしている。
次に、本実施の形態の発光素子アレイチップ1の構成について具体的に説明する。
図6は、第1の実施の形態の発光素子アレイチップ1の基本構成を示す一部の平面図である。なお同図は、各発光用サイリスタTの光の出射方向を紙面に垂直手前側として配置された発光素子アレイチップ1の平面を示し、ゲート横配線GH1〜GH4、セレクト信号伝送路14、リセット信号伝送路11、リセット信号用ボンディングパッドCSA、セレクト信号用ボンディングパッドCSG、発光用サイリスタT、スイッチ用サイリスタS、プルアップ抵抗RP、および選択用サイリスタUは、図解を容易にするため斜線を付して示されている。
発光素子アレイチップ1に含まれる複数の発光用サイリスタTは、相互に間隔W1をあけて配列されている。発光用サイリスタTは、露光用の発光素子である。本実施の形態では、各発光用サイリスタTは、等間隔に配列され、かつ直線状に配列される。以後、各発光用サイリスタTの配列方向Xを、単に配列方向Xと記載する場合がある。各発光用サイリスタTの光の出射方向に沿う方向を厚み方向Zとし、前記配列方向Xおよび厚み方向Zに垂直な方向を幅方向Yとする。発光用サイリスタTは、600nm〜800nmの波長の光を発光可能に形成される。
発光用サイリスタTは、PNPN構造を有する発光サイリスタによって形成されるので、P型半導体と、N型半導体とを交互に積層した単純な構成で実現することができ、装置の作成が容易となる。前述したように、発光用サイリスタTはゲート電極b1〜bkに、制御信号を与えることによって発光信号の電圧よりも、しきい電圧が低下した状態で、前記発光信号がアノードa1〜akに与えられたとき発光する。
発光用サイリスタT1〜Tkは、発光素子ブロックB1〜Bmに分けられ、同一の発光素子ブロックBに属する発光用サイリスタTのアノードaは共通の発光信号入力端子Aとしてのボンディングパッドに接続される。なお、発光信号入力端子Aとしてのボンディングパッドを単に発光信号用ボンディングパッドAと記載する場合がある。本実施の形態では、発光信号用ボンディングパッドAは、前記第3ボンディングパッドに対応する。また、本実施の形態では、ゲート横配線GHの本数に等しい4個の発光用サイリスタTが1つの発光素子ブロックBを構成する。たとえば、発光用サイリスタTの配列方向に沿う一方から他方へ向かって、発光用サイリスタTに番号を第1番から第k番まで付し、前記配列方向に沿う前記一方から前記他方へ向かって、発光素子ブロックBに番号を第1番から第m番まで付すと、第i6(1≦i6≦m)番目の発光素子ブロックBi6に属する第4i6−3番目から第4i6番目の全ての発光用サイリスタT4i6−3〜T4i6のアノードaと
、発光信号用ボンディングパッドAi6との間に接続部60が設けられて、電気的に接続
される。発光用サイリスタTのアノードaと発光信号用ボンディングパッドAと接続部60とは同時に一体で形成される。また、本実施の形態では、好ましい構成として、発光信号用ボンディングパッドAは発光用サイリスタTの配列方向Xに沿って、ゲート横配線GHを挟んで発光用サイリスタTと反対側に設置される。
配列方向Xの各発光用サイリスタTの間隔W1および発光用サイリスタTの配列方向Xの長さW2は、発光素子アレイチップ1が搭載される後述する画像形成装置87において形成すべき画像の解像度によって決定され、たとえば画像の解像度が600dpi(ドットパーインチ)の場合、前記間隔W1は、約24μm(マイクロメートル)に選ばれ、前記長さW2は、約18μmに選ばれる。
各ゲート横配線GHは、発光素子アレイチップ1に沿って配列方向Xに、発光素子アレイチップ1の配列方向Xの一端部から他端部間にわたって延びる。各ゲート横配線GHは、幅方向Yに間隔をあけて配列される。本実施の形態では、発光用サイリスタTに近接する側から順番に、ゲート横配線GH4、ゲート横配線GH3、ゲート横配線GH2およびゲート横配線GH1の順番に配列される。さらに、本実施の形態では、セレクト信号をスイッチ用サイリスタSのゲート電極dに供給するためのセレクト信号伝送路14がゲート横配線GH1と平行に、発光用サイリスタTと離反する側に配置される。セレクト信号伝送路14は、接続部75を介してセレクト信号入力端子CSGとしてのボンディングパッドに接続される。セレクト信号入力端子CSGとしてのボンディングパッドを単にセレクト信号入力端子CSGと記載する場合がある。本実施の形態では、セレクト信号用ボンディングパッドCSGは前記第1ボンディングパッドに対応する。また、各ゲート横配線GH間およびゲート横配線GH1とセレクト信号伝送路14との間の間隔W3は、相互に隣接するゲート横配線GH間およびゲート横配線GH1とセレクト信号伝送路14との間で短絡が生じない距離に選ばれ、たとえば5μmに選ばれる。
発光用サイリスタTのゲート電極b1〜bkは、本実施の形態では、第3半導体層24によって構成され、ゲート横配線GH1〜GH4のいずれかとの間に接続部GV1,GV2,GV3,GV4が形成される。ここで、発光用サイリスタTの配列方向に沿う一方から他方へ向かって、発光用サイリスタTに番号を第1番から第k番まで付し、前記配列方向の前記一方から他方へ向かって発光素子ブロックBに第1番から第m番まで番号を付すことにすれば、前記配列方向に沿う第i6(1≦i6≦m)番目の発光素子ブロックBi6
に属する第4i6−3番目から第4i6番目の発光用サイリスタTについては、第4i6−
3番目の発光用サイリスタT4i6−3のゲート電極と第1番目のゲート横配線GH1と
の間に接続部GV1が形成され、第4i6−2番目の発光用サイリスタT4i6−2のゲート電極と第2番目のゲート横配線GH2との間に接続部GV2が形成され、第4i6−1
番目の発光用サイリスタT4i6−1のゲート電極と第3番目のゲート横配線GH3との
間に接続部GV3が形成され、第4i6番目の発光用サイリスタT4i6のゲート電極と第4番目のゲート横配線GH4との間に接続部GV4が形成される。また、第i6(1≦i6≦m)番目の発光素子ブロックBi6に属する全ての発光用サイリスタTのアノードaと
前記配列方向に沿うi6番目の発光信号入力端子Ai6との間に接続部60が形成される。このように、同じ発光素子ブロックBに属する発光用サイリスタTが異なるゲート横配線GHに接続されることで、前述したように発光用サイリスタTのダイナミック駆動が可能となる。
スイッチ用サイリスタSは、好ましい構成として、前記発光信号用ボンディングパッドA間に生じたスペースに配置される。複数の発光用サイリスタTからなる1つの発光素子ブロックBに対して、発光信号を供給するためのボンディングパッドを1つ備えることとなるので、発光信号用ボンディングパッドA間にスペースを生じ、そのスペースを有効に活用してスイッチ素子などを配置することができる。各スイッチ用サイリスタSのアノードcにゲート信号を供給するためのゲート信号入力端子Gとしてのボンディングパッドも、前記ボンディングパッド間に生じたスペースを活用して配置される。なお、ゲート信号入力端子Gとしてのボンディングパッドを単にゲート信号用ボンディングパッドGと記載する場合がある。本実施の形態では、ゲート信号用ボンディングパッドGは前記第2ボンディングパッドに対応する。アノードcとゲート信号用ボンディングパッドGとは一体に形成される。このように配置することで、スイッチ用サイリスタSなどを設けても、発光素子アレイチップ全体の大きさがそれによって増大することを避けることができ、小形な発光素子アレイチップを構成することができる。なお、スイッチ用サイリスタSの個数nはゲート横配線GHの本数に等しく、本実施の形態ではn=4である。また、選択用サイリスタUも、前記発光信号入力端子Aとしてのボンディングパッド間に生じたスペースを利用して、スイッチ用サイリスタSに近接して配置される。
スイッチ用サイリスタSのゲート電極dは本実施の形態では、第3半導体層34で構成される。スイッチ用サイリスタSのゲート電極dと選択用サイリスタUのアノードeとの間には接続部65が形成され、さらにゲート電極dと対応するゲート横配線GHとの間にも接続部66が形成されることで電気的に接続される。ゲート電極dと選択用サイリスタUとを接続する接続部65とゲート電極dとゲート横配線GHとを接続する接続部66は一体に形成される。また、選択用サイリスタUのNゲート電極f1は第3半導体層44で構成され、選択用サイリスタUのNゲート電極f1とセレクト信号伝送路14との間に接続部67が形成される。
プルアップ抵抗RPは、本実施の形態では、スイッチ用サイリスタSを構成する半導体層の一部を用いて、スイッチ用サイリスタSと一体で形成される。プルアップ抵抗RPは半導体膜のシート抵抗を利用したものである。プルアップ抵抗RPの一部とリセット信号伝送路11との間に接続部68が形成され、プルアップ抵抗の接続部68の側にリセット信号が与えられる。
リセット信号伝送路11は、ゲート横配線GHと平行に配線され、本実施の形態では、発光信号用ボンディングパッドAを挟んでゲート横配線GHと離反する側に配置される。リセット信号伝送路11は、接続部69によって、リセット信号入力端子CSAとしてのボンディングパッドに電気的に接続される。リセット信号入力端子CSAとしてのボンディングパッドを単にリセット信号用ボンディングパッドCSAと記載する場合がある。
発光用サイリスタTのアノードa、スイッチ用サイリスタSのアノードc、ゲート横配線GH、セレクト信号伝送路14、リセット信号伝送路11、接続部60〜69、発光信号用ボンディングパッドA、ゲート信号用ボンディングパッドG、セレクト信号用ボンディングパッドCSG、およびリセット信号用ボンディングパッドCSAは、金属材料および合金材料などの導電性を有する材料によって形成される。具体的には、金(Au)、金とゲルマニウムとの合金(AuGe)、金と亜鉛との合金(AuZn)、ニッケル(Ni)およびアルミニウム(Al)などによって形成される。
また、図6に示す発光素子アレイチップ1は、好ましい構成として、スイッチ用サイリスタSの表面(基板と離反する側)に遮光手段として遮光膜12を設けている。スイッチ用サイリスタSおよび選択用サイリスタUは、発光用サイリスタTと同様にスイッチングの際に発光するものであるが、その発光は不要であり、その発光による光が発光用サイリスタTに入射して発光用サイリスタTのしきい値を変動させてしまうことを避けるために必要だからである。遮光膜12としては、その発光に対して不透明な材質から成る部材で表面を覆ったものとすればよい。適当な層間絶縁膜を施した場合には、ゲート横配線GHに用いる金(Au)薄膜などが好適である。また、スイッチ用サイリスタSと発光用サイリスタTとをできるだけ遠ざけて配置することも有効であり、図6の平面図で示すように、ゲート横配線GHを跨いで一方側に発光用サイリスタT、他方側にスイッチ用サイリスタSを配置するようにしてもよい。
なお、前述した電流制限抵抗RIはより好ましい構成として付加する場合があるが、図6に示した発光素子アレイチップ1の平面図においては用いていない。
以下、発光素子アレイチップ1の構成について、さらに詳細に説明する。
図7は、図6の切断面線VII−VIIから見た発光素子アレイチップ1の基本的構成を示す一部の断面図である。
発光用サイリスタTには、基板21の厚み方向Zの一表面上に第1半導体層22、第2半導体層23、第3半導体層24、第4半導体層25およびオーミックコンタクト層27がこの順に積層される構造が含まれる。ここで、第1半導体層22と第3半導体層24とには、N型またはP型のいずれか一方の導電型が用いられ、第2半導体層23と第4半導体層25には他方の導電型が用いられることによって、NPNPまたはPNPNのサイリスタ構造が形成される。また、オーミックコンタクト層27には、第4半導体層25と同じ導電型の半導体が用いられる。
スイッチ用サイリスタSは、本実施の形態では発光用サイリスタTと同時に形成されるので各層の構成は同一となる。具体的には、スイッチ用サイリスタSは、基板21の表面のうち、発光用サイリスタTが形成された面と同一表面上に、第1半導体層32、第2半導体層33、第3半導体層34、第4半導体層35、およびオーミックコンタクト層37がこの順に積層されて形成される。以下の説明において、発光用サイリスタTに関する説明はスイッチ用サイリスタSについても同様である。
基板21には、本実施の形態では、第1半導体層22と同じ導電型の半導体基板が用いられる。基板21の厚み方向Zで、各半導体層22〜25が積層されている表面と反対側の表面上には、全面にわたって裏面電極26が形成される。裏面電極26は、金属材料および合金材料などの導電性を有する材料によって形成される。具体的には裏面電極26は、金(Au)、金とゲルマニウムとの合金(AuGe)および金と亜鉛との合金(AuZn)などによって形成される。裏面電極26は、各発光用サイリスタTの共通の電極として用いられる。
本実施の形態では、第1半導体層22と第3半導体層24の導電型はN型であり、第2半導体層23と第4半導体層25の導電型はP型である。したがって、発光用サイリスタTおよびスイッチ用サイリスタSのカソードが共通の電極としての裏面電極26に接続され、ゲート電極にはNゲート電極が用いられる。裏面電極26を接地して、カソード電位を零(0)ボルト(V)にすると、各発光用サイリスタTのアノードaに電圧または電流を印加する電源に、正電源を用いることができるので好ましい。
絶縁層28は、発光用サイリスタTおよびスイッチ用サイリスタSの表面に沿って形成されており、発光用サイリスタTとスイッチ用サイリスタSとの間にも形成され、各発光用サイリスタTおよび各スイッチ用サイリスタSが相互に絶縁層28によって電気的に絶縁される。絶縁層28は、電気絶縁性および透光性ならびに平坦性を有する樹脂材料によって形成される。たとえば、ポリイミドおよびベンゾシクロブテン(BCB)など、発光用サイリスタTが発する波長の光の95%以上を透過する樹脂材料が用いられる。
絶縁層28のうち、オーミックコンタクト層27の表面(基板と離反する側)を覆う部分の一部に貫通孔29が形成される。この貫通孔29にアノードaの一部が形成されて、オーミックコンタクト層27に接触している。前記貫通孔29は、発光用サイリスタTの配列方向Xの中央で、かつ発光用サイリスタTの幅方向Yの中央が絶縁層28から露出するように形成されており、アノードaからの電流を、発光用サイリスタTの中央部に効率的に供給して、発光用サイリスタTを発光させることができる。発光用サイリスタTでは、主に第3半導体層24と、第4半導体層25との界面付近で、第3半導体層24寄りの領域において光が発生する。
発光用サイリスタTのアノードaの配列方向Xの長さW3は、発光用サイリスタTの配列方向Xの長さW2の1/3以下に形成される。アノードaは、発光用サイリスタTの光の出射方向の一部を覆うが、長さW3を前述したように選ぶことによって、発光用サイリスタTから発せられ光を、なるべく遮らないようにする。
基板21、各半導体層22〜25およびオーミックコンタクト層27の材料などについてさらに具体的に説明する。
基板21は、III−V族化合物半導体およびII−VI族化合物半導体などの結晶成長が
可能な半導体基板であり、たとえば、ガリウム砒素(GaAs)、インジウムリン(InP)、ガリウムリン(GaP)、シリコン(Si)およびゲルマニウム(Ge)などの半導体材料によって形成される。
第1半導体層22は、ガリウム砒素(GaAs)、アルミニウムガリウム砒素(AlGaAs)およびインジウムガリウムリン(InGaP)などの半導体材料によって形成される。第1半導体層22のキャリア密度は、1×1018cm-3程度のものが望ましい。
第2半導体層23は、アルミニウムガリウム砒素(AlGaAs)およびガリウム砒素(GaAs)などの半導体材料によって形成される。第2半導体層23を形成する半導体材料には、第1半導体層22を形成する半導体材料のエネルギーギャップと同じ、もしくは第1半導体層22を形成する半導体材料のエネルギーギャップよりもエネルギーギャップが小さいものが選ばれる。第2半導体層23のキャリア密度は1×1017cm-3程度のものが望ましい。
第3半導体層24は、アルミニウムガリウム砒素(AlGaAs)およびガリウム砒素(GaAs)などの半導体材料によって形成される。第3半導体層24を形成する半導体材料には、第2半導体層23を形成する半導体材料のエネルギーギャップと同じ、もしくは第2半導体層23を形成する半導体材料のエネルギーギャップよりもエネルギーギャップが小さいものが選ばれる。第3半導体層24のキャリア密度は、1×1018cm-3程度のものであることが望ましい。第3半導体層24は、アルミニウムガリウム砒素(AlGaAs)およびガリウム砒素(GaAs)などの半導体材料によって形成することによって、発光素子として高い内部量子効率を得ることができる。
第4半導体層25は、アルミニウムガリウム砒素(AlGaAs)およびガリウム砒素(GaAs)などの半導体材料によって形成される。第4半導体層25を形成する半導体材料には、第2半導体層23および第3半導体層24を形成する半導体材料のエネルギーギャップと同じ、もしくは第2半導体層23および第3半導体層24を形成する半導体材料のエネルギーギャップよりもエネルギーギャップが大きいものが選ばれる。第4半導体層25のキャリア密度は、1×1018cm-3程度のものであることが望ましい。
オーミックコンタクト層27は、ガリウム砒素(GaAs)およびインジウムガリウムリン(InGaP)などの半導体材料によって形成される第4半導体層25と同じ導電型の半導体層であり、アノードeとのオーミック接合を行うためのものである。オーミックコンタクト層27のキャリア密度は1×1019cm-3以上のものが望ましい。
第1半導体層22、第2半導体層23、第3半導体層24、第4半導体層25およびオーミックコンタクト層27は、基板21の一表面に分子線エピタキシャル成長および化学気相成長(CVD)法などのエピタキシャル成長法用いて順次積層して形成することができる。その後、フォトリソグラフィを用いたパターニングとエッチングとを用いて、各発光用サイリスタTおよびスイッチ用サイリスタSが形成される。したがって、一連の製造プロセスにおいて、発光用サイリスタTおよびスイッチ用サイリスタSを同時に形成することになるので、スイッチ用サイリスタSおよび発光用サイリスタTを構成する各半導体層の層構成が同一になる。結果として、スイッチ用サイリスタSおよび発光用サイリスタTはいずれも発光機能およびスイッチ機能の両方を兼ね備えたものになるが、スイッチ用サイリスタSはそのうちスイッチ機能のみを用いる。このようにすれば同じ構造で特性が安定したものを一度に簡単に作製することができ、製造コストを低減することができる。
なお、絶縁層28は、各半導体層を形成した後、前述したポリイミドなどの樹脂材料をスピンコーティングしてから硬化させ、さらに電極と発光用サイリスタTとの接続に必要な各貫通孔29,30を形成するためにフォトリソグラフィによるパターニングおよびエッチングを施すことで作製される。
図8は、図6の切断面線VIII−VIIIから見た発光素子アレイチップ1の基本的構成を示す一部の断面図である。
図8に示すように、発光用サイリスタTの幅方向Yの形状については、発光用サイリスタTの第1半導体層22と、第2半導体層23と、第3半導体層24とのゲート横配線GH寄りの端部は、第4半導体層25と、オーミックコンタクト層27とのゲート横配線GH寄りの端部よりも、ゲート横配線GHに向かって突出し、ゲート横配線GHとの被接続部101を構成する。被接続部101の配列方向Xの長さは、前述した長さW2と等しい。なお、第3半導体層24のうち、被接続部101を構成する部分は、第4半導体層25が積層される部分よりも厚みが小さい。この理由は、エッチング工程によって、第3半導体層24の表面を露出させて被接続部を101形成するときに、第4半導体層25が残存しないようにオーバーエッチングするためである。
スイッチ用サイリスタSの幅方向Yの形状についても同様に、スイッチ用サイリスタSの第1半導体層32と、第2半導体層33と、第3半導体層34とのゲート横配線GH寄りの端部は、第4半導体層35と、オーミックコンタクト層37とのゲート横配線GH寄りの端部よりも、ゲート横配線GHに向かって突出し、ゲート横配線GHとの被接続部102を構成する。また、オーバーエッチングを施すために、第3半導体層34のうち、被接続部102を構成する部分の厚みは、第4半導体層35が積層される部分の厚みよりも小さく形成される。
絶縁層28は、発光用サイリスタTおよびスイッチ用サイリスタSの表面に沿って形成されるとともに、発光用サイリスタTとスイッチ用サイリスタSとの間にも形成され、発光用サイリスタTとスイッチ用サイリスタSとが絶縁層28によって電気的に絶縁される。発光用サイリスタTとスイッチ用サイリスタSとの間に形成された絶縁層28の表面には、ゲート横配線GHおよびセレクト信号伝送路14が形成され、さらにそれらの表面に沿って絶縁層103が形成される。また、スイッチ用サイリスタSを挟んでゲート横配線と離反する側の絶縁層28の表面には、リセット信号伝送路11が形成され、さらにその表面に沿って絶縁層103が形成される。
形成された絶縁層28,103のうち、発光用サイリスタTの前記被接続部101およびゲート横配線GHの表面(基板と離反する側)に積層される部分には、貫通孔104,105が形成される。発光用サイリスタTの第3半導体層24(ゲート電極bに対応する)とゲート横配線GHとを電気的に接続する接続部GV1は、これらの貫通孔104,105の部分および貫通孔104,105に挟まれた絶縁層28,103の部分に積層して設けられる。また、絶縁層28,103のうち、スイッチ用サイリスタSの前記被接続部102およびゲート横配線GHの表面(基板と離反する側)に積層される部分にも、貫通孔105,106が形成される。スイッチ用サイリスタSの第3半導体層34(ゲート電極dに対応する)とゲート横配線GHを電気的に接続する接続部66は、これらの貫通孔105,106の部分および貫通孔105,106に挟まれた絶縁層28,103とに積層して設けられる。図8に示すように、ゲート横配線GHに積層する部分の絶縁層103に設けられた貫通孔105が共通する場合には、前記接続部GV1,66は一体で形成される。
また、前述したように、発光用サイリスタTに積層される絶縁層28のうち、オーミックコンタクト層27の表面(基板と離反する側)に積層される部分の一部には貫通孔29が形成される。この貫通孔29にアノードaの一部が形成されて、オーミックコンタクト層27に接触している。アノードaは、発光信号入力端子Aとの接続部60とともに一体形成される。接続部60は発光用サイリスタTの第4半導体層25とオーミックコンタクト層27のゲート横配線GH寄りの端部の一部を覆い、第3半導体層24に設けられた被接続部101に積層された絶縁層28の表面(基板と離反する側)の一部も積層して形成される。同様に、スイッチ用サイリスタSに積層される絶縁層28のうち、オーミックコンタクト層37の表面(基板と離反する側)に積層される部分の一部には貫通孔107形成される。この貫通孔107にアノードcの一部が形成されて、オーミックコンタクト層37に接触している。
またスイッチ用サイリスタSは遮光膜12で覆われる。遮光膜12の幅方向Yの一方の端は、スイッチ用サイリスタSの第4半導体層35およびオーミックコンタクト層37の、発光用サイリスタTと反対側の端部を覆い、遮光膜12の幅方向Yの他方の端は、スイッチ用サイリスタSの第3半導体層34の前記被接続部102を覆い、セレクト信号伝送路14とスイッチ用サイリスタSとの中央付近まで延びる。
図9は、図6の切断面線IX−IXから見た発光素子アレイチップ1の基本的構成を示す一部の断面図である。
選択用サイリスタUおよびプルアップ抵抗RPは、本実施の形態では、発光用サイリスタTおよびスイッチ用サイリスタSを構成する各半導体層22〜25,32〜35およびオーミックコンタクト層27,37を形成するときに同時に形成されるので、新たな製造工程を必要としない。プルアップ抵抗RPは、本実施の形態では、第1半導体層52、第2半導体層53、および第3半導体層54によって構成される半導体薄膜のうち、第3半導体層54を利用している。
本実施の形態のように、発光素子アレイに用いられる各発光サイリスタのカソードが共通に接地される場合には、N型半導体である第3半導体層54を薄膜抵抗として利用するのが好ましい。なぜなら、プルアップ抵抗RPの一端にセット信号として正の電圧が印加されたとき、P型半導体である第2半導体層53とN型半導体である第3半導体層54とで構成されるPN接合には、逆バイアスの電圧が印加されることになって、空乏層が拡がるので、第2半導体層53と第3半導体層54との間の絶縁性が確保されるためである。
ここで、薄膜抵抗として、第1半導体層52から順に第4半導体層まで積層した第4半導体層を利用することも可能である。各発光サイリスタのカソードが共通に接地される場合には、第4半導体層は、P型半導体であるために、N型半導体である第3半導体層54よりも移動度が小さく、高抵抗になるという利点がある。しかしながら、第4半導体層と第3半導体層54との間に意図せずに順方向のバイアスがかかった場合には、第1半導体層52、第2半導体層53、第3半導体層54、および第4半導体層によって構成されるサイリスタがオン状態に遷移して、ラッチアップ現象が生じる場合があり得る。ラッチアップが発生すると、第2半導体層53と第3半導体層54との間が導通するので、薄膜抵抗と裏面電極26との間の絶縁が保てなくなる。なお、各発光サイリスタのアノードが共通に接地される場合には、第3半導体層54はP型半導体であるので、薄膜抵抗は第3半導体層54を利用するのが好ましい。
また、図6の発光素子アレイチップ1の平面図には図示していない電流制限抵抗RIについても、プルアップ抵抗RQと同様に、第3半導体層を利用するのが好ましい。
選択用サイリスタUの第1半導体層42と、第2半導体層43と、第3半導体層44とのゲート横配線GH寄りの端部は、第4半導体層45と、オーミックコンタクト層47とのゲート横配線GH寄りの端部よりも、ゲート横配線GHに向かって突出し、ゲート横配線GHとの被接続部108を構成する。本実施の形態では、被接続部108が選択用サイリスタUのNゲート電極fに対応する。また、オーミックコンタクト層47の表面(基板と離反する側)に積層して設けられる、スイッチ用サイリスタSのゲート電極dとの接続部65の一部が選択用サイリスタUのアノードに対応する。なお、第3半導体層44のうち、被接続部108を構成する部分は、第4半導体層45が積層される部分よりも厚みが小さい。この理由は、エッチング工程によって、第3半導体層44の表面を露出させて被接続部を108形成するときに、第4半導体層45が残存しないようにオーバーエッチングするためである。なお、選択用サイリスタUの被接続部108の形成は、発光用サイリスタTおよびスイッチ用サイリスタSの被接続部101,102の形成と同時に行われるので、新たな製造工程を必要としない。
プルアップ抵抗RPを構成する第1半導体層52、第2半導体層53、および第3半導体層54の全体の厚みを決定するためのエッチング工程も、前記被接続部101,102,108の形成と同時に行われる。したがって、プルアップ抵抗RPの厚みと前記被接続部101,102,108の厚みは等しい。
図9において、絶縁層28は、選択用サイリスタUおよびプルアップ抵抗RPの表面に沿って形成されるとともに、選択用サイリスタUおよびプルアップ抵抗RPとの間にも形成され、選択用サイリスタUおよびプルアップ抵抗RPとが絶縁層28によって電気的に絶縁される。前述したように絶縁層28の表面には、ゲート横配線GH、セレクト信号伝送路14およびリセット信号伝送路11が形成され、さらにそれらの表面に沿って絶縁層103が形成される。
形成された絶縁層28,103のうち、セレクト信号伝送路14および選択用サイリスタUの前記被接続部108の表面(基板と離反する側)に積層される部分には、貫通孔109,110が形成されて、それらを電気的に接続するための接続部67が設けられる。また、絶縁層28のうち、選択用サイリスタUのオーミックコンタクト層47の表面(基板と離反する側)に積層される部分にも貫通孔111が形成され、スイッチ用サイリスタSのゲート電極dとの接続部65が設けられる。さらに、形成された絶縁層28,103のうち、プルアップ抵抗RPとリセット信号伝送路11に積層される部分にも貫通孔112,113が形成され、それらを電気的に接続する接続部68が形成される。
選択用サイリスタUを構成する第3半導体層44および第4半導体層45は、本実施の形態では、発光用サイリスタTと同時に形成されるので、選択用サイリスタUはオン状態で発光する。したがって、選択用サイリスタUが発する光を遮光または減光するために、選択用サイリスタUを覆う遮光膜12が形成される。
また、プルアップ抵抗RPを覆う遮光膜12も形成される。プルアップ抵抗RPの界面に外部から光が入射すると、プルアップ抵抗RPが設けられる第1半導体層52、第2半導体層53、および第3半導体層54の各半導体層の界面に電子・正孔対が生成される。すると、フォトトランジスタと同様に第2半導体層53にキャリアが蓄積されて、第2半導体層53と第3半導体層54との間の絶縁性が不良になるので、本来ならば第3半導体層54内を伝導すべきキャリアが基板21側に流れて、抵抗体としての動作が不安定になる。そこで、プルアップ抵抗RPの動作を安定化させるために、プルアップ抵抗RPも遮光膜12で覆われる。なお、電流制限抵抗RIを基板21上に形成する場合も、遮光膜12で覆うのが好ましい。
図9に示すように、遮光膜12の幅方向Yの一方は、プルアップ抵抗RPの表面に積層された絶縁層28の表面を覆って、リセット信号伝送路11付近まで延び、遮光膜12の幅方向Yの他方は、選択用サイリスタUの被接続部108の表面に積層された絶縁層28を覆って、選択用サイリスタUとセレクト信号伝送路14との接続部67の一部の表面まで覆う。
図10は、本発明の実施の一形態の発光装置10を模式的に示すブロック回路図である。発光装置10は、複数の発光素子アレイチップL1,L2,…,Lp−1,Lp(記号pは、2以上の正の整数)と、前記発光素子アレイチップ1〜Lpの駆動回路として、発光信号を供給する発光信号駆動IC(Integrated Circuit)130と、ゲート信号を供給するゲート信号駆動IC131と、セレクト信号を供給するセレクト信号駆動IC132と、リセット信号を供給するリセット信号駆動IC136を含んで構成される。各駆動ICは後述する制御手段96に基づいて、画像情報を出力する。各発光素子アレイチップ1〜Lpについて、それぞれを総称して指す場合および不特定のものを指す場合に、単に発光素子アレイチップLと記載する。また、発光素子アレイチップLを単にアレイチップLと記載する場合がある。本実施の形態では各アレイチップLには、図1に示す第1の実施の形態の発光素子アレイチップ1を用いる。なお、セレクト信号駆動IC132が前記第1の駆動回路に対応し、ゲート信号駆動IC131が前記第2の駆動回路に対応し、発光信号駆動IC130が前記第3の駆動回路に対応し、リセット信号駆動IC136が前記第4の駆動回路に対応する。
各アレイチップLは、配列方向Xに沿って発光素子Tが一列に配列されて、各発光素子Tからの光の出射方向を揃えて回路基板に実装される。ただし、図10には回路基板は図示していない。また、発光信号駆動IC130とゲート信号駆動IC131とセレクト信号駆動ICとリセット信号駆動IC136とは、前記回路基板に実装される。回路基板にはさらに、各駆動IC130〜132,136の出力端子と各アレイチップLのボンディングパッドとを接続するためのパターン配線が形成され、パターン配線とボンディングパッドとがボンディングワイヤで接続される。
前述したように、図1および図6に示す第1の実施の形態の発光素子アレイチップ1には、m個の発光信号用ボンディングパッドA、1個のセレクト信号用ボンディングパッドCSG、1個のリセット信号用ボンディングパッドCSA、および4個のゲート信号用ボンディングパッドGが含まれる。なお、図10に示されたp個のアレイチップが実装されている本実施の形態の場合には、各アレイチップLを構成する発光素子Tの配列方向Xに沿う一方から他方に向かって、各アレイチップに第1番から第p番まで番号を付すと、第i10(1≦i10≦p)番目のアレイチップLi10のセレクト信号用ボンディングパッドをセレクト信号用ボンディングパッドCSGi10と記載し、アレイチップLi10のリセット信号用ボンディングパッドCSAi10と記載する。不特定のアレイチップLのセレクト信号用ボンディングパッドCSG1〜CSGp、および不特定のリセット信号用ボンディングパッドCSA1〜CSApを指すときは、単にそれぞれセレクト信号用ボンディングパッドCSG、リセット信号用ボンディングパッドCSAと記載する場合がある。
発光信号駆動IC130は、各アレイチップLの発光信号用ボンディングパッドA1〜Amと同数(m個)の発光信号出力端子λ1〜λmを有する。発光信号出力端子λ1〜λmについて、複数のものを総称する場合または不特定のものを指す場合に、単に発光信号出力端子λと記載する場合がある。各発光信号用ボンディングパッドAと発光信号出力端子λとの接続は、異なるアレイチップ間で配線を共用して接続される。p個のアレイチップが実装されている本実施の形態の場合には、各アレイチップLを構成する発光素子Tの配列方向Xに沿う一方から他方に向かって、発光信号用ボンディングパッドA1〜Amに第1番から第m番まで番号を付し、また発光信号出力端子λ1〜λmにも第1番から第m番まで番号を付すと、p個のアレイチップのそれぞれの第i8(1≦i8≦m)番目の発光信号用ボンディングパッドAi8同士が電気的に接続され、さらに第i8番目の発光信号出力端子λi8に電気的に接続される。
ゲート信号駆動IC131は各アレイチップLのゲート信号用ボンディングパッドG1〜G4と同数(4個)のゲート信号出力端子μ1〜μ4を有する。ゲート信号出力端子μ1〜μ4について、複数のものを総称する場合または不特定のものを指す場合に、単にゲート信号出力端子μと記載する場合がある。各ゲート信号用ボンディングパッドGとゲート信号出力端子μとの接続は、異なるアレイチップ間で配線を共用して接続される。p個のアレイチップが実装されている本実施の形態の場合には、各アレイチップLを構成する発光素子Tの配列方向Xに沿う一方から他方に向かって、ゲート信号用ボンディングパッドG1〜G4に第1番から第4番まで番号を付し、またゲート信号出力端子μ1〜μ4にも第1番から第4番まで番号を付すと、p個のアレイチップそれぞれの第i9(1≦i9≦4)番目のゲート信号用ボンディングパッドGi9同士が電気的に接続され、さらに第i9番目のゲート信号出力端子μi9に電気的に接続される。
セレクト信号駆動IC132はアレイチップLと同数(p個)のセレクト信号出力端子ν1〜νpを有する。セレクト信号出力端子について、複数のものを総称する場合または不特定のものを指す場合に、単にセレクト信号出力端子νと記載する場合がある。各セレクト信号用ボンディングパッドCSGi10とセレクト信号出力端子νとの接続は、各アレイチップと個別に接続される。p個のアレイチップが実装されている本実施の形態の場合には、各アレイチップLを構成する発光素子Tの配列方向Xに沿う一方から他方に向かって、各アレイチップに第1番から第p番まで番号を付し、またセレクト信号出力端子ν1〜νpにも第1番から第p番まで番号を付すと、第i10(1≦i10≦p)番目のアレイチップLのセレクト信号用ボンディングパッドCSGi10と第i10番目のセレクト信号出力端子νi10とが電気的に接続される。
リセット信号駆動IC136はリセット信号出力端子ηを有する。各リセット信号用ボンディングパッドCSAi10と、セレクト信号出力端子νとは、それぞれ電気的に接続される。
前述したように、各アレイチップLのセレクト信号用ボンディングパッドCSGとセレクト信号出力端子νとが個別に接続されるので、セレクト信号駆動IC132は、各アレイチップLのセレクト信号用ボンディングパッドCSGに順番にセレクト信号を出力して、アレイチップLを順番にセレクト状態にすることできる。一方、各アレイチップLとゲート信号駆動IC131との配線は共用されているので、たとえば、第i9(1≦i9≦4)番目のゲート信号出力端子μi9から出力されたゲート信号は、すべてのアレイチップ
Lの第i9(1≦i9≦4)番目のゲート信号用ボンディングパッドGi9に入力され、す
べてのアレイチップLの第i9番目のスイッチ用サイリスタSi9のアノードci9に入力
される。しかし、各アレイチップLの第i9番目のスイッチ用サイリスタSi9の中でスイッチングするのは、セレクト信号が入力されることでセレクト状態にあるアレイチップLのみである。さらに、セレクト状態にあるアレイチップLの第i9番目のゲート横配線G
Hi9に接続された発光用サイリスタTの中で、発光信号駆動IC130から発光信号が
入力された発光素子ブロックBに属する発光用サイリスタTが発光する。さらにリセット信号用ボンディングパッドCSAにリセット信号が入力されるので、セレクト状態にあるアレイチップLを、確実に非セレクト状態に遷移することができる。
このように、セレクト状態にあるアレイチップLを順番に切り替えることで、複数の発光素子アレイ間でゲート信号駆動IC131および発光信号駆動IC130を共用にする時分割駆動を安定に動作させることができる。したがって、駆動用ICの数、および駆動用ICを実装する基板の層数を少なくすることができ、発光素子アレイおよび駆動用IC実装基板の面積を小さくすることができ、結果として小形でかつ安定に動作する発光装置が実現できる。
図11は、発光装置10の動作を示すタイミングチャートであり、横軸は基準時刻からの経過時間を表し、縦軸は信号レベルを電圧または電流の大きさで表す。図11では、発光信号駆動IC130、ゲート信号駆動IC131、セレクト信号駆動IC132、およびリセット信号駆動IC136のそれぞれの信号出力端子(発光信号出力端子λ、ゲート信号出力端子μ、セレクト信号出力端子ν、およびリセット信号出力端子η)から出力される電圧の波形が示されている。なお、図11では、出力波形の参照符号には、各信号出力端子と接続されるボンディングパッド(信号入力端子)の参照符号を用いる。
本実施の形態では、発光信号駆動IC130は、ハイ(H)レベルのとき5mA、ロー(L)レベルのとき0mAの定電流を出力する。ゲート信号駆動IC131は、ハイ(H)レベルのとき5V、ロー(L)レベルのとき0Vの定電圧を出力する。セレクト信号駆動IC132は、ハイ(H)レベルのとき5V、ロー(L)レベルのとき0Vの定電圧を出力する。リセット信号駆動IC136は、ハイ(H)レベルのとき5V、ローレベル(L)のとき0Vの定電圧を出力する。
図11を用いて、発光装置10の動作を時間の経過の順に説明する。時刻t0では、セレクト信号出力端子νの電圧はハイ(H)レベルであるので、どのアレイチップも選択状態にない。時刻t1で、第1番目のアレイチップL1に接続されるセレクト信号出力端子ν1の電圧をロー(L)レベルにすることで、第1番目のアレイチップL1がセレクト状態になる。時刻t2で、各アレイチップLの第1番目のゲート信号入力端子G1にハイ(H)レベルの電圧が印加される。すると、選択状態にある第1番目のアレイチップL1のみ、第1番目のスイッチ用サイリスタS1がスイッチングしてオン状態に遷移し、スイッチ用サイリスタS1のゲート電極d1に接続されたゲート横配線GH1の電位がほぼローレベル(0V)になる。次に、時刻t3で、各アレイチップの発光信号入力端子A1〜Amに発光信号が入力される。すると、選択状態にある第1番目のアレイチップL1のうちで、第1番目のゲート横配線GH1に接続された発光用サイリスタTが発光する。時刻t4で発光信号出力端子λの電圧がロー(L)レベルに戻るので消灯する。次に、時刻t5で、第1番目のゲート信号入力端子G1に接続されるゲート信号出力端子μ1の電圧がロー(L)レベルに戻り、第2番目のゲート信号入力端子G2に接続されるゲート信号出力端子μ2の電圧がハイ(H)レベルになる。すると、選択状態にある第1番目のアレイチップL1のみ、第2番目のスイッチ用サイリスタS2がスイッチングしてオン状態に遷移する。時刻t6〜t7では、再び各アレイチップの発光信号入力端子A1〜Amに発光信号が入力される。すると、選択状態にある第1番目のアレイチップL1のうちで、第2番目のゲート横配線GH2に接続された発光用サイリスタTが発光する。以下同様に、時刻t8〜t11では、第3番目のゲート信号入力端子G3に接続されるゲート信号出力端子μ3の電圧がハイ(H)レベルになるので、選択状態にある第1番目のアレイチップL1のうち、第3番目のスイッチ用サイリスタS3がスイッチングしてオン状態に遷移する。この状態で、時刻t9〜t10で、再び各アレイチップの発光信号入力端子A1〜Amに発光信号が入力されるので、選択状態にある第1番目のアレイチップL1のうちで、第3番目のゲート横配線GH3に接続された発光用サイリスタTが発光する。また、時刻t11〜t14では、第4番目のゲート信号入力端子G4に接続されるゲート信号出力端子μ4の電圧がハイ(H)レベルになるので、選択状態にある第1番目のアレイチップL1のうち、第4番目のスイッチ用サイリスタS4がスイッチングしてオン状態に遷移する。この状態で、時刻t12〜t13で、再び各アレイチップの発光信号入力端子A1〜Amに発光信号が入力されるので、選択状態にある第1番目のアレイチップL1のうちで、第4番目のゲート横配線GH4に接続された発光用サイリスタTが発光する。時刻t15で、各アレイチップLのリセット信号入力端子CSAに接続されるリセット信号出力端子ηの電圧が、ハイ(H)レベルからロー(L)レベルに戻るので、第1番目のアレイチップL1の選択用サイリスタUがオフ状態に遷移し、第1番目のアレイチップL1の選択状態は終了する。時刻t16で、第1番目のアレイチップL1のセレクト信号入力端子CSG1に接続されるセレクト信号出力端子ν1の電圧がハイ(H)レベルに戻ると同時に、第2番目のアレイチップL2のセレクト信号入力端子CSG2に接続されるセレクト信号出力端子ν2の電圧がロー(L)レベルになる。第2番目のアレイチップL2のセレクト信号入力端子CSG2がロー(L)レベルの状態において、時刻t17で各アレイチップLのリセット信号入力端子CSAに接続されるリセット信号出力端子ηの電圧が、ロー(L)レベルからハイ(H)レベルに戻るので、第2番目のアレイチップL2が選択状態になる。
第2番目のアレイチップL2についても同様の手順で順次、発光用サイリスタTを発光させることができる。すなわち、リセット信号出力端子ηの電圧がハイ(H)レベルに戻った後の、時刻t18で、各アレイチップLの第1番目のゲート信号入力端子G1に接続されるゲート信号出力端子μ1の電圧がハイ(H)レベルになる。続く時刻t19で、各アレイチップLの全ての発光信号入力端子A1〜Amに発光信号が入力されることによって、選択状態にある第2番目のアレイチップL2の第1番目のゲート横配線GH1に接続された発光用サイリスタTが発光する。なお、リセット信号出力端子ηの電圧がロー(L)レベルのままで、ゲート信号および発光信号を入力しないようにする必要がある。リセット信号出力端子ηの電圧がロー(L)レベルのときは、各発光素子アレイチップLのゲート横配線GHの電圧はロー(L)レベルであるので、選択状態でなくても発光用サイリスタTが発光することになるからである。
このように、セレクト信号を第1番目のアレイチップから順番に与え、順番にアレイチップを選択状態にすることで、アレイチップLごとの時分割駆動が可能となる。さらに、ゲート信号が、第1番目のスイッチ用サイリスタから順番に与えられることで、アレイチップLの中での時分割駆動が可能になる。
図12は、本実施の形態の発光素子アレイチップ1を含んだ前記発光装置10を使用した画像形成装置の基本的構成を示す側面図である。
画像形成装置87は、電子写真方式の画像形成装置であり、前記発光装置10Y,10M,10C,10Kを、感光体ドラム90への露光装置に使用している。発光装置10Y,10M,10C,10Kは、各駆動IC(発光信号駆動IC130、ゲート信号駆動IC131、セレクト信号駆動IC132およびリセット信号駆動IC136)が設けられる回路基板に実装される。
画像形成装置87は、Y(イエロ)、M(マゼンタ)、C(シアン)、K(ブラック)の4色のカラー画像を形成するタンデム方式を採用した装置であり、大略的に、4つの発光装置10Y,10M,10C,10K、集光手段であるレンズアレイ88C,88M,88Y,88K、発光装置10Y,10M,10C,10Kおよび各駆動IC130,131,132,136が実装された回路基板およびレンズアレイ88を保持する第1ホルダ89C,89M,89Y,89K、4つの感光体ドラム90C,90M,90Y,90K、4つの現像剤供給手段91C,91M,91Y,91K、転写手段である転写ベルト92、4つのクリーナ93C,93M,93Y,93K、4つの帯電器94C,94M,94Y,94K、定着手段95および制御手段96を含んで構成される。
各発光装置10Y,10M,10C,10Kは、各駆動ICによって各色のカラー画像情報に基づいて駆動される。たとえば、4つ発光装置10Y,10M,10C,10Kの配列方向Xの長さは、たとえば200mm〜400mmに選ばれる。
各発光装置10Y,10M,10C,10Kの発光用サイリスタTからの光は、レンズアレイ88を介して各感光体ドラム90C,90M,90Y,90Kに集光して照射される。レンズアレイ88は、たとえば発光素子の光軸上にそれぞれ配置される複数のレンズを含み、これらのレンズを一体的に形成して構成される。
発光装置10Y,10M,10C,10Kが実装される回路基板およびレンズアレイ88は、第1ホルダ89によって保持される。第1ホルダ89によって、発光用サイリスタTの光照射方向と、レンズアレイ88のレンズの光軸方向とがほぼ一致するようにして位置合わせされる。
各感光体ドラム90C,90M,90Y,90Kは、たとえば円筒状の基体表面に感光体層を被着して成り、その外周面には各発光装置10Y,10M,10C,10Kからの光を受けて静電潜像が形成される静電潜像形成位置が設定される。
各感光体ドラム90C,90M,90Y,90Kの周辺部には、各静電潜像形成位置を基準として回転方向下流側に向かって順番に、露光された感光体ドラム90C,90M,90Y,90Kに現像剤を供給する現像剤供給手段91C,91M,91Y,91K、転写ベルト92、クリーナ93C,93M,93Y,93K、および帯電器94C,94M,94Y,94Kがそれぞれ配置される。感光体ドラム90に現像剤によって形成された画像を記録シートに転写する転写ベルト92は、4つの感光体ドラム90C,90M,90Y,90Kに対して共通に設けられる。
前記感光体ドラム90C,90M,90Y,90Kは、第2ホルダ(図示省略)によって保持され、この第2ホルダと第1ホルダ89とは、相対的に固定される。各感光体ドラム90C,90M,90Y,90Kの回転軸方向と、各発光装置10Y,10M,10C,10Kの前記配列方向Xとがほぼ一致するようにして位置合わせされる。
転写ベルト92によって、記録シートを搬送し、現像剤によって画像が形成された記録シートは、定着手段95に搬送される。定着手段95は、記録シートに転写された現像剤を定着させる。感光体ドラム90C,90M,90Y,90Kは、回転駆動手段によって回転される。
制御手段96は、前述した各駆動IC130,131,132,136にクロック信号および画像情報を与えるとともに、感光体ドラム90C,90M,90Y,90Kを回転駆動する回転駆動手段、現像剤供給手段91C,91M,91Y,91K、転写手段92、帯電手段94C,94M,94Y,94Kおよび定着手段95の各部を制御する。
このような構成の画像形成装置87では、各発光素子を発光状態とするか、または非発光状態とするかを、主電流が流れないゲート電極bに接続されているゲート横配線GHを伝送するゲート信号によって切換えるため、発光装置10Y,10M,10C,10Kを実装するための回路基板側に形成されるゲート信号の伝送路も細くすることが可能で、回路基板を小形化することができ、さらにこのゲート信号駆動IC(Integrated Circuit)についても主電流を切換える事が無いため、ICの容量が小さくできるので、小形化および低コスト化を実現することができる。
以上のように、本実施の形態の発光素子アレイチップ1によれば、スイッチ素子として設けたスイッチ用サイリスタSが、セレクト信号により選択された時間にのみゲート信号を発光用サイリスタT側に受け渡すように動作するため、このような発光素子アレイチップ1を複数配列して駆動する場合において、複数の発光素子アレイチップ1ごとに駆動用ICを接続せずとも、発光信号およびゲート信号を与える駆動用ICおよび配線を共用して時分割駆動することができるので、少ない駆動用ICと配線数で時分割駆動することができるという基本的な作用効果を有する。
また、アノードaが複数の発光用サイリスタTで共通化された発光素子ブロックBを複数設け、複数の発光素子ブロックBでゲート横配線GHを共有した場合には、1つの発光素子アレイチップ1内においても複数の発光素子ブロックB間で時分割駆動をすることができる。この結果、駆動用ICに接続すべきゲート横配線GHの数を減らすことできるので、ゲート信号の出力ポート数の少ない駆動用ICを用いて、少ない駆動用ICで時分割駆動することができる発光装置を提供できる。
また、発光信号、ゲート信号およびセレクト信号を供給するためのボンディングパッドA,G,CSGを発光素子の配列方向Xに配置する場合には、1つの発光素子ブロックBに対して発光信号用ボンディングパッドAを1つ備えることとなり、隣り合う発光素子ブロックBに対しそれぞれ1つ配置される発光信号用のボンディングパッドA同士の間にスペースが生じる。したがって、そのスペースを有効に活用してスイッチ用サイリスタSなどを配置することができるので、スイッチ用サイリスタSなどを設けても発光素子アレイチップのサイズが増大することを避けることができ、小形な発光素子アレイチップを提供することができるという点で有利である。
また、スイッチ素子および発光素子は発光サイリスタを含んで構成されるから、たとえばNANDゲートやインバータなどといった複雑な半導体装置を用いることなく、簡単な構成で、ゲート信号を入力すべき発光素子アレイチップ1を選択する論理回路を構成することができるので、設計が容易となり、また製造工程を簡略化することができる点で有利である。
また選択用サイリスタUのNゲート電極fに流れ込む電流は小さいので、セレクト信号伝送路14の線幅を小さくすることができる。これによって発光素子アレイチップ1の小形化を実現することができる。
また、プルアップ抵抗RPや選択用サイリスタUなどを用いる前記構成とする場合には、プルアップ抵抗RPによって、選択用サイリスタUが接続されたゲート電極の電圧が所定値に安定に設定されるため、スイッチ用サイリスタSのスイッチング動作を安定にし、AND回路としての動作を確実することができるという点で有利である。
また、ゲート信号用ボンディングパッドGとスイッチ用サイリスタSのアノードcの間に電流制限抵抗RIを接続する場合には、高速化の目的で複数のスイッチ用サイリスタSを同時にオン状態に遷移させるとき、複数間でスイッチングのタイミングが少しずれても、最初のスイッチングによってゲート信号の信号電圧が低下することがなく、複数のスイッチ用サイリスタSのアノードcの電位が安定に確保される。したがって、複数のスイッチ用サイリスタを確実にスイッチングさせることができるため、複数の発光素子アレイチップ1で同じ時分割のタイミングにすることができ、高速化に有利である。
また、スイッチ用サイリスタSを構成する半導体層と発光用サイリスタTを構成する半導体層とを同じ層構成となるように形成するときには、発光用サイリスタTとスイッチ用サイリスタSとを同時に同じ工程で製造することができる。よって、発光素子としての発光用サイリスタTの他にスイッチ用サイリスタSを設ける本発明の構成であっても、製造工程が複雑化することがなく、製造においても有利な発光素子アレイを提供することができる。
また、スイッチ用サイリスタSの表面に遮光手段として金属薄膜などを設ける場合には、そのスイッチ用サイリスタSの発光による光が発光用サイリスタTに入射して発光用サイリスタTのしきい値を変動させてしまうことを避けることができるという点で有利である。
また、プルアップ抵抗RPとして、第3半導体層54を用い、プルアップ抵抗RPを覆うように遮光膜12を設けることによって、裏面電極26に対するプルアップ抵抗RPの絶縁性を高め、動作を安定化させることができる。
また前記構成の発光素子アレイチップ1を用いることにより、発光装置が、小形であって、安定に動作する信頼性の高いものとなるので、良好な画像を安定に形成することができる画像形成装置を提供できる。
このように、本発明によれば、少ない駆動用ICで時分割駆動することができる発光素子アレイおよびそれを用いた小形な発光装置ならびにその発光装置を備える画像形成装置を提供することができる。
図13は、本発明の発光素子アレイの第2の実施の形態としての発光素子アレイチップ2を示す概略的な等価回路図である。図1に示す第1の実施の形態としての発光素子アレイチップ1との構成上の違いは、発光素子ブロックBを設けていない点にあり、他の構成は共通である。したがって、共通する部分については同じ参照符号を付して、説明を省略する。
第2の実施の形態としての発光素子アレイチップ2は、第1の実施の形態と同様に、k個の発光素子としての発光用サイリスタT1〜Tkと、n個のスイッチ素子としてのスイッチ用サイリスタS1〜Snと、n本のゲート横配線GH1〜GHnとを含んで構成される。スイッチ素子は他に、n個の選択用サイリスタU1〜Unと、n個のプルアップ抵抗RP1〜RPnとを含む。本実施の形態においても、発光用サイリスタTおよびスイッチ用サイリスタSのカソードを共通の電極として設置している。また、第1の実施の形態と同様に、第1信号がセレクト信号に対応し、第2信号がゲート信号に対応し、第3信号が発光信号に対応し、第4信号がリセット信号に対応する。電極の対応については、第1電極が発光用サイリスタTのアノードcに対応し、第2電極が選択用サイリスタUのNゲート電極fに対応し、第1制御電極がスイッチ用サイリスタSのNゲート電極dに対応し、第2制御電極が発光用サイリスタTのNゲート電極bに対応し、第3電極が発光用サイリスタTのアノードaに対応する。Nゲート電極を単にゲート電極bと記載する場合がある。抵抗の対応については、抵抗体がプルアップ抵抗RPに対応する。第2の抵抗体としての電流制限抵抗RIはより好ましい構成として付加する場合があるが、本実施の形態においては用いていない。また、信号伝送路がゲート横配線GHに対応する。
前述した通り、発光素子アレイチップ2の発光用サイリスタTは、発光素子ブロックBごとに分けられていないので、発光用サイリスタTのアノードaは、発光信号入力端子Aと1つずつ接続される。たとえば、図13において、発光用サイリスタTの配列方向の一方から他方へ第i15(1≦i15≦k)番目の発光用サイリスタTi15のアノードai15は第i15番目の発光信号入力端子Ai15と接続される。発光用サイリスタTのゲート電極bはゲート横配線GHのいずれか1本と接続される。ゲート横配線GHの本数のnと発光用サイリスタTの個数kは必ずしも等しくする必要はないので、同じゲート横配線GHに複数の発光用サイリスタTのゲート電極bを接続してもよい。この場合に同じゲート横配線GHに接続される発光用サイリスタTの発光を選択的に発光させるためには、異なる発光信号を与える必要がある。
第2の実施の形態の発光素子アレイチップ2の作用効果は、第1の実施の形態の発光素子アレイチップ1と基本的に同様である。発光素子アレイチップ2においては、スイッチ素子として設けたスイッチ用サイリスタSが、セレクト信号により選択された時間にのみゲート信号を発光用サイリスタT側に受け渡すように動作する。したがって、このような発光素子アレイチップ1を複数配列して駆動する場合において、複数の発光素子アレイチップ1ごとに駆動用ICを接続せずとも、発光信号およびゲート信号を与える駆動用ICおよび配線を共用して時分割駆動することができるので、少ない駆動用ICと配線数で時分割駆動することができる。他の作用効果も同様であるが、第1の実施の形態の発光素子アレイチップ1と異なり発光素子ブロックBを設けていないので、1つの発光素子アレイチップ1内において時分割駆動をすることはできない。その代わり、セレクト信号によって選択した発光素子アレイチップ2内の全ての発光サイリスタを選択的に発光させることができる。
図14は、第2の実施の形態の発光素子アレイチップ2の基本構成を示す一部の平面図である。同図は、図13に示した概略的な等価回路図におけるn=k=4の場合について、対応する平面図を例示したものである。前述したように、第1の実施の形態の発光素子アレイチップ1との違いは、本実施の形態では発光素子ブロックBを設けていない点にあるので、図6に示す第1の実施の形態の発光素子アレイチップ1と共通する部分については同じ参照符号を付して説明を省略する。なお、図13は、各発光用サイリスタTの光の出射方向を紙面に垂直手前側として配置された発光素子アレイチップ2の平面を示し、ゲート横配線GH1〜GH4、セレクト信号伝送路14、リセット信号伝送路11、発光用サイリスタT、スイッチ用サイリスタS、プルアップ抵抗RP、および選択用サイリスタUは、図解を容易にするため斜線を付して示されている。
発光素子アレイチップ2に含まれる複数の発光用サイリスタTは、相互に間隔W1をあけて等間隔に配列され、かつ直線状に配列されている。以後、各発光用サイリスタTの配列方向Xを、単に配列方向Xと記載する場合がある。各発光用サイリスタTの光の出射方向に沿う方向を厚み方向Zとし、前記配列方向Xおよび厚み方向Zに垂直な方向を幅方向Yとする。
本実施の形態では、発光素子ブロックBを設けていないので、発光用サイリスタTのアノードaと発光信号用ボンディングパッドAとが1対1で電気的に接続される。発光用サイリスタTのアノードaと発光信号用ボンディングパッドAとを電気的に接続する接続部60は、アノードaとボンディングパッドAと一体に形成される。また、本実施の形態では、ボンディングパッドは、配列方向Xに沿って配置され、発光用サイリスタTを挟んでゲート横配線GHと反対側に設置される。
各ゲート横配線GHは、発光素子アレイチップ1に沿って配列方向Xに、発光素子アレイチップ1の配列方向Xの一端部から他端部間にわたって延びる。各ゲート横配線GHは、幅方向Yに間隔をあけて配列される。本実施の形態では、発光用サイリスタTに離反する側から、1番目のゲート横配線GH1、2番目のゲート横配線GH2、…、n番目のゲート横配線GHnの順番に配列される。さらに、本実施の形態では、セレクト信号をスイッチ用サイリスタSのゲート電極dに供給するためのセレクト信号伝送路14がゲート横配線GH1と平行に、発光用サイリスタTと離反する側に配置される。
スイッチ用サイリスタSは、配列方向Xに沿って配置され、ゲート横配線GHを挟んで発光用サイリスタTと反対側に設置される。さらにスイッチ用サイリスタSのアノードcとゲート信号用ボンディングパッドGとが1対1で電気的に接続される。スイッチ用サイリスタSのアノードaとボンディングパッドGとを電気的に接続する接続部122は、アノードaとゲート信号用ボンディングパッドGと一体に形成される。また、本実施の形態では、ゲート信号用ボンディングパッドGは、配列方向Xに沿って配置され、発光用サイリスタTを挟んでゲート横配線GHと反対側に設置される。
選択用サイリスタUは配列方向Xに沿って、セレクト信号伝送路14とスイッチ用サイリスタSとの間に設置される。選択用サイリスタUのNゲート電極fとセレクト信号伝送路14との間に接続部67が形成され、電気的に接続される。
発光用サイリスタTの配列方向に沿う一方から他方へ向かって、発光用サイリスタT、スイッチ用サイリスタSおよび選択用サイリスタUに番号を1番からk番まで付すことにすれば、前記配列方向に沿う第i16(1≦i16≦k,図14ではk=4)番目の発光用サイリスタTi16のゲート電極bi16と、第i16番目のスイッチ用サイリスタSi16のゲート電極diと、第i16番目の選択用サイリスタUi16のアノードei16と、ゲート横配線GHとのいずれかとが、接続部121によって、電気的に接続される。接続部121,122は、他の部分で用いられる接続部60,67と同様に、金属材料および合金材料などの導電性を有する材料によって形成される。具体的には、金(Au)、金とゲルマニウムとの合金(AuGe)、金と亜鉛との合金(AuZn)、ニッケル(Ni)およびアルミニウム(Al)などによって形成される。
プルアップ抵抗RPは、スイッチ用サイリスタSを構成する半導体層の一部を用いて、スイッチ用サイリスタSと一体で形成される。スイッチ用サイリスタSのうちでプルアップ抵抗RPとして用いられる部分は、スイッチ用サイリスタSを挟んでゲート横配線GHと離反する側である。
リセット信号伝送路11は、ゲート横配線GHと平行に配線され、本実施の形態では、スイッチ用サイリスタSとゲート信号用ボンディングパッドGとの間に配置される。リセット信号伝送路11の幅方向Yの配置は、プルアップ抵抗RPの配置と重なり合い、プルアップ抵抗RPの、ゲート信号入力端子G寄りの端部の近くに設置される。
また、好ましい構成として、スイッチ用サイリスタSおよび選択用サイリスタUの表面(基板と離反する側)を覆うように遮光手段として遮光膜12を設けている。また、スイッチ用サイリスタSおよび選択用サイリスタUと発光用サイリスタTとをできるだけ遠ざけて配置することも有効であり、図14の平面図で示すように、ゲート横配線GHを跨いで一方側に発光用サイリスタT、他方側にスイッチ用サイリスタSおよび選択用サイリスタUを配置することも減光に効果がある。
図15は図14の切断面線XV−XVから見た第2の実施形態の発光素子アレイチップ2の基本的構成を示す一部の断面図であり、図16は図14の切断面線XVI−XVIから見た第2の実施形態の発光素子アレイチップ2の基本的構成を示す一部の断面図である。
第2の実施形態の発光素子アレイチップ2の基本的構成は、第1の実施形態の発光素子アレイチップ1についての図8および図9に示された基本的構成と同様であり、各層を構成する半導体材料、金属材料および絶縁材料などは同一であり、その製造方法も同一である。したがって、同じ構成の部分には同じ参照符号を付して重複する説明は省略する。
発光素子アレイチップ2の製造方法および構成を概略的に述べると、発光用サイリスタT、スイッチ用サイリスタS、選択用サイリスタU、およびプルアップ抵抗RPを構成する各半導体層22〜25,32〜35,42〜45,52〜54およびオーミックコンタクト層27,37,47は、同一の製膜工程で同時に形成される。基板21には、N型の半導体基板が用いられ、基板21の一表面に、N型の第1半導体層22,32,42,52、P型の第2半導体層23,33,43,53、N型の第3半導体層24,34,44,54、P型の第4半導体層25,35,45、およびP型のオーミックコンタクト層27,37,47が形成される。基板21の他表面には全面に裏面電極26が形成され、発光用サイリスタTおよびスイッチ用サイリスタのカソードとして用いられる。フォトリソグラフィを用いたパターニングとエッチングとによって、各素子の形状が規定される。さらに、ゲート横配線GHおよびセレクト信号伝送路14と接続するための被接続部101,102,108を形成するために、半導体層の一部がエッチングされる。各素子の表面および各素子間を電気的に絶縁するための絶縁層28はスピンコーティングを利用して形成される。ゲート横配線GHおよびセレクト信号伝送路14が形成された後、さらに絶縁層103が形成される。その後、貫通孔29,104〜107,109〜111が必要な
部分に形成され、電気的に接続するための接続部60,67,121,122、アノードa,cおよびボンディングパッドA,Gが形成される。最後に、選択用サイリスタU、スイッチ用サイリスタSおよびプルアップ抵抗RPを覆う遮光膜12が形成される。
なお、本実施の形態では、リセット信号伝送路11の形成方法が、第1の発光素子アレイチップ1についての実施の形態と異なっている。リセット信号伝送路11を形成する前に、プルアップ抵抗RPを構成する第3半導体層34に積層される絶縁層28に貫通孔112が形成され、形成された貫通孔112にリセット信号伝送路11の一部が積層されるように、リセット信号伝送路11が配置される。リセット信号伝送路11が形成された後に、その表面が絶縁層103で覆われることで、スイッチ用サイリスタSとゲート信号用ボンディングパッドGとの接続部122との電気的な絶縁が保たれる。
図17は、本発明の発光素子アレイの第3の実施の形態としての発光素子アレイチップ3を示す概略的な等価回路図である。
図17に示した第3の実施の形態の発光素子アレイチップ3は、図1に示した第1の実施の形態の発光素子アレイチップ1および図13に示した第2の実施の形態の発光素子アレイチップ2と異なり、発光サイリスタを用いずにスイッチ素子および発光素子を構成したものである。スイッチ素子および発光素子の構成以外の部分については、図13と同様であるので、同じ参照符号を付して説明を省略する。
図17に示した第3の実施の形態の発光素子アレイチップは、n個のスイッチ素子とk個の発光素子を含んで構成される。図13では、n=k=4の場合を例示している。以下、図13で示したn=k=4の場合について記載するが、一般的な場合と回路動作は同様である。
発光素子は電界効果トランジスタFET1〜FET4と発光ダイオードLED1〜LED4を含んで構成される。電界効果トランジスタはソース電極、ドレイン電極、ゲート電極を有し、ダイオードのアノードと電界効果トランジスタのソース電極とが接続される。ダイオードのカソードは共通の電極として接地される。電界効果トランジスタの各ドレイン電極α1〜α4は前記第3電極に対応し、各発光信号入力端子A1〜A4と個別に接続される。電界効果トランジスタの各ゲート電極β1〜β4は前記第2制御電極に対応し、各ゲート横配線GH1〜GH4のいずれかに接続される。なお、電界効果トランジスタのドレイン電極とダイオードのカソードを接続してもよい。この場合はダイオードのアノードが共通の電極として接地され、電界効果トランジスタの各ソース電極が前記第3電極に対応する。
スイッチ素子は、2入力の論理積を出力するスイッチ素子としてのAND回路素子AND1〜AND4であり、たとえばNAND回路素子とNOT回路素子とを組み合わせた回路により構成することができる。AND回路素子AND1〜AND4の一方の入力端子γ1〜γ4はゲート信号入力端子G1〜G4と個別に接続され、前記第2電極に対応する。AND回路素子の他方の入力端子δ1〜δ4は共通のセレクト信号入力端子CSGと接続され、前記第1電極に対応する。AND回路素子の出力端子ε1〜ε4はゲート横配線GH1〜GH4と個別に接続され、前記第1制御電極に対応する。
AND回路素子AND1〜AND4は砒化ガリウム(GaAs)製MES−FET集積回路,シリコン(Si)製TTL,CMOSなどの一般によく知られた論理回路(ロジック)で構成することができる。発光素子アレイチップ3は、GaAsまたはSi基板上にこのような論理回路、LEDおよび電界効果トランジスタを形成することによって作製することができる。
次に、図17に示した発光素子アレイチップ3の動作について説明する。
図17に示す発光素子アレイチップ3は、セレクト信号入力端子CSGから真値(ハイレベルの電圧)が入力され、AND回路素子AND1〜AND4の一方の入力端子(第1電極に対応する)δ1〜δ4の電位がハイレベルのときに(セレクト状態にあるときに)、ゲート信号入力端子G1〜G4からゲート信号が入力されると、AND回路素子AND1〜AND4の出力端子(第1制御電極)ε1〜ε4からハイレベルの信号を出力する。ゲート横配線GH1〜GH4は、AND回路素子AND1〜AND4の出力端子(第1制御電極)ε1〜ε4と個別に接続されているので、出力されたハイレベルの信号がゲート横配線GH1〜GH4を伝送し、ゲート横配線GH1〜GH4と接続されている電界効果トランジスタFET1〜FET4のゲート電極β1〜β4に入力される。その状態で発光信号入力端子A1〜A4からハイレベルの発光信号が入力されると、発光ダイオードLED1〜LED4が発光する。
このように、スイッチ素子として設けられたAND回路素子AND1〜AND4が、セレクト信号により選択された時間にのみゲート信号を発光ダイオードLED1〜LED4側に受け渡すように動作する。したがって、複数の発光素子アレイチップ3を用いて発光装置を構成する場合に、複数の発光素子アレイチップ3ごとに駆動用ICを接続せずとも、駆動用IC、ならびに駆動用ICと発光信号入力端子A1〜A4およびゲート信号入力端子G1〜G4との配線を共用して時分割で駆動することができるので、少ない駆動用IC数および配線数で時分割駆動する発光素子装置が実現できる。
図18は、本発明の発光素子アレイの第4の実施の形態としての発光素子アレイチップ4を示す概略的な等価回路図である。図1に示す第1の実施の形態としての発光素子アレイチップ1との構成上の違いは、図6では、スイッチ用サイリスタSの個数がn=5であり、したがって、ゲート横配線GHの配線数もそれに等しく、n=5であるのに対し、発光素子ブロックBを構成する発光用サイリスタTの個数は、それより1少ない、n−1=4であるという点である。さらに、ゲート横配線GHと発光素子ブロックBを構成する発光用サイリスタTとの接続に特徴がある。なお、その他の構成は共通であるので、共通する部分については同じ参照符号を付して、説明を省略する。
図18において、発光用サイリスタTの配列方向Xに沿って、スイッチ用サイリスタSに近接する側から離反する側に向かう方向をX1方向とし、その反対方向をX2方向とする。X1方向とX2方向を合わせてX方向とする。ここで、X1方向に向かって、発光素子ブロックに第1番から第m番まで番号を付し、さらに、各発光素子ブロックを構成する発光用サイリスタTにX1方向に順に第1番から第n−1番まで番号を付す。また、n本のゲート横配線GHに予め定められた順番で第1番から第n番まで番号を付す。
本実施の形態では、奇数番目の発光素子ブロックでは、その発光素子ブロックにおける第i1(1≦i1≦n−1)番目の発光用サイリスタTと、第j1(1≦j1≦n−1)番目のゲート横配線GHj1とが、i1=j1を満たすように接続され、偶数番目の発光素子ブ
ロックでは、その発光素子ブロックにおける第i2(1≦i2≦n−1)番目の発光用サイリスタTと、第j2(2≦j2≦n)番目のゲート横配線GHj2とが、i2+j2=n+1
を満たすように接続される。
この場合、第1番目のゲート横配線GH1に接続された発光用サイリスタTの、X方向に隣接する発光用サイリスタTは、第2番目のゲート横配線GH2に接続される。また、第j3(2≦j3≦n−1)番目のゲート横配線GHj3に接続された発光用サイリスタTの、X方向に隣接する発光用サイリスタTは、第j3−1番目または第j3+1番目のいずれかのゲート横配線に接続される。また、第n番目のゲート横配線GHnに接続された発光用サイリスタTの、X方向に隣接する発光用サイリスタTは、第n−1番目のゲート横配線GHn−1に接続される。したがって、選択状態にある発光素子アレイのスイッチ素子にゲート信号(第2信号)を入力し、第1番目のゲート横配線GH1から第n番目のゲート横配線GHn−1まで順番に時分割で制御信号を出力するとき、相互に隣接する発光用サイリスタTの発光するタイミングの時間的なずれを小さくすることができ、さらに隣接する発光用サイリスタTが同じ制御信号伝送路に接続されないので、相互に隣接する発光用サイリスタTが同時に発光してしまうことを抑制することができる。
これによって本発明の発光素子アレイで構成した発光装置を、感光体ドラムを露光する露光装置として用いるとき、相互に隣接する発光用サイリスタ間における発光するタイミングが大きくずれてしまうことが抑制されることによって、感光体ドラムに露光される露光位置に不連続点が発生しない。さらに、相互に隣接する発光用サイリスタTが同時に発光することが防止されることによって、各発光用サイリスタTの発光した時の発熱のムラを抑制して、各発光用サイリスタTの温度変化による発光特性を揃えることができ、さらに相互に隣接する発光用サイリスタTから発生する光が干渉することを防止することができるので、感光体ドラムを精度よく露光することができる。この結果、本発明の発光素子アレイを用いた画像形成装置において、優れた画像品質の記録画像を得ることができる。
図19は、本発明の第5の実施の形態としての発光素子アレイチップ5を示す概略的な等価回路図である。図20は、図19に示す発光素子アレイチップ5を示す概略的な等価回路図の一部である、発光用サイリスタT1、スイッチ用サイリスタS1、およびダイオードD1と配線との接続を示したものである。本発明の実施の形態の発光素子アレイチップ5は、前述の第1の実施の形態の発光素子アレイチップ1の選択用サイリスタUをダイオードDに置換した構成である。またリセット信号入力端子CSAは、正の定電圧源(Vcc)に接続される。すなわちリセット信号は、時間に関して一定である。本発明の実施の形態の発光素子アレイチップ5は、前述の第1の実施の形態の発光素子アレイチップ1と同様であるので、対応する部分については同じ参照符号を付して説明を省略する。
スイッチ素子は、n個のスイッチ用サイリスタS1〜Snと、n個のダイオードD1〜Dnと、n個のプルアップ抵抗RP1〜RPnとを含む。本実施の形態では、n=4である。以後ダイオードD1〜Dnを総称する場合または不特定のものを指す場合、ダイオードDと記載する場合がある。
本実施の形態のダイオードDのアノードg1〜g4(総称するときまたは不特定のものを指すときは単にgと記載する)は、前述の各実施の形態の選択用サイリスタUのアノードeに対応し、スイッチ用サイリスタSのNゲート電極dとプルアップ抵抗RPの一端とに電気的に接続される。本実施の形態のダイオードDのカソードh1〜h4(総称するときまたは不特定のものを指すときは単にhと記載する)は、前述の各実施の形態の選択用サイリスタUのNゲート電極fに対応し、セレクト信号入力端子CSGに接続される。
ダイオードDは、選択用サイリスタUと異なりゲート電極fがなく、アノードgとカソードhとの電位差だけでオン状態とオフ状態とが切換わる。したがってリセット信号を定電圧にしても、セレクト信号を与えることによってダイオードDのオン状態とオフ状態とを切換えることができる。
図21は、発光素子アレイチップ5の基本的構成を示す一部の断面図である。本実施の形態の発光素子アレイチップ5の平面図は、図6に示す平面図と同様であり、図21は、図6の切断面線IX−IXから見た発光素子アレイチップ5の断面図に相当する。
ダイオードDは、選択用サイリスタUの第3半導体層44のプルアップ抵抗RP寄りの端部に、選択用サイリスタUの第4半導体層45とオーミックコンタクト層47とに変えて、金属層81を積層した構成である。金属層81は、たとえばチタン(Ti)から成る。この金属層81と、第3半導体層44とによって、ショットキーバリアダイオードが構成される。
図21に示すように、プルアップ抵抗RPと同様の理由で、ダイオードDも遮光膜12で覆うことが好ましい。外部からの入射光による電子・正孔対の励起によって、第2半導体層43と第3半導体層44との間の絶縁性が損なわれるのを防止するためである。
図22は、本発明の実施の一形態の発光装置82を模式的に示すブロック回路図である。本実施の形態の発光装置82は、前述の第1の実施の形態の発光装置10と同様の構成であるので、対応する部分については同じ参照符号を付して説明を省略する。
本実施の形態の発光装置82は、前述の第1の実施の形態の発光装置10のリセット信号駆動IC136からのリセット信号を、正の電圧源(Vcc)に置換し、前述の第1の実施の形態の発光装置10の発光素子アレイチップ1を、本実施の形態の発光素子アレイチップ5に置換した構成である。
図23は、発光装置82の動作を示すタイミングチャートであり、横軸は基準時刻からの経過時間を表し、縦軸は信号レベルを電圧または電流の大きさで表す。本実施の形態の発光装置82は、前述の実施の形態の発光装置10の選択用サイリスタUをダイオードDに置換したので、リセット信号を与えなくても、セレクト信号のみによってダイオードDのオン状態とオフ状態とを切換えることができる。
本実施の形態の発光装置82は、時刻t1〜時刻t14までは、前述の実施の形態の発光装置10と同じ動作をする。時刻t15で、第1番目のアレイチップL1のセレクト信号入力端子CSG1に入力されるセレクト信号がハイ(H)レベルに戻るので、第1番目のアレイチップL1の選択状態が終了する。同時に、時刻t15において第2番目のアレイチップL2のセレクト信号入力端子CSG2に入力されるセレクト信号がロー(L)レベルになるので、第2番目のアレイチップL2が選択状態になる。
このように、セレクト信号を第1番目のアレイチップから順番に与え、順番にアレイチップを選択状態にすることで、アレイチップLごとの時分割駆動が可能となる。さらに、ゲート信号が、第1番目のスイッチ用サイリスタから順番に与えられることで、アレイチップLの中での時分割駆動が可能になる。また本実施の形態の発光素子アレイチップ5では、リセット信号を与える必要がなくなるので、リセット信号駆動IC136が必要なくなり、装置の構成が簡易になる。
図24は、本発明の発光素子アレイの第6の実施の形態としての発光素子アレイチップ6を示す概略的な等価回路図である。本実施の形態の発光素子アレイチップ6は、前述の図13に示す第2の実施の形態の発光素子アレイチップ2の選択用サイリスタUをダイオードDに置換した構成である。またリセット信号入力端子CSAは、正の定電圧源(Vcc)に接続される。すなわちリセット信号は、時間に関して一定である。ダイオードDのアノードおよびカソードの接続関係は、前述の図19に示す第5の実施の形態の発光素子アレイチップ5と同じであるので、説明を省略する。このように選択用サイリスタUをダイオードDに置換した場合であっても、前述の第2の実施の形態の発光素子アレイチップ2と同様に、セレクト信号によって選択した発光素子アレイチップ2内の全ての発光サイリスタを選択的に発光させることができる。また本実施の形態の発光素子アレイチップ6では、リセット信号を与える必要がなくなるので、リセット信号駆動IC136が必要なくなり、装置の構成が簡易になる。
図25は、本発明の発光素子アレイの第7の実施の形態としての発光素子アレイチップ7を示す概略的な等価回路図である。本実施の形態の発光素子アレイチップ6は、前述の図13に示す第4の実施の形態の発光素子アレイチップ4の選択用サイリスタUをダイオードDに置換した構成である。またリセット信号入力端子CSAは、正の定電圧源(Vcc)に接続される。すなわちリセット信号は、時間に関して一定である。ダイオードDのアノードおよびカソードの接続関係は、前述の図19に示す第5の実施の形態の発光素子アレイチップ5と同じであるので、説明を省略する。
本実施の形態の発光素子アレイチップ7においても前述した第4の実施の形態の発光素子アレイチップ4と同様に、本実施の形態の発光素子アレイで構成した発光装置を、感光体ドラムを露光する露光装置として用いるとき、相互に隣接する発光用サイリスタ間における発光するタイミングが大きくずれてしまうことが抑制される。これによって、感光体ドラムに露光される露光位置に不連続点が発生しない。さらに、相互に隣接する発光用サイリスタTが同時に発光することが防止されることによって、各発光用サイリスタTの発光した時の発熱のムラを抑制して、各発光用サイリスタTの温度変化による発光特性を揃えることができ、さらに相互に隣接する発光用サイリスタTから発生する光が干渉することを防止することができるので、感光体ドラムを精度よく露光することができる。この結果、本発明の発光素子アレイを用いた画像形成装置において、優れた画像品質の記録画像を得ることができる。
図26は、本発明の発光装置の他の実施の形態を模式的に示すブロック回路図である。図26に示した発光装置140と図22に示した発光装置82とで異なる点は、発光信号駆動ICを2個使用することで、たとえば画像形成装置に用いたときに発光による感光体ドラムへの書き込み速度を向上させる点にある。図22と図26で共通する部分には同じ参照符号を付し、説明を省略する。
本実施の形態の発光装置140は、複数の発光素子アレイチップL1,L2,…,Lp−1,Lp(記号pは正の偶数)と、前記発光素子アレイチップ1〜Lpの駆動回路として、発光信号を供給する第1発光信号駆動IC(Integrated Circuit)133aおよび第2発光信号駆動IC133bと、ゲート信号を供給するゲート信号駆動IC134と、セレクト信号を供給するセレクト信号駆動IC135とを含んで構成される。各アレイチップLは、配列方向Xに沿って発光素子Tが一列に配列されて、各発光素子Tからの光の出射方向を揃えて回路基板に実装される。各駆動ICは前述した制御手段96に基づいて、画像情報を出力する。本実施の形態では各アレイチップLには、図1に示す第1の実施の形態の発光素子アレイチップ1を用いる。
第1発光信号駆動IC133aおよび第2発光信号駆動IC133bは、各アレイチップLの発光信号用ボンディングパッドA1〜Amと同数(m個)の発光信号出力端子λ1〜λmをそれぞれ有する。配列方向Xの一方から他方へ各アレイチップLに番号を付すと、第1番目〜第p/2番目までのアレイチップの発光信号用ボンディングパッドAは第1発光信号駆動IC133aの発光信号出力端子λに接続される。第p/2+1番目から第p番目までのアレイチップLの発光信号用ボンディングパッドAは第2発光信号駆動ICに接続される。具体的には、発光信号出力端子λ1〜λmに第1番から第m番まで順番に番号を付すと、第1番目から第p/2番目までのアレイチップについて、それぞれの第i12(1≦i12≦m)番目の発光信号用ボンディングパッドAi12同士が電気的に接続され、さらに第1発光信号駆動IC133aの第i1 2番目の発光信号出力端子λi12に電気
的に接続される。また、第p/2+1番目から第p番目までのアレイチップについて、それぞれの第i13(1≦i13≦m)番目の発光信号用ボンディングパッドAi13同士が電気的に接続され、さらに第1発光信号駆動IC133aの第i13番目の発光信号出力端子λi13に電気的に接続される。
ゲート信号駆動IC134は各アレイチップLのゲート信号用ボンディングパッドG1〜G4と同数(4個)のゲート信号出力端子μ1〜μ4を有する。各ゲート信号用ボンディングパッドGとゲート信号出力端子μとの接続は、異なるアレイチップ間で配線を共用して接続される。本実施の形態の場合には、各アレイチップLを構成する発光素子Tの配列方向Xに沿う一方から他方に向かって、ゲート信号用ボンディングパッドG1〜G4に第1番から第4番まで番号を付し、またゲート信号出力端子μ1〜μ4に第1番から第4番まで番号を付すと、p個のアレイチップそれぞれの第i13(1≦i13≦4)番目のゲート信号用ボンディングパッドGi13同士が電気的に接続され、さらに第i13番目のゲート信号出力端子μi13に電気的に接続される。
セレクト信号駆動IC135は、アレイチップLの半数(p/2個)のセレクト信号出力端子ν1〜νp/2を有する。各セレクト信号用ボンディングパッドCSGとゲート信号出力端子μとの接続は、1個のセレクト信号出力端子νと、2個のアレイチップLのセレクト信号用ボンディングパッドCSGとが接続される。具体的には、各アレイチップLを構成する発光素子Tの配列方向Xに沿う一方から他方に向かって、各アレイチップに第1番から第p番まで番号を付し、またセレクト信号出力端子ν1〜νp/2に第1番から第p/2番まで番号を付すと、第i14(1≦i14≦p/2)番目のアレイチップLのセレクト信号用ボンディングパッドCSGi14と、第p/2+i14番目のアレイチップLのセレクト信号用ボンディングパッドCSGp/2+i14とが接続され、さらに第i14番目のセレクト信号出力端子νi14とが電気的に接続される。
前述したように、1つのセレクト信号出力端子νが2つのアレイチップLのセレクト信号用ボンディングパッドCSGに接続されるので、セレクト信号駆動IC135は、1度に2つのアレイチップLのセレクト信号用ボンディングパッドCSGにセレクト信号を出力して、2つのアレイチップLを同時にセレクト状態にする。セレクト状態にあるアレイチップLの一方は第1番目から第p/2番目のものであり、そのアレイチップの発光信号は第1発光信号駆動IC133aから与えられ、他方は第p/2+1番目から第p番目のものであり、そのアレイチップLの発光信号は第2発光信号駆動IC133bから与えられる。このようにすれば、第1番目から第p/2番目の群と、第p/2+1番目から第p番目までの群とを同時に駆動することができ、図1の場合に比べて2倍の速度で発光による画像情報の書き込みなどを行うことができる。
図27は、本発明の第8の実施の形態としての発光素子アレイチップ8を示す概略的な等価回路図である。第8の実施の形態の発光素子アレイチップ8は、図1に示す第1の実施の形態の発光素子アレイチップ1のスイッチ素子同士の接続について変更を加えるものであるので、対応する部分については図1に示す発光素子アレイチップ1と同じ参照符号を付して詳細な説明を省略する。
図27に示す本実施の形態の発光素子アレイチップ8では、n(nは3以上の整数)個のスイッチ素子がM(Mは2以上の整数)個のスイッチ素子ブロックに分割され、各スイッチ素子ブロックにN(Nは2以上の整数)個のスイッチ素子が同数で含まれている。図27では、n=32、M=16、N=2の場合を示している。各スイッチ素子が、プルアップ抵抗RPとスイッチ用サイリスタSと選択用サイリスタUとを含んで構成されている点は、図1に示す第1の実施の形態の発光素子アレイチップ1と同様であり、図27では、このような構成のスイッチ素子を2個ずつ組み合わせて、各スイッチ素子ブロックが構成されている。たとえば、第1番目のスイッチ素子ブロックは、第1番目のスイッチ素子を構成するプルアップ抵抗RP1、スイッチ用サイリスタS1および選択用サイリスタU1、ならびに第2番目のスイッチ素子を構成するプルアップ抵抗RP2、スイッチ用サイリスタS2および選択用サイリスタU2を含む。第i17(i17は1≦i17≦Mを満たす整数)番目のスイッチ素子ブロックは、第(2i17−1)番目のスイッチ素子を構成するプルアップ抵抗RP2i17−1、スイッチ用サイリスタS2i17−1および選択用サイリスタU2i17−1、ならびに第2i17番目のスイッチ素子を構成するプルアップ抵抗RP2i17、スイッチ用サイリスタS2i17および選択用サイリスタU2i17を含むことになる。
また本実施の形態の発光素子アレイチップ8では、ゲート信号入力端子G1〜G16は、スイッチ素子ブロックと同数のM(本実施の形態ではM=16)個設けられている。そして、各スイッチ素子ブロックを構成するスイッチ用サイリスタSのアノードcは、電流制限抵抗RIを介して相互に電気的に接続され、対応するゲート信号入力端子Gと接続される。たとえば、第i17(i17は1≦i17≦Mを満たす整数)番目のスイッチ素子ブロックを構成する第2i17−1番目および第2i17番目スイッチ用サイリスタS2i17−1,S2i17のアノードc2i17−1,c2i17が電流制限抵抗RI2i17−1,RI2i17の一端にそれぞれ接続され、2個の電流制限抵抗RI2i17−1,RI2i17の他端が第i17番目のゲート信号入力端子Gi17に共に接続される。
また本実施の形態では、セレクト信号入力端子CSG1,CSG2(総称するときまたは不特定のものを指すときはCSGと記載する)は、各スイッチ素子ブロックを構成するスイッチ素子と同数のN(本実施の形態ではN=2)個が設けられている。そして、各スイッチ素子ブロックを構成する2個の選択用サイリスタUのゲート電極fの一方が第1番目のセレクト信号入力端子CSG1と接続され、他方が第2番目のセレクト信号入力端子CSG2と接続される。たとえば図27で、第i17(i17は1≦i17≦Mを満たす整数)番目のスイッチ素子ブロックを構成する第2i17−1番目の選択用サイリスタS2i17−1のゲート電極c2i17−1が、第1番目のセレクト信号入力端子CSG1と接続され、第2i17番目の選択用サイリスタS2i17のゲート電極c2i17が、第2番目のセレクト信号入力端子CSG2と接続される。
上記のように接続すれば、n(本実施の形態ではn=32)個のスイッチ用サイリスタSのうち、奇数番目である第2i17−1(i17は1≦i17≦Mを満たす整数)番目のスイッチ用サイリスタS2i17−1をオン状態に遷移させるためには、そのスイッチ用サイリスタS2i17−1の属するスイッチ素子ブロックに対応する第i17番目のゲート信号入力端子Gi17にハイレベルのゲート信号を入力するとともに、そのスイッチ用サイリスタに対応する第1番目のセレクト信号入力端子CSG1にローレベルのセレクト信号を入力する。また、偶数番目である第2i17(i17は1≦i17≦Mを満たす整数)番目のスイッチ用サイリスタS2i17をオン状態に遷移させるためには、そのスイッチ用サイリスタS2i17の属するスイッチ素子ブロックに対応する第i17番目のゲート信号入力端子Gi17にハイレベルのゲート信号を入力するとともに、そのスイッチ用サイリスタに対応する第2番目のセレクト信号入力端子CSG2にローレベルのセレクト信号を入力することになる。したがって、N(本実施の形態ではN=2)個のセレクト信号入力端子CSGに順番に時分割でローレベルのセレクト信号を入力するとともに、M(本実施の形態ではM=16)個のゲート信号入力端子Gに順番に時分割でハイレベルのゲート信号を入力することによってスイッチ用サイリスタSを予め定める順番でオン状態に遷移させることができる。
上記の結果、本実施の形態の発光素子アレイチップ8では、第1の実施の形態の発光素子アレイチップ1に比べて、セレクト信号入力端子CSGを1個増やして2個にすることによって、ゲート信号入力端子Gをスイッチ用サイリスタと同数の32個からその半分の16個に減少させることが可能になっている。このようにボンディングパッド数を削減させた結果、本実施の形態は、発光用サイリスタTの高密度化が可能になるという優れた作用効果を奏する。
具体例を用いて、本実施の形態の効果について説明する。たとえば、スイッチ用サイリスタの個数nが32であり、発光素子ブロックの個数mが24であり、各発光素子ブロックが32個の発光用サイリスタTによって構成される発光素子アレイチップを例にする。この発光素子アレイチップには24×32=768個の発光用サイリスタTが存在する。この発光素子アレイチップを用いて、2400dpi(ドットパーインチ)の発光装置を実現するためには、1チップあたりの発光素子アレイチップの発光用サイリスタTの配列方向Xの長さは、約8.1mmになる。
第1の実施の形態の発光素子アレイチップ1のようにスイッチ素子ブロックを用いない場合には、ゲート信号入力端子用に32個、セレクト信号入力端子用に1個、リセット信号入力端子用に1個、発光信号入力端子用に24個のボンディングパッドが必要になるので、チップ全体で58個のボンディングパッドが必要になる。この場合、ボンディングパッドを発光用サイリスタTの配列方向に沿って並べるとすると、ボンディングパッドのパッドピッチは137μmになる。したがって、ワイヤボンディングが可能な最小限のボンディングパッドの大きさが100μm□程度であるとすれば、第1の実施の形態の発光素子アレイチップ1のようにボンディングパッド間にスイッチ用サイリスタSなどを配置することが困難になる。
一方、本実施の形態の発光素子アレイチップ8では、ゲート信号用入力端子用のボンディングパッド数が16個に半減し、セレクト信号入力端子は2個に増加する。この結果、必要なボンディングパッド数は43個となり、ボンディングパッドのパッドピッチは184μmとなるので、ボンディングパッド間にスイッチ用サイリスタSなどを配置することが可能になり、小形で高精細な発光装置が実現できることになる。
図28は、第8の実施の形態の発光素子アレイチップ8の基本構成を示す一部の平面図である。同図は、図27に示した概略的な等価回路図に対応する平面図を示したものである。前述したように、第1の実施の形態の発光素子アレイチップ1との違いは、n個のスイッチ素子を各2個のスイッチ素子によって構成されるスイッチ素子ブロックに分割し、各スイッチ素子ブロックとゲート信号入力端子Gおよびセレクト信号入力端子CSGとの接続関係を変更した点にある。また、図28ではn=32の場合を例示しているので、各発光素子ブロックBに含まれる発光用サイリスタTの個数、ゲート横配線GHの本数は32に変更されている。その他の点については、図6に示す第1の実施の形態の発光素子アレイチップ1と同様であるので、共通する部分については同じ参照符号を付して説明を省略する。なお、図28は、各発光用サイリスタTの光の出射方向を紙面に垂直手前側として配置された発光素子アレイチップ8の平面図を示し、ゲート横配線GH1〜GH32、セレクト信号伝送路14a,14b、リセット信号伝送路11、発光用サイリスタT、スイッチ用サイリスタS、プルアップ抵抗RP、選択用サイリスタU、セレクト信号用ボンディングパッドCSG1、およびリセット信号用ボンディングパッドCSAは、図解を容易にするため斜線を付して示されている。
本実施の形態と第1の実施の形態との具体的な相違点について説明すると、図6に示す第1の実施の形態の発光素子アレイチップ1では、セレクト信号をスイッチ用サイリスタSに供給するための1本のセレクト信号伝送路14が設けられているのに対して、図28に示す本実施の形態の発光素子アレイチップ8では、2本のセレクト信号伝送路14a,14bがゲート横配線GH1と平行にゲート横配線GH1に隣接して設けられている。ここで、第1番目のセレクト信号伝送路14aは第1番目の接続部75aを介して第1番目のセレクト信号用ボンディングパッドCSG1と電気的に接続される。第2番目のセレクト信号伝送路14bについても同様である(図示省略)。
また、図6に示す第1の実施の形態の発光素子アレイチップ1では、プルアップ抵抗RP、スイッチ用サイリスタSおよび選択用サイリスタUは、それぞれのゲート信号用ボンディングパッドG毎に各1個ずつ設けられているのに対して、図28に示す本実施の形態では、各ゲート信号用ボンディングパッドG毎に、配列方向Xに沿った両側に各2個ずつ設けられている。
図28に示す第1番目のゲート信号用ボンディングパッドG1を例にして具体的な接続関係に説明する。
先ず、第1番目および第2番目のスイッチ用サイリスタS1,S2の各アノードc1,c2は、第1番目のゲート信号用ボンディングパッドG1と一体で形成されることによって相互に電気的に接続される。
また、第1番目および第2番目のスイッチ用サイリスタS1,S2のゲート電極d1,d2は、第3半導体層34によって構成されている。このうち、第1番目のスイッチ用サイリスタS1のゲート電極d1は、第1番目の選択用サイリスタU1のアノードe1と接続部65aを介して接続され、第1番目のゲート横配線GH1とは接続部66aを介して接続される。接続部65a,66aと第1番目の選択用サイリスタU1のアノードe1とが一体で形成される。同様に、第2番目のスイッチ用サイリスタS2のゲート電極d2は、第2番目の選択用サイリスタU2のアノードe2と接続部65bを介して接続され、第2番目のゲート横配線GH2とは接続部66bを介して接続される。接続部65b,66bと第2番目の選択用サイリスタU2のアノードe2とが一体で形成される。
さらに、第1番目の選択用サイリスタU1の第3半導体層34はゲート電極f1を構成し、接続部67aを介して第1番目のセレクト信号伝送路14aと接続される。同様に、第2番目の選択用サイリスタU2の第3半導体層34はゲート電極f2を構成し、接続部67bを介して第2番目のセレクト信号伝送路14bと接続される。また、第1番目および第2番目のスイッチ用サイリスタS1,S2の第3半導体層34は、ゲート横配線GH1とは離反する方向に延び、それぞれプルアップ抵抗RP1,RP2として機能する。これらプルアップ抵抗RP1,RP2としての第3半導体層34は、そのリセット信号伝送路11寄りの端部がリセット信号伝送路11と接続部68a,68bを介してそれぞれ接続される。
本実施の形態の発光素子アレイチップ8の具体的なチップの断面構造、各半導体層の材料、および製造方法は、第1の実施の形態と同様であり、図7〜図9に関連して説明したので、具体的な説明を省略する。
図29は、図27および図28に示す第8の実施の形態の発光素子アレイチップ8を用いた発光装置83を模式的に示すブロック回路図である。図10に示す第1の実施の形態の発光素子アレイチップ1を用いた発光装置10との違いは、各発光素子アレイチップLは、2個のセレクト信号用ボンディングパッドCSGと、16個のゲート信号入力端子Gが設けられている点、さらに、16個のゲート信号出力端子μを有するゲート信号駆動IC137、2p個のセレクト信号出力端子νを有するセレクト信号駆動IC138が用いられている点にある。その他の点については、図10に示す発光装置10と同様であるので、共通する部分については同じ参照符号を付して説明を省略する。
ゲート信号駆動IC137の各ゲート信号出力端子μは、各アレイチップLの対応するゲート信号用ボンディングパッドGと個別に接続されるとともに、各アレイチップLの対応するゲート信号用ボンディングパッド同士は相互に接続される。この点については、図10に示す発光装置10と同様である。一方、セレクト信号用ボンディングパッドCSGは各アレイチップLに2個ずつ設けられているので、発光装置全体では2p個ある。この2p個のセレクト信号用ボンディングパッドCSGと、セレクト信号駆動IC138の2p個のセレクト信号出力端子νとが、1対1で接続される。したがって、セレクト信号用ボンディングパッドには個別にセレクト信号を与えることができ、またゲート信号用ボンディングパッドGとゲート信号用駆動IC137との配線は、アレイチップL間で共用することができる。
図30は、図29に示す発光装置83の動作を示すタイミングチャートである。横軸は基準時刻からの経過時間を表し、縦軸は信号レベルを電圧または電流の大きさで表す。図11では、発光信号駆動IC130、ゲート信号駆動IC137、セレクト信号駆動IC138、およびリセット信号駆動IC136のそれぞれの信号出力端子(発光信号出力端子λ、ゲート信号出力端子μ、セレクト信号出力端子ν、およびリセット信号出力端子η)から出力される電圧の波形が示されている。各出力波形の参照符号には、各信号出力端子と接続されるボンディングパッド(信号入力端子)の参照符号を用いる。
ここで、各信号のハイ(H)レベルおよびロー(L)レベルの大きさは図11に示す発光装置10についてのタイミングチャートと同様である。すなわち、発光信号駆動IC130は、ハイ(H)レベルのとき5mA、ロー(L)レベルのとき0mAの定電流を出力する。ゲート信号駆動IC137は、ハイ(H)レベルのとき5V、ロー(L)レベルのとき0Vの定電圧を出力する。セレクト信号駆動IC138は、ハイ(H)レベルのとき5V、ロー(L)レベルのとき0Vの定電圧を出力する。またリセット信号駆動IC136は、ハイ(H)レベルのとき5V、ローレベル(L)のとき0Vの定電圧を出力する。
図30を用いて、発光装置83の動作を時間の経過の順に説明する。時刻t0では、セレクト信号出力端子νの電圧はハイ(H)レベルであるので、どのアレイチップLのスイッチ素子も選択状態にない。時刻t1で、第1番目のアレイチップL1の第1番目のセレクト信号入力端子CSG1に接続されるセレクト信号出力端子ν1の電圧をロー(L)レベルにすることで、第1番目のアレイチップL1の第1番目のセレクト信号入力端子CSG1と電気的に接続される奇数番目のスイッチ用サイリスタSのゲート電極dの電位がPN接合の拡散電位にほぼ等しくなってセレクト状態になる。時刻t2で、各アレイチップLの第1番目のゲート信号入力端子G1にハイ(H)レベルの電圧が印加される。すると、選択状態にある第1番目のアレイチップL1の奇数番目のスイッチ用サイリスタSのうち、第1番目のスイッチ用サイリスタS1がスイッチングしてオン状態に遷移し、スイッチ用サイリスタS1のゲート電極d1の電位、およびそのゲート電極d1に接続されたゲート横配線GH1の電位がほぼローレベル(0V)になる。次に、時刻t3で、各アレイチップの発光信号入力端子A1〜Amに発光信号が入力される。すると、第1番目のアレイチップL1のうちで、第1番目のゲート横配線GH1に接続された発光用サイリスタTが発光する。時刻t4で発光信号出力端子λの電圧がロー(L)レベルに戻るので消灯する。次に、時刻t5で、第1番目のゲート信号入力端子G1に接続されるゲート信号出力端子μ1の電圧がロー(L)レベルに戻り、第2番目のゲート信号入力端子G2に接続されるゲート信号出力端子μ2の電圧がハイ(H)レベルになる。すると、選択状態にある第1番目のアレイチップL1のスイッチ用サイリスタSのうち第3番目のスイッチ用サイリスタS3がスイッチングしてオン状態に遷移する。時刻t6〜t7では、再び各アレイチップの発光信号入力端子A1〜Amに発光信号が入力される。すると、第1番目のアレイチップL1のうちで、第3番目のゲート横配線GH3に接続された発光用サイリスタTが発光する。以下、第5番目、第7番目・・・順で奇数番目のゲート横配線GHと接続された発光用サイリスタTが順番に発光する。時刻t8では、最後の第16番目のゲート信号入力端子G16に接続されたゲート信号出力端子μ16の電圧がハイ(H)レベルの状態で、各アレイチップの発光信号入力端子A1〜Amに入力される発光信号出力端子λの電圧がロー(L)レベルに戻るので、第31番目のゲート横配線GH31に接続された発光用サイリスタTが消灯する。次の時刻t9では、第16番目のゲート信号入力端子G16に接続されたゲート信号出力端子μ16の電圧がロー(L)レベルに戻る。この状態では、第1番目のアレイチップL1の全てのスイッチ用サイリスタSはオフ状態に遷移しているが、第1番目のアレイチップL1の奇数番目の選択用サイリスタUはオン状態のままである。そこで、奇数番目の選択用サイリスタUをオフ状態に戻すために、時刻t10でリセット信号駆動IC136をハイ(H)レベルからロー(L)レベルにする。この結果、第1番目のアレイチップL1の奇数番目の選択用サイリスタUがオフ状態に遷移する。次の時刻t11で、第1番目のアレイチップL1の第1番目のセレクト信号入力端子CSG1に接続されるセレクト信号出力端子ν1の電圧をハイ(H)レベルに戻し、第2番目のセレクト信号入力端子CSG2に接続されるセレクト信号出力端子ν2の電圧をロー(L)レベルにする。さらに時刻t12で、リセット信号入力端子CSAに接続されるリセット信号出力端子ηの電圧をハイ(H)レベルに戻すと、第1番目のアレイチップL1の第2番目のセレクト信号入力端子CSG2と接続される偶数番目の選択用サイリスタUがオン状態に遷移し、偶数番目のスイッチ用サイリスタSのゲート電極dがPN接合の拡散電位にほぼ等しくなり選択状態になる。
以下、前述した奇数番目のスイッチ用サイリスタが選択状態になった場合と同様に、ゲート信号を各ゲート信号入力端子Gに順番に与えることによって、第1番目のアレイチップL1のうち、偶数番目のゲート横配線GHに接続される発光用サイリスタTを順番に点燈させることができる。たとえば、時刻t13で、第1番目のゲート信号入力端子G1に接続されるゲート信号出力端子μ1の電圧がハイ(H)レベルになり、続く時刻t14で、各アレイチップの発光信号入力端子A1〜Amに発光信号が入力される。すると、第1番目のアレイチップL1のうちで、第2番目のゲート横配線GH2に接続された発光用サイリスタTが発光する。さらに、第2番目以降のアレイチップLも同様の動作が行われる。このように、セレクト信号、ゲート信号および発光信号を予め定める順番で与えることによって、発光装置83の時分割駆動が可能になる。
図30に関する以上の説明において、時刻t12で、リセット信号出力端子ηの電圧をハイ(H)レベルにしてから、時刻t13で、ゲート信号出力端子μ1の電圧をハイ(H)レベルにし、続く時刻t14で、発光信号出力端子λ1の電圧をハイ(H)レベルにした。このように、リセット信号出力端子ηの電圧の立ち上がりを、ゲート信号出力端子μおよび発光信号出力端子λの立ち上がりよりも先行させる必要がある。
以上のように、第8の実施の形態の発光素子アレイチップ8によれば、前述した第1の実施の形態の発光素子アレイチップ1の作用効果に加えて、各発光素子アレイチップ8内の複数のスイッチ素子ブロックで時分割駆動を行うので、ゲート信号を供給するゲート信号駆動IC137の出力端子の数、およびゲート信号駆動ICの出力端子μと各発光素子アレイチップ8のゲート信号用ボンディングパッドGとを接続する配線の数を減少させることができ、小型の発光装置を実現することができる。また、発光素子アレイチップ8内のゲート信号用ボンディングパッドGの個数も削減することができるので、発光用サイリスタTの高密度化が可能な小形の発光素子アレイを実現できる。
図31は、本発明の第9の実施の形態としての発光素子アレイチップ9を示す概略的な等価回路図である。本実施の形態の発光素子アレイチップ9は、前述の図27に示す第8の実施の形態の発光素子アレイチップ8の選択用サイリスタUをダイオードDに置換した構成である。ダイオードDのアノードgは、前述の第8の実施の形態の発光素子アレイチップ8の選択用サイリスタUのアノードeに対応し、プルアップ抵抗RPの一端と接続される。また、ダイオードDのカソードhは前述の第8の実施の形態の発光素子アレイチップ8の選択用サイリスタUのゲート電極fに対応し、セレクト信号入力端子CSGと接続される。本実施の形態では、奇数番目のダイオードDのカソードhは第1番目のセレクト信号入力端子CSG1と接続され、偶数番目のダイオードDのカソードhは第2番目のセレクト信号入力端子CSG2と接続される。また、リセット信号入力端子CSAは、正の定電圧源(Vcc)に接続される。すなわちリセット信号は、時間に関して一定である。本実施の形態の発光素子アレイチップ9は、前述の第8の実施の形態の発光素子アレイチップ8と同様であるので、対応する部分については同じ参照符号を付して説明を省略する。
図19に示す第5の実施の形態の発光素子アレイチップ5に関連して述べたように、ダイオードDは、選択用サイリスタUと異なりゲート電極がなく、アノードgとカソードhとの電位差だけでオン状態とオフ状態とが切換わる。したがってリセット信号を定電圧にしても、セレクト信号を与えることによってダイオードDのオン状態とオフ状態とを切換えることができる。
なお、本発明は前述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良などが可能である。