JPWO2008155940A1 - 発光装置およびその製造方法ならびに画像形成装置 - Google Patents
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Abstract
小型化が可能な、発光素子アレイを備える発光装置を提供する。発光装置は、発光電極4、制御電極5および基準電位電極6を有し、発光電極4に発光信号が与えられていて、かつ制御電極5に制御信号が与えられているときに発光する複数の発光用サイリスタTを有し、発光電極4が相互に接続される複数の発光素子ブロックBに分割される発光素子アレイ1と、発光電極4に発光信号を与えたときに、各発光素子ブロックBに含まれる発光用サイリスタTが個別に発光可能となるように制御電極5に電気的に接続される複数の信号伝送路GHと、発光素子アレイ1が基準電位電極6を表面に臨ませて搭載され、発光信号および制御信号のうち少なくともいずれか1つを出力する駆動用回路が形成される回路形成基板2と、回路形成基板2上で相互に隣接する発光用サイリスタTの間の部位に少なくとも設けられて、各基準電位電極6を相互に接続する導体部3とを備える。
Description
本発明は、複数の発光素子によって構成される発光素子アレイを備える発光装置およびその製造方法と、その発光装置を備える画像形成装置とに関する。
電子写真プリンタなどの光プリンタヘッドに用いられ、発光ダイオード(Light Emitting Diode:略称LED)を多数配列して形成される発光素子アレイが知られている(たとえば、荻原光彦著、「LEDプリントヘッドの最新動向」、沖テクニカルレビュー、2006年10月発行、第208号 Vol.73 No.4、p.28を参照)。このような発光素子アレイでは、複数のLEDから成る発光素子ブロックに含まれるLEDのアノードおよびカソードのうちのいずれか一方を共通のボンディングパッドに接続している。また発光素子ブロックに含まれるLEDのアノードおよびカソードのうちの他方は、それぞれが異なるボンディングパッドに接続している。前記文献の発光素子アレイは、GaAs基板上に形成した発光層をフィルムに転写した後、これをLED駆動用チップに貼り付けて製造される。
また発光素子として発光用サイリスタが用いられる発光素子アレイがある(たとえば、特開平3−194978号公報を参照)。
前記発光ダイオードを用いた前記発光素子アレイでは、LEDをスイッチングする複数の配線に大電流が流れるために、それら配線の幅を狭くするとそれら配線での電圧低下からLEDの誤動作を招くおそれがある。このため発光素子アレイの大きさを小型化しにくいという問題点がある。またそれら配線に接続されるLED駆動用チップも大電流を制御する必要があることからも小型化しにくいという問題点がある。
また前記発光用サイリスタを用いた発光素子アレイでは、発光用サイリスタをスイッチングする複数の配線に流れる電流を抑制することができる。しかしながら、発光素子アレイと駆動用チップとが別々に形成されるので、やはり小型化しにくいという問題がある。
また発光素子として発光用サイリスタが用いられる発光素子アレイがある(たとえば、特開平3−194978号公報を参照)。
前記発光ダイオードを用いた前記発光素子アレイでは、LEDをスイッチングする複数の配線に大電流が流れるために、それら配線の幅を狭くするとそれら配線での電圧低下からLEDの誤動作を招くおそれがある。このため発光素子アレイの大きさを小型化しにくいという問題点がある。またそれら配線に接続されるLED駆動用チップも大電流を制御する必要があることからも小型化しにくいという問題点がある。
また前記発光用サイリスタを用いた発光素子アレイでは、発光用サイリスタをスイッチングする複数の配線に流れる電流を抑制することができる。しかしながら、発光素子アレイと駆動用チップとが別々に形成されるので、やはり小型化しにくいという問題がある。
したがって本発明の目的は、複数の発光素子によって構成される発光素子アレイを備え、小型化が可能な発光装置およびその製造方法ならびにそれを用いた画像形成装置を提供することである。
本発明は、発光信号が与えられる発光電極、制御信号が与えられる制御電極、および基準となる電位が与えられる基準電位電極を有し、前記発光電極に発光信号が入力されていて、かつ前記制御電極に制御信号が入力されると発光するn個(nは2以上の整数)の発光素子を有し、前記発光電極が相互に接続される複数の前記発光素子群によって複数の発光素子ブロックに分割される発光素子アレイと、
前記制御信号が伝送される信号伝送路であって、前記発光電極に発光信号を与えたときに、前記各発光素子ブロックに含まれる前記発光素子が個別に発光可能となるように前記制御電極に接続される複数の信号伝送路と、
前記発光素子アレイが前記基準電位電極を表面に臨ませて搭載され、かつ前記信号伝送路が搭載され、前記発光信号および前記制御信号のうち少なくともいずれか1つを出力する駆動用回路が形成される回路形成基板と、
前記回路形成基板上で相互に隣接する前記発光素子の間の部位に、前記基準電位電極を相互に接続する導体部とを含むことを特徴とする発光装置である。
本発明によれば、発光素子は、発光電極に発光信号が与えられているときに、制御信号に与えられる制御信号による制御に応じて、発光に寄与する動作電流として大電流を発光電極と基準電位電極との間に流す。したがって、発光素子が発光しているときには、基準電位電極を相互に接続する導体部には大電流が流れ、制御電極に接続されて制御信号を伝送する信号伝送路には、導体部と比較して相対的に非常に小さい電流が流れることになる。前記導体部は、回路形成基板上で相互に隣接する前記発光素子の間の部位に設けられるので、たとえ回路形成基板の表面部が絶縁層から成っていても、発光素子間を短い配線長で接続することができる。これによって、発光素子の動作電流を小さい損失で、かつ各発光素子間で均一に流すことができるので、各発光素子について均一でかつ高い発光強度を得やすく、発光装置の信頼性が向上する。
また信号伝送路は、多数の配線を複雑に引き回したとしても、この信号伝送路には、大電流を流す必要がないため、線幅を狭くすることができる。したがって、発光ダイオードを用いた従来の技術の発光素子アレイを用いた発光装置と比較して、サイズを大幅に小さくすることができる発光装置を実現することができる。また信号伝送路を通じて小さい電流で発光素子を高速にスイッチング制御することができるため、回路形成基板に形成される駆動用回路の消費電力を小さくしたり、サイズを小さくしたりすることができる。また発光素子アレイが回路形成基板に直接設けられることによって、発光用サイリスタを用いた従来の技術の発光素子アレイを用いた発光装置と比較して、発光装置の小型化を実現することができる。
また本発明は、前記発光装置の製造方法であって、
薄膜形成プロセス用基板上に犠牲層を形成する工程と、
前記犠牲層に積層して導電層を形成する工程と、
前記導電層に積層して複数の半導体層を形成する工程と、
前記半導体層に積層して支持層を形成する工程と、
前記支持層に積層して支持体を接着する工程と、
前記犠牲層を溶解することによって前記導電層から前記薄膜形成プロセス用基板を離脱させる工程と、
前記薄膜形成プロセス用基板を離脱させた前記導電層を、前記駆動用回路の少なくとも一部を構成する集積回路を有する前記回路形成基板に貼り合わせて、前記回路形成基板と前記導電層とを接合する工程と、
前記半導体層から前記支持層および前記フィルムを分離する工程と、
前記回路形成基板に接合された前記半導体層をメサ形にエッチングして複数の発光素子本体を形成する工程と、
前記導電層のうち、前記複数の発光素子本体およびこれら発光素子本体の間の部分を除く残余の部分を除去して、前記基準電位電極および前記導体部を形成する工程と、
前記発光素子本体に前記発光電極および前記制御電極を形成するとともに、信号伝送線路を形成する工程とを含むことを特徴とする発光装置の製造方法である。
本発明によれば、薄膜形成プロセス用基板上に、犠牲層、導電層、半導体層および支持層を順に積層して形成してから、この積層体を薄膜形成プロセス用基板から切り離して支持体に支持させる。そして回路形成基板に前記積層体の導電層が接合されて、前記積層体が支持体から回路形成基板に移された後に、前記積層体をエッチングして発光素子本体を形成する。そして導電層を部分的に除去することによって、基準電位電極および導体部を形成するので、回路形成基板上の所定の部位に導体部を簡単に設けることができる。また回路形成基板上に薄膜形成プロセスによって前記積層体を直接形成するのではなく、薄膜形成プロセス用基板および支持体を用いることによって、間接的に形成するので、回路形成基板に、発光素子アレイを直接設けることができる。
また本発明は、前記発光装置と、
感光体ドラムと、
前記感光体ドラムを帯電する帯電部と、
前記感光体ドラムに前記発光装置の発光素子からの光を集光する集光部と、
前記発光装置からの光が前記集光部によって集光されて露光された前記感光体ドラムに現像剤を供給する現像剤供給部と、
前記感光体ドラムに現像剤によって形成された画像を記録シートに転写する転写部と、
記録シートに転写された現像剤を定着させる定着部とを含むことを特徴とする画像形成装置である。
本発明によれば、前記発光装置を用いた画像形成装置が提供される。画像形成手順は、最初に、画像情報に基づいて前記発光素子アレイを駆動して、前記発光素子アレイの発光素子からの光を集光部によって、帯電した感光体ドラムに集光することによって、感光体ドラムは露光され、その表面に静電潜像が形成される。次に、静電潜像が形成された感光体ドラムに、現像剤供給部によって現像剤を供給すると、感光体ドラムに現像剤が付着して画像が形成される。最後に、転写部によって、感光体ドラムに現像剤によって形成された画像を記録シートに転写して、定着部によって記録シートに転写された現像剤を定着させることによって、記録シートに画像が形成される。前記発光装置が、小型であって、安定に動作する信頼性の高いものであるので、良好な画像を安定に形成することができる画像形成装置となる。
本発明は、発光信号が与えられる発光電極、制御信号が与えられる制御電極、および基準となる電位が与えられる基準電位電極を有し、前記発光電極に発光信号が入力されていて、かつ前記制御電極に制御信号が入力されると発光するn個(nは2以上の整数)の発光素子を有し、前記発光電極が相互に接続される複数の前記発光素子群によって複数の発光素子ブロックに分割される発光素子アレイと、
前記制御信号が伝送される信号伝送路であって、前記発光電極に発光信号を与えたときに、前記各発光素子ブロックに含まれる前記発光素子が個別に発光可能となるように前記制御電極に接続される複数の信号伝送路と、
前記発光素子アレイが前記基準電位電極を表面に臨ませて搭載され、かつ前記信号伝送路が搭載され、前記発光信号および前記制御信号のうち少なくともいずれか1つを出力する駆動用回路が形成される回路形成基板と、
前記回路形成基板上で相互に隣接する前記発光素子の間の部位に、前記基準電位電極を相互に接続する導体部とを含むことを特徴とする発光装置である。
本発明によれば、発光素子は、発光電極に発光信号が与えられているときに、制御信号に与えられる制御信号による制御に応じて、発光に寄与する動作電流として大電流を発光電極と基準電位電極との間に流す。したがって、発光素子が発光しているときには、基準電位電極を相互に接続する導体部には大電流が流れ、制御電極に接続されて制御信号を伝送する信号伝送路には、導体部と比較して相対的に非常に小さい電流が流れることになる。前記導体部は、回路形成基板上で相互に隣接する前記発光素子の間の部位に設けられるので、たとえ回路形成基板の表面部が絶縁層から成っていても、発光素子間を短い配線長で接続することができる。これによって、発光素子の動作電流を小さい損失で、かつ各発光素子間で均一に流すことができるので、各発光素子について均一でかつ高い発光強度を得やすく、発光装置の信頼性が向上する。
また信号伝送路は、多数の配線を複雑に引き回したとしても、この信号伝送路には、大電流を流す必要がないため、線幅を狭くすることができる。したがって、発光ダイオードを用いた従来の技術の発光素子アレイを用いた発光装置と比較して、サイズを大幅に小さくすることができる発光装置を実現することができる。また信号伝送路を通じて小さい電流で発光素子を高速にスイッチング制御することができるため、回路形成基板に形成される駆動用回路の消費電力を小さくしたり、サイズを小さくしたりすることができる。また発光素子アレイが回路形成基板に直接設けられることによって、発光用サイリスタを用いた従来の技術の発光素子アレイを用いた発光装置と比較して、発光装置の小型化を実現することができる。
また本発明は、前記発光装置の製造方法であって、
薄膜形成プロセス用基板上に犠牲層を形成する工程と、
前記犠牲層に積層して導電層を形成する工程と、
前記導電層に積層して複数の半導体層を形成する工程と、
前記半導体層に積層して支持層を形成する工程と、
前記支持層に積層して支持体を接着する工程と、
前記犠牲層を溶解することによって前記導電層から前記薄膜形成プロセス用基板を離脱させる工程と、
前記薄膜形成プロセス用基板を離脱させた前記導電層を、前記駆動用回路の少なくとも一部を構成する集積回路を有する前記回路形成基板に貼り合わせて、前記回路形成基板と前記導電層とを接合する工程と、
前記半導体層から前記支持層および前記フィルムを分離する工程と、
前記回路形成基板に接合された前記半導体層をメサ形にエッチングして複数の発光素子本体を形成する工程と、
前記導電層のうち、前記複数の発光素子本体およびこれら発光素子本体の間の部分を除く残余の部分を除去して、前記基準電位電極および前記導体部を形成する工程と、
前記発光素子本体に前記発光電極および前記制御電極を形成するとともに、信号伝送線路を形成する工程とを含むことを特徴とする発光装置の製造方法である。
本発明によれば、薄膜形成プロセス用基板上に、犠牲層、導電層、半導体層および支持層を順に積層して形成してから、この積層体を薄膜形成プロセス用基板から切り離して支持体に支持させる。そして回路形成基板に前記積層体の導電層が接合されて、前記積層体が支持体から回路形成基板に移された後に、前記積層体をエッチングして発光素子本体を形成する。そして導電層を部分的に除去することによって、基準電位電極および導体部を形成するので、回路形成基板上の所定の部位に導体部を簡単に設けることができる。また回路形成基板上に薄膜形成プロセスによって前記積層体を直接形成するのではなく、薄膜形成プロセス用基板および支持体を用いることによって、間接的に形成するので、回路形成基板に、発光素子アレイを直接設けることができる。
また本発明は、前記発光装置と、
感光体ドラムと、
前記感光体ドラムを帯電する帯電部と、
前記感光体ドラムに前記発光装置の発光素子からの光を集光する集光部と、
前記発光装置からの光が前記集光部によって集光されて露光された前記感光体ドラムに現像剤を供給する現像剤供給部と、
前記感光体ドラムに現像剤によって形成された画像を記録シートに転写する転写部と、
記録シートに転写された現像剤を定着させる定着部とを含むことを特徴とする画像形成装置である。
本発明によれば、前記発光装置を用いた画像形成装置が提供される。画像形成手順は、最初に、画像情報に基づいて前記発光素子アレイを駆動して、前記発光素子アレイの発光素子からの光を集光部によって、帯電した感光体ドラムに集光することによって、感光体ドラムは露光され、その表面に静電潜像が形成される。次に、静電潜像が形成された感光体ドラムに、現像剤供給部によって現像剤を供給すると、感光体ドラムに現像剤が付着して画像が形成される。最後に、転写部によって、感光体ドラムに現像剤によって形成された画像を記録シートに転写して、定着部によって記録シートに転写された現像剤を定着させることによって、記録シートに画像が形成される。前記発光装置が、小型であって、安定に動作する信頼性の高いものであるので、良好な画像を安定に形成することができる画像形成装置となる。
本発明の目的、特色、および利点は、下記の詳細な説明と図面とからより明確になるであろう。
本発明の実施の一形態の発光装置である発光素子アレイチップL1を模式的に示す平面図である。
図1の切断面線II−IIから見た断面図である。
図1の切断面線III−IIIから見た断面図である。
発光素子アレイチップL1の主要部の概略的な等価回路図である。
本発明の実施の一形態の発光素子アレイチップL1の製造方法を説明するための断面図である。
本発明の実施の一形態の発光素子アレイチップL1の製造方法を説明するための断面図である。
本発明の実施の一形態の発光素子アレイチップL1の製造方法を説明するための断面図である。
本発明の実施の一形態の発光素子アレイチップL1の製造方法を説明するための断面図である。
本発明の実施の一形態の発光素子アレイチップL1の製造方法を説明するための断面図である。
本発明の実施の一形態の発光素子アレイチップL1の製造方法を説明するための断面図である。
本発明の実施の一形態の発光素子アレイチップL1の製造方法を説明するための断面図である。
本発明の実施の一形態の発光素子アレイチップL1の製造方法を説明するための断面図である。
本発明の実施の他の形態の発光素子アレイチップL2を模式的に示す平面図である。
図7の切断面線VIII−VIIIから見た断面図である。
図7の切断面線IX−IXから見た断面図である。
発光素子アレイチップL2の主要部の概略的な等価回路図である。
本発明の実施のさらに他の形態の発光素子アレイチップL3を模式的に示す平面図である。
図11の切断面線XII−XIIから見た断面図である。
発光素子アレイチップL3の主要部の概略的な等価回路図である。
4個以上の発光素子アレイチップL3を一列に並べて発光装置を構成する場合に、各発光素子アレイチップL3の、トリガ用サイリスタTRと、クロック用サイリスタCLと、プルアップ抵抗RQとの接続関係を示す等価回路図である。
図14に示す等価回路の動作を示すタイミングチャートである。
発光素子アレイチップL1,L2,L3のいずれか1つを含んだ発光装置13を使用した画像形成装置の基本的構成を示す側面図である。
以下図面を参考にして本発明の好適な実施形態を詳細に説明する。
図1は、本発明の実施の一形態の発光装置である発光素子アレイチップL1を模式的に示す平面図である。なお、図1では理解を容易にするために、発光素子アレイチップL1の長手方向の中間部を省略して示し、また後述する絶縁層20を省略して示している。図2は、図1の切断面線II−IIから見た断面図であり、図3は、図1の切断面線III−IIIから見た断面図である。図4は、発光素子アレイチップL1の主要部の概略的な等価回路図である。発光素子アレイチップL1は、発光素子アレイ1と、信号伝送路GHと、回路形成基板2と、導体部3とを含んで構成される。
発光素子アレイ1は、n個(nは2以上の整数)の発光素子Tを有し、本実施の形態では、発光素子T1〜Tnを有する。各発光素子Tは、発光信号が与えられる発光電極4、制御信号が与えられる制御電極5、および基準電位電極6を有する。基準電位電極6は、基準となる電位が与えられるものである。基準となる電位としては、一般的には接地電位が用いられ、この場合、基準電位電極6を接地電極と称することがある。各発光素子Tは、発光電極4に発光信号が入力されていて、かつ制御電極5に制御信号が入力されているときに発光する。n個の発光素子Tは、発光電極4が相互に接続される複数の発光素子Tの群によって複数の発光素子ブロックBに分割され、本実施の形態では、発光素子ブロックB1〜Bm(mは2以上の整数)に分割される。発光素子Tは、配列方向Xに予め定める間隔をあけて配列される。
信号伝送路GHは複数設けられ、発光素子ブロックBに含まれる各発光素子Tの発光電極4に同時に発光信号を与えても、各発光素子ブロックBに含まれる発光素子Tが個別に発光可能となるように制御電極5に接続される。すなわち、各発光素子ブロックBに含まれる発光素子Tの制御電極5は、互いに異なる信号伝送路GH1〜GHj(jは2以上の整数)に接続される。図1に示す本実施の形態ではjは、j=4に選ばれる。
回路形成基板2には、発光信号および制御信号の少なくともいずれか一方を出力する駆動用回路が形成される。本実施の形態では前記駆動用回路は、発光信号および制御信号を出力する。回路形成基板2上には、発光素子アレイ1の各発光素子Tが、前記基準電位電極6をその表面に臨ませて搭載され、信号伝送路GHが設けられる。前記駆動用回路は、駆動用IC(Integrated Circuit)を含む。
導体部3は、導電性を有し、回路形成基板2上で相互に隣接する発光素子Tの間の部位に設けられ、相互に隣接する発光素子Tの基準電位電極6を相互に接続する。導体部3は、基準電位電極6と一体成形される。本実施の形態では、導体部3は、各発光素子ブロックB間の発光素子Tの間にも形成され、これによって発光素子アレイ1の全ての発光素子Tの基準電位電極6が電気的に接続されている。導体部3は、基準電位電極6のうち発光電極4が重なる部位の、前記配列方向Xの両側に連なる。導体部3の線幅W1は、発光電極4が発光素子Tの本体に接触する部分の幅W2よりも大きく選ばれる。
また発光素子アレイチップL1は、導体部3に電気的に接続される基準電位用接続部7と、発光電極4に電気的に接続される発光用接続部8と、制御用接続部9とを含む。基準電位用接続部7、発光用接続部8および制御用接続部9は、導電性を有する。基準電位用接続部7は、各発光素子ブロックBに対応して設けられ、各発光素子ブロックBに含まれる発光素子Tに接続されている導体部3に接続される。基準電位用接続部7は、導体部3から引き出される配線部7aと、この配線部7aに接続される接続パッドCを含む。各発光素子ブロックB1〜Bmに対応する接続パッドCを、C1〜Cmで表す。接続パッドCは1つだけ設けてもよいが、各発光素子ブロックBに対応して個別に設けることによって、接続パッドCに接地電位などの基準電位を与えたときに、各発光素子Tの基準電位電極6における電位のばらつきをより抑制することができる。
発光用接続部8は、各発光素子ブロックBに含まれる複数の発光素子Tの発光電極4にそれぞれ接続される。発光用接続部8は、発光電極4から引き出される配線部8aと、この配線部8aに接続される接続パッドAを含む。配線部8aは、各発光素子ブロックBに含まれる発光素子Tの発光電極4に接続され、これらと1つの接続パッドAを電気的に接続する。各発光素子ブロックB1〜Bmに対応する接続パッドAを、A1〜Amで表す。
制御用接続部9は、各信号伝送路GHに個別に接続される。制御用接続部9は、信号伝送路GHから引き出される配線部9aと、この配線部9aに接続される接続パッドGを含む。信号伝送路GH1〜GH4に対応する接続パッドをG1〜
Gjで表す。
以下、発光素子アレイチップL1についてさらに詳細に説明する。前述の回路形成基板2は、たとえばシリコン(Si)製の基板上に駆動用回路としての半導体集積回路(以下、駆動用IC(Integrated Circuit)という。)が形成されて構成される。図2および図3の断面図で示すように、回路形成基板2は、Si基板10と、この上に形成されるSi半導体層11と、さらにこの上に形成される電気絶縁性を有する絶縁層12とを含んで構成される。Si半導体層11には、複数のトランジスタなどの電子素子が形成され、全体として複数の発光素子Tのスイッチング動作を制御する駆動用ICを構成する。絶縁層12には、この絶縁層12上に前述した発光素子T、信号伝送路GH、導体部3、基準電位用接続部7、発光用接続部8および制御用接続部9が設けられる。このため、絶縁層12は、発光素子T、信号伝送路GHおよび導体部3と駆動用ICとの間で電気的絶縁性を確保するために、Si半導体層11のSi基板10とは反対側のほぼ全面を覆い、かつその表面ができるだけ平坦に形成される。
また、絶縁層12には、前記駆動用ICのうち、発光信号および制御信号を出力する部位と基準電位を与える部位とが露出するように、貫通孔(図示せず)が形成される。この貫通孔には、前記駆動用ICのうち、基準電位を与える部位、発光信号および制御信号を出力する部位と、基準電位用接続部7、発光用接続部8および制御用接続部9とを個別に接続するための貫通孔内導体部が設けられる。貫通孔内導体部は、絶縁層12の発光素子Tが配置される表面に露出する。
発光素子Tは、ガリウム砒素(GaAs)などのIII−V属化合物半導体から成る発光用サイリスタによって構成される。以下、発光素子Tを、発光用サイリスタTという。発光用サイリスタTのサイリスタ本体は、たとえば回路形成基板2側から順番に、第1の一方導電型半導体層14、第1の他方導電型半導体層15、第2の一方導電型半導体層16、第2の他方導電型半導体層17およびコンタクト層18が順次積層された構造を有する。本実施の形態では、一方導電型はP型であり、他方導電型はN型である。発光用サイリスタTには、構成要素としてさらに、発光電極4としてのアノード電極、制御電極5としてのゲート電極および基準電位電極6としてのカソード電極が含まれる。
基準電位電極6は、第1の一方導電型半導体層14と回路形成基板2との間に設けられる。発光電極4は、コンタクト層18に積層して設けられる。第2の他方導電型半導体層17およびコンタクト層18は、第2の一方導電型半導体層16の一部に積層して設けられる。制御電極5は、第2の一方導電型半導体層16の第2の他方導電型半導体層17およびコンタクト層18が積層されていない残部に積層して設けられる。発光用サイリスタTは、ポリイミドなどの透光性を有する絶縁層20によって覆われる。絶縁層20には、サイリスタ本体に積層される部位の所定の位置に貫通孔が形成され、この貫通孔を介して発光電極4および制御電極5がサイリスタ本体に接続される。
信号伝送路GHのうち、配列方向Xに沿って延びる第1部分(ゲート横配線)は、前記回路形成基板2の絶縁層12に積層して設けられ、前記第1部分と制御電極5とを接続する第2部分は、絶縁層20に積層して設けられる。第1および第2部分は、絶縁層20に形成される貫通孔を介して互いに接続される。前記発光用接続部8は、絶縁層20に積層して設けられる。
発光用サイリスタTは、図1に示すように、複数個が配列方向Xに沿って列状に配置され、複数の発光用サイリスタT間で基準電位電極6が電気的に共通に接続される。本実施の形態においては、発光用サイリスタTを、たとえば導電性のN型半導体基板上に形成する場合とは異なり、回路形成基板2の絶縁層12上に発光用サイリスタTをそのまま貼り付けても基準電位電極6を複数の発光用サイリスタT間で共通に接続することができない。そこで前述したように、回路形成基板2のうち各発光用サイリスタT間の部位に導体部3を形成し、この導体部3によって各発光用サイリスタTの基準電位電極6を共通に接続する。このような構成として、回路形成基板2上に基準電位電極6を接続する配線を導体部3によって形成することで、その配線長を従来の技術の発光ダイオードを用いた発光素子アレイと比較して短くすることができる。
また、複数個の発光用サイリスタTは、発光電極4が電気的に共通に接続されて発光素子ブロックBを構成する。1つの発光素子ブロックBに含まれる発光素子Tの数を分割数といい、分割数をN(Nは、2以上の整数)とすると、図1に示す実施の形態では、分割数N=4の場合を示している。信号伝送路GHの数は、分割数Nと同一か、または分割数より1だけ多い数、すなわちNまたはN+1が選択される。図1に示す実施の形態では、信号伝送路GHの数はNに選ばれる。信号伝送路GHの数がNの場合、各発光素子ブロックBに含まれる発光用サイリスタTは、配列方向Xの一方から他方に向かって順番にGH1,GH2,…,GHN−1,GHNに接続される。信号伝送路GHの数がN+1に選ばれる場合には、たとえば、配列方向Xに沿って奇数番目の発光素子ブロックBに含まれる発光用サイリスタTついては、配列方向Xの一方から他方に向かって順番にGH1,GH2,…,GHN−1,GHNに接続され、偶数番目の奇数番目の発光素子ブロックBに含まれる発光用サイリスタTについては、配列方向Xの一方から他方に向かって順番にGHN+1,GHN,…,GH3,GH2に接続すればよい。
前述した接続パッドA,Gは、信号伝送路GHを挟んで発光素子アレイ1とは反対側で、かつ配列方向Xに沿って配置される。また接続パッドCは、発光素子アレイ1を挟んで接続パッドA,Gとは反対側で、かつ配列方向Xに沿って配置される。前述した接続パッドA,G,Cの下部、すなわち接続パッドA,G,Cの回路形成基板2に臨む部分には、前述した絶縁層12に形成される貫通孔内導体部が設けられ、この貫通孔導体部を介してSi半導体層11に形成された駆動用ICに電気的に接続される。発光電極4、信号伝送路GHおよび基準電位電極6は、接続パッドA,G,Cをそれぞれ介して、Si半導体層11に形成された駆動用ICに接続される。このように、駆動用回路が形成される回路形成基板2に発光素子アレイ1が直接搭載されて、発光素子アレイ1を発光駆動させることができるので、駆動用回路を発光素子アレイ1が搭載される基板とは別に設ける構成と比較して、装置を小型化することができ、またワイヤボンディングなどによって駆動用回路を接続する手間が防がれ、発光素子アレイチップL1を用いて構成される画像形成装置を製造しやすくなる。
発光素子アレイチップL1は、発光信号が接続パッドA1〜Anに与えられ、制御信号が接続パッドG1〜G4に与えられることによって特定の発光素子Tを選択的に発光させることができる。接続パッドC1〜Cmには、予め定める電位が与えられ、ここでは基準電位として接地電位が与えられる。発光用サイリスタTは、制御電極5に予め定める電流が与えられ、かつ発光電極4と基準電位電極6との間にしきい電圧を超える電圧を印加することによって発光する。発光電極4に発光信号である予め定める電位が与えられると、発光電極4および基準電位電極6間に、予め定める電圧V1が印加される。また制御電極5に制御信号が与えられているとき、前記制御電極5には予め定める電流が与えられる。前記予め定める電圧は、前記制御電極5に制御信号が与えられているときの、発光用サイリスタTのしきい電圧を超える大きさに選ばれる。したがって、発光素子ブロックBに含まれる複数の発光用サイリスタTに同時に発光信号を与えていても、制御信号が与えられている発光用サイリスタTのみを選択的に発光させることができる。
また回路形成基板2の絶縁層12上において、基準電位電極6を電気的に共通に接続する導体部3に、発光用サイリスタTの発光に起因する大電流が流れ、一方、信号伝送路GHを含む制御用接続部9には、相対的に非常に小さい電流が流れる。すなわち、回路形成基板2の絶縁層12上に形成された、導体部3が各発光用サイリスタT間を短い配線長で接続するので、発光用サイリスタTの動作電流を小さい損失で、かつ各発光用サイリスタT間で均一に流すことができる。したがって、均一でかつ高い発光強度を得やすいという利点がある。たとえば、解像度が600ドットパーインチ(dpi)の場合、各発光用サイリスタT間の間隔は24μm程度になるので、導体部3の配線長は非常に短く、解像度が向上すればするほどその間隔は短くなり、損失を小さくすることができる。また、信号伝送路GHは、多数の配線を複雑に引き回すこととなるが、信号伝送路GHには、大電流を流す必要がないため、線幅を狭くすることができるので、サイズを大幅に小さくすることができる。また、信号伝送路GHを通じて小さい電流で発光用サイリスタTを高速にスイッチング制御することができるため、回路形成基板2に集積される駆動用ICの消費電力を小さくしたり、サイズを小さくしたりすることができる。
図5A〜図5Dおよび図6A〜図6Dは、本発明の実施の一形態の発光素子アレイチップL1の製造方法を説明するための断面図である。図5Aは、第2工程終了後における発光素子アレイチップL1の前駆体の断面図である。製造工程を開始すると、まず第1工程で、薄膜形成プロセス用基板21上に、エピタキシャル成長法または化学気相成長(Chemical Vapor Deposition:略称CVD)法などによって犠牲層22を形成する。薄膜形成プロセス用基板21はGaAsから成り、犠牲層22はアルミニウム砒素(AlAs)から成る。つぎに、第2工程では、犠牲層22に積層して、エピタキシャル成長法または化学気相成長(CVD)法などによってGaAs層を形成し、このGaAs層に不純物をドープすることによって、導電層であるN+型GaAs層23(N+はN型不純物が高濃度に添加されていることを示す。)を形成する。N+型GaAs層23は、導体部3、接地電極6および接地用接続部7の前駆体である。
図5Bは、第3工程終了後における発光素子アレイチップL1の前駆体の断面図である。第3工程では、N+型GaAs層23に積層して、エピタキシャル成長法または化学気相成長(CVD)法などによって、PNPN構造を有する複数の半導体層であるGaAs層24,25,26,27と、GaAs層28とから成る発光層TLを形成する。GaAs層24,26はN型であり、GaAs層25,27はP型である。GaAs層24,25,26,27,28は、それぞれ第1のN型半導体層14(第1の一方導電型半導体層14)、第1のP型半導体層15(第1の他方導電型半導体層15)、第2のN型半導体層16(第2の一方導電型半導体層16)、第2のP型半導体層17(第2の他方導電型半導体層17)およびコンタクト層18の前駆体である。
図5Cは、第5工程終了後における発光素子アレイチップL1の前駆体の断面図である。第4工程では、発光層TLに積層して、支持層29を積層する。そして第5工程で、発光層TLとの間に支持層29を介在させて支持体であるフィルム30を接着する。支持層29としては、粘着性のあるワックス、または紫外線硬化型接着材などを使用することができる。ワックスとしては、パラフィンワックス、マイクロクリスタリンワックス、低分子量ポリエチレンワックス、フィッシャートロプシュワックス、カスターワックス、および塩素化パラフィンなどが挙げられる。紫外線硬化型接着材は、プレポリマー、モノマー、光開始剤、増感剤、および添加剤を含んで構成される。プレポリマーとしては、エポキシアクリレート、ポリオールアクリレートおよびポリエステルアクリレートなどが挙げられる。モノマーとしては、単官能アクリレート、2官能アクリレートおよび多官能アクリレートなどが挙げられる。光開始剤としては、ビアセチル、アセトフェノン、ベンゾフェノンなどが挙げられる。増感剤としては、n−ブチルアミン、ジ−n−ブチルアミン、トリエチルアミンなどが挙げられる。添加剤としては、ミスト防止剤、すべり剤、酸化防止剤などが挙げられる。
支持層29として紫外線硬化型接着材を使用する場合には、発光層TLとフィルム30とを引き剥がす前に支持層29にたとえば200(mJ/cm2)といった強度の紫外線を照射して、支持層29を硬化させる。また、支持層29の接着力を弱めることによって容易に支持層29から発光層TL側を引き剥がすことができる。支持層29としてワックスを使用する場合には、加熱するか、または揮発性溶媒に浸せきすることによって支持層29を溶解する。この場合の揮発性溶媒は、アルコール、ベンゼン、トルエン、キシレン等から選択される。
フィルム30の材料は、セロファン、レーヨン、アセテート、ポリエチレン、ポリエチレンテレフタレート、ポリエーテルケトン、フッ素樹脂、ポリスルホン、不飽和ポリエステル、エポキシ、ポリアミド、ポリイミド、ポリアミドイミドまたはポリイミドシリコン樹脂などから選択される。
図5Dは、第6工程終了後における発光素子アレイチップL1の前駆体の断面図である。第6工程では、犠牲層22を溶解することによってN+型GaAs層23および発光層TLから薄膜形成プロセス用基板21を離脱させる。犠牲層22の溶解には、たとえば水で10%程度に希釈したフッ酸(HF)溶液をエッチャントとして使用することができる。このエッチャントを使用することによって、AlAsのエッチングの際のGaAs層へのダメージを少なくすることができる。
図6Aは、第7工程終了後における発光素子アレイチップL1の前駆体の断面図である。第7工程では、薄膜形成プロセス用基板21を離脱させたN+型GaAs層23および発光層TLを、予め用意しておいた回路形成基板2の絶縁層12上に貼り合わせ、回路形成基板2とN+型GaAs層23および発光層TLとを接合する。回路形成基板2とN+型GaAs層23および発光層TLとは、接着剤によって張り合わせなくても、ファンデルワールス力によって接合される。
図6Bは、第8工程終了後における発光素子アレイチップL1の前駆体の断面図である。第8工程では、支持層29から発光層TLを引き剥がして、支持層29およびフィルム30を発光層TLから離脱させるか、または支持層29を溶解してフィルム30を発光層TLから離脱させる。
図6Cは、第9工程終了後における発光素子アレイチップL1の前駆体の断面図である。第9工程では、フォトリソグラフィ法およびエッチングによって、回路形成基板2に接合された発光層TLをメサ形に形成して複数の発光用サイリスタTのサイリスタ本体を形成する。また第9工程では、フォトリソグラフィ法およびエッチングによって、N+GaAs層23から導体部3、基準電位電極6および基準電位用接続部7を形成する。
図6Dは、第11工程終了後における発光素子アレイチップL1の断面図である。第10工程では、発光用サイリスタTのサイリスタ本体を覆って、回路形成基板2の全体に積層して絶縁層20が積層される。さらに、絶縁層20には、発光電極4および制御電極5がサイリスタ本体に接続すべき部分と、信号伝送路GHの第2部分が第1部分に接続すべき部分とに貫通孔が形成される。この貫通孔は、フォトリソグラフィ法およびエッチングによって形成される。この絶縁層20の材質としては、ポリイミドのほか、酸化シリコン(SiO2)および窒化シリコン(SiNx)などの無機材料、あるいはエポキシ、アクリルおよびベンゾシクロブテン(BCB)などの有機樹脂が選択される。
次に第11工程では、絶縁層20と、絶縁層12のうち絶縁層20から露出する部分とに積層して、蒸着法などによって金属層を形成する。この金属層は、Au、CuまたはAlなどから成る。この金属層に積層してフォトレジストを形成し、フォトリソグラフィおよびエッチングによって、前記金属層の一部を除去して、発光電極4、制御電極5、信号伝送路GHの第2部分、発光用接続部8、および制御用接続部9を形成する。
回路形成基板2は、表面部に絶縁層12が形成されることから、発光素子アレイ1においては、基準電位電極6を共通に接続するための導体部3が絶縁層12上に設けられる必要がある。本実施の形態では、発光層TLが回路形成基板2上に貼り付けられる前に、基準電位電極6および導体部3の前駆体であるN+型GaAs層23を予め作成しておき、N+型GaAs層23に発光層TLを接合した後、フォトリソグラフィ法およびエッチングによって、基準電位電極6および導体部3を一体的に形成する。したがって、回路形成基板2上の所定の部位に前記基準電位電極6および導体部3を簡単かつ確実に形成することができる。
また、本発明の他の実施の形態の製造方法においては、予め前記絶縁層12上の全面に導電層を形成しておき、前記第7工程で前記絶縁層12上の導電層に発光層TLを接合してもよい。この場合には、絶縁層12上の全面に形成される導電層上であって信号伝送路GHの第1部分と、導電層との間などに絶縁層を設ける必要があるが、金(Au)、銅(Cu)、アルミニウム(Al)等の導電性の高い材質を導電層として選択して、導体部3を形成することができる利点がある。この場合、各接続パッドは、予め絶縁層12上に形成される前記導電層および絶縁層12に形成される貫通穴を介して駆動用ICに接続される。
また、本発明のさらに他の実施の形態の製造方法においては、前述した第2工程において形成するN+型GaAs層23を、導体部3を含まないように形成し、絶縁層12上の一部にのみ導体部3を形成する導電層を形成しておき、前記第7工程で前記絶縁層12上の導電層に発光層TLを接合してもよい。この場合には、発光層TLを絶縁層12上の所定の位置に精度良く位置合わせをする必要があるが、金(Au)、銅(Cu)、アルミニウム(Al)等の導電性の高い材質を導電層として選択して、導体部3を形成することができることに加えて、信号伝送路GHの第1部分の下に絶縁層12以外に新たな絶縁層を設ける必要がなく構造が簡単にできる利点がある。
図7は、本発明の実施の他の形態の発光素子アレイチップL2を模式的に示す平面図である。なお、図7では理解を容易にするために、発光素子アレイチップL2の長手方向の中間部を省略して示し、また絶縁層20を省略して示している。図8は、図7の切断面線VIII−VIIIから見た断面図であり、図9は、図7の切断面線IX−IXから見た断面図である。図10は、発光素子アレイチップL2の主要部の概略的な等価回路図である。発光素子アレイチップL2は、前述した実施の形態の発光素子アレイチップL1に、スイッチ部40を付加した構成であり、他の構成は発光素子アレイチップL1と同様であるので、同様の構成には同様の参照符号を付してその説明を省略する。
本実施の形態では、駆動用回路は駆動用ICの他に、複数のスイッチ部40を含む。スイッチ部40の数は、信号伝送路GHの本数と同じ数、すなわちj個に選ばれる。各スイッチ部40は、第1電極hと、第2電極cと、第1電極hに第1信号が入力されていてかつ第2電極cに第2信号が入力されると、制御信号が出力される制御電極dとを備える。各スイッチ部40の各制御電極dが複数の信号伝送路GHに個別に接続され、スイッチ部40の第1電極hが相互に電気的に接続される。第1信号は、発光素子アレイチップL2を選択するためのセレクト信号であり、第2信号は、制御信号に対応するゲート信号である。
さらに詳細には、スイッチ部40は、スイッチ用サイリスタSと、ダイオードDと、プルアップ抵抗RPと、電流制限抵抗RIとを含む。同じスイッチ部40に含まれるスイッチ用サイリスタS、ダイオードD、プルアップ抵抗RPおよび電流制限抵抗RIには、参照符合に同じ添え数字を付す。
スイッチ用サイリスタSは、好ましくは発光用サイリスタTと同じ層構造であるサイリスタから成るものとし、基準電位電極i、第1のN型半導体層54、第1のP型半導体層55、第2のN型半導体層56、第2のP型半導体層57、コンタクト層58および第2電極cがこの順番に積層されて構成される。また第2のN型半導体層56に積層して制御電極dが形成される。スイッチ用サイリスタSおよび発光用サイリスタTはいずれも発光機能およびスイッチ機能の両方を兼ね備えたものであるが、スイッチ用サイリスタSはそのうちスイッチ機能のみを用いる。このようにすれば同じ構造で特性が安定したものを一度に簡単に作製して、1つの回路形成基板2上に配置することができる。前記制御信号を出力する制御電極dは、スイッチ用サイリスタSのNゲート電極である。回路形成基板2のうち、スイッチ用サイリスタSの基準電位電極iが臨む部分には、前述した絶縁層12に形成される貫通孔内導体部が設けられ、この貫通孔導体部を介してSi半導体層11に形成された駆動用ICに電気的に接続されて、接地電位が与えられる。
ダイオードDのアノード電極gは、スイッチ用サイリスタSの制御電極dとプルアップ抵抗RPの一端とに接続される。ダイオードDは、スイッチ用サイリスタSおよび発光用サイリスタTの少なくともいずれか一方と同様の構造のサイリスタ本体のうち、第2のN型半導体層および第2のP型半導体層とを用いて構成される。すなわちダイオードDは、第1のN型半導体層64、第1のP型半導体層65、第2のN型半導体層66、第2のP型半導体層67およびコンタクト層68から成る積層体の、第2のN型半導体層66、第2のP型半導体層67を含んで構成される。コンタクト層68にはアノード電極gが積層して形成され、第2のN型半導体層66には第1電極hが積層して形成される。これによって、スイッチ用サイリスタSおよび発光用サイリスタTのうち少なくとも一方を作製するのと同時にダイオードDをも作製することができる。アノード電極gと制御電極dとは、信号伝送路GHの第2部分によって接続される。
プルアップ抵抗RPは、スイッチ用サイリスタSおよび発光用サイリスタTの少なくともいずれか一方に含まれる第1の一方導電型半導体層、第1の他方導電型半導体層、第2の一方導電型半導体層および第2の他方導電型半導体層と同様の半導体層から成る薄膜抵抗によって形成される。本実施の形態では、第1のN型半導体層74、第1のP型半導体層75および第2のN型半導体層76から成る積層体の、第2のN型半導体層76によってプルアップ抵抗RPが形成される。このようにプルアップ抵抗RPを形成することによって、プルアップ抵抗RPのみを形成するために新たな製造工程を要することなく、スイッチ用サイリスタSおよび発光用サイリスタTの少なくともいずれか一方を形成する工程において簡単に作製することができる。
発光素子アレイチップL2は、さらに接続パッドCSAと、この接続パッドCSAに接続されて、前記プルアップ抵抗RPの他端に接続される信号伝送路31と、前記セレクト信号入力端子である接続パッドCSGと第1電極hとを接続するセレクト信号伝送路CSLとを含んで構成される。本実施の形態では、接続パッドCSAには、電源から予め定める電位Vccが与えられる。接続パッドCSAと、信号伝送路31と、接続パッドCSGと、セレクト信号伝送路CSLとは、たとえばAu、CuおよびAlなどの金属によって形成される。ダイオードDのカソード電極である第1電極hは、接続パッドCSGに共通に電気的に接続される。ダイオードDは、アノード電極gとカソード電極である第1電極hとの電位差だけでオン状態とオフ状態とが切換わるので、接続パッドCSGに、予め定める電位をセレクト信号として与えることによってオン状態とオフ状態とを切換えることができる。プルアップ抵抗RPの他端は、接続パッドCSAに電気的に接続される。
信号伝送路31のうち、配列方向Xに沿って延びる第1部分(電源横配線)は、前記回路形成基板2の絶縁層12に積層して設けられ、前記第1部分と接続パッドCSAおよび第1電極hとをそれぞれ接続する第2部分は、絶縁層20に積層して設けられる。またセレクト信号伝送路CSLのうち、配列方向Xに沿って延びる第1部分(セレクト横配線)は、前記回路形成基板2の絶縁層12に積層して設けられ、前記第1部分と接続パッドCSGおよびプルアップ抵抗RPの他端とをそれぞれ接続する第2部分は、絶縁層20に積層して設けられる。信号伝送路31およびセレクト信号伝送路CSLの第1および第2部分は、それぞれ絶縁層20に形成される貫通孔を介して互いに接続される。
また前述した実施の形態において制御用接続部9は、各信号伝送路GHに直接接続されているが、本実施の形態では、第2電極c、すなわちスイッチ用サイリスタSのアノード電極である第2電極cに接続される。図7には図示していなが、本実施の形態では制御用接続部9は、接続パッドGと第2電極cとの間に電流制限抵抗RIを含む。電流制限抵抗RIを設けることによって、複数のスイッチ部に同時にゲート信号を与える場合でも、同じゲート信号が与えられる複数のスイッチ用サイリスタSの第2電極cの電位を安定に確保することができる。
また発光素子アレイチップL2は、好ましい構成として、スイッチ用サイリスタSおよびダイオードDの表面には遮光部として金属薄膜から成る遮光膜32を設けている。スイッチ用サイリスタSは発光用サイリスタTと同様にスイッチングの際に発光するものであるが、その発光は不要であり、その発光による光が発光用サイリスタTに入射して発光用サイリスタTのしきい値を変動させてしまうことを避けるために必要だからである。遮光部としては、その発光に対して不透明な材質から成る部材で表面を覆ったものとすればよいが、信号伝送路GHの第2部分の形成に用いる金(Au)の薄膜などが好適である。
また本実施の形態では、前述した基準電位用接続部7は形成されず、基準電位電極6または導体部3のうちの少なくともいずれかが、回路形成基板2に設けられる駆動用ICの基準電位を与える部位に電気的に接続される。スイッチ用サイリスタS、ダイオードD、プルアップ抵抗RPならびに、接続パッドCSAは、接続パッドG,Aの配列方向Xに並んで形成される。これによって、これらのスイッチ部を設けても、発光素子アレイチップL2を発光素子アレイチップL1と同程度の大きさとすることができる。
前述したスイッチ部40では、接続パッドCSGにセレクト信号として、予め定めるロー(L)レベルの電位が与えられ、スイッチ用サイリスタSの制御電極bの電位が予め定めるレベル(セレクト状態)になっているときにのみ、接続パッドGに与えられるゲート信号に応じて制御信号をスイッチ用サイリスタSの制御電極dから信号伝送路GHに出力する。言い換えると、接続パッドCSGにローレベルの電位が与えられているときに、ゲート信号として、ハイ(H)レベルの電位が接続パッドGに与えられると、制御信号としてローレベルの電位が信号伝送路GHに与えられる。これによって発光用サイリスタTの制御電極5にローレベルの電位が与えられ、各発光用サイリスタTの発光電極4に与えられる発光信号に応じて各発光用サイリスタTが個別に発光可能に動作する。ハイレベルの電位は、たとえば5Vであり、ローレベルの電位は、たとえば0Vに選ばれる。また電源の電位Vccは、たとえば5Vに選ばれる。
以上のように発光素子アレイチップL2によれば、前述した発光素子アレイチップL1と同様の効果を達成することができ、さらに、スイッチ用サイリスタSが、セレクト信号によって選択された時間にのみゲート信号に応じて制御信号を発光用サイリスタTに与えるように動作する。したがって、このような発光素子アレイチップL2を複数配列して光プリンタヘッド等の発光装置を構成する場合には、複数の発光素子アレイチップL2ごとに制御信号を出力可能な駆動用ICを接続せずとも、1つのゲート信号を出力可能な駆動用ICを共用して時分割駆動することができる。たとえば、発光素子アレイチップL2と、発光素子アレイチップL2からゲート信号および発光信号を出力可能な駆動用ICを取り除いた発光素子アレイチップL2aとを用意する。そして、発光素子アレイチップL2の接続パッドGの1つと、発光素子アレイチップL2aの接続パッドGの1つとをボンディングワイヤなどによって接続し、また発光素子アレイチップL2の接続パッドAの1つと、発光素子アレイチップL2aの接続パッドAの1つとをボンディングワイヤなどによって接続する。このように構成すると、発光素子アレイチップL2,L2aに同時に発光信号およびゲート信号を与えたとしても、セレクト信号が与えられている方のみを発光させることができる。
したがって、少ない駆動用ICで時分割駆動することができ、たとえばNANDゲートおよびインバータなどといった複雑な半導体装置を用いることなく、簡単な構成で、制御信号を発光素子アレイチップL2の各発光用サイリスタTに選択的に入力する論理回路を構成することができるので、設計が容易となり、また製造工程を簡略化することができる点で有利である。また、プルアップ抵抗RPおよびダイオードDなどを用いる上記構成とすれば、プルアップ抵抗RPは、ダイオードDが接続された部位の電圧が所定値に安定に設定されるので、スイッチ用サイリスタSのスイッチング動作を安定にし、AND回路としての動作を確実することができるという点で有利である。
本実施の形態の発光素子アレイチップL2の製造方法は、前述した発光素子アレイチップL1とほとんど同様であるので、異なる部分についてのみ説明する。発光素子アレイチップL2の製造工程では、前記第2工程において、スイッチ用サイリスタSの基準電位電極iと、信号伝送路31およびセレクト信号伝送路CSLの第1部分と、接続パッドCSAと、接続パッドCSGとをさらに含んで前記パターン層23を形成する。そして、前記第9工程において、複数の発光用サイリスタTのサイリスタ本体を形成するのと同時に、フォトリソグラフィ法およびエッチングによって、スイッチ用サイリスタSの本体、ダイオードDの本体およびプルアップ抵抗RPを形成する。
そして第10工程において、発光用サイリスタTの本体、スイッチ用サイリスタSの本体、ダイオードDおよびプルアップ抵抗RPを覆って、回路形成基板2の全体に積層して絶縁層20を積層する。絶縁層20には、発光電極4および制御電極5がサイリスタ本体に接続すべき部分と、信号伝送路GHの第2部分が第1部分に接続すべき部分と、信号伝送路31およびセレクト信号伝送路CSLの第2部分が第1部分に接続すべき部分と、信号伝送路31の接続パッドCSAに接続すべき部分とに貫通孔がそれぞれ形成される。さらに絶縁層20には、第1電極hがプルアップ抵抗RPに接続すべき部分と、制御電極dがスイッチ用サイリスタSに接続すべき部分と、アノード電極gがコンタクト層68に接続すべき部分と、セレクト信号伝送路CSLの第2部分が接続パッドCSGおよびプルアップ抵抗RPにの他端に接続すべき部分とに貫通孔がそれぞれ形成される。
最後に第12工程において、形成した金属層をエッチングして、発光電極4、制御電極5、信号伝送路GHの第2部分、発光用接続部8、および制御用接続部9に加えて、第1電極h、第2電極c、制御電極d、アノード電極g、信号伝送路31およびセレクト信号伝送路CSLの第2部分、ならびに遮光膜35を形成する。遮光膜32は、第2電極cと一体に形成される。
図11は、本発明の実施のさらに他の形態の発光素子アレイチップL3を模式的に示す平面図である。なお、図11では理解を容易にするために、発光素子アレイチップL3の長手方向の中間部を省略して示し、また絶縁層20を省略して示している。図12は、図11の切断面線XII−XIIから見た断面図である。図13は、発光素子アレイチップL3の主要部の概略的な等価回路図である。発光素子アレイチップL3は、前述した実施の形態の発光素子アレイチップL2と同様な構成を有し、前述した発光素子アレイチップL2のスイッチ部40のダイオードDを選択用サイリスタUに変えた構成に加えて、発光開始制御素子であるトリガ用サイリスタTRと、転送制御素子であるクロック用サイリスタCLと、プルアップ抵抗RQと出力トリガ信号用接続パッドTRAと、クロック信号用接続パッドCLAと、電源用パッドVsを含んで構成される。したがって、他の構成は発光素子アレイチップL2と同様であるので、同様の構成には同様の参照符号を付してその説明を省略する。図11において、同じスイッチ部に含まれるスイッチ用サイリスタSと、選択用サイリスタUと、プルアップ抵抗RP,RQと、スイッチ用サイリスタSおよび選択用サイリスタUがそれぞれ有する各電極には、参照符合に同じ添え数字を付す。スイッチ用サイリスタSと、選択用サイリスタUと、プルアップ抵抗RP,RQと、トリガ用サイリスタTRと、クロック用サイリスタCLとは、絶縁層20によって覆われる。
選択用サイリスタUは、スイッチ用サイリスタSおよび発光用サイリスタTの少なくともいずれか一方と同様の構造に形成される。選択用サイリスタUは、アノード電極e、カソード電極qおよび制御電極である第1電極fを有する。アノード電極eは、スイッチ用サイリスタSの制御電極dに接続され、カソード電極qは接地され、制御電極である第1電極fは、トリガ信号入力端子である接続パッドCSGに電気的に接続される。選択用サイリスタUは、図9に示す第1のN型半導体層64、第1のP型半導体層65、第2のN型半導体層66、第2のP型半導体層67およびコンタクト層68から成る積層体の、第1のN型半導体層64と回路形成基板2との間にカソード電極qを設けて形成される。ダイオードDにおけるアノード電極g、第1電極hが、選択用サイリスタUにおけるアノード電極e、第1電極fにそれぞれ対応する。回路形成基板2のうち、カソード電極qが臨む部分には、前述した絶縁層12に形成される貫通孔内導体部が設けられ、この貫通孔導体部を介してSi半導体層11に形成された駆動用ICの基準電位を与える部位に電気的に接続される。
トリガ用サイリスタTRおよびクロック用サイリスタCLは、発光用サイリスタT、スイッチ用サイリスタSおよび選択用サイリスタUのうち少なくともいずれか1つと同様の構造を有し、ここでは発光用サイリスタT、スイッチ用サイリスタSおよび選択用サイリスタUと同様の構造を有する。トリガ用サイリスタTRは、アノード電極k、制御電極vおよびカソード電極61をそれぞれ有する。クロック用サイリスタCLは、アノード電極r、制御電極wおよびカソード電極62をそれぞれ有する。トリガ用サイリスタTRおよびクロック用サイリスタCLの制御電極v,wは、それぞれセレクト信号伝送路CSLに接続される。前記制御電極v,wは、トリガ用サイリスタTRおよびクロック用サイリスタCLのNゲート電極である。
トリガ用サイリスタTRの制御電極vは、各選択用サイリスタUの第1電極fに共通に接続され、クロック信号および外部からのスタート信号に応じてセレクト信号を出力する。またクロック用サイリスタCLは、前記第1電極fに共通に接続され、トリガ用サイリスタTRがセレクト信号を出力している状態で、外部へのスタート信号を出力する。前記アノード電極kは、出力トリガ信号用接続パッドTRAに接続される。前記アノード電極rは、クロック信号用接続パッドCLAに接続される。
絶縁層20は、トリガ用サイリスタTRおよびクロック用サイリスタCLを覆って形成されており、セレクト信号伝送路接続部およびアノード接続部は、絶縁層20に積層して形成される。絶縁層20には、トリガ用サイリスタTRおよびクロック用サイリスタCLの、第2のN型半導体層およびコンタクト層に積層される部分にそれぞれ貫通孔が形成され、この貫通孔にアノード電極k,rおよび制御電極v,wが設けられる。セレクト信号伝送路CSLは、制御電極v,wに接続される第3部分を有し、この第3部分は絶縁層20に積層されて設けられる。回路形成基板2のうち、トリガ用サイリスタTRおよびクロック用サイリスタCLのカソード電極61,62が臨む部分には、前述した絶縁層12に形成される貫通孔内導体部が設けられ、この貫通孔導体部を介してSi半導体層11に形成された駆動用ICの基準電位を与える部位に電気的に接続される。
さらにトリガ用サイリスタTRおよびクロック用サイリスタCLがオン状態で発する光を遮光または減光するために、トリガ用サイリスタTRおよびクロック用サイリスタCLを部分的に覆う遮光膜36が形成される。遮光膜36は、出力トリガ信号用接続パッドTRAまたはクロック信号用接続パッドCLAと一体に接続される。
プルアップ抵抗RQは、前述したプルアップ抵抗RPと同様な構成である。本実施の形態では、プルアップ抵抗RQは、第1のN型半導体層、第1のN型半導体層および第2のN型半導体層から成る積層体のうちの第2のN型半導体層によって実現される。絶縁層20は、プルアップ抵抗RQを覆って形成される。絶縁層20のうちプルアップ抵抗RQとセレクト信号伝送路CSLおよび電源用パッドVsとが接続すべき部位には貫通孔が形成され、第2のN型半導体層53の一端部は、セレクト信号伝送路CSLと接続され、第2のN型半導体層53の他端部は、電源用パッドVsと接続される。
トリガ用サイリスタTRと、クロック用サイリスタCLと、プルアップ抵抗RQと出力トリガ信号用接続パッドTRAと、クロック信号用接続パッドCLAと、電源用パッドVsとは、各接続パッドA,Gの配列方向に並んで、接続パッドA,Gの間などに設けられるので、発光素子アレイチップL3が、発光素子アレイチップL2と同様の大きさとすることができる。
図14は、4個以上の発光素子アレイチップL3を一列に並べて発光装置を構成する場合に、各発光素子アレイチップL3の、トリガ用サイリスタTRと、クロック用サイリスタCLと、プルアップ抵抗RQとの接続関係を示す等価回路図である。図14では、発光素子アレイチップL3の配列方向Xに第1番から順番に番号を付し、特定の順番の発光素子アレイチップL3について示す場合には、参照符号の末尾に順番に対応する番号を付して区別するものとする。
図14に示すように、4個以上の発光素子アレイチップL3を用いて発光装置を構成する場合には、複数のクロック信号伝送路CLLを設けることによって、互いに隣接する発光素子アレイチップL3に、異なったタイミングのクロック信号が入力されるように構成する。図14では、2本のクロック信号伝送路CLL1,CLL2が設けられている場合を例示する。2本のクロック信号伝送路CLL1,CLL2にクロック信号を供給する駆動用ICの出力端子φ1,φ2からは、ハイ(H)レベルとロー(L)レベルが互いに反転した電圧が出力される。クロック信号出力端子φ1,φ2の電圧がハイ(H)レベルのとき、クロック信号が供給されるということにする。クロック信号出力端子φ1,φ2には、負荷抵抗RC1,RC2がそれぞれ接続され、この負荷抵抗RC1,RC2を介してクロック信号が各発光素子アレイチップL3のクロック信号用接続パッドCLAに供給される。ここで、光素子アレイの配列方向に沿って、奇数番目のクロック信号用接続パッドCLAはクロック信号伝送路CLL1に接続され、偶数番目のクロック用サイリスタCLはクロック信号伝送路CLL2に接続される。こうして、互いに隣接する発光素子アレイチップL3のクロック用サイリスタCLのアノード電極rは、それぞれ、異なるクロック信号伝送路CLLに接続されて、異なるタイミングのクロック信号が与えられることになる。また電源用パッドVsには、予め定める電位Vccが与えられる。
また図14に示すように、発光素子アレイチップL3の配列方向Xの順に第y(yは自然数)番目の発光素子アレイチップL3の接続パッドCSGyは、第y番目の発光素子アレイチップL3の出力トリガ信号用接続パッドTRAと接続される。このように接続することによって、各発光素子アレイチップL3のトリガ用サイリスタTRのアノード電極kには、正の電位Vccが付与される。
次に、図14に示す等価回路図において、第1番目の発光素子アレイチップL1の接続パッドCSGに入力された入力トリガ信号(スタート信号)が、発光素子アレイチップL1の配列順に順次転送される原理について説明する。図15は、図14に示す等価回路の動作を示すタイミングチャートであり、横軸は基準時刻からの経過時間を表し、縦軸は各端子の電圧または電流の大きさを表す。また図15には、接続パッドCSAに与えられるリセット信号についても示している。図15では、各クロック信号伝送路CLL1,CLL2を伝送するクロック信号を供給するための駆動用ICの出力端子φ1,φ2の電圧波形、第1番目の発光素子アレイチップL2の接続パッドCSG1に入力トリガ信号を供給するための駆動用ICの出力端子φSの電圧波形、および第1〜第4番目の発光素子アレイチップL3の接続パッドCSG1〜CSG4における電圧波形を示す。クロック信号出力端子φ1,φ2および入力トリガ信号出力端子φSは、ハイ(H)レベルのとき5Vの定電圧を出力し、ロー(L)レベルのとき0Vの定電圧を出力する。
時刻t0では、クロック信号出力端子φ1,φ2はロー(L)レベルであり、入力トリガ信号出力端子φSはハイ(H)レベルであるので、いずれの発光素子アレイチップL3のクロック用サイリスタCLもオフ状態である。このとき、接続パッドCSG1〜CSG4の電圧は、プルアップ抵抗RQの前記他端に印加される正の電圧Vccに等しい。
時刻t1では、クロック信号伝送路CLL1にクロック信号を供給する出力端子φ1の電圧がハイ(H)レベルになるとともに、入力トリガ信号出力端子φ2の電圧がロー(L)レベルになる。このとき、クロック用サイリスタCL1のアノード電極r1にハイ(H)レベルの電圧が印加され、制御電極w1にロー(レベル)の電圧が印加される。この状態は、クロック用サイリスタCL1のアノード電極r1にクロック信号が入力され、制御電極w1に入力トリガ信号が入力されていることに相当する。そうすると、クロック用サイリスタCL1はオン状態に遷移するので、接続パッドCSG1の電位はほぼ0Vになる。このとき、第1番目の発光素子アレイチップL3はセレクト状態にあるという。なお、第1番目のトリガ用サイリスタTR1の制御電極v1の電位もほぼ0Vになるので、第1番目のトリガ用サイリスタTR1もオン状態に遷移する。また、第1番目のクロック用サイリスタCL1がオン状態になってアノード電極r1およびカソード電極間に主電流が流れるので、第1番目のクロック信号出力端子φ1に接続された負荷抵抗RC1に電圧降下が生じる。この結果、第1番目のクロック信号伝送路CLL1の電位は、第1番目のクロック用サイリスタCLの駆動電圧のほぼVdに等しくなっている。これによって第1番目の各選択用サイリスタUの制御電極である第1電極fにセレクト信号が与えられることになる。
各接続パッドCSAには、出力端子φ1および出力端子φ2の電圧レベルが切換わるときの、わずかな時間にローレベルの電位(基準電位)が与えられ、それ以外ではハイレベルの電位が与えられる。これによって、選択用サイリスタUの第1電極fにセレクト信号が与えられているときに、各接続パッドCSAにハイレベルの電位が与えられると、選択用サイリスタUをオン状態とすることができる。選択用サイリスタUがオン状態のときに、ゲート信号を与えることによって、スイッチ用サイリスタSがオン状態となり、発光用サイリスタTの制御電極に制御信号が与えられる。これによって、前述の実施の形態と同様に、発光信号を与えることによって、発光用サイリスタTを選択的に発光させることができる。また出力端子φ1および出力端子φ2の電圧レベルが切換わるときに、わずかな時間だけ接続パッドCSAローレベルの電位を与えるのは、オン状態となっている選択用サイリスタUをオフ状態にするためである。
第2番目の接続パッドCSG2は、順方向にバイアスされたトリガ用サイリスタTR1のアノード電極kおよび制御電極vに形成されるPN接合ダイオードを介して、第1番目の接続パッドCSG2と接続されることになるので、その電位はPN接合の拡散電位Vd(ほぼ1.5V)に等しくなる。さらに第3番目の接続パッドCSG3の電位は、第2番目の接続パッドCSG2の電位よりもPN接合の拡散電位Vdだけ高くなるので、ほぼ2×Vdに等しい電位になり、同様に第4番目の接続パッドCSG4の電位はほぼ3×Vdに等しくなる。無論、接続パッドCSGの電位は、前記正の電位Vccを超えることはない。本実施の形態では、PN接合の拡散電位にほぼ等しい電位が入力トリガ信号および出力トリガ信号の電圧レベルに相当する。したがって、時刻t1では、第1番目のトリガ用サイリスタTR1のアノード電極k1から出力トリガ信号が出力され、第2番目のクロック用サイリスタCL2の制御電極w2に入力トリガ信号として入力された結果、トリガ信号が転送されたことになる。
時刻t2では、第2番目のクロック信号出力端子φ2の電圧がハイ(H)レベルになるとともに、入力トリガ信号出力端子φSがハイ(H)レベルになる。このとき、第1番目のクロック信号出力端子φ1の電圧はハイ(H)レベルのままであるので、第1番目のクロック用サイリスタCL1はオン状態を維持する。したがって、第1番目の接続パッドCSG1の電位はほぼ0Vのままである。一方、第2番目のクロック用サイリスタCL2は、アノード電極r2にハイ(H)レベルの電圧が印加され、制御電極w2にPN接合の拡散電位Vdにほぼ等しい電位が与えられているので、オン状態に遷移する。そうすると、第2番目の接続パッドCSG2は、オン状態である第2番目のクロック用サイリスタCL2の制御電極w2と接続されているので、その電位はほぼ0Vになる。また、第3番目の接続パッドCSG3は、順方向にバイアスされたPN接合を介して第2番目の接続パッドCSG2と接続されているので、その電位はほぼVdに等しい。また、第4番目の接続パッドCSG4の電位は、ほぼ2×Vdに等しい。時刻t2では、第2番目のクロック用サイリスタCL2のアノード電極r2にクロック信号が入力され、制御電極w2に入力トリガ信号が入力されて、クロック用サイリスタCL2がオン状態に遷移したことに相当する。
ここで、時刻t2では、第3番目のクロック用サイリスタCL3の制御電極w3にはほぼVdに等しい電位が与えられていることになるけれども、第3番目のクロック用サイリスタCL3はオン状態には遷移しない。なぜなら、前述したように負荷抵抗RC1での電圧降下によって、第1番目のクロック信号伝送路CLL1の電位がほぼVdに等しくなるまで低下しているので、第3番目のクロック用サイリスタCL3のアノード電極r3の電位もほぼVdに等しくなっているからである。なお、第1番目のトリガ用サイリスタTR1のアノード電極k1の電位は第2番目の接続パッドCSG2の電位に等しくほぼ0Vであるので、第1番目のトリガ用サイリスタTR1はオフ状態に遷移する。一方、第2番目のトリガ用サイリスタTR2の制御電極v2の電位は第2番目の接続パッドCSG2に等しく0Vであるので、第2番目のトリガ用サイリスタTR2はオン状態に遷移する。
時刻t3では、第1番目のクロック信号出力端子φ1の電圧がロー(L)レベルになる。このとき、第1番目のクロック用サイリスタCL1のアノード電極r1にはロー(L)レベルの電圧が印加されることになるので、第1番目のクロック用サイリスタCL1はオフ状態に遷移する。そうすると、第1番目の接続パッドCSG1は、第1番目のプルアップ抵抗RQ1を介して与えられている正の電圧Vccと等しくなる。ここで、第2番目のクロック信号出力端子φ2に遅れて、第1番目のクロック信号出力端子φ2の電圧を変えたのは、前述したトリガ信号の転送を確実に行うためである。
時刻t4では、第1番目のクロック信号出力端子φ1の電圧がハイ(H)レベルになる。このとき、第3番目のクロック用サイリスタCL3のアノード電極r3にハイ(H)レベルの電圧が印加され、さらに第3番目のクロック用サイリスタCL3の制御電極w3の電位は時刻t2からほぼVdに等しい状態が維持されているので、第3番目のクロック用サイリスタCL3はオン状態に遷移する。そうすると、第3番目のクロック用サイリスタCL3の制御電極w3と接続されている第3番目の接続パッドCSG3の電位はほぼ0ボルトになる。前述したように、順方向にバイアスされたPN接合を介して、第3番目の接続パッドCSG3に接続されている第4番目の接続パッドCSG4の電位はほぼVdに等しくなる。また、第2番目のトリガ用サイリスタTR2のアノード電極k2の電位は第3番目の接続パッドCSG3の電位に等しくほぼ0Vであるので、第2番目のトリガ用サイリスタTR2はオフ状態に遷移する。一方、第3番目のトリガ用サイリスタTR3の制御電極v3の電位は第3番目の接続パッドCSG3に等しく0Vであるので、第3番目のトリガ用サイリスタTR3はオン状態に遷移する。
時刻t5では、第2番目のクロック信号出力端子φ2の電圧がロー(L)レベルになる。このとき、第2番目のクロック用サイリスタCL2のアノード電極r2にはロー(L)レベルの電圧が印加されることになるので、第2番目のクロック用サイリスタCL2はオフ状態に遷移する。そうすると、第2番目の接続パッドCSG2は、第2番目のプルアップ抵抗RQ2を介して与えられる正の電圧Vccと等しくなる。
以下同様に、時刻t6では、第4番目のクロック用サイリスタCL4はオン状態に遷移して、セレクト状態になり、時刻t7では、第3番目のクロック用サイリスタCL3はオフ状態に遷移することによりセレクト状態ではなくなる。
このように、発光素子アレイチップL3の配列方向の順番に、トリガ信号が順次転送され、そのタイミングにあわせてクロック信号が与えられることによって、配列方向の順番に発光素子アレイチップL3が、この発光素子アレイチップL3に含まれる発光用サイリスタTの発光が可能となる選択状態になっていく論理回路が実現されている。本実施の形態では、入力トリガ信号出力端子φ2およびクロック信号出力端子φ1,φ2の合計3個の信号出力端子を用いて、複数の発光素子アレイチップL3を配列方向に沿って順次選択状態にすることができ、複数の発光素子アレイチップL3間での時分割駆動を可能にする。
以上のように発光素子アレイチップL3を複数並べて前述のように接続すると、第1番目の発光素子アレイチップL3のトリガ用サイリスタTRにスタート信号およびクロック信号が入力されるとそのトリガ用サイリスタTRは、第1番目の発光素子アレイチップL3のスイッチ部に対してセレクト信号を与える働きをする。また、そのとき、第1番目の発光素子アレイチップL3のクロック用サイリスタCLは、隣接する発光素子アレイL3のトリガ用サイリスタTRにスタート信号を与える働きをする。そして、第2番目の発光素子アレイチップL3のトリガ用サイリスタにスタート信号が与えられた状態で、クロック信号が入力されると第2番目の発光素子アレイチップL3のスイッチ部にスタート信号が与えられることとなる。その際、第1番目の発光素子アレイチップL3のトリガ用サイリスタTRにはクロック信号が与えられないようにすることによって第1番目の発光素子アレイチップL3のスイッチ部にセレクト信号が与えられないようにすることができる。このようにして、第3番目以後の隣接する発光素子アレイチップL3のトリガ用サイリスタTRにも同様にクロック信号を与えることによって、第1番目から順番にセレクト信号の信号状態を転送することができる。
スイッチ部にセレクト信号が入力されている場合には、さらにゲート信号が入力されているスイッチ部に接続された信号伝送路GHに制御信号が出力され、さらにその信号伝送路GHに接続された発光用サイリスタTに発光信号が入力されると、その発光用サイリスタTは発光する。逆に、スイッチ部の第1信号が入力されていない場合には、各スイッチ部は、第2信号が入力されていても、制御信号を出力することがないので、さらにそのスイッチ部に接続された発光用サイリスタTに発光信号が入力されていても、その発光用サイリスタTは発光しない。
したがって、複数の発光素子アレイチップL3を用いて発光装置を構成する場合には、セレクト信号によって、どの発光素子アレイチップL3に属する発光用サイリスタTを発光させるかを選択することができる。そこで、発光装置を構成する各発光素子アレイチップL3のスイッチ部に順番にセレクト信号を与えて選択状態にすることで、各発光素子アレイチップL3にゲート信号および発光信号を与えるための配線を、複数の発光素子アレイチップL3間で共用する時分割駆動を行うことができる。これによって各発光素子アレイチップL3間で駆動用ICおよび配線を共用することができるので、少ない駆動用IC数および配線数で構成された発光装置が実現できる。またさらに、セレクト信号の信号状態が複数の発光素子アレイチップL3にわたって転送されるので、各発光素子アレイチップL3全てに対して個別にセレクト信号を入力する必要はなくなり、セレクト信号を与えるための駆動用ICのポート数や配線の数を少なくすることができる。またこのような発光装置では、1つを除く残余の発光素子アレイチップL3について、ゲート信号および発光信号を出力可能な駆動用ICを取り除いた構成とすることができ、製造をさらに容易にすることができる。
本実施の形態の発光素子アレイチップL3の製造方法は、前述した発光素子アレイチップL1,L2とほとんど同様であるので、異なる部分についてのみ説明する。発光素子アレイチップL3の製造工程では、前記発光素子アレイチップL2についての第2工程において、選択用サイリスタU、クロック用サイリスタCLおよびトリガ用サイリスタTRのカソード電極q,61,62とをさらに含んで前記パターン層23を形成する。そして、前記第9工程において、複数の発光用サイリスタTのサイリスタ本体を形成するのと同時に、フォトリソグラフィ法およびエッチングによって、スイッチ用サイリスタS、選択用サイリスタU、クロック用サイリスタCLおよびトリガ用サイリスタTRの本体と、プルアップ抵抗RP,RQとを形成する。
そして第10工程において、発光用サイリスタT、スイッチ用サイリスタS、選択用サイリスタU、クロック用サイリスタCLおよびトリガ用サイリスタTRの本体と、プルアップ抵抗RP、RQを覆って、回路形成基板2の全体に積層して絶縁層20を積層する。次いで、絶縁層20には、所定の部分に貫通孔が形成される。
最後に第12工程において、形成した金属層をエッチングして、発光電極4、制御電極5、信号伝送路GHの第2部分、発光用接続部8、および制御用接続部9に加えて、第1電極f、第2電極c、制御電極d、アノード電極e、信号伝送路31およびセレクト信号伝送路CSLの第2部分、セレクト信号伝送路CSLの第3部分、電源用パッドVs、出力トリガ信号用接続パッドTRA、クロック信号用接続パッドCLA、ならびに遮光膜35,36を形成する。
図16は、前述した発光素子アレイチップL1,L2,L3のいずれか1つを含んだ発光装置13を使用した画像形成装置の基本的構成を示す側面図である。発光装置13は、たとえば複数の発光素子アレイチップL1を、前記配列方向Xに複数並べて構成される。画像形成装置87は、電子写真方式の画像形成装置であり、前記発光装置13を、感光体ドラム90への露光装置に使用している。発光装置13Y,13M,13C,13Kは、回路基板に実装され、駆動用回路に制御部96からの制御指令が与えられて動作する。
画像形成装置87は、Y(イエロ)、M(マゼンタ)、C(シアン)、K(ブラック)の4色のカラー画像を形成するタンデム方式を採用した装置であり、大略的に、4つの発光装置13Y,13M,13C,13K、集光部であるレンズアレイ88Y,88M,88C,88K、発光装置13Y,13M,13C,13Kと各駆動用ICとが実装された回路基板およびレンズアレイ88を保持する第1ホルダ89Y,89M,89C,89K、4つの感光体ドラム90Y,90M,90C,90K、4つの現像剤供給部91Y,91M,91C,91K、転写部92である転写ベルト、4つのクリーナ93Y,93M,93C,93K、4つの帯電部94Y,94M,94C,94K、定着部95、ならびに制御部96を含んで構成される。
各発光装置13Y,13M,13C,13Kは、前述した駆動用回路によって各色のカラー画像情報に基づいて駆動される。各発光装置13Y,13M,13C,13Kの発光用サイリスタTからの光は、レンズアレイ88を介して各感光体ドラム90Y,90M,90C,90Kに集光して照射される。レンズアレイ88は、たとえば発光素子の光軸上にそれぞれ配置される複数のレンズを含み、これらのレンズを一体的に形成して構成される。
発光装置13Y,13M,13C,13Kが実装される回路基板およびレンズアレイ88は、第1ホルダ89によって保持される。第1ホルダ89によって、発光用サイリスタTの光照射方向と、レンズアレイ88のレンズの光軸方向とがほぼ一致するようにして位置合わせされる。各感光体ドラム90Y,90M,90C,90Kは、たとえば円筒状の基体表面に感光体層を被着して成り、その外周面には各発光装置13Y,13M,13C,13Kからの光を受けて静電潜像が形成される静電潜像形成位置が設定される。
各感光体ドラム90Y,90M,90C,90Kの周囲には、各静電潜像形成位置を基準として回転方向下流側に向かって順番に、露光された感光体ドラム90Y,90M,90C,90Kに現像剤を供給する現像剤供給部91Y,91M,91C,91K、転写部92、クリーナ93Y,93M,93C,93K、および帯電器である帯電部94Y,94M,94C,94Kがそれぞれ配置される。感光体ドラム90に現像剤によって形成された画像を記録シートに転写する転写部92は、4つの感光体ドラム90Y,90M,90C,90Kに対して共通に設けられる。
前記感光体ドラム90Y,90M,90C,90Kは、第2ホルダ(図示省略)によって保持され、この第2ホルダと第1ホルダ89とは、相対的に固定される。各感光体ドラム90Y,90M,90C,90Kの回転軸方向と、各発光装置13Y,13M,13C,13Kの前記配列方向Xとがほぼ一致するようにして位置合わせされる。転写部92によって、記録シートを搬送し、現像剤によって画像が形成された記録シートは、定着部95に搬送される。定着部95は、記録シートに転写された現像剤を定着させる。感光体ドラム90Y,90M,90C,90Kは、回転駆動部によって回転される。
制御部96は、前述した各駆動用回路に画像情報を与えるとともに、感光体ドラム90Y,90M,90C,90Kを回転駆動する回転駆動部、現像剤供給部91Y,91M,91C,91K、転写部92、帯電部94Y,94M,94C,94Kおよび定着部95の各部を制御する。
このような構成の画像形成装置87では、発光装置13を小形に構成することができるので、設計の自由度が向上され、また発光装置13が安定に動作する信頼性の高いものであるので、良好な画像を安定に形成することができる。
なお、本発明は前述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良などが可能である。
本発明は、その精神または主要な特徴から逸脱することなく、他のいろいろな形態で実施できる。したがって、前述の実施形態はあらゆる点で単なる例示に過ぎず、本発明の範囲は特許請求の範囲に示すものであって、明細書本文には何ら拘束されない。さらに、特許請求の範囲に属する変形や変更は全て本発明の範囲内のものである。
図1は、本発明の実施の一形態の発光装置である発光素子アレイチップL1を模式的に示す平面図である。なお、図1では理解を容易にするために、発光素子アレイチップL1の長手方向の中間部を省略して示し、また後述する絶縁層20を省略して示している。図2は、図1の切断面線II−IIから見た断面図であり、図3は、図1の切断面線III−IIIから見た断面図である。図4は、発光素子アレイチップL1の主要部の概略的な等価回路図である。発光素子アレイチップL1は、発光素子アレイ1と、信号伝送路GHと、回路形成基板2と、導体部3とを含んで構成される。
発光素子アレイ1は、n個(nは2以上の整数)の発光素子Tを有し、本実施の形態では、発光素子T1〜Tnを有する。各発光素子Tは、発光信号が与えられる発光電極4、制御信号が与えられる制御電極5、および基準電位電極6を有する。基準電位電極6は、基準となる電位が与えられるものである。基準となる電位としては、一般的には接地電位が用いられ、この場合、基準電位電極6を接地電極と称することがある。各発光素子Tは、発光電極4に発光信号が入力されていて、かつ制御電極5に制御信号が入力されているときに発光する。n個の発光素子Tは、発光電極4が相互に接続される複数の発光素子Tの群によって複数の発光素子ブロックBに分割され、本実施の形態では、発光素子ブロックB1〜Bm(mは2以上の整数)に分割される。発光素子Tは、配列方向Xに予め定める間隔をあけて配列される。
信号伝送路GHは複数設けられ、発光素子ブロックBに含まれる各発光素子Tの発光電極4に同時に発光信号を与えても、各発光素子ブロックBに含まれる発光素子Tが個別に発光可能となるように制御電極5に接続される。すなわち、各発光素子ブロックBに含まれる発光素子Tの制御電極5は、互いに異なる信号伝送路GH1〜GHj(jは2以上の整数)に接続される。図1に示す本実施の形態ではjは、j=4に選ばれる。
回路形成基板2には、発光信号および制御信号の少なくともいずれか一方を出力する駆動用回路が形成される。本実施の形態では前記駆動用回路は、発光信号および制御信号を出力する。回路形成基板2上には、発光素子アレイ1の各発光素子Tが、前記基準電位電極6をその表面に臨ませて搭載され、信号伝送路GHが設けられる。前記駆動用回路は、駆動用IC(Integrated Circuit)を含む。
導体部3は、導電性を有し、回路形成基板2上で相互に隣接する発光素子Tの間の部位に設けられ、相互に隣接する発光素子Tの基準電位電極6を相互に接続する。導体部3は、基準電位電極6と一体成形される。本実施の形態では、導体部3は、各発光素子ブロックB間の発光素子Tの間にも形成され、これによって発光素子アレイ1の全ての発光素子Tの基準電位電極6が電気的に接続されている。導体部3は、基準電位電極6のうち発光電極4が重なる部位の、前記配列方向Xの両側に連なる。導体部3の線幅W1は、発光電極4が発光素子Tの本体に接触する部分の幅W2よりも大きく選ばれる。
また発光素子アレイチップL1は、導体部3に電気的に接続される基準電位用接続部7と、発光電極4に電気的に接続される発光用接続部8と、制御用接続部9とを含む。基準電位用接続部7、発光用接続部8および制御用接続部9は、導電性を有する。基準電位用接続部7は、各発光素子ブロックBに対応して設けられ、各発光素子ブロックBに含まれる発光素子Tに接続されている導体部3に接続される。基準電位用接続部7は、導体部3から引き出される配線部7aと、この配線部7aに接続される接続パッドCを含む。各発光素子ブロックB1〜Bmに対応する接続パッドCを、C1〜Cmで表す。接続パッドCは1つだけ設けてもよいが、各発光素子ブロックBに対応して個別に設けることによって、接続パッドCに接地電位などの基準電位を与えたときに、各発光素子Tの基準電位電極6における電位のばらつきをより抑制することができる。
発光用接続部8は、各発光素子ブロックBに含まれる複数の発光素子Tの発光電極4にそれぞれ接続される。発光用接続部8は、発光電極4から引き出される配線部8aと、この配線部8aに接続される接続パッドAを含む。配線部8aは、各発光素子ブロックBに含まれる発光素子Tの発光電極4に接続され、これらと1つの接続パッドAを電気的に接続する。各発光素子ブロックB1〜Bmに対応する接続パッドAを、A1〜Amで表す。
制御用接続部9は、各信号伝送路GHに個別に接続される。制御用接続部9は、信号伝送路GHから引き出される配線部9aと、この配線部9aに接続される接続パッドGを含む。信号伝送路GH1〜GH4に対応する接続パッドをG1〜
Gjで表す。
以下、発光素子アレイチップL1についてさらに詳細に説明する。前述の回路形成基板2は、たとえばシリコン(Si)製の基板上に駆動用回路としての半導体集積回路(以下、駆動用IC(Integrated Circuit)という。)が形成されて構成される。図2および図3の断面図で示すように、回路形成基板2は、Si基板10と、この上に形成されるSi半導体層11と、さらにこの上に形成される電気絶縁性を有する絶縁層12とを含んで構成される。Si半導体層11には、複数のトランジスタなどの電子素子が形成され、全体として複数の発光素子Tのスイッチング動作を制御する駆動用ICを構成する。絶縁層12には、この絶縁層12上に前述した発光素子T、信号伝送路GH、導体部3、基準電位用接続部7、発光用接続部8および制御用接続部9が設けられる。このため、絶縁層12は、発光素子T、信号伝送路GHおよび導体部3と駆動用ICとの間で電気的絶縁性を確保するために、Si半導体層11のSi基板10とは反対側のほぼ全面を覆い、かつその表面ができるだけ平坦に形成される。
また、絶縁層12には、前記駆動用ICのうち、発光信号および制御信号を出力する部位と基準電位を与える部位とが露出するように、貫通孔(図示せず)が形成される。この貫通孔には、前記駆動用ICのうち、基準電位を与える部位、発光信号および制御信号を出力する部位と、基準電位用接続部7、発光用接続部8および制御用接続部9とを個別に接続するための貫通孔内導体部が設けられる。貫通孔内導体部は、絶縁層12の発光素子Tが配置される表面に露出する。
発光素子Tは、ガリウム砒素(GaAs)などのIII−V属化合物半導体から成る発光用サイリスタによって構成される。以下、発光素子Tを、発光用サイリスタTという。発光用サイリスタTのサイリスタ本体は、たとえば回路形成基板2側から順番に、第1の一方導電型半導体層14、第1の他方導電型半導体層15、第2の一方導電型半導体層16、第2の他方導電型半導体層17およびコンタクト層18が順次積層された構造を有する。本実施の形態では、一方導電型はP型であり、他方導電型はN型である。発光用サイリスタTには、構成要素としてさらに、発光電極4としてのアノード電極、制御電極5としてのゲート電極および基準電位電極6としてのカソード電極が含まれる。
基準電位電極6は、第1の一方導電型半導体層14と回路形成基板2との間に設けられる。発光電極4は、コンタクト層18に積層して設けられる。第2の他方導電型半導体層17およびコンタクト層18は、第2の一方導電型半導体層16の一部に積層して設けられる。制御電極5は、第2の一方導電型半導体層16の第2の他方導電型半導体層17およびコンタクト層18が積層されていない残部に積層して設けられる。発光用サイリスタTは、ポリイミドなどの透光性を有する絶縁層20によって覆われる。絶縁層20には、サイリスタ本体に積層される部位の所定の位置に貫通孔が形成され、この貫通孔を介して発光電極4および制御電極5がサイリスタ本体に接続される。
信号伝送路GHのうち、配列方向Xに沿って延びる第1部分(ゲート横配線)は、前記回路形成基板2の絶縁層12に積層して設けられ、前記第1部分と制御電極5とを接続する第2部分は、絶縁層20に積層して設けられる。第1および第2部分は、絶縁層20に形成される貫通孔を介して互いに接続される。前記発光用接続部8は、絶縁層20に積層して設けられる。
発光用サイリスタTは、図1に示すように、複数個が配列方向Xに沿って列状に配置され、複数の発光用サイリスタT間で基準電位電極6が電気的に共通に接続される。本実施の形態においては、発光用サイリスタTを、たとえば導電性のN型半導体基板上に形成する場合とは異なり、回路形成基板2の絶縁層12上に発光用サイリスタTをそのまま貼り付けても基準電位電極6を複数の発光用サイリスタT間で共通に接続することができない。そこで前述したように、回路形成基板2のうち各発光用サイリスタT間の部位に導体部3を形成し、この導体部3によって各発光用サイリスタTの基準電位電極6を共通に接続する。このような構成として、回路形成基板2上に基準電位電極6を接続する配線を導体部3によって形成することで、その配線長を従来の技術の発光ダイオードを用いた発光素子アレイと比較して短くすることができる。
また、複数個の発光用サイリスタTは、発光電極4が電気的に共通に接続されて発光素子ブロックBを構成する。1つの発光素子ブロックBに含まれる発光素子Tの数を分割数といい、分割数をN(Nは、2以上の整数)とすると、図1に示す実施の形態では、分割数N=4の場合を示している。信号伝送路GHの数は、分割数Nと同一か、または分割数より1だけ多い数、すなわちNまたはN+1が選択される。図1に示す実施の形態では、信号伝送路GHの数はNに選ばれる。信号伝送路GHの数がNの場合、各発光素子ブロックBに含まれる発光用サイリスタTは、配列方向Xの一方から他方に向かって順番にGH1,GH2,…,GHN−1,GHNに接続される。信号伝送路GHの数がN+1に選ばれる場合には、たとえば、配列方向Xに沿って奇数番目の発光素子ブロックBに含まれる発光用サイリスタTついては、配列方向Xの一方から他方に向かって順番にGH1,GH2,…,GHN−1,GHNに接続され、偶数番目の奇数番目の発光素子ブロックBに含まれる発光用サイリスタTについては、配列方向Xの一方から他方に向かって順番にGHN+1,GHN,…,GH3,GH2に接続すればよい。
前述した接続パッドA,Gは、信号伝送路GHを挟んで発光素子アレイ1とは反対側で、かつ配列方向Xに沿って配置される。また接続パッドCは、発光素子アレイ1を挟んで接続パッドA,Gとは反対側で、かつ配列方向Xに沿って配置される。前述した接続パッドA,G,Cの下部、すなわち接続パッドA,G,Cの回路形成基板2に臨む部分には、前述した絶縁層12に形成される貫通孔内導体部が設けられ、この貫通孔導体部を介してSi半導体層11に形成された駆動用ICに電気的に接続される。発光電極4、信号伝送路GHおよび基準電位電極6は、接続パッドA,G,Cをそれぞれ介して、Si半導体層11に形成された駆動用ICに接続される。このように、駆動用回路が形成される回路形成基板2に発光素子アレイ1が直接搭載されて、発光素子アレイ1を発光駆動させることができるので、駆動用回路を発光素子アレイ1が搭載される基板とは別に設ける構成と比較して、装置を小型化することができ、またワイヤボンディングなどによって駆動用回路を接続する手間が防がれ、発光素子アレイチップL1を用いて構成される画像形成装置を製造しやすくなる。
発光素子アレイチップL1は、発光信号が接続パッドA1〜Anに与えられ、制御信号が接続パッドG1〜G4に与えられることによって特定の発光素子Tを選択的に発光させることができる。接続パッドC1〜Cmには、予め定める電位が与えられ、ここでは基準電位として接地電位が与えられる。発光用サイリスタTは、制御電極5に予め定める電流が与えられ、かつ発光電極4と基準電位電極6との間にしきい電圧を超える電圧を印加することによって発光する。発光電極4に発光信号である予め定める電位が与えられると、発光電極4および基準電位電極6間に、予め定める電圧V1が印加される。また制御電極5に制御信号が与えられているとき、前記制御電極5には予め定める電流が与えられる。前記予め定める電圧は、前記制御電極5に制御信号が与えられているときの、発光用サイリスタTのしきい電圧を超える大きさに選ばれる。したがって、発光素子ブロックBに含まれる複数の発光用サイリスタTに同時に発光信号を与えていても、制御信号が与えられている発光用サイリスタTのみを選択的に発光させることができる。
また回路形成基板2の絶縁層12上において、基準電位電極6を電気的に共通に接続する導体部3に、発光用サイリスタTの発光に起因する大電流が流れ、一方、信号伝送路GHを含む制御用接続部9には、相対的に非常に小さい電流が流れる。すなわち、回路形成基板2の絶縁層12上に形成された、導体部3が各発光用サイリスタT間を短い配線長で接続するので、発光用サイリスタTの動作電流を小さい損失で、かつ各発光用サイリスタT間で均一に流すことができる。したがって、均一でかつ高い発光強度を得やすいという利点がある。たとえば、解像度が600ドットパーインチ(dpi)の場合、各発光用サイリスタT間の間隔は24μm程度になるので、導体部3の配線長は非常に短く、解像度が向上すればするほどその間隔は短くなり、損失を小さくすることができる。また、信号伝送路GHは、多数の配線を複雑に引き回すこととなるが、信号伝送路GHには、大電流を流す必要がないため、線幅を狭くすることができるので、サイズを大幅に小さくすることができる。また、信号伝送路GHを通じて小さい電流で発光用サイリスタTを高速にスイッチング制御することができるため、回路形成基板2に集積される駆動用ICの消費電力を小さくしたり、サイズを小さくしたりすることができる。
図5A〜図5Dおよび図6A〜図6Dは、本発明の実施の一形態の発光素子アレイチップL1の製造方法を説明するための断面図である。図5Aは、第2工程終了後における発光素子アレイチップL1の前駆体の断面図である。製造工程を開始すると、まず第1工程で、薄膜形成プロセス用基板21上に、エピタキシャル成長法または化学気相成長(Chemical Vapor Deposition:略称CVD)法などによって犠牲層22を形成する。薄膜形成プロセス用基板21はGaAsから成り、犠牲層22はアルミニウム砒素(AlAs)から成る。つぎに、第2工程では、犠牲層22に積層して、エピタキシャル成長法または化学気相成長(CVD)法などによってGaAs層を形成し、このGaAs層に不純物をドープすることによって、導電層であるN+型GaAs層23(N+はN型不純物が高濃度に添加されていることを示す。)を形成する。N+型GaAs層23は、導体部3、接地電極6および接地用接続部7の前駆体である。
図5Bは、第3工程終了後における発光素子アレイチップL1の前駆体の断面図である。第3工程では、N+型GaAs層23に積層して、エピタキシャル成長法または化学気相成長(CVD)法などによって、PNPN構造を有する複数の半導体層であるGaAs層24,25,26,27と、GaAs層28とから成る発光層TLを形成する。GaAs層24,26はN型であり、GaAs層25,27はP型である。GaAs層24,25,26,27,28は、それぞれ第1のN型半導体層14(第1の一方導電型半導体層14)、第1のP型半導体層15(第1の他方導電型半導体層15)、第2のN型半導体層16(第2の一方導電型半導体層16)、第2のP型半導体層17(第2の他方導電型半導体層17)およびコンタクト層18の前駆体である。
図5Cは、第5工程終了後における発光素子アレイチップL1の前駆体の断面図である。第4工程では、発光層TLに積層して、支持層29を積層する。そして第5工程で、発光層TLとの間に支持層29を介在させて支持体であるフィルム30を接着する。支持層29としては、粘着性のあるワックス、または紫外線硬化型接着材などを使用することができる。ワックスとしては、パラフィンワックス、マイクロクリスタリンワックス、低分子量ポリエチレンワックス、フィッシャートロプシュワックス、カスターワックス、および塩素化パラフィンなどが挙げられる。紫外線硬化型接着材は、プレポリマー、モノマー、光開始剤、増感剤、および添加剤を含んで構成される。プレポリマーとしては、エポキシアクリレート、ポリオールアクリレートおよびポリエステルアクリレートなどが挙げられる。モノマーとしては、単官能アクリレート、2官能アクリレートおよび多官能アクリレートなどが挙げられる。光開始剤としては、ビアセチル、アセトフェノン、ベンゾフェノンなどが挙げられる。増感剤としては、n−ブチルアミン、ジ−n−ブチルアミン、トリエチルアミンなどが挙げられる。添加剤としては、ミスト防止剤、すべり剤、酸化防止剤などが挙げられる。
支持層29として紫外線硬化型接着材を使用する場合には、発光層TLとフィルム30とを引き剥がす前に支持層29にたとえば200(mJ/cm2)といった強度の紫外線を照射して、支持層29を硬化させる。また、支持層29の接着力を弱めることによって容易に支持層29から発光層TL側を引き剥がすことができる。支持層29としてワックスを使用する場合には、加熱するか、または揮発性溶媒に浸せきすることによって支持層29を溶解する。この場合の揮発性溶媒は、アルコール、ベンゼン、トルエン、キシレン等から選択される。
フィルム30の材料は、セロファン、レーヨン、アセテート、ポリエチレン、ポリエチレンテレフタレート、ポリエーテルケトン、フッ素樹脂、ポリスルホン、不飽和ポリエステル、エポキシ、ポリアミド、ポリイミド、ポリアミドイミドまたはポリイミドシリコン樹脂などから選択される。
図5Dは、第6工程終了後における発光素子アレイチップL1の前駆体の断面図である。第6工程では、犠牲層22を溶解することによってN+型GaAs層23および発光層TLから薄膜形成プロセス用基板21を離脱させる。犠牲層22の溶解には、たとえば水で10%程度に希釈したフッ酸(HF)溶液をエッチャントとして使用することができる。このエッチャントを使用することによって、AlAsのエッチングの際のGaAs層へのダメージを少なくすることができる。
図6Aは、第7工程終了後における発光素子アレイチップL1の前駆体の断面図である。第7工程では、薄膜形成プロセス用基板21を離脱させたN+型GaAs層23および発光層TLを、予め用意しておいた回路形成基板2の絶縁層12上に貼り合わせ、回路形成基板2とN+型GaAs層23および発光層TLとを接合する。回路形成基板2とN+型GaAs層23および発光層TLとは、接着剤によって張り合わせなくても、ファンデルワールス力によって接合される。
図6Bは、第8工程終了後における発光素子アレイチップL1の前駆体の断面図である。第8工程では、支持層29から発光層TLを引き剥がして、支持層29およびフィルム30を発光層TLから離脱させるか、または支持層29を溶解してフィルム30を発光層TLから離脱させる。
図6Cは、第9工程終了後における発光素子アレイチップL1の前駆体の断面図である。第9工程では、フォトリソグラフィ法およびエッチングによって、回路形成基板2に接合された発光層TLをメサ形に形成して複数の発光用サイリスタTのサイリスタ本体を形成する。また第9工程では、フォトリソグラフィ法およびエッチングによって、N+GaAs層23から導体部3、基準電位電極6および基準電位用接続部7を形成する。
図6Dは、第11工程終了後における発光素子アレイチップL1の断面図である。第10工程では、発光用サイリスタTのサイリスタ本体を覆って、回路形成基板2の全体に積層して絶縁層20が積層される。さらに、絶縁層20には、発光電極4および制御電極5がサイリスタ本体に接続すべき部分と、信号伝送路GHの第2部分が第1部分に接続すべき部分とに貫通孔が形成される。この貫通孔は、フォトリソグラフィ法およびエッチングによって形成される。この絶縁層20の材質としては、ポリイミドのほか、酸化シリコン(SiO2)および窒化シリコン(SiNx)などの無機材料、あるいはエポキシ、アクリルおよびベンゾシクロブテン(BCB)などの有機樹脂が選択される。
次に第11工程では、絶縁層20と、絶縁層12のうち絶縁層20から露出する部分とに積層して、蒸着法などによって金属層を形成する。この金属層は、Au、CuまたはAlなどから成る。この金属層に積層してフォトレジストを形成し、フォトリソグラフィおよびエッチングによって、前記金属層の一部を除去して、発光電極4、制御電極5、信号伝送路GHの第2部分、発光用接続部8、および制御用接続部9を形成する。
回路形成基板2は、表面部に絶縁層12が形成されることから、発光素子アレイ1においては、基準電位電極6を共通に接続するための導体部3が絶縁層12上に設けられる必要がある。本実施の形態では、発光層TLが回路形成基板2上に貼り付けられる前に、基準電位電極6および導体部3の前駆体であるN+型GaAs層23を予め作成しておき、N+型GaAs層23に発光層TLを接合した後、フォトリソグラフィ法およびエッチングによって、基準電位電極6および導体部3を一体的に形成する。したがって、回路形成基板2上の所定の部位に前記基準電位電極6および導体部3を簡単かつ確実に形成することができる。
また、本発明の他の実施の形態の製造方法においては、予め前記絶縁層12上の全面に導電層を形成しておき、前記第7工程で前記絶縁層12上の導電層に発光層TLを接合してもよい。この場合には、絶縁層12上の全面に形成される導電層上であって信号伝送路GHの第1部分と、導電層との間などに絶縁層を設ける必要があるが、金(Au)、銅(Cu)、アルミニウム(Al)等の導電性の高い材質を導電層として選択して、導体部3を形成することができる利点がある。この場合、各接続パッドは、予め絶縁層12上に形成される前記導電層および絶縁層12に形成される貫通穴を介して駆動用ICに接続される。
また、本発明のさらに他の実施の形態の製造方法においては、前述した第2工程において形成するN+型GaAs層23を、導体部3を含まないように形成し、絶縁層12上の一部にのみ導体部3を形成する導電層を形成しておき、前記第7工程で前記絶縁層12上の導電層に発光層TLを接合してもよい。この場合には、発光層TLを絶縁層12上の所定の位置に精度良く位置合わせをする必要があるが、金(Au)、銅(Cu)、アルミニウム(Al)等の導電性の高い材質を導電層として選択して、導体部3を形成することができることに加えて、信号伝送路GHの第1部分の下に絶縁層12以外に新たな絶縁層を設ける必要がなく構造が簡単にできる利点がある。
図7は、本発明の実施の他の形態の発光素子アレイチップL2を模式的に示す平面図である。なお、図7では理解を容易にするために、発光素子アレイチップL2の長手方向の中間部を省略して示し、また絶縁層20を省略して示している。図8は、図7の切断面線VIII−VIIIから見た断面図であり、図9は、図7の切断面線IX−IXから見た断面図である。図10は、発光素子アレイチップL2の主要部の概略的な等価回路図である。発光素子アレイチップL2は、前述した実施の形態の発光素子アレイチップL1に、スイッチ部40を付加した構成であり、他の構成は発光素子アレイチップL1と同様であるので、同様の構成には同様の参照符号を付してその説明を省略する。
本実施の形態では、駆動用回路は駆動用ICの他に、複数のスイッチ部40を含む。スイッチ部40の数は、信号伝送路GHの本数と同じ数、すなわちj個に選ばれる。各スイッチ部40は、第1電極hと、第2電極cと、第1電極hに第1信号が入力されていてかつ第2電極cに第2信号が入力されると、制御信号が出力される制御電極dとを備える。各スイッチ部40の各制御電極dが複数の信号伝送路GHに個別に接続され、スイッチ部40の第1電極hが相互に電気的に接続される。第1信号は、発光素子アレイチップL2を選択するためのセレクト信号であり、第2信号は、制御信号に対応するゲート信号である。
さらに詳細には、スイッチ部40は、スイッチ用サイリスタSと、ダイオードDと、プルアップ抵抗RPと、電流制限抵抗RIとを含む。同じスイッチ部40に含まれるスイッチ用サイリスタS、ダイオードD、プルアップ抵抗RPおよび電流制限抵抗RIには、参照符合に同じ添え数字を付す。
スイッチ用サイリスタSは、好ましくは発光用サイリスタTと同じ層構造であるサイリスタから成るものとし、基準電位電極i、第1のN型半導体層54、第1のP型半導体層55、第2のN型半導体層56、第2のP型半導体層57、コンタクト層58および第2電極cがこの順番に積層されて構成される。また第2のN型半導体層56に積層して制御電極dが形成される。スイッチ用サイリスタSおよび発光用サイリスタTはいずれも発光機能およびスイッチ機能の両方を兼ね備えたものであるが、スイッチ用サイリスタSはそのうちスイッチ機能のみを用いる。このようにすれば同じ構造で特性が安定したものを一度に簡単に作製して、1つの回路形成基板2上に配置することができる。前記制御信号を出力する制御電極dは、スイッチ用サイリスタSのNゲート電極である。回路形成基板2のうち、スイッチ用サイリスタSの基準電位電極iが臨む部分には、前述した絶縁層12に形成される貫通孔内導体部が設けられ、この貫通孔導体部を介してSi半導体層11に形成された駆動用ICに電気的に接続されて、接地電位が与えられる。
ダイオードDのアノード電極gは、スイッチ用サイリスタSの制御電極dとプルアップ抵抗RPの一端とに接続される。ダイオードDは、スイッチ用サイリスタSおよび発光用サイリスタTの少なくともいずれか一方と同様の構造のサイリスタ本体のうち、第2のN型半導体層および第2のP型半導体層とを用いて構成される。すなわちダイオードDは、第1のN型半導体層64、第1のP型半導体層65、第2のN型半導体層66、第2のP型半導体層67およびコンタクト層68から成る積層体の、第2のN型半導体層66、第2のP型半導体層67を含んで構成される。コンタクト層68にはアノード電極gが積層して形成され、第2のN型半導体層66には第1電極hが積層して形成される。これによって、スイッチ用サイリスタSおよび発光用サイリスタTのうち少なくとも一方を作製するのと同時にダイオードDをも作製することができる。アノード電極gと制御電極dとは、信号伝送路GHの第2部分によって接続される。
プルアップ抵抗RPは、スイッチ用サイリスタSおよび発光用サイリスタTの少なくともいずれか一方に含まれる第1の一方導電型半導体層、第1の他方導電型半導体層、第2の一方導電型半導体層および第2の他方導電型半導体層と同様の半導体層から成る薄膜抵抗によって形成される。本実施の形態では、第1のN型半導体層74、第1のP型半導体層75および第2のN型半導体層76から成る積層体の、第2のN型半導体層76によってプルアップ抵抗RPが形成される。このようにプルアップ抵抗RPを形成することによって、プルアップ抵抗RPのみを形成するために新たな製造工程を要することなく、スイッチ用サイリスタSおよび発光用サイリスタTの少なくともいずれか一方を形成する工程において簡単に作製することができる。
発光素子アレイチップL2は、さらに接続パッドCSAと、この接続パッドCSAに接続されて、前記プルアップ抵抗RPの他端に接続される信号伝送路31と、前記セレクト信号入力端子である接続パッドCSGと第1電極hとを接続するセレクト信号伝送路CSLとを含んで構成される。本実施の形態では、接続パッドCSAには、電源から予め定める電位Vccが与えられる。接続パッドCSAと、信号伝送路31と、接続パッドCSGと、セレクト信号伝送路CSLとは、たとえばAu、CuおよびAlなどの金属によって形成される。ダイオードDのカソード電極である第1電極hは、接続パッドCSGに共通に電気的に接続される。ダイオードDは、アノード電極gとカソード電極である第1電極hとの電位差だけでオン状態とオフ状態とが切換わるので、接続パッドCSGに、予め定める電位をセレクト信号として与えることによってオン状態とオフ状態とを切換えることができる。プルアップ抵抗RPの他端は、接続パッドCSAに電気的に接続される。
信号伝送路31のうち、配列方向Xに沿って延びる第1部分(電源横配線)は、前記回路形成基板2の絶縁層12に積層して設けられ、前記第1部分と接続パッドCSAおよび第1電極hとをそれぞれ接続する第2部分は、絶縁層20に積層して設けられる。またセレクト信号伝送路CSLのうち、配列方向Xに沿って延びる第1部分(セレクト横配線)は、前記回路形成基板2の絶縁層12に積層して設けられ、前記第1部分と接続パッドCSGおよびプルアップ抵抗RPの他端とをそれぞれ接続する第2部分は、絶縁層20に積層して設けられる。信号伝送路31およびセレクト信号伝送路CSLの第1および第2部分は、それぞれ絶縁層20に形成される貫通孔を介して互いに接続される。
また前述した実施の形態において制御用接続部9は、各信号伝送路GHに直接接続されているが、本実施の形態では、第2電極c、すなわちスイッチ用サイリスタSのアノード電極である第2電極cに接続される。図7には図示していなが、本実施の形態では制御用接続部9は、接続パッドGと第2電極cとの間に電流制限抵抗RIを含む。電流制限抵抗RIを設けることによって、複数のスイッチ部に同時にゲート信号を与える場合でも、同じゲート信号が与えられる複数のスイッチ用サイリスタSの第2電極cの電位を安定に確保することができる。
また発光素子アレイチップL2は、好ましい構成として、スイッチ用サイリスタSおよびダイオードDの表面には遮光部として金属薄膜から成る遮光膜32を設けている。スイッチ用サイリスタSは発光用サイリスタTと同様にスイッチングの際に発光するものであるが、その発光は不要であり、その発光による光が発光用サイリスタTに入射して発光用サイリスタTのしきい値を変動させてしまうことを避けるために必要だからである。遮光部としては、その発光に対して不透明な材質から成る部材で表面を覆ったものとすればよいが、信号伝送路GHの第2部分の形成に用いる金(Au)の薄膜などが好適である。
また本実施の形態では、前述した基準電位用接続部7は形成されず、基準電位電極6または導体部3のうちの少なくともいずれかが、回路形成基板2に設けられる駆動用ICの基準電位を与える部位に電気的に接続される。スイッチ用サイリスタS、ダイオードD、プルアップ抵抗RPならびに、接続パッドCSAは、接続パッドG,Aの配列方向Xに並んで形成される。これによって、これらのスイッチ部を設けても、発光素子アレイチップL2を発光素子アレイチップL1と同程度の大きさとすることができる。
前述したスイッチ部40では、接続パッドCSGにセレクト信号として、予め定めるロー(L)レベルの電位が与えられ、スイッチ用サイリスタSの制御電極bの電位が予め定めるレベル(セレクト状態)になっているときにのみ、接続パッドGに与えられるゲート信号に応じて制御信号をスイッチ用サイリスタSの制御電極dから信号伝送路GHに出力する。言い換えると、接続パッドCSGにローレベルの電位が与えられているときに、ゲート信号として、ハイ(H)レベルの電位が接続パッドGに与えられると、制御信号としてローレベルの電位が信号伝送路GHに与えられる。これによって発光用サイリスタTの制御電極5にローレベルの電位が与えられ、各発光用サイリスタTの発光電極4に与えられる発光信号に応じて各発光用サイリスタTが個別に発光可能に動作する。ハイレベルの電位は、たとえば5Vであり、ローレベルの電位は、たとえば0Vに選ばれる。また電源の電位Vccは、たとえば5Vに選ばれる。
以上のように発光素子アレイチップL2によれば、前述した発光素子アレイチップL1と同様の効果を達成することができ、さらに、スイッチ用サイリスタSが、セレクト信号によって選択された時間にのみゲート信号に応じて制御信号を発光用サイリスタTに与えるように動作する。したがって、このような発光素子アレイチップL2を複数配列して光プリンタヘッド等の発光装置を構成する場合には、複数の発光素子アレイチップL2ごとに制御信号を出力可能な駆動用ICを接続せずとも、1つのゲート信号を出力可能な駆動用ICを共用して時分割駆動することができる。たとえば、発光素子アレイチップL2と、発光素子アレイチップL2からゲート信号および発光信号を出力可能な駆動用ICを取り除いた発光素子アレイチップL2aとを用意する。そして、発光素子アレイチップL2の接続パッドGの1つと、発光素子アレイチップL2aの接続パッドGの1つとをボンディングワイヤなどによって接続し、また発光素子アレイチップL2の接続パッドAの1つと、発光素子アレイチップL2aの接続パッドAの1つとをボンディングワイヤなどによって接続する。このように構成すると、発光素子アレイチップL2,L2aに同時に発光信号およびゲート信号を与えたとしても、セレクト信号が与えられている方のみを発光させることができる。
したがって、少ない駆動用ICで時分割駆動することができ、たとえばNANDゲートおよびインバータなどといった複雑な半導体装置を用いることなく、簡単な構成で、制御信号を発光素子アレイチップL2の各発光用サイリスタTに選択的に入力する論理回路を構成することができるので、設計が容易となり、また製造工程を簡略化することができる点で有利である。また、プルアップ抵抗RPおよびダイオードDなどを用いる上記構成とすれば、プルアップ抵抗RPは、ダイオードDが接続された部位の電圧が所定値に安定に設定されるので、スイッチ用サイリスタSのスイッチング動作を安定にし、AND回路としての動作を確実することができるという点で有利である。
本実施の形態の発光素子アレイチップL2の製造方法は、前述した発光素子アレイチップL1とほとんど同様であるので、異なる部分についてのみ説明する。発光素子アレイチップL2の製造工程では、前記第2工程において、スイッチ用サイリスタSの基準電位電極iと、信号伝送路31およびセレクト信号伝送路CSLの第1部分と、接続パッドCSAと、接続パッドCSGとをさらに含んで前記パターン層23を形成する。そして、前記第9工程において、複数の発光用サイリスタTのサイリスタ本体を形成するのと同時に、フォトリソグラフィ法およびエッチングによって、スイッチ用サイリスタSの本体、ダイオードDの本体およびプルアップ抵抗RPを形成する。
そして第10工程において、発光用サイリスタTの本体、スイッチ用サイリスタSの本体、ダイオードDおよびプルアップ抵抗RPを覆って、回路形成基板2の全体に積層して絶縁層20を積層する。絶縁層20には、発光電極4および制御電極5がサイリスタ本体に接続すべき部分と、信号伝送路GHの第2部分が第1部分に接続すべき部分と、信号伝送路31およびセレクト信号伝送路CSLの第2部分が第1部分に接続すべき部分と、信号伝送路31の接続パッドCSAに接続すべき部分とに貫通孔がそれぞれ形成される。さらに絶縁層20には、第1電極hがプルアップ抵抗RPに接続すべき部分と、制御電極dがスイッチ用サイリスタSに接続すべき部分と、アノード電極gがコンタクト層68に接続すべき部分と、セレクト信号伝送路CSLの第2部分が接続パッドCSGおよびプルアップ抵抗RPにの他端に接続すべき部分とに貫通孔がそれぞれ形成される。
最後に第12工程において、形成した金属層をエッチングして、発光電極4、制御電極5、信号伝送路GHの第2部分、発光用接続部8、および制御用接続部9に加えて、第1電極h、第2電極c、制御電極d、アノード電極g、信号伝送路31およびセレクト信号伝送路CSLの第2部分、ならびに遮光膜35を形成する。遮光膜32は、第2電極cと一体に形成される。
図11は、本発明の実施のさらに他の形態の発光素子アレイチップL3を模式的に示す平面図である。なお、図11では理解を容易にするために、発光素子アレイチップL3の長手方向の中間部を省略して示し、また絶縁層20を省略して示している。図12は、図11の切断面線XII−XIIから見た断面図である。図13は、発光素子アレイチップL3の主要部の概略的な等価回路図である。発光素子アレイチップL3は、前述した実施の形態の発光素子アレイチップL2と同様な構成を有し、前述した発光素子アレイチップL2のスイッチ部40のダイオードDを選択用サイリスタUに変えた構成に加えて、発光開始制御素子であるトリガ用サイリスタTRと、転送制御素子であるクロック用サイリスタCLと、プルアップ抵抗RQと出力トリガ信号用接続パッドTRAと、クロック信号用接続パッドCLAと、電源用パッドVsを含んで構成される。したがって、他の構成は発光素子アレイチップL2と同様であるので、同様の構成には同様の参照符号を付してその説明を省略する。図11において、同じスイッチ部に含まれるスイッチ用サイリスタSと、選択用サイリスタUと、プルアップ抵抗RP,RQと、スイッチ用サイリスタSおよび選択用サイリスタUがそれぞれ有する各電極には、参照符合に同じ添え数字を付す。スイッチ用サイリスタSと、選択用サイリスタUと、プルアップ抵抗RP,RQと、トリガ用サイリスタTRと、クロック用サイリスタCLとは、絶縁層20によって覆われる。
選択用サイリスタUは、スイッチ用サイリスタSおよび発光用サイリスタTの少なくともいずれか一方と同様の構造に形成される。選択用サイリスタUは、アノード電極e、カソード電極qおよび制御電極である第1電極fを有する。アノード電極eは、スイッチ用サイリスタSの制御電極dに接続され、カソード電極qは接地され、制御電極である第1電極fは、トリガ信号入力端子である接続パッドCSGに電気的に接続される。選択用サイリスタUは、図9に示す第1のN型半導体層64、第1のP型半導体層65、第2のN型半導体層66、第2のP型半導体層67およびコンタクト層68から成る積層体の、第1のN型半導体層64と回路形成基板2との間にカソード電極qを設けて形成される。ダイオードDにおけるアノード電極g、第1電極hが、選択用サイリスタUにおけるアノード電極e、第1電極fにそれぞれ対応する。回路形成基板2のうち、カソード電極qが臨む部分には、前述した絶縁層12に形成される貫通孔内導体部が設けられ、この貫通孔導体部を介してSi半導体層11に形成された駆動用ICの基準電位を与える部位に電気的に接続される。
トリガ用サイリスタTRおよびクロック用サイリスタCLは、発光用サイリスタT、スイッチ用サイリスタSおよび選択用サイリスタUのうち少なくともいずれか1つと同様の構造を有し、ここでは発光用サイリスタT、スイッチ用サイリスタSおよび選択用サイリスタUと同様の構造を有する。トリガ用サイリスタTRは、アノード電極k、制御電極vおよびカソード電極61をそれぞれ有する。クロック用サイリスタCLは、アノード電極r、制御電極wおよびカソード電極62をそれぞれ有する。トリガ用サイリスタTRおよびクロック用サイリスタCLの制御電極v,wは、それぞれセレクト信号伝送路CSLに接続される。前記制御電極v,wは、トリガ用サイリスタTRおよびクロック用サイリスタCLのNゲート電極である。
トリガ用サイリスタTRの制御電極vは、各選択用サイリスタUの第1電極fに共通に接続され、クロック信号および外部からのスタート信号に応じてセレクト信号を出力する。またクロック用サイリスタCLは、前記第1電極fに共通に接続され、トリガ用サイリスタTRがセレクト信号を出力している状態で、外部へのスタート信号を出力する。前記アノード電極kは、出力トリガ信号用接続パッドTRAに接続される。前記アノード電極rは、クロック信号用接続パッドCLAに接続される。
絶縁層20は、トリガ用サイリスタTRおよびクロック用サイリスタCLを覆って形成されており、セレクト信号伝送路接続部およびアノード接続部は、絶縁層20に積層して形成される。絶縁層20には、トリガ用サイリスタTRおよびクロック用サイリスタCLの、第2のN型半導体層およびコンタクト層に積層される部分にそれぞれ貫通孔が形成され、この貫通孔にアノード電極k,rおよび制御電極v,wが設けられる。セレクト信号伝送路CSLは、制御電極v,wに接続される第3部分を有し、この第3部分は絶縁層20に積層されて設けられる。回路形成基板2のうち、トリガ用サイリスタTRおよびクロック用サイリスタCLのカソード電極61,62が臨む部分には、前述した絶縁層12に形成される貫通孔内導体部が設けられ、この貫通孔導体部を介してSi半導体層11に形成された駆動用ICの基準電位を与える部位に電気的に接続される。
さらにトリガ用サイリスタTRおよびクロック用サイリスタCLがオン状態で発する光を遮光または減光するために、トリガ用サイリスタTRおよびクロック用サイリスタCLを部分的に覆う遮光膜36が形成される。遮光膜36は、出力トリガ信号用接続パッドTRAまたはクロック信号用接続パッドCLAと一体に接続される。
プルアップ抵抗RQは、前述したプルアップ抵抗RPと同様な構成である。本実施の形態では、プルアップ抵抗RQは、第1のN型半導体層、第1のN型半導体層および第2のN型半導体層から成る積層体のうちの第2のN型半導体層によって実現される。絶縁層20は、プルアップ抵抗RQを覆って形成される。絶縁層20のうちプルアップ抵抗RQとセレクト信号伝送路CSLおよび電源用パッドVsとが接続すべき部位には貫通孔が形成され、第2のN型半導体層53の一端部は、セレクト信号伝送路CSLと接続され、第2のN型半導体層53の他端部は、電源用パッドVsと接続される。
トリガ用サイリスタTRと、クロック用サイリスタCLと、プルアップ抵抗RQと出力トリガ信号用接続パッドTRAと、クロック信号用接続パッドCLAと、電源用パッドVsとは、各接続パッドA,Gの配列方向に並んで、接続パッドA,Gの間などに設けられるので、発光素子アレイチップL3が、発光素子アレイチップL2と同様の大きさとすることができる。
図14は、4個以上の発光素子アレイチップL3を一列に並べて発光装置を構成する場合に、各発光素子アレイチップL3の、トリガ用サイリスタTRと、クロック用サイリスタCLと、プルアップ抵抗RQとの接続関係を示す等価回路図である。図14では、発光素子アレイチップL3の配列方向Xに第1番から順番に番号を付し、特定の順番の発光素子アレイチップL3について示す場合には、参照符号の末尾に順番に対応する番号を付して区別するものとする。
図14に示すように、4個以上の発光素子アレイチップL3を用いて発光装置を構成する場合には、複数のクロック信号伝送路CLLを設けることによって、互いに隣接する発光素子アレイチップL3に、異なったタイミングのクロック信号が入力されるように構成する。図14では、2本のクロック信号伝送路CLL1,CLL2が設けられている場合を例示する。2本のクロック信号伝送路CLL1,CLL2にクロック信号を供給する駆動用ICの出力端子φ1,φ2からは、ハイ(H)レベルとロー(L)レベルが互いに反転した電圧が出力される。クロック信号出力端子φ1,φ2の電圧がハイ(H)レベルのとき、クロック信号が供給されるということにする。クロック信号出力端子φ1,φ2には、負荷抵抗RC1,RC2がそれぞれ接続され、この負荷抵抗RC1,RC2を介してクロック信号が各発光素子アレイチップL3のクロック信号用接続パッドCLAに供給される。ここで、光素子アレイの配列方向に沿って、奇数番目のクロック信号用接続パッドCLAはクロック信号伝送路CLL1に接続され、偶数番目のクロック用サイリスタCLはクロック信号伝送路CLL2に接続される。こうして、互いに隣接する発光素子アレイチップL3のクロック用サイリスタCLのアノード電極rは、それぞれ、異なるクロック信号伝送路CLLに接続されて、異なるタイミングのクロック信号が与えられることになる。また電源用パッドVsには、予め定める電位Vccが与えられる。
また図14に示すように、発光素子アレイチップL3の配列方向Xの順に第y(yは自然数)番目の発光素子アレイチップL3の接続パッドCSGyは、第y番目の発光素子アレイチップL3の出力トリガ信号用接続パッドTRAと接続される。このように接続することによって、各発光素子アレイチップL3のトリガ用サイリスタTRのアノード電極kには、正の電位Vccが付与される。
次に、図14に示す等価回路図において、第1番目の発光素子アレイチップL1の接続パッドCSGに入力された入力トリガ信号(スタート信号)が、発光素子アレイチップL1の配列順に順次転送される原理について説明する。図15は、図14に示す等価回路の動作を示すタイミングチャートであり、横軸は基準時刻からの経過時間を表し、縦軸は各端子の電圧または電流の大きさを表す。また図15には、接続パッドCSAに与えられるリセット信号についても示している。図15では、各クロック信号伝送路CLL1,CLL2を伝送するクロック信号を供給するための駆動用ICの出力端子φ1,φ2の電圧波形、第1番目の発光素子アレイチップL2の接続パッドCSG1に入力トリガ信号を供給するための駆動用ICの出力端子φSの電圧波形、および第1〜第4番目の発光素子アレイチップL3の接続パッドCSG1〜CSG4における電圧波形を示す。クロック信号出力端子φ1,φ2および入力トリガ信号出力端子φSは、ハイ(H)レベルのとき5Vの定電圧を出力し、ロー(L)レベルのとき0Vの定電圧を出力する。
時刻t0では、クロック信号出力端子φ1,φ2はロー(L)レベルであり、入力トリガ信号出力端子φSはハイ(H)レベルであるので、いずれの発光素子アレイチップL3のクロック用サイリスタCLもオフ状態である。このとき、接続パッドCSG1〜CSG4の電圧は、プルアップ抵抗RQの前記他端に印加される正の電圧Vccに等しい。
時刻t1では、クロック信号伝送路CLL1にクロック信号を供給する出力端子φ1の電圧がハイ(H)レベルになるとともに、入力トリガ信号出力端子φ2の電圧がロー(L)レベルになる。このとき、クロック用サイリスタCL1のアノード電極r1にハイ(H)レベルの電圧が印加され、制御電極w1にロー(レベル)の電圧が印加される。この状態は、クロック用サイリスタCL1のアノード電極r1にクロック信号が入力され、制御電極w1に入力トリガ信号が入力されていることに相当する。そうすると、クロック用サイリスタCL1はオン状態に遷移するので、接続パッドCSG1の電位はほぼ0Vになる。このとき、第1番目の発光素子アレイチップL3はセレクト状態にあるという。なお、第1番目のトリガ用サイリスタTR1の制御電極v1の電位もほぼ0Vになるので、第1番目のトリガ用サイリスタTR1もオン状態に遷移する。また、第1番目のクロック用サイリスタCL1がオン状態になってアノード電極r1およびカソード電極間に主電流が流れるので、第1番目のクロック信号出力端子φ1に接続された負荷抵抗RC1に電圧降下が生じる。この結果、第1番目のクロック信号伝送路CLL1の電位は、第1番目のクロック用サイリスタCLの駆動電圧のほぼVdに等しくなっている。これによって第1番目の各選択用サイリスタUの制御電極である第1電極fにセレクト信号が与えられることになる。
各接続パッドCSAには、出力端子φ1および出力端子φ2の電圧レベルが切換わるときの、わずかな時間にローレベルの電位(基準電位)が与えられ、それ以外ではハイレベルの電位が与えられる。これによって、選択用サイリスタUの第1電極fにセレクト信号が与えられているときに、各接続パッドCSAにハイレベルの電位が与えられると、選択用サイリスタUをオン状態とすることができる。選択用サイリスタUがオン状態のときに、ゲート信号を与えることによって、スイッチ用サイリスタSがオン状態となり、発光用サイリスタTの制御電極に制御信号が与えられる。これによって、前述の実施の形態と同様に、発光信号を与えることによって、発光用サイリスタTを選択的に発光させることができる。また出力端子φ1および出力端子φ2の電圧レベルが切換わるときに、わずかな時間だけ接続パッドCSAローレベルの電位を与えるのは、オン状態となっている選択用サイリスタUをオフ状態にするためである。
第2番目の接続パッドCSG2は、順方向にバイアスされたトリガ用サイリスタTR1のアノード電極kおよび制御電極vに形成されるPN接合ダイオードを介して、第1番目の接続パッドCSG2と接続されることになるので、その電位はPN接合の拡散電位Vd(ほぼ1.5V)に等しくなる。さらに第3番目の接続パッドCSG3の電位は、第2番目の接続パッドCSG2の電位よりもPN接合の拡散電位Vdだけ高くなるので、ほぼ2×Vdに等しい電位になり、同様に第4番目の接続パッドCSG4の電位はほぼ3×Vdに等しくなる。無論、接続パッドCSGの電位は、前記正の電位Vccを超えることはない。本実施の形態では、PN接合の拡散電位にほぼ等しい電位が入力トリガ信号および出力トリガ信号の電圧レベルに相当する。したがって、時刻t1では、第1番目のトリガ用サイリスタTR1のアノード電極k1から出力トリガ信号が出力され、第2番目のクロック用サイリスタCL2の制御電極w2に入力トリガ信号として入力された結果、トリガ信号が転送されたことになる。
時刻t2では、第2番目のクロック信号出力端子φ2の電圧がハイ(H)レベルになるとともに、入力トリガ信号出力端子φSがハイ(H)レベルになる。このとき、第1番目のクロック信号出力端子φ1の電圧はハイ(H)レベルのままであるので、第1番目のクロック用サイリスタCL1はオン状態を維持する。したがって、第1番目の接続パッドCSG1の電位はほぼ0Vのままである。一方、第2番目のクロック用サイリスタCL2は、アノード電極r2にハイ(H)レベルの電圧が印加され、制御電極w2にPN接合の拡散電位Vdにほぼ等しい電位が与えられているので、オン状態に遷移する。そうすると、第2番目の接続パッドCSG2は、オン状態である第2番目のクロック用サイリスタCL2の制御電極w2と接続されているので、その電位はほぼ0Vになる。また、第3番目の接続パッドCSG3は、順方向にバイアスされたPN接合を介して第2番目の接続パッドCSG2と接続されているので、その電位はほぼVdに等しい。また、第4番目の接続パッドCSG4の電位は、ほぼ2×Vdに等しい。時刻t2では、第2番目のクロック用サイリスタCL2のアノード電極r2にクロック信号が入力され、制御電極w2に入力トリガ信号が入力されて、クロック用サイリスタCL2がオン状態に遷移したことに相当する。
ここで、時刻t2では、第3番目のクロック用サイリスタCL3の制御電極w3にはほぼVdに等しい電位が与えられていることになるけれども、第3番目のクロック用サイリスタCL3はオン状態には遷移しない。なぜなら、前述したように負荷抵抗RC1での電圧降下によって、第1番目のクロック信号伝送路CLL1の電位がほぼVdに等しくなるまで低下しているので、第3番目のクロック用サイリスタCL3のアノード電極r3の電位もほぼVdに等しくなっているからである。なお、第1番目のトリガ用サイリスタTR1のアノード電極k1の電位は第2番目の接続パッドCSG2の電位に等しくほぼ0Vであるので、第1番目のトリガ用サイリスタTR1はオフ状態に遷移する。一方、第2番目のトリガ用サイリスタTR2の制御電極v2の電位は第2番目の接続パッドCSG2に等しく0Vであるので、第2番目のトリガ用サイリスタTR2はオン状態に遷移する。
時刻t3では、第1番目のクロック信号出力端子φ1の電圧がロー(L)レベルになる。このとき、第1番目のクロック用サイリスタCL1のアノード電極r1にはロー(L)レベルの電圧が印加されることになるので、第1番目のクロック用サイリスタCL1はオフ状態に遷移する。そうすると、第1番目の接続パッドCSG1は、第1番目のプルアップ抵抗RQ1を介して与えられている正の電圧Vccと等しくなる。ここで、第2番目のクロック信号出力端子φ2に遅れて、第1番目のクロック信号出力端子φ2の電圧を変えたのは、前述したトリガ信号の転送を確実に行うためである。
時刻t4では、第1番目のクロック信号出力端子φ1の電圧がハイ(H)レベルになる。このとき、第3番目のクロック用サイリスタCL3のアノード電極r3にハイ(H)レベルの電圧が印加され、さらに第3番目のクロック用サイリスタCL3の制御電極w3の電位は時刻t2からほぼVdに等しい状態が維持されているので、第3番目のクロック用サイリスタCL3はオン状態に遷移する。そうすると、第3番目のクロック用サイリスタCL3の制御電極w3と接続されている第3番目の接続パッドCSG3の電位はほぼ0ボルトになる。前述したように、順方向にバイアスされたPN接合を介して、第3番目の接続パッドCSG3に接続されている第4番目の接続パッドCSG4の電位はほぼVdに等しくなる。また、第2番目のトリガ用サイリスタTR2のアノード電極k2の電位は第3番目の接続パッドCSG3の電位に等しくほぼ0Vであるので、第2番目のトリガ用サイリスタTR2はオフ状態に遷移する。一方、第3番目のトリガ用サイリスタTR3の制御電極v3の電位は第3番目の接続パッドCSG3に等しく0Vであるので、第3番目のトリガ用サイリスタTR3はオン状態に遷移する。
時刻t5では、第2番目のクロック信号出力端子φ2の電圧がロー(L)レベルになる。このとき、第2番目のクロック用サイリスタCL2のアノード電極r2にはロー(L)レベルの電圧が印加されることになるので、第2番目のクロック用サイリスタCL2はオフ状態に遷移する。そうすると、第2番目の接続パッドCSG2は、第2番目のプルアップ抵抗RQ2を介して与えられる正の電圧Vccと等しくなる。
以下同様に、時刻t6では、第4番目のクロック用サイリスタCL4はオン状態に遷移して、セレクト状態になり、時刻t7では、第3番目のクロック用サイリスタCL3はオフ状態に遷移することによりセレクト状態ではなくなる。
このように、発光素子アレイチップL3の配列方向の順番に、トリガ信号が順次転送され、そのタイミングにあわせてクロック信号が与えられることによって、配列方向の順番に発光素子アレイチップL3が、この発光素子アレイチップL3に含まれる発光用サイリスタTの発光が可能となる選択状態になっていく論理回路が実現されている。本実施の形態では、入力トリガ信号出力端子φ2およびクロック信号出力端子φ1,φ2の合計3個の信号出力端子を用いて、複数の発光素子アレイチップL3を配列方向に沿って順次選択状態にすることができ、複数の発光素子アレイチップL3間での時分割駆動を可能にする。
以上のように発光素子アレイチップL3を複数並べて前述のように接続すると、第1番目の発光素子アレイチップL3のトリガ用サイリスタTRにスタート信号およびクロック信号が入力されるとそのトリガ用サイリスタTRは、第1番目の発光素子アレイチップL3のスイッチ部に対してセレクト信号を与える働きをする。また、そのとき、第1番目の発光素子アレイチップL3のクロック用サイリスタCLは、隣接する発光素子アレイL3のトリガ用サイリスタTRにスタート信号を与える働きをする。そして、第2番目の発光素子アレイチップL3のトリガ用サイリスタにスタート信号が与えられた状態で、クロック信号が入力されると第2番目の発光素子アレイチップL3のスイッチ部にスタート信号が与えられることとなる。その際、第1番目の発光素子アレイチップL3のトリガ用サイリスタTRにはクロック信号が与えられないようにすることによって第1番目の発光素子アレイチップL3のスイッチ部にセレクト信号が与えられないようにすることができる。このようにして、第3番目以後の隣接する発光素子アレイチップL3のトリガ用サイリスタTRにも同様にクロック信号を与えることによって、第1番目から順番にセレクト信号の信号状態を転送することができる。
スイッチ部にセレクト信号が入力されている場合には、さらにゲート信号が入力されているスイッチ部に接続された信号伝送路GHに制御信号が出力され、さらにその信号伝送路GHに接続された発光用サイリスタTに発光信号が入力されると、その発光用サイリスタTは発光する。逆に、スイッチ部の第1信号が入力されていない場合には、各スイッチ部は、第2信号が入力されていても、制御信号を出力することがないので、さらにそのスイッチ部に接続された発光用サイリスタTに発光信号が入力されていても、その発光用サイリスタTは発光しない。
したがって、複数の発光素子アレイチップL3を用いて発光装置を構成する場合には、セレクト信号によって、どの発光素子アレイチップL3に属する発光用サイリスタTを発光させるかを選択することができる。そこで、発光装置を構成する各発光素子アレイチップL3のスイッチ部に順番にセレクト信号を与えて選択状態にすることで、各発光素子アレイチップL3にゲート信号および発光信号を与えるための配線を、複数の発光素子アレイチップL3間で共用する時分割駆動を行うことができる。これによって各発光素子アレイチップL3間で駆動用ICおよび配線を共用することができるので、少ない駆動用IC数および配線数で構成された発光装置が実現できる。またさらに、セレクト信号の信号状態が複数の発光素子アレイチップL3にわたって転送されるので、各発光素子アレイチップL3全てに対して個別にセレクト信号を入力する必要はなくなり、セレクト信号を与えるための駆動用ICのポート数や配線の数を少なくすることができる。またこのような発光装置では、1つを除く残余の発光素子アレイチップL3について、ゲート信号および発光信号を出力可能な駆動用ICを取り除いた構成とすることができ、製造をさらに容易にすることができる。
本実施の形態の発光素子アレイチップL3の製造方法は、前述した発光素子アレイチップL1,L2とほとんど同様であるので、異なる部分についてのみ説明する。発光素子アレイチップL3の製造工程では、前記発光素子アレイチップL2についての第2工程において、選択用サイリスタU、クロック用サイリスタCLおよびトリガ用サイリスタTRのカソード電極q,61,62とをさらに含んで前記パターン層23を形成する。そして、前記第9工程において、複数の発光用サイリスタTのサイリスタ本体を形成するのと同時に、フォトリソグラフィ法およびエッチングによって、スイッチ用サイリスタS、選択用サイリスタU、クロック用サイリスタCLおよびトリガ用サイリスタTRの本体と、プルアップ抵抗RP,RQとを形成する。
そして第10工程において、発光用サイリスタT、スイッチ用サイリスタS、選択用サイリスタU、クロック用サイリスタCLおよびトリガ用サイリスタTRの本体と、プルアップ抵抗RP、RQを覆って、回路形成基板2の全体に積層して絶縁層20を積層する。次いで、絶縁層20には、所定の部分に貫通孔が形成される。
最後に第12工程において、形成した金属層をエッチングして、発光電極4、制御電極5、信号伝送路GHの第2部分、発光用接続部8、および制御用接続部9に加えて、第1電極f、第2電極c、制御電極d、アノード電極e、信号伝送路31およびセレクト信号伝送路CSLの第2部分、セレクト信号伝送路CSLの第3部分、電源用パッドVs、出力トリガ信号用接続パッドTRA、クロック信号用接続パッドCLA、ならびに遮光膜35,36を形成する。
図16は、前述した発光素子アレイチップL1,L2,L3のいずれか1つを含んだ発光装置13を使用した画像形成装置の基本的構成を示す側面図である。発光装置13は、たとえば複数の発光素子アレイチップL1を、前記配列方向Xに複数並べて構成される。画像形成装置87は、電子写真方式の画像形成装置であり、前記発光装置13を、感光体ドラム90への露光装置に使用している。発光装置13Y,13M,13C,13Kは、回路基板に実装され、駆動用回路に制御部96からの制御指令が与えられて動作する。
画像形成装置87は、Y(イエロ)、M(マゼンタ)、C(シアン)、K(ブラック)の4色のカラー画像を形成するタンデム方式を採用した装置であり、大略的に、4つの発光装置13Y,13M,13C,13K、集光部であるレンズアレイ88Y,88M,88C,88K、発光装置13Y,13M,13C,13Kと各駆動用ICとが実装された回路基板およびレンズアレイ88を保持する第1ホルダ89Y,89M,89C,89K、4つの感光体ドラム90Y,90M,90C,90K、4つの現像剤供給部91Y,91M,91C,91K、転写部92である転写ベルト、4つのクリーナ93Y,93M,93C,93K、4つの帯電部94Y,94M,94C,94K、定着部95、ならびに制御部96を含んで構成される。
各発光装置13Y,13M,13C,13Kは、前述した駆動用回路によって各色のカラー画像情報に基づいて駆動される。各発光装置13Y,13M,13C,13Kの発光用サイリスタTからの光は、レンズアレイ88を介して各感光体ドラム90Y,90M,90C,90Kに集光して照射される。レンズアレイ88は、たとえば発光素子の光軸上にそれぞれ配置される複数のレンズを含み、これらのレンズを一体的に形成して構成される。
発光装置13Y,13M,13C,13Kが実装される回路基板およびレンズアレイ88は、第1ホルダ89によって保持される。第1ホルダ89によって、発光用サイリスタTの光照射方向と、レンズアレイ88のレンズの光軸方向とがほぼ一致するようにして位置合わせされる。各感光体ドラム90Y,90M,90C,90Kは、たとえば円筒状の基体表面に感光体層を被着して成り、その外周面には各発光装置13Y,13M,13C,13Kからの光を受けて静電潜像が形成される静電潜像形成位置が設定される。
各感光体ドラム90Y,90M,90C,90Kの周囲には、各静電潜像形成位置を基準として回転方向下流側に向かって順番に、露光された感光体ドラム90Y,90M,90C,90Kに現像剤を供給する現像剤供給部91Y,91M,91C,91K、転写部92、クリーナ93Y,93M,93C,93K、および帯電器である帯電部94Y,94M,94C,94Kがそれぞれ配置される。感光体ドラム90に現像剤によって形成された画像を記録シートに転写する転写部92は、4つの感光体ドラム90Y,90M,90C,90Kに対して共通に設けられる。
前記感光体ドラム90Y,90M,90C,90Kは、第2ホルダ(図示省略)によって保持され、この第2ホルダと第1ホルダ89とは、相対的に固定される。各感光体ドラム90Y,90M,90C,90Kの回転軸方向と、各発光装置13Y,13M,13C,13Kの前記配列方向Xとがほぼ一致するようにして位置合わせされる。転写部92によって、記録シートを搬送し、現像剤によって画像が形成された記録シートは、定着部95に搬送される。定着部95は、記録シートに転写された現像剤を定着させる。感光体ドラム90Y,90M,90C,90Kは、回転駆動部によって回転される。
制御部96は、前述した各駆動用回路に画像情報を与えるとともに、感光体ドラム90Y,90M,90C,90Kを回転駆動する回転駆動部、現像剤供給部91Y,91M,91C,91K、転写部92、帯電部94Y,94M,94C,94Kおよび定着部95の各部を制御する。
このような構成の画像形成装置87では、発光装置13を小形に構成することができるので、設計の自由度が向上され、また発光装置13が安定に動作する信頼性の高いものであるので、良好な画像を安定に形成することができる。
なお、本発明は前述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良などが可能である。
本発明は、その精神または主要な特徴から逸脱することなく、他のいろいろな形態で実施できる。したがって、前述の実施形態はあらゆる点で単なる例示に過ぎず、本発明の範囲は特許請求の範囲に示すものであって、明細書本文には何ら拘束されない。さらに、特許請求の範囲に属する変形や変更は全て本発明の範囲内のものである。
Claims (7)
- 発光信号が与えられる発光電極、制御信号が与えられる制御電極、および基準となる電位が与えられる基準電位電極を有し、前記発光電極に発光信号が与えられていて、かつ前記制御電極に制御信号が与えられているときに発光するn個(nは2以上の整数)の発光素子を有し、前記発光電極が相互に接続される複数の前記発光素子群によって複数の発光素子ブロックに分割される発光素子アレイと、
前記制御信号が伝送される信号伝送路であって、前記発光電極に発光信号を与えたときに、前記各発光素子ブロックに含まれる前記発光素子が個別に発光可能となるように前記制御電極に電気的に接続される複数の信号伝送路と、
前記発光素子アレイが前記基準電位電極を表面に臨ませて搭載され、かつ前記信号伝送路が搭載され、前記発光信号および前記制御信号のうち少なくともいずれか1つを出力する駆動用回路が形成される回路形成基板と、
前記回路形成基板上で相互に隣接する前記発光素子の間の部位に設けられて、前記基準電位電極を相互に接続する導体部とを含むことを特徴とする発光装置。 - 前記駆動用回路は、
第1電極と、
第2電極と、
前記第1電極に第1信号が入力されていて、かつ前記第2電極に第2信号が入力されると、前記制御信号が出力される制御電極を備えるj(jは2以上の整数)個のスイッチ部をさらに含み、
前記j個のスイッチ部の各前記制御電極が前記複数の信号伝送路に個別に接続され、前記j個のスイッチ部の前記第1電極が相互に電気的に接続されることを特徴とする請求項1記載の発光装置。 - 前記駆動用回路は、
前記第1電極に接続され、クロック信号および外部からのスタート信号に応じて前記第1信号を出力する発光開始制御素子と、
前記第1電極に接続され、前記発光開始制御素子が前記第1信号を出力している状態で、外部へのスタート信号を出力する転送制御素子とをさらに含むことを特徴とする請求項2記載の発光装置。 - 前記発光素子ブロックのそれぞれに含まれる発光素子は、それぞれ異なる前記信号伝送路に接続されることを特徴とする請求項1記載の発光装置。
- 前記信号伝送路の数は、前記発光素子ブロックのそれぞれに含まれる発光素子の数に等しいことを特徴とする請求項4記載の発光装置。
- 請求項1〜5のいずれか1つに記載の発光装置の製造方法であって、
薄膜形成プロセス用基板上に犠牲層を形成する工程と、
前記犠牲層に積層して導電層を形成する工程と、
前記導電層に積層して複数の半導体層を形成する工程と、
前記半導体層に積層して支持層を形成する工程と、
前記支持層に積層して支持体を接着する工程と、
前記犠牲層を溶解することによって前記導電層から前記薄膜形成プロセス用基板を離脱させる工程と、
前記薄膜形成プロセス用基板を離脱させた前記導電層を、前記駆動用回路の少なくとも一部を構成する集積回路を有する前記回路形成基板に貼り合わせて、前記回路形成基板と前記導電層とを接合する工程と、
前記半導体層から前記支持層および前記支持体を分離する工程と、
前記回路形成基板に接合された前記半導体層をメサ形にエッチングして複数の発光素子本体を形成する工程と、
前記導電層のうち、前記複数の発光素子本体が積層される部分および発光素子本体の間の部分を除く残余の部分を除去して、前記基準電位電極および前記導体部を形成する工程と、
前記発光素子本体に前記発光電極および前記制御電極を形成する工程とを含むことを特徴とする発光装置の製造方法。 - 請求項1〜5のいずれか1つに記載の発光装置と、
感光体ドラムと、
前記感光体ドラムを帯電する帯電部と、
前記感光体ドラムに前記発光素子アレイの発光素子からの光を集光する集光部と、
前記発光装置からの光が前記集光部によって集光されて露光された前記感光体ドラムに現像剤を供給する現像剤供給部と、
前記感光体ドラムに現像剤によって形成された画像を記録シートに転写する転写部と、
記録シートに転写された現像剤を定着させる定着部とを含むことを特徴とする画像形成装置。
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