JP2002134788A - 自己走査型発光素子アレイおよびその駆動方法 - Google Patents
自己走査型発光素子アレイおよびその駆動方法Info
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- JP2002134788A JP2002134788A JP2000325462A JP2000325462A JP2002134788A JP 2002134788 A JP2002134788 A JP 2002134788A JP 2000325462 A JP2000325462 A JP 2000325462A JP 2000325462 A JP2000325462 A JP 2000325462A JP 2002134788 A JP2002134788 A JP 2002134788A
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Abstract
(57)【要約】
【課題】 書込み信号φI ラインの数を１本のまま、２
個のサイリスタを同時に点灯できる自己走査型発光素子
アレイを提供する。 【解決手段】 φI ライン１０と発光部サイリスタＬの
アノード端子との間に、抵抗ＲA を設ける。抵抗ＲA の
値は、１個の発光素子に流す電流では隣接する発光部サ
イリスタが発光せず、２倍の電流を流したとき、隣接す
る発光部サイリスタも同時に発光するように選ばれる。
個のサイリスタを同時に点灯できる自己走査型発光素子
アレイを提供する。 【解決手段】 φI ライン１０と発光部サイリスタＬの
アノード端子との間に、抵抗ＲA を設ける。抵抗ＲA の
値は、１個の発光素子に流す電流では隣接する発光部サ
イリスタが発光せず、２倍の電流を流したとき、隣接す
る発光部サイリスタも同時に発光するように選ばれる。
Description
【０００１】
【発明の属する技術分野】本発明は、自己走査型発光素
子アレイ、特に、１チップ上で２個のサイリスタを同時
に点灯できるようにした自己走査型発光素子アレイ、お
よびその駆動方法に関する。
子アレイ、特に、１チップ上で２個のサイリスタを同時
に点灯できるようにした自己走査型発光素子アレイ、お
よびその駆動方法に関する。
【０００２】
【従来の技術】光プリンタの書込みヘッド（光書込みヘ
ッド）は、感光ドラムに光を露光させるための光源であ
り、発光素子アレイを有している。光書込みヘッドを備
える光プリンタの原理図を図１に示す。円筒形の感光ド
ラム５の表面に、アモルファスＳｉ等の光導電性を持つ
材料（感光体）が作られている。このドラムはプリント
の速度で回転している。回転しているドラムの感光体表
面を、帯電器６で一様に帯電させる。そして、光書込み
ヘッド７で、印字するドットイメージの光を感光体上に
照射し、光の当たったところの帯電を中和し、潜像を形
成する。続いて、現像器８で感光体上の帯電状態にした
がって、トナーを感光体上につける。そして、転写器１
０でカセット１２中から送られてきた用紙１４上に、ト
ナーを転写する。用紙は、定着器１６にて熱等を加えら
れ定着され、スタッカ１８に送られる。一方、転写の終
了したドラムは、消去ランプ２０で帯電が全面にわたっ
て中和され、清掃器２２で残ったトナーが除去される。
ッド）は、感光ドラムに光を露光させるための光源であ
り、発光素子アレイを有している。光書込みヘッドを備
える光プリンタの原理図を図１に示す。円筒形の感光ド
ラム５の表面に、アモルファスＳｉ等の光導電性を持つ
材料（感光体）が作られている。このドラムはプリント
の速度で回転している。回転しているドラムの感光体表
面を、帯電器６で一様に帯電させる。そして、光書込み
ヘッド７で、印字するドットイメージの光を感光体上に
照射し、光の当たったところの帯電を中和し、潜像を形
成する。続いて、現像器８で感光体上の帯電状態にした
がって、トナーを感光体上につける。そして、転写器１
０でカセット１２中から送られてきた用紙１４上に、ト
ナーを転写する。用紙は、定着器１６にて熱等を加えら
れ定着され、スタッカ１８に送られる。一方、転写の終
了したドラムは、消去ランプ２０で帯電が全面にわたっ
て中和され、清掃器２２で残ったトナーが除去される。
【０００３】光書込みヘッド７の構造を図２に示す。光
書込みヘッドは発光素子アレイ２４と、正立等倍光学
系、例えばロッドレンズアレイ２６で構成され、レンズ
の焦点が感光ドラム５上に結ぶようになっている。
書込みヘッドは発光素子アレイ２４と、正立等倍光学
系、例えばロッドレンズアレイ２６で構成され、レンズ
の焦点が感光ドラム５上に結ぶようになっている。
【０００４】本発明者らは、自己走査型の発光素子アレ
イの構成要素として、ｐｎｐｎ構造を持つ３端子発光サ
イリスタに注目し、既に特許出願（特開平１−２３８９
６２号公報、特願平２−１４５８４号公報、特開平２−
９２６５０号公報、特開平２−９２６５１号公報）し、
光プリンタ用光源として実装上簡便となること、発光素
子ピッチを細かくできること、コンパクトな自己走査型
発光素子アレイを作製できること等を示した。
イの構成要素として、ｐｎｐｎ構造を持つ３端子発光サ
イリスタに注目し、既に特許出願（特開平１−２３８９
６２号公報、特願平２−１４５８４号公報、特開平２−
９２６５０号公報、特開平２−９２６５１号公報）し、
光プリンタ用光源として実装上簡便となること、発光素
子ピッチを細かくできること、コンパクトな自己走査型
発光素子アレイを作製できること等を示した。
【０００５】さらに本発明者らは、転送サイリスタアレ
イをシフト部として、発光部である発光サイリスタアレ
イと分離した構造の自己走査型発光素子アレイを提案し
ている（特開平２−２６３６６８号公報）。
イをシフト部として、発光部である発光サイリスタアレ
イと分離した構造の自己走査型発光素子アレイを提案し
ている（特開平２−２６３６６８号公報）。
【０００６】従来の自己走査型発光素子アレイの回路例
を図３に示す。２相クロックパルスφ１，φ２で駆動す
るシフト部（サイリスタＴ0 ，Ｔ1 ，Ｔ2 ，…）と、シ
フト部の指定によって発光可能となる発光部（サイリス
タＬ0 ，Ｌ1 ，Ｌ2 ，…）からなっている。転送部サイ
リスタのゲートを互いに電気的に接続するのにダイオー
ドＤ0 ，Ｄ1 ，Ｄ2 ，…を用いている。ＶGKは電源（通
常＋５Ｖ）であり、負荷抵抗ＲL を経て各転送部サイリ
スタのゲート電極Ｇ0 ，Ｇ1 ，Ｇ2 ，…に接続されてい
る。また、転送部サイリスタのゲート電極は、発光部サ
イリスタのゲート電極にも接続される。転送部サイリス
タＴ0 のゲート電極にはスタートパルスφS が加えら
れ、転送部サイリスタのアノード電極には、交互に転送
用クロックパルスφ１，φ２が加えられ、発光部サイリ
スタのアノード電極には、書込み信号φI が加えられ
る。
を図３に示す。２相クロックパルスφ１，φ２で駆動す
るシフト部（サイリスタＴ0 ，Ｔ1 ，Ｔ2 ，…）と、シ
フト部の指定によって発光可能となる発光部（サイリス
タＬ0 ，Ｌ1 ，Ｌ2 ，…）からなっている。転送部サイ
リスタのゲートを互いに電気的に接続するのにダイオー
ドＤ0 ，Ｄ1 ，Ｄ2 ，…を用いている。ＶGKは電源（通
常＋５Ｖ）であり、負荷抵抗ＲL を経て各転送部サイリ
スタのゲート電極Ｇ0 ，Ｇ1 ，Ｇ2 ，…に接続されてい
る。また、転送部サイリスタのゲート電極は、発光部サ
イリスタのゲート電極にも接続される。転送部サイリス
タＴ0 のゲート電極にはスタートパルスφS が加えら
れ、転送部サイリスタのアノード電極には、交互に転送
用クロックパルスφ１，φ２が加えられ、発光部サイリ
スタのアノード電極には、書込み信号φI が加えられ
る。
【０００７】なお図中、１０はφI ライン，１２はＶGK
ライン，１４はφ１ライン，１６はφ２ラインを示して
いる。また、Ｒ１，Ｒ２，ＲI は、φ１ライン，φ２ラ
イン，φI ラインに挿入された電流制限抵抗、ＲS はス
タートパルス用の電流制限抵抗を示している。
ライン，１４はφ１ライン，１６はφ２ラインを示して
いる。また、Ｒ１，Ｒ２，ＲI は、φ１ライン，φ２ラ
イン，φI ラインに挿入された電流制限抵抗、ＲS はス
タートパルス用の電流制限抵抗を示している。
【０００８】いま、ｎ番目のシフト部サイリスタＴn が
オンしているとき、書込み信号φIをＨとすると、選択
的にシフト部サイリスタＴn に対応する発光部サイリス
タＬ n がオンする。これは、サイリスタＴn とサイリス
タＬn のゲート同士は直接接続され同電位となってお
り、サイリスタＴn がオンしている場合、発光部サイリ
スタＬn のゲート電位は、ほとんど基板電位となり、最
も低い電位となるからである。次に低い電位となる発光
部サイリスタは、サイリスタＬn+1 のゲートであり、結
合ダイオードＤn の電圧降下分の約１Ｖ高い値となる。
この状態で、書込み信号φI ラインをＨの電圧（例えば
＋５Ｖ）に引き上げると、ゲート電位が最も低いサイリ
スタＬn が最も早くオンする。ひとたびオンすると、サ
イリスタＬ n のアノードの電圧は、ｐｎ接合の順方向電
圧の約１Ｖに固定される。発光部の全てのサイリスタの
アノードはφI ライン１０に直接接続されているので、
次にゲート電位の高いサイリスタＬn+1 は、ゲート・ア
ノード間の電位差が無くなりオンできなくなる。このた
め、従来の構成の自己走査型発光素子アレイでは、φ I
ライン１本あたり１個のサイリスタしか同時に点灯でき
ない。
オンしているとき、書込み信号φIをＨとすると、選択
的にシフト部サイリスタＴn に対応する発光部サイリス
タＬ n がオンする。これは、サイリスタＴn とサイリス
タＬn のゲート同士は直接接続され同電位となってお
り、サイリスタＴn がオンしている場合、発光部サイリ
スタＬn のゲート電位は、ほとんど基板電位となり、最
も低い電位となるからである。次に低い電位となる発光
部サイリスタは、サイリスタＬn+1 のゲートであり、結
合ダイオードＤn の電圧降下分の約１Ｖ高い値となる。
この状態で、書込み信号φI ラインをＨの電圧（例えば
＋５Ｖ）に引き上げると、ゲート電位が最も低いサイリ
スタＬn が最も早くオンする。ひとたびオンすると、サ
イリスタＬ n のアノードの電圧は、ｐｎ接合の順方向電
圧の約１Ｖに固定される。発光部の全てのサイリスタの
アノードはφI ライン１０に直接接続されているので、
次にゲート電位の高いサイリスタＬn+1 は、ゲート・ア
ノード間の電位差が無くなりオンできなくなる。このた
め、従来の構成の自己走査型発光素子アレイでは、φ I
ライン１本あたり１個のサイリスタしか同時に点灯でき
ない。
【０００９】
【発明が解決しようとする課題】光プリンタの印刷速度
を上げるためには、感光ドラム上での露光エネルギーを
大きくする必要がある。露光エネルギーは、サイリスタ
の光出力（仕事率の次元を持つ）と露光時間の積なの
で、露光エネルギーを大きくするには、光出力を大きく
するか、露光時間を長くすることが必要になる。
を上げるためには、感光ドラム上での露光エネルギーを
大きくする必要がある。露光エネルギーは、サイリスタ
の光出力（仕事率の次元を持つ）と露光時間の積なの
で、露光エネルギーを大きくするには、光出力を大きく
するか、露光時間を長くすることが必要になる。
【００１０】光出力を大きくするには、サイリスタの構
造が同じであれば、電流を増やすことになるが、素子寿
命に影響するのでむやみに電流を増やすことはできな
い。例えば、Ａｌ配線の寿命を決める、エレクトロマイ
グレーションの進む速度は、電流の１．６〜４乗に比例
することが知られ、電流を大きくすると、劇的に寿命が
短くなるおそれがある。
造が同じであれば、電流を増やすことになるが、素子寿
命に影響するのでむやみに電流を増やすことはできな
い。例えば、Ａｌ配線の寿命を決める、エレクトロマイ
グレーションの進む速度は、電流の１．６〜４乗に比例
することが知られ、電流を大きくすると、劇的に寿命が
短くなるおそれがある。
【００１１】一方、露光時間を長くするには、同時に発
光できるサイリスタの数を増やす必要がある。しかし、
従来の技術では、同時に発光できるサイリスタの数を増
やすにはφI ラインの本数を増やさなければならず、こ
の方法では、φI ラインの増加分だけ素子面積および、
取出し端子が増えるという問題点があった。素子面積の
増加はチップコストの増加となり、取出し端子数の増加
は組立コストおよび駆動回路の複雑化を招く。
光できるサイリスタの数を増やす必要がある。しかし、
従来の技術では、同時に発光できるサイリスタの数を増
やすにはφI ラインの本数を増やさなければならず、こ
の方法では、φI ラインの増加分だけ素子面積および、
取出し端子が増えるという問題点があった。素子面積の
増加はチップコストの増加となり、取出し端子数の増加
は組立コストおよび駆動回路の複雑化を招く。
【００１２】本発明の目的は、φI ラインの数を１本の
まま、２個のサイリスタを同時に点灯できる自己走査型
発光素子アレイを提供することにある。
まま、２個のサイリスタを同時に点灯できる自己走査型
発光素子アレイを提供することにある。
【００１３】
【課題を解決するための手段】本発明の第１の態様は、
自己走査型発光素子アレイである。本発明は、しきい電
圧もしくはしきい電流が外部から電気的に制御可能な３
端子転送素子多数個を、一次元的に配列し、隣接する転
送素子のしきい電圧もしくはしきい電流を制御する制御
電極を、電圧もしくは電流の一方向性をもつ電気的手段
にて互いに接続し、前記一次元的に配列された各転送素
子の残りの２電極のうちの一方に、外部から２相のクロ
ックパルスを、それぞれ１素子おきに供給する２本のク
ロックパルスラインを設け、一方の相のクロックパルス
により、ある転送素子がオンしているとき、その転送素
子近傍の転送素子のしきい電圧もしくはしきい電流を、
前記電気的手段を介して変化させ、他方の相のクロック
パルスにより、前記ある転送素子の隣接する転送素子を
オンさせ、発光のためのしきい電圧もしくはしきい電流
が外部から電気的に制御可能な３端子発光素子多数個
を、一次元的に配列し、前記転送素子の各制御電極を、
前記発光素子の対応する制御電極に接続し、前記各発光
素子の残りの２電極の一方に、発光のための書込み信号
を印加する１本の書込み信号ラインを設けた自己走査型
発光素子アレイにおいて、前記各発光素子の残りの２電
極の一方は、抵抗を介して、前記書込み信号ラインに接
続されていることを特徴とする。
自己走査型発光素子アレイである。本発明は、しきい電
圧もしくはしきい電流が外部から電気的に制御可能な３
端子転送素子多数個を、一次元的に配列し、隣接する転
送素子のしきい電圧もしくはしきい電流を制御する制御
電極を、電圧もしくは電流の一方向性をもつ電気的手段
にて互いに接続し、前記一次元的に配列された各転送素
子の残りの２電極のうちの一方に、外部から２相のクロ
ックパルスを、それぞれ１素子おきに供給する２本のク
ロックパルスラインを設け、一方の相のクロックパルス
により、ある転送素子がオンしているとき、その転送素
子近傍の転送素子のしきい電圧もしくはしきい電流を、
前記電気的手段を介して変化させ、他方の相のクロック
パルスにより、前記ある転送素子の隣接する転送素子を
オンさせ、発光のためのしきい電圧もしくはしきい電流
が外部から電気的に制御可能な３端子発光素子多数個
を、一次元的に配列し、前記転送素子の各制御電極を、
前記発光素子の対応する制御電極に接続し、前記各発光
素子の残りの２電極の一方に、発光のための書込み信号
を印加する１本の書込み信号ラインを設けた自己走査型
発光素子アレイにおいて、前記各発光素子の残りの２電
極の一方は、抵抗を介して、前記書込み信号ラインに接
続されていることを特徴とする。
【００１４】前記抵抗の値は、１個の発光素子に流す電
流では隣接する発光素子が発光せず、２倍の電流を流し
たとき、隣接する発光素子も同時に発光するように選ば
れる。
流では隣接する発光素子が発光せず、２倍の電流を流し
たとき、隣接する発光素子も同時に発光するように選ば
れる。
【００１５】前記３端子転送素子および前記３端子発光
素子は、ｐｎｐｎ構造の３端子発光サイリスタよりな
る。この場合、前記抵抗は、（１）前記ｐｎｐｎ構造の
最上層の保護膜上に形成された抵抗体で、（２）前記発
光素子の残りの２電極の一方の電極上に形成された抵抗
体で、（３）前記ｐｎｐｎ構造の最上層である半導体層
の不純物濃度を調整して、この半導体層上に形成され
る、前記発光素子の残りの２電極のうちの一方の電極と
の間の接触抵抗で、あるいは、（４）前記発光素子であ
る発光サイリスタの寄生抵抗で形成できる。
素子は、ｐｎｐｎ構造の３端子発光サイリスタよりな
る。この場合、前記抵抗は、（１）前記ｐｎｐｎ構造の
最上層の保護膜上に形成された抵抗体で、（２）前記発
光素子の残りの２電極の一方の電極上に形成された抵抗
体で、（３）前記ｐｎｐｎ構造の最上層である半導体層
の不純物濃度を調整して、この半導体層上に形成され
る、前記発光素子の残りの２電極のうちの一方の電極と
の間の接触抵抗で、あるいは、（４）前記発光素子であ
る発光サイリスタの寄生抵抗で形成できる。
【００１６】また、本発明の第２の態様は、自己走査型
発光素子アレイの駆動方法である。この方法によれば、
転送素子がオンしているときに、制御電極がこの転送素
子の制御電極に接続されている発光素子の一方の電極に
印加される書込み信号を、１個の発光素子が点灯する場
合と、２個の隣接する発光素子が同時に点灯する場合と
に制御することを特徴とする。
発光素子アレイの駆動方法である。この方法によれば、
転送素子がオンしているときに、制御電極がこの転送素
子の制御電極に接続されている発光素子の一方の電極に
印加される書込み信号を、１個の発光素子が点灯する場
合と、２個の隣接する発光素子が同時に点灯する場合と
に制御することを特徴とする。
【００１７】
【発明の実施の形態】図４に、本発明の自己走査型発光
素子アレイの一実施形態の等価回路図を示す。基本的に
は、図３の回路にほぼ同じであり、したがって図３と同
じ構成要素には、図３と同じ参照番号または記号を付し
て示してある。
素子アレイの一実施形態の等価回路図を示す。基本的に
は、図３の回路にほぼ同じであり、したがって図３と同
じ構成要素には、図３と同じ参照番号または記号を付し
て示してある。
【００１８】本実施の形態によれば、図３の回路におい
て、φI ラインと発光部サイリスタのアノード端子との
間に、適切な値の抵抗ＲA を設ける。
て、φI ラインと発光部サイリスタのアノード端子との
間に、適切な値の抵抗ＲA を設ける。
【００１９】このような構成の自己走査型発光素子アレ
イにおいて、いま、シフト部サイリスタＴn がオンして
いるとき、サイリスタＴn とゲートが接続されている発
光部サイリスタＬn のＩ−Ｖ特性の例を図５に実線で示
す。図５において、横軸は電流を、縦軸は電圧を示す。
シフト部サイリスタＴn がオンしているため、発光部サ
イリスタＬn は単純なダイオードと同じ直線状のＩ−Ｖ
特性となっている。すなわち、順方向立上がり電圧が約
１Ｖ、直線の傾きは抵抗ＲA の抵抗値（以降、ＲA は抵
抗値を示すこともある）に相当し、この図では、５０Ω
である。一方、発光部サイリスタＬn の右隣のサイリス
タＬn+1 のゲートは、結合ダイオードＤ n の電圧降下分
（約１Ｖ）高い電圧がかけられているので、φI ライン
が（２＋α）Ｖの電圧がかからないとオンできない。も
し、サイリスタＬn と同時にサイリスタＬn+1 を点灯し
ようとすると、電流を増やしていき、φI の電圧がサイ
リスタＬn+1 のオン電圧（しきい電圧）を超えればよ
い。このとき、Ｉ−Ｖ特性曲線は、図５において実線か
ら破線に乗り移る。
イにおいて、いま、シフト部サイリスタＴn がオンして
いるとき、サイリスタＴn とゲートが接続されている発
光部サイリスタＬn のＩ−Ｖ特性の例を図５に実線で示
す。図５において、横軸は電流を、縦軸は電圧を示す。
シフト部サイリスタＴn がオンしているため、発光部サ
イリスタＬn は単純なダイオードと同じ直線状のＩ−Ｖ
特性となっている。すなわち、順方向立上がり電圧が約
１Ｖ、直線の傾きは抵抗ＲA の抵抗値（以降、ＲA は抵
抗値を示すこともある）に相当し、この図では、５０Ω
である。一方、発光部サイリスタＬn の右隣のサイリス
タＬn+1 のゲートは、結合ダイオードＤ n の電圧降下分
（約１Ｖ）高い電圧がかけられているので、φI ライン
が（２＋α）Ｖの電圧がかからないとオンできない。も
し、サイリスタＬn と同時にサイリスタＬn+1 を点灯し
ようとすると、電流を増やしていき、φI の電圧がサイ
リスタＬn+1 のオン電圧（しきい電圧）を超えればよ
い。このとき、Ｉ−Ｖ特性曲線は、図５において実線か
ら破線に乗り移る。
【００２０】さて、ＲA ＝０の場合、すなわち図３の回
路の場合、サイリスタの内部抵抗を無視するなら、Ｉ−
Ｖ特性曲線は水平となり、いくら電流を流しても、サイ
リスタＬn+1 のしきい電圧を超えることができない。こ
れが、従来の自己走査型発光素子アレイにおいてφI ラ
イン１本あたり１サイリスタしか点灯できなかった理由
である。
路の場合、サイリスタの内部抵抗を無視するなら、Ｉ−
Ｖ特性曲線は水平となり、いくら電流を流しても、サイ
リスタＬn+1 のしきい電圧を超えることができない。こ
れが、従来の自己走査型発光素子アレイにおいてφI ラ
イン１本あたり１サイリスタしか点灯できなかった理由
である。
【００２１】図４の回路において、抵抗値ＲA は、１個
のサイリスタに流す電流では、隣りのサイリスタが点灯
せず、かつ、２倍の電流を流したときに、隣のサイリス
タも点灯するように選ぶ。すなわち、サイリスタを点灯
させようとしている電流がＩ L のとき、
のサイリスタに流す電流では、隣りのサイリスタが点灯
せず、かつ、２倍の電流を流したときに、隣のサイリス
タも点灯するように選ぶ。すなわち、サイリスタを点灯
させようとしている電流がＩ L のとき、
【００２２】
【数１】ＶD ＋ＲA ×ＩL ＜Ｖth(n+1)＜ＶD ＋ＲA ×
２ＩL ただし、Ｖth(n+1)は、サイリスタＬn+1 のしきい電
圧、ＶD は、サイリスタのｐｎ接合の立上がり電圧であ
る。ＲA について解くと、
２ＩL ただし、Ｖth(n+1)は、サイリスタＬn+1 のしきい電
圧、ＶD は、サイリスタのｐｎ接合の立上がり電圧であ
る。ＲA について解くと、
【００２３】
【数２】（Ｖth(n+1)−ＶD ）／ＩL ＞＋ＲA ＞（Ｖ
th(n+1)−ＶD ）／２ＩL 例えば、Ｖth(n+1)＝２．１Ｖ，ＩL ＝１５ｍＡ，ＶD
＝１Ｖとすると、 ７３．３Ω＞ＲA ＞３６．７Ω となる。
th(n+1)−ＶD ）／２ＩL 例えば、Ｖth(n+1)＝２．１Ｖ，ＩL ＝１５ｍＡ，ＶD
＝１Ｖとすると、 ７３．３Ω＞ＲA ＞３６．７Ω となる。
【００２４】このような値の抵抗ＲA を、ｐｎｐｎ構造
の３端子発光サイリスタに作り込む第１の例を図６に示
す。（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ′線断面
図である。
の３端子発光サイリスタに作り込む第１の例を図６に示
す。（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ′線断面
図である。
【００２５】３端子発光サイリスタは、基本的に、ｎ型
半導体基板１６０上に、ｎ型半導体基板１６１，ｐ型半
導体層１６２，ｎ型半導体層１６３，ｐ型半導体層１６
４が順次積層されている。保護膜１５０上に、φI ライ
ン（Ａｌ配線）１２０，発光部サイリスタのアノード電
極１１２へのＡｌ配線１１９、ゲート電極１３２へのＡ
ｌ配線１３０が設けられている。抵抗ＲA は、Ａｌ配線
１２０とＡｌ配線１１９との間の保護膜１５０上に設け
られたＣｒＳｉＯサーメットよりなる薄膜抵抗により形
成される。ここでは、抵抗体として、ＣｒＳｉＯサーメ
ットを用いたが、他のサーメット（ＡｕＳｉＯ，ＡｇＳ
ｉＯなど）でもよく、また、Ｎｉ，Ｃｒ，ＮｉＣｒ，
Ｗ，Ｐｔ，Ｐｄなどの、金属被膜を抵抗体に用いても良
い。
半導体基板１６０上に、ｎ型半導体基板１６１，ｐ型半
導体層１６２，ｎ型半導体層１６３，ｐ型半導体層１６
４が順次積層されている。保護膜１５０上に、φI ライ
ン（Ａｌ配線）１２０，発光部サイリスタのアノード電
極１１２へのＡｌ配線１１９、ゲート電極１３２へのＡ
ｌ配線１３０が設けられている。抵抗ＲA は、Ａｌ配線
１２０とＡｌ配線１１９との間の保護膜１５０上に設け
られたＣｒＳｉＯサーメットよりなる薄膜抵抗により形
成される。ここでは、抵抗体として、ＣｒＳｉＯサーメ
ットを用いたが、他のサーメット（ＡｕＳｉＯ，ＡｇＳ
ｉＯなど）でもよく、また、Ｎｉ，Ｃｒ，ＮｉＣｒ，
Ｗ，Ｐｔ，Ｐｄなどの、金属被膜を抵抗体に用いても良
い。
【００２６】なお、ｎ型半導体基板１６０の裏面には共
通の裏面電極１００が設けられている。
通の裏面電極１００が設けられている。
【００２７】図７は、抵抗ＲA の他の構成例を示す。
（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ′線断面図で
ある。この例では、抵抗ＲA は、Ａｌ配線１１９とアノ
ード電極１１２の間に、Ｎｉの抵抗体を挿入して構成さ
れている。ここでも、前述の抵抗体と同様の材料を用い
ることができる。
（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ′線断面図で
ある。この例では、抵抗ＲA は、Ａｌ配線１１９とアノ
ード電極１１２の間に、Ｎｉの抵抗体を挿入して構成さ
れている。ここでも、前述の抵抗体と同様の材料を用い
ることができる。
【００２８】さらに、抵抗ＲA は、アノード層１６４の
不純物濃度を調整して、アノード電極１１２との間の接
触抵抗を調整することにより形成することも可能であ
る。また、抵抗ＲA は、オン時のサイリスタの寄生抵抗
で実現しても良い。
不純物濃度を調整して、アノード電極１１２との間の接
触抵抗を調整することにより形成することも可能であ
る。また、抵抗ＲA は、オン時のサイリスタの寄生抵抗
で実現しても良い。
【００２９】なお、図７の例では、アノード電極へのＡ
ｌ配線１１９は、φI 配線１２０に直接に接続されてい
ることに留意されたい。
ｌ配線１１９は、φI 配線１２０に直接に接続されてい
ることに留意されたい。
【００３０】図８は、以上の実施形態の自己走査型発光
素子アレイのφI ラインの駆動回路の例を示す。この駆
動回路は、インバータと、ＭＯＳＦＥＴと、電流制限用
抵抗ＲIa，ＲIbとで構成される。ＶIa，ＶIbはコントロ
ール端子、ＶI は出力端子である。
素子アレイのφI ラインの駆動回路の例を示す。この駆
動回路は、インバータと、ＭＯＳＦＥＴと、電流制限用
抵抗ＲIa，ＲIbとで構成される。ＶIa，ＶIbはコントロ
ール端子、ＶI は出力端子である。
【００３１】コントロール端子ＶIaをＨレベルにする
と、出力端子は抵抗ＲIa経由で＋ＶDDに接続される。さ
らに、コントロール端子ＶIbをＨレベルとすると、抵抗
ＲIaと並列に抵抗ＲIbが接続され、抵抗ＲIa，ＲIbの抵
抗値を同じにしておくとφI の電流が２倍になる。
と、出力端子は抵抗ＲIa経由で＋ＶDDに接続される。さ
らに、コントロール端子ＶIbをＨレベルとすると、抵抗
ＲIaと並列に抵抗ＲIbが接続され、抵抗ＲIa，ＲIbの抵
抗値を同じにしておくとφI の電流が２倍になる。
【００３２】したがって、この駆動回路によれば、１個
のサイリスタを点灯させるには、コントロール端子ＶIa
をＨレベルにし、隣接する２個のサイリスタを同時に点
灯させるには、コントロール端子ＶIa，ＶIbを同時にＨ
レベルにすることになる。
のサイリスタを点灯させるには、コントロール端子ＶIa
をＨレベルにし、隣接する２個のサイリスタを同時に点
灯させるには、コントロール端子ＶIa，ＶIbを同時にＨ
レベルにすることになる。
【００３３】図９は、２つの電流源Ｊa ，Ｊb と、各電
流源の出力に接続されたスイッチＳＷa ，ＳＷb とより
なるφI ライン駆動回路の他の例を示す。各スイッチ
は、コントロール端子ＶIa，ＶIbにより、開／閉が制御
される。すなわち、コントロール端子がＨレベルのとき
スイッチが閉となる。
流源の出力に接続されたスイッチＳＷa ，ＳＷb とより
なるφI ライン駆動回路の他の例を示す。各スイッチ
は、コントロール端子ＶIa，ＶIbにより、開／閉が制御
される。すなわち、コントロール端子がＨレベルのとき
スイッチが閉となる。
【００３４】コントロール端子ＶIaをＨレベルにするこ
とで、スイッチＳＷa が閉じφI 端子に電流源Ｊa の電
流が流れる。さらに、コントロール端子ＶIbをＨレベル
にすると、電流源Ｊa およびＪb から電流が流れる。各
電流源の電流を同一にしておくと、φI 端子に２倍の電
流が流れる。
とで、スイッチＳＷa が閉じφI 端子に電流源Ｊa の電
流が流れる。さらに、コントロール端子ＶIbをＨレベル
にすると、電流源Ｊa およびＪb から電流が流れる。各
電流源の電流を同一にしておくと、φI 端子に２倍の電
流が流れる。
【００３５】したがって、この駆動回路によれば、図８
の駆動回路と同様に、１個のサイリスタを点灯させるに
は、コントロール端子ＶIaをＨレベルにし、隣接する２
個のサイリスタを同時に点灯させるには、コントロール
端子ＶIa，ＶIbを同時にＨレベルにすることになる。
の駆動回路と同様に、１個のサイリスタを点灯させるに
は、コントロール端子ＶIaをＨレベルにし、隣接する２
個のサイリスタを同時に点灯させるには、コントロール
端子ＶIa，ＶIbを同時にＨレベルにすることになる。
【００３６】次に、以上のような駆動回路を用いて、図
４の自己走査型発光素子アレイの駆動方法の一例を説明
する。自己走査型発光素子アレイには、１２００ｄｐｉ
の解像度のものを用いるものとする。
４の自己走査型発光素子アレイの駆動方法の一例を説明
する。自己走査型発光素子アレイには、１２００ｄｐｉ
の解像度のものを用いるものとする。
【００３７】この駆動方法では、高解像度（高画質）の
出力を得たい場合は１２００ｄｐｉでの描画を行い、一
方、低解像度でも十分な用途には６００ｄｐｉでの描画
を行う、すなわち隣接する２個のサイリスタを同時に順
次点灯させるものとする。
出力を得たい場合は１２００ｄｐｉでの描画を行い、一
方、低解像度でも十分な用途には６００ｄｐｉでの描画
を行う、すなわち隣接する２個のサイリスタを同時に順
次点灯させるものとする。
【００３８】図１０（ａ）は、１２００ｄｐｉの高解像
度で描画する場合の駆動波形を、図１０（ｂ）は、６０
０ｄｐｉの低解像度で描画する場合の駆動波形を示す。
度で描画する場合の駆動波形を、図１０（ｂ）は、６０
０ｄｐｉの低解像度で描画する場合の駆動波形を示す。
【００３９】図１０（ａ）において、コントロール端子
ＶIaを、クロックパルスφ１，φ２にそれぞれ対応させ
て、Ｈレベルにする。他方、コントロール端子ＶIbはＬ
レベルのままにしておく。これにより、図４の発光部サ
イリスタは、１個ずつ順次点灯していく。この駆動方法
によれば、１２００ｄｐｉの解像度で描画される。しか
し、この方法では、１個のサイリスタが順次点灯してい
くので、解像度を下げても露光時間は変わらない。した
がって、露光量が変わらないので、印刷速度はほとんど
変わらない。
ＶIaを、クロックパルスφ１，φ２にそれぞれ対応させ
て、Ｈレベルにする。他方、コントロール端子ＶIbはＬ
レベルのままにしておく。これにより、図４の発光部サ
イリスタは、１個ずつ順次点灯していく。この駆動方法
によれば、１２００ｄｐｉの解像度で描画される。しか
し、この方法では、１個のサイリスタが順次点灯してい
くので、解像度を下げても露光時間は変わらない。した
がって、露光量が変わらないので、印刷速度はほとんど
変わらない。
【００４０】図１０（ｂ）において、コントロール端子
ＶIa，ＶIbは、連続する２個のクロックパルスφ１，φ
２にそれぞれ対応させて同じタイミングでＨレベルにす
る。これにより、２個のサイリスタが同時に順次点灯し
ていく。この駆動方法によれば、６００ｄｐｉの解像度
で描画されるが、図１０（ａ）の駆動方法に比べて、露
光時間を２倍にできるので、したがって印刷速度を２倍
にすることができる。
ＶIa，ＶIbは、連続する２個のクロックパルスφ１，φ
２にそれぞれ対応させて同じタイミングでＨレベルにす
る。これにより、２個のサイリスタが同時に順次点灯し
ていく。この駆動方法によれば、６００ｄｐｉの解像度
で描画されるが、図１０（ａ）の駆動方法に比べて、露
光時間を２倍にできるので、したがって印刷速度を２倍
にすることができる。
【００４１】図４の自己走査型発光素子アレイの駆動方
法の他の例を説明する。この駆動方法では、解像度を落
とすことなく、露光量を２倍にできる。その駆動波形例
を図１１に示す。
法の他の例を説明する。この駆動方法では、解像度を落
とすことなく、露光量を２倍にできる。その駆動波形例
を図１１に示す。
【００４２】図４の自己走査型発光素子アレイにおい
て、シフト部のｎ番目のサイリスタがオンした状態で、
コントロール端子ＶIaをＨレベルとすると、発光部のサ
イリスタＬn が点灯する。さらに、コントロール端子Ｖ
IaがＨレベルの状態でコントロール端子ＶIbをＨレベル
とすると、サイリスタＬn+1 も同時に点灯する。図中、
点列Ａは、コントロール端子ＶIaがＨレベルとなること
により、サイリスタＬnが点灯していることを、○印に
ハッチングして示している。さらに、コントロール端子
ＶIbがＨレベルになることにより、サイリスタＬn+1 も
同時に点灯している場合を点列Ｂの○印にハッチングし
て示した。点列Ｂの点は、ｎ＋１番目の点であるので、
右にずらして書いてある。
て、シフト部のｎ番目のサイリスタがオンした状態で、
コントロール端子ＶIaをＨレベルとすると、発光部のサ
イリスタＬn が点灯する。さらに、コントロール端子Ｖ
IaがＨレベルの状態でコントロール端子ＶIbをＨレベル
とすると、サイリスタＬn+1 も同時に点灯する。図中、
点列Ａは、コントロール端子ＶIaがＨレベルとなること
により、サイリスタＬnが点灯していることを、○印に
ハッチングして示している。さらに、コントロール端子
ＶIbがＨレベルになることにより、サイリスタＬn+1 も
同時に点灯している場合を点列Ｂの○印にハッチングし
て示した。点列Ｂの点は、ｎ＋１番目の点であるので、
右にずらして書いてある。
【００４３】１ライン描画後、各ドットの露光量は、点
列Ａ，Ｂの縦に並んだ２個の点が何個点灯しているかで
きまる。０個のとき白丸（無露光）、１個のときハッチ
ングした丸（露光量１単位）、２個のときは黒丸（露光
量２単位）で示した（点列Ｃ）。これによると、黒丸が
並ぶ先頭は必ず露光量が半分となるハッチングした丸と
なっている。
列Ａ，Ｂの縦に並んだ２個の点が何個点灯しているかで
きまる。０個のとき白丸（無露光）、１個のときハッチ
ングした丸（露光量１単位）、２個のときは黒丸（露光
量２単位）で示した（点列Ｃ）。これによると、黒丸が
並ぶ先頭は必ず露光量が半分となるハッチングした丸と
なっている。
【００４４】この駆動方法では、解像度を落とすことな
く、露光量を２倍にできる。ただし、この駆動方法を使
うと、描画ラインの先頭ドットの露光量が他のドットの
半分になってしまう。しかし、電子写真方式では、パタ
ーンによっては原画よりも太ってしまう場合が多いた
め、先頭の露光量を抑えることにより、より原画に忠実
な露光が可能となる。また、必要に応じて、描画ライン
の末尾ドットの露光量も半分にすることも可能である。
く、露光量を２倍にできる。ただし、この駆動方法を使
うと、描画ラインの先頭ドットの露光量が他のドットの
半分になってしまう。しかし、電子写真方式では、パタ
ーンによっては原画よりも太ってしまう場合が多いた
め、先頭の露光量を抑えることにより、より原画に忠実
な露光が可能となる。また、必要に応じて、描画ライン
の末尾ドットの露光量も半分にすることも可能である。
【００４５】
【発明の効果】本発明によれば、φI ラインの数を１本
のまま、２個のサイリスタを同時に点灯できる自己走査
型発光素子アレイを提供できる。したがって、露光時間
を大きくできるので感光ドラム上での露光量が増大する
結果、光プリンタ装置の印刷速度を高めることができ
る。
のまま、２個のサイリスタを同時に点灯できる自己走査
型発光素子アレイを提供できる。したがって、露光時間
を大きくできるので感光ドラム上での露光量が増大する
結果、光プリンタ装置の印刷速度を高めることができ
る。
【図１】光書込みヘッドを備える光プリンタの原理を示
す図である。
す図である。
【図２】光書込みヘッドの構造を示す図である。
【図３】シフト部と発光部とを分離した構造の自己走査
型発光素子アレイの等価回路図である。
型発光素子アレイの等価回路図である。
【図４】本発明の自己走査型発光素子アレイの一実施形
態の等価回路図である。
態の等価回路図である。
【図５】発光部サイリスタのＩ−Ｖ特性を示す図であ
る。
る。
【図６】抵抗ＲA を、ｐｎｐｎ構造の３端子発光サイリ
スタに作り込む第１の例を示す図である。
スタに作り込む第１の例を示す図である。
【図７】抵抗ＲA を、ｐｎｐｎ構造の３端子発光サイリ
スタに作り込む第２の例を示す図である。
スタに作り込む第２の例を示す図である。
【図８】φI ライン駆動回路の第１の例を示す図であ
る。
る。
【図９】φI ライン駆動回路の第２の例を示す図であ
る。
る。
【図１０】駆動方法の第１の例を示す波形図である。
【図１１】駆動方法の第２の例を示す波形図である。
１０ φI ライン １２ ＶGKライン １４ φ１ライン １６ φ２ライン １１２ アノード電極 １１９ Ａｌ配線 １２０ φI ライン １３０ Ａｌ配線 １３２ ゲート電極 １５０ 保護膜 １６０ ｎ型半導体基板 １６２ ｐ型半導体層 １６３ ｎ型半導体層 １６４ ｐ型半導体層
Claims (14)
- 【請求項１】しきい電圧もしくはしきい電流が外部から
電気的に制御可能な３端子転送素子多数個を、一次元的
に配列し、 隣接する転送素子のしきい電圧もしくはしきい電流を制
御する制御電極を、電圧もしくは電流の一方向性をもつ
電気的手段にて互いに接続し、 前記一次元的に配列された各転送素子の残りの２電極の
うちの一方に、外部から２相のクロックパルスを、それ
ぞれ１素子おきに供給する２本のクロックパルスライン
を設け、 一方の相のクロックパルスにより、ある転送素子がオン
しているとき、その転送素子近傍の転送素子のしきい電
圧もしくはしきい電流を、前記電気的手段を介して変化
させ、 他方の相のクロックパルスにより、前記ある転送素子の
隣接する転送素子をオンさせ、 発光のためのしきい電圧もしくはしきい電流が外部から
電気的に制御可能な３端子発光素子多数個を、一次元的
に配列し、 前記転送素子の各制御電極を、前記発光素子の対応する
制御電極に接続し、 前記各発光素子の残りの２電極の一方に、発光のための
書込み信号を印加する１本の書込み信号ラインを設けた
自己走査型発光素子アレイにおいて、 前記各発光素子の残りの２電極の一方は、抵抗を介し
て、前記書込み信号ラインに接続されていることを特徴
とする自己走査型発光素子アレイ。 - 【請求項２】前記抵抗の値は、１個の発光素子に流す電
流では隣接する発光素子が発光せず、２倍の電流を流し
たとき、隣接する発光素子も同時に発光するように選ば
れることを特徴とする請求項１記載の自己走査型発光素
子アレイ。 - 【請求項３】前記３端子転送素子および前記３端子発光
素子は、ｐｎｐｎ構造の３端子発光サイリスタよりなる
ことを特徴とする請求項２記載の自己走査型発光素子ア
レイ。 - 【請求項４】前記抵抗は、前記ｐｎｐｎ構造の最上層の
保護膜上に形成された抵抗体よりなることを特徴とする
請求項３記載の自己走査型発光素子アレイ。 - 【請求項５】前記抵抗は、前記発光素子の残りの２電極
の一方の電極上に形成された抵抗体よりなることを特徴
とする請求項３記載の自己走査型発光素子アレイ。 - 【請求項６】前記抵抗体は、サーメットよりなることを
特徴とする請求項４または５記載の自己走査型発光素子
アレイ。 - 【請求項７】前記サーメットは、ＣｒＳｉＯ，ＡｕＳｉ
ＯまたはＡｇＳｉＯであることを特徴とする請求項６記
載の自己走査型発光素子アレイ。 - 【請求項８】前記抵抗体は、金属被膜よりなることを特
徴とする請求項４または５記載の自己走査型発光素子ア
レイ。 - 【請求項９】前記金属被膜は、Ｎｉ，Ｃｒ，ＮｉＣｒ，
Ｗ，ＰｔまたはＰｄであることを特徴とする請求項８記
載の自己走査型発光素子アレイ。 - 【請求項１０】前記抵抗は、前記ｐｎｐｎ構造の最上層
である半導体層の不純物濃度を調整して、この半導体層
上に形成される、前記発光素子の残りの２電極のうちの
一方の電極との間の接触抵抗により形成されることを特
徴とする請求項３記載の自己走査型発光素子アレイ。 - 【請求項１１】前記抵抗は、前記発光素子である発光サ
イリスタの寄生抵抗により形成されることを特徴とする
請求項３記載の自己走査型発光素子アレイ。 - 【請求項１２】請求項１に記載の自己走査型発光素子ア
レイを駆動する方法において、前記転送素子がオンして
いるときに、制御電極がこの転送素子の制御電極に接続
されている発光素子の前記一方の電極に印加される書込
み信号を、１個の発光素子が点灯する場合と、２個の隣
接する発光素子が同時に点灯する場合とに制御すること
を特徴とする自己走査型発光素子アレイの駆動方法。 - 【請求項１３】前記２個の隣接する発光素子を同時に点
灯させる場合に、解像度を小さくするように、前記書込
み信号を制御することを特徴とする請求項１２記載の自
己走査型発光素子アレイの駆動方法。 - 【請求項１４】前記２個の隣接する発光素子を同時に点
灯させる場合に、前記２相のクロックパルス毎に、前記
書込み信号を制御することを特徴とする請求項１２記載
の自己走査型発光素子アレイの駆動方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000325462A JP4281240B2 (ja) | 2000-10-25 | 2000-10-25 | 自己走査型発光素子アレイおよびその駆動方法 |
| CNB018026516A CN100396497C (zh) | 2000-09-05 | 2001-09-04 | 一种自扫描型发光元件阵列的驱动方法 |
| US10/363,611 US7286259B2 (en) | 2000-09-05 | 2001-09-04 | Self-scanned light-emitting device array, its driving method, and driving circuit |
| EP01961338A EP1316430A1 (en) | 2000-09-05 | 2001-09-04 | Self-scanned light-emitting device array, its driving method, and driving circuit |
| PCT/JP2001/007633 WO2002020272A1 (fr) | 2000-09-05 | 2001-09-04 | Reseau de dispositifs luminescents auto-balayes, son procede et son circuit d'entrainement |
| TW090121959A TW513798B (en) | 2000-09-05 | 2001-09-05 | Self-scanned light-emitting device array, its driving method, and driving circuit |
| US11/840,538 US20070296803A1 (en) | 2000-09-05 | 2007-08-17 | Self-scanning light-emitting element array and driving method and circuit of the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000325462A JP4281240B2 (ja) | 2000-10-25 | 2000-10-25 | 自己走査型発光素子アレイおよびその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002134788A true JP2002134788A (ja) | 2002-05-10 |
| JP4281240B2 JP4281240B2 (ja) | 2009-06-17 |
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ID=18802823
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000325462A Expired - Fee Related JP4281240B2 (ja) | 2000-09-05 | 2000-10-25 | 自己走査型発光素子アレイおよびその駆動方法 |
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|---|---|
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007081081A (ja) * | 2005-09-14 | 2007-03-29 | Oki Data Corp | ３端子スイッチアレイ、３端子スイッチアレイ装置、半導体複合装置、および画像形成装置 |
| JP2009173001A (ja) * | 2007-12-28 | 2009-08-06 | Seiko Epson Corp | ラインヘッドの制御方法と画像形成方法および画像形成装置 |
| JP2009220535A (ja) * | 2008-03-18 | 2009-10-01 | Oki Data Corp | 駆動回路、光プリントヘッドおよび画像形成装置 |
| JP2011066237A (ja) * | 2009-09-17 | 2011-03-31 | Fuji Xerox Co Ltd | 発光素子 |
| US8450671B2 (en) | 2009-07-22 | 2013-05-28 | Fuji Xerox Co., Ltd. | Light-emitting device including a memory element array for designating and memorizing the light up state |
| JP2015074194A (ja) * | 2013-10-10 | 2015-04-20 | 富士ゼロックス株式会社 | 光走査装置、画像形成装置 |
-
2000
- 2000-10-25 JP JP2000325462A patent/JP4281240B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007081081A (ja) * | 2005-09-14 | 2007-03-29 | Oki Data Corp | ３端子スイッチアレイ、３端子スイッチアレイ装置、半導体複合装置、および画像形成装置 |
| JP2009173001A (ja) * | 2007-12-28 | 2009-08-06 | Seiko Epson Corp | ラインヘッドの制御方法と画像形成方法および画像形成装置 |
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| JP4545203B2 (ja) * | 2008-03-18 | 2010-09-15 | 株式会社沖データ | 光プリントヘッドおよび画像形成装置 |
| US8450671B2 (en) | 2009-07-22 | 2013-05-28 | Fuji Xerox Co., Ltd. | Light-emitting device including a memory element array for designating and memorizing the light up state |
| US8754354B2 (en) | 2009-07-22 | 2014-06-17 | Fuji Xerox Co., Ltd. | Light-emitting device including a memory thyristor array, print head and image forming apparatus including the same |
| JP2011066237A (ja) * | 2009-09-17 | 2011-03-31 | Fuji Xerox Co Ltd | 発光素子 |
| JP2015074194A (ja) * | 2013-10-10 | 2015-04-20 | 富士ゼロックス株式会社 | 光走査装置、画像形成装置 |
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| Publication number | Publication date |
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