JP2003063062A - 制御電圧発生回路及びそれを用いた印刷ヘッド、印刷装置。 - Google Patents

Abstract

(57)【要約】 【課題】 電子写真プリンタにおけるＬＥＤの列等の被
駆動素子列を選択的且つサイクリックに駆動する駆動回
路に、被駆動素子に供給される電流の値を調節するため
の制御電圧を出力する制御電圧発生回路を低コストで提
供する。 【解決手段】 差動増幅回路（２１１，２１３，２１
４，２１６，２１７）の出力電圧の急激な変化を抑制す
るためのＭＯＳ構造のコンデンサ（２２０）を有する演
算増幅器を備える制御電圧発生回路において、演算増幅
器の出力電圧を増幅するレベルシフト回路（２１９，２
２１）を設け、コンデンサの一方の端子を差動増幅回路
の出力と出力増幅回路の入力とに接続し、コンデンサの
他方の端子をレベルシフト回路の出力に接続し、該コン
デンサに大きなバイアス電圧を印加することにより大き
なコンデンサ容量を得るようにしたことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、光源に発光ダイ
オード（ＬＥＤ）を用いた電子写真プリンタにおけるＬ
ＥＤの列、サーマルプリンタにおける発熱抵抗体の列、
表示装置における表示装置の列等の被駆動素子列を選択
的且つサイクリックに駆動する駆動回路に対し、被駆動
素子に供給される電流の値を調節するための制御電圧を
出力する制御電圧発生回路、及びそれを用いた印刷ヘッ
ド、印刷装置に関する。

【０００２】

【従来の技術】電子写真プリンタは、帯電した感光体ド
ラムに対しプリント情報に応じて選択的に光を照射して
静電潜像を形成し、該静電潜像にトナーを付着させて現
像を行うことによりトナー像を形成し、更に該トナー像
を用紙に転写し、定着させるように構成されている。

【０００３】図１８に一般的な電子写真プリンタにおけ
るプリンタ制御回路の構成を示す。図１８において、１
はマイクロプロセッサ、ＲＯＭ、ＲＡＭ、入出力ポー
ト、タイマ等によって構成される印刷制御部である。該
印刷制御部１は、図示しない上位コントローラからの制
御信号ＳＧ１、ビデオ信号（ドットマップデータを一次
元的に配列したもの）ＳＧ２等によってプリンタ全体を
シーケンス制御し、印刷動作を行う。

【０００４】上記制御信号ＳＧ１によって印刷指示を受
信すると、印刷制御部１はまずヒータ２２ａを内蔵した
定着器２２が使用可能な温度範囲にあるか否かを定着器
温度センサ２３によって検出し、該温度範囲になければ
ヒータ２２ａに通電し、使用可能な温度まで定着器２２
を加熱する。次に、現像・転写プロセス用モータ（Ｐ
Ｍ）３をドライバ２を介して回転させ、同時にチャージ
信号ＳＧＣを出力して帯電用高圧電源２５をオンにし、
現像器２７の帯電を行う。

【０００５】そして、セットされている図示しない用紙
の有無及び種類が用紙残量センサ８、用紙サイズセンサ
９によって検出される。用紙送りモータ（ＰＭ）５は遊
星ギア機構に連結されており、ドライバ４を介して双方
向に回転可能である。該モータ５の回転方向を変えるこ
とにより、プリンタ内部の異なる紙送りローラを選択す
ることができる。各ページの印刷の開始時には、先ず用
紙送りモータ５を逆転させ、セットされた用紙が用紙吸
入口センサ６に検知されるまであらかじめ設定した量だ
け送る。続いて、正回転させて、用紙をプリンタ内部の
印刷機構内に搬送する。

【０００６】印刷制御部１は、用紙が印刷可能位置まで
到達した時点において上位コントローラに対してタイミ
ング信号ＳＧ３（主走査同期信号、副走査同期信号を含
む）を送信し、ビデオ信号ＳＧ２を受信する。上位コン
トローラにおいてページごとに編集され、印刷制御部１
に受信されたビデオ信号ＳＧ２は、印刷データ信号ＨＤ
−ＤＡＴＡとしてＬＥＤヘッド１９に転送される。ＬＥ
Ｄヘッド１９はそれぞれ各ドット（ピクセル）の印字の
ために設けられたＬＥＤを複数個線上に配列したもので
ある。

【０００７】印刷制御部１は１ライン分のビデオ信号を
受信すると、ＬＥＤヘッド１９にラッチ信号ＨＤ−ＬＯ
ＡＤを送信し、印刷データ信号ＨＤ−ＤＡＴＡをＬＥＤ
ヘッド１９に保持させる。これにより、印刷制御部１は
次のビデオ信号ＳＧ２を上位コントローラから受信して
いる間も、ＬＥＤヘッド１９に保持した印刷データ信号
ＨＤ−ＤＡＴＡに従い印刷を行うことができる。なお、
ＨＤ−ＣＬＫは印刷データ信号ＨＤ−ＤＡＴＡをＬＥＤ
ヘッド１９に送信するためのクロック信号である。ビデ
オ信号ＳＧ２の送受信は、印刷ラインごとに行われる。

【０００８】ＬＥＤヘッド１９が発する光は、マイナス
電位に帯電した図示しない感光体ドラムに照射され、こ
れにより印刷すべき情報は感光体ドラム上に電位の上昇
したドットとして潜像化される。そして、現像器２７に
おいて、マイナス電位に帯電した画像形成用のトナーが
電気的な吸引力によって各ドットに吸引され、トナー像
が形成される。一方、転写信号ＳＧ４によってプラス電
位の転写用高圧電源２６がオンになり、転写器２８は感
光体ドラムと転写器２８との間の隙間を通過する用紙に
このトナー像を転写する。

【０００９】トナー像の転写された用紙は、ヒータ２２
ａを内蔵する定着器２２に当接して搬送され、該定着器
２２の熱によってトナー像が用紙に定着する。トナー像
の定着した用紙は、さらに搬送されてプリンタの印刷機
構から用紙排出口センサ７を通過してプリンタ外部に排
出される。印刷制御部１は用紙サイズセンサ９、用紙吸
入口センサ６の検知に対応して、用紙が転写器２８を通
過している間だけ転写用高圧電源２６の発生する電圧を
転写器２８に印加する。そして、印刷が終了し、用紙が
用紙排出口センサ７を通過したときに帯電用高圧電源２
５による現像器２７への電圧の印加を終了し、同時に現
像・転写プロセス用モータ３の回転を停止する。以上の
動作を印刷終了まで繰り返す。

【００１０】ＬＥＤヘッド１９の一般的な回路構成を図
１９に示す。印刷データ信号ＨＤ−ＤＡＴＡはクロック
信号ＨＤ−ＣＬＫと共にＬＥＤヘッド１９に入力され
る。例えば、Ａ４サイズの用紙に印字可能な１インチ当
たり６００ドットの解像度を持つプリンタにおいては、
４９９２ドット分のビットデータがフリップフロップ回
路ＦＦ_１、ＦＦ_２，…，ＦＦ_４９９２から成るシフトレ
ジスタに順次転送される。次に、ラッチ信号ＨＤ−ＬＯ
ＡＤがＬＥＤヘッド１９に入力され、これにより上記ビ
ットデータは各ラッチ回路ＬＴ_１、ＬＴ_２，…，ＬＴ
_４９９２にラッチされる。続いて、ビットデータと印刷
駆動信号ＨＤ−ＳＴＢ−Ｎとによって、発光素子Ｌ
Ｄ_１，ＬＤ_２，…，ＬＤ_４９９２の中、ビットデータが
ＨＩＧＨ（高）レベルであるものが点灯される。なお、
Ｇ_０はインバータ回路、Ｇ_１，Ｇ_２，…，Ｇ_４９９２は
プリバッファ回路、ＴＲ_１，ＴＲ_２，…，ＴＲ_４９９２
は駆動トランジスタ、ＶＤＤは電源である。

【００１１】図２０は、以上説明したＬＥＤへのデータ
転送タイミングとＬＥＤ駆動の関係を印刷制御部１の入
出力信号と共に示すタイミングチャートである。

【００１２】上記ＬＥＤヘッド１９は、図２１に示すよ
うに一定数のＬＥＤ素子を含む複数のＬＥＤアレイチッ
プをそれぞれ駆動する複数のドライバＩＣから構成され
ている。ここでは、ＬＥＤヘッド１９は、１９２個のＬ
ＥＤ素子をそれぞれ有する２６個のＬＥＤアレイチップ
１０１ｇ〜１２６ｇと２６個のドライバＩＣ１０１〜１
２６とが整列したものとする。ＬＥＤヘッド１９はま
た、各ドライバＩＣに所定の基準電圧Ｖ_ＲＥＦを供給す
る基準電圧発生回路１３０を有する．ドライバＩＣ１０
１〜１２６は同一の回路構成を有し、隣接するドライバ
ＩＣとカスケードに接続されている。例えば、ドライバ
ＩＣ１０１は、１９２個のフリップフロップ回路からな
り、印刷データ（以下ＨＤ−ＤＡＴＡ信号と記す）をク
ロック信号（以下ＨＤ−ＣＬＫ信号と記す）に同期させ
てシフト入力させるシフトレジスタ回路１０１ｂと、シ
フトレジスタ回路１０１ｂの出力信号をラッチ信号（以
下ＨＤ−ＬＯＡＤ信号と記す）に従いラッチするラッチ
回路と１０１ｃと、負論理信号であるストローブ信号
（以下ＨＤ−ＳＴＢ−Ｎと記す）を論理反転させるイン
バータ回路１０１ｆと、ラッチ回路１０１ｃ及びインバ
ータ回１０１ｆの出力信号の論理積を出力する論理積回
路１０１ｅ（以下ＡＮＤ回路と記す）と、ＡＮＤ回路１
０１ｅの出力に応答し駆動電流をＬＥＤ素子１０１ｇに
供給するＬＥＤ駆動回路１０１ｄと、駆動電流を所望の
値とするためにＬＥＤ駆動回路１０１ｄに制御電圧を出
力する制御電圧発生回路１０１ａとを備えている。上記
ＨＤ−ＤＡＴＡ，ＨＤ−ＣＬＫ，ＨＤ−ＬＯＡＤ，ＨＤ
−ＳＴＢ−Ｎの各信号は印刷時に印刷制御部１から送ら
れてくる。

【００１３】図２１に示したように、ＬＥＤヘッド１９
には多数のＬＥＤアレイが搭載されるが、製造時の諸条
件のばらつきにより各ＬＥＤアレイの発光パワーにばら
つきが生じることは避けられず、また、同じＬＥＤアレ
イ内でも各素子の発光パワーにばらつきが生じる。その
結果、感光ドラムへの露光エネルギー量がアレイ間また
は素子間で相違することとなり、感光ドラムを現像する
ときのドット面積の変動となって現れ、印刷濃度のむら
という不具合が生じる。

【００１４】このような不具合を防止するため、ＬＥＤ
ヘッド１９には、各ＬＥＤ素子の駆動電流を、発光パワ
ーが一定になるように調整するための構成が備えられて
いる。この構成を、図１９に示したプリバッフア回路
（Ｇ_１，Ｇ_２，…，Ｇ_４９９２）とその周辺回路との接
続関係を示す図２２を参照して説明する。

【００１５】図２２において、一点鎖線で囲まれた部分
がプリバッファ回路Ｇ_１である。図２２では代表してド
ット１（ＬＤ_１）に対応する部分のみを示している。プ
リバッファ回路Ｇ_１は、ＡＮＤ回路ＡＤ_１、Ｐチャネル
ＭＯＳトランジスタＴＰ_１、ＮチャネルＭＯＳトランジ
スタＴＮ_１を含む。

【００１６】また、図２２において破線で囲まれる部分
は図２１に示した制御電圧発生回路１０１ａである。制
御電圧発生回路は各ドライバＩＣチップに１つずつ設け
られている。制御電圧発生回路１０１ａは、図１９に示
した駆動トランジスタＴｒ_１，Ｔｒ_２，…，Ｔｒ
_４９９２等と同じゲート長を有するＰチャネルＭＯＳト
ランジスタ２０１、制御電圧Ｖcontrolを発生する演算
増幅器２０２、基準抵抗Ｒrefを含む。Ｖrefは図２１に
示した基準電圧発生回路１３０が発生する基準電圧であ
り、演算増幅器２０２の反転入力端子に入力される。演
算増幅器２０２、トランジスタ２０１及び基準抵抗Ｒｒ
ｅｆはフイードバック制御回路を構成しており、基準抵
抗Ｒｒｅｆに流れる電流、即ちトランジスタ２０１に流
れる電流は電源電圧ＶＤＤ電圧によらず基準電圧Ｖref
と基準抵抗Ｒrefの値のみにより定まる。

【００１７】演算増幅器２０２の回路構成を図２３に示
す。同図において、２１５は抵抗、２１０〜２１４はＰ
チヤネルＭＯＳトランジスタ、２１６〜２１８はＮチヤ
ネルＭＯＳトランジスタ、２１９は半導体ＩＣ内部に形
成されたＭＯＳ構造からなるコンデンサである。コンデ
ンサ２１９は演算増幅器の動作を安定させ、発振等の不
具合の発生を防止する機能を有する。抵抗２１５はＰチ
ヤネルＭＯＳトランジスタ２１０と直列に接続され、ト
ランジスタ２１１及び２１２のゲートに印加されるバイ
アス電圧を発生する。ＰチャネルＭＯＳトランジスタ２
１３及び２１４とＮチャネルＭＯＳトランジスタ２１６
及び２１７とＰチャネルＭＯＳトランジスタ２１１とで
差動増幅回路が構成され、トランジスタ２１４のゲート
端子が演算増幅回路２０２の非反転入力端子（＋入力端
子）、トランジスタ２１３のゲート端子が演算増幅回路
２０２の反転入力端子（−入力端子）となっている。ま
た、ＰチャネルＭＯＳトランジスタ２１２とＮチャネル
ＭＯＳトランジスタ２１８とで出力増幅回路が構成さ
れ、両者の接続ノードが演算増幅回路の出力端子となっ
ている。

【００１８】ここで、上記の構成を有するＬＥＤヘッド
の回路動作を簡単に説明する。ＬＥＤ素子を駆動するＰ
チャネルＭＯＳトランジスタＴｒ_１のゲート・ソース間
電圧とドレーン電流との間には図２４のグラフに示すよ
うな関係がある。図中のＡは該駆動トランジスタの動作
点を示している。ここでは、動作点Ａにおけるゲート・
ソース間電圧（Ｖｇｓ）は約１．６５Ｖであるとする。

【００１９】図２２において、電源電圧ＶＤＤが３Ｖの
場合について考えると、トランジスタＴｒ_１のゲート電
圧は３Ｖから前述のゲートソース間電圧Ｖｇｓを減じた
値であるので１．３５Ｖである。ＬＥＤに電流を供給す
る際には、トランジスタＴＰ _１はオフ状態、トランジス
タＴＮ_１はオン状態であり、トランジスタＴｒ_１のゲー
ト電圧は演算増幅器２０２の出力電圧（Ｖｃｏｎｔｒｏ
ｌ）にほぼ等しい。一方、図２３において、Ｐチャネル
ＭＯＳトランジスタ２１３及び２１４、ＮチャネルＭＯ
Ｓトランジスタ２１６及び２１７から構成される差動増
幅回路の出力電圧は約０．９Ｖ程度になるように設定さ
れているが、この電圧はコンデンサ２１９のアクティブ
側電圧に等しい。前述したように、演算増幅器２０２の
出力電圧は、この例では１．３５Ｖとしているので、コ
ンデンサ２２０の両端に印加される電圧は０．４５Ｖと
なる。

【００２０】図２５に演算増幅器２０２に用いられるコ
ンデンサ２１９の構造を示す。該コンデンサはモノリシ
ックＩＣ内に集積されるものであって、ＭＯＳ（Ｍｅｔ
ａｌＯｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と
して形成されている。図２５の（ａ）はコンデンサ２２
０をＩＣ上面より見た図であり、（ｂ）はその断面構造
を示す図である。該コンデンサの容量は、その一方の電
極となるポリ・シリコンと、他方の電極となるＰウェル
内の反転層との間で発生する。両者の間には良質な絶縁
体であるゲート酸化膜が介在している。

【００２１】ポリ・シリコン膜の直下には、アクティブ
側電極（Ｎ＋とＰｗｅｌｌ）とポリ・シリコン電極との
間の電圧が変化しても両電極間で発生する容量の変動を
僅少なものとするために、ゲート酸化膜形成の前に、十
分な濃度で不純物を注入し、ポリ・シリコン膜の電位に
よらず反転層が形成されるようにしている。これによ
り、コンデンサ２１９の両端に印加される電圧の値に依
らず、該コンデンサの容量をほぼ一定の値に保たれ、演
算増幅器の動作が安定する。尚、ポリシリコン電極以外
に、タングステンシリサイドや、タングステンポリサイ
ド等の電極を用いる場合もある。

【００２２】

【発明が解決しようとする課題】図２５に示した構造の
コンデンサは、バイアス電圧の変化による容量変動の少
ない理想的特性を有しているが、該コンデンサを形成す
るためにはポリ・シリコン膜直下へ十分な濃度で不純物
注入を行う必要があり、従って専用のフォトマスク及び
ウェハープロセス工程が必要となる。この様な工程の追
加は、ドライバＩＣの製造コストを上昇させ、ＬＥＤヘ
ッドの製造コストを上昇させる要因となり、望ましくな
い。

【００２３】本発明は上記の問題に鑑みなされたもので
あり、ＭＯＳ構造からなるコンデンサを含む演算増幅器
を備える制御電圧発生回路を、その制御動作の安定性を
損なうことなく低コストで提供することを課題とする。

【００２４】

【課題を解決するための手段】上記課題を解決すべく、
請求項１に記載の発明は、制御電圧の値に応じた値の駆
動電流を被駆動素子に供給する駆動回路に該制御電圧を
出力するための回路であって、第１及び第２の入力端子
を有し該第１及び第２の入力端子にそれぞれ印加される
電圧の値に応じた値の電圧を前記制御電圧として生成す
る演算増幅器と、該演算増幅器が出力する電圧の値に応
じた値の電流を発生する基準電流発生素子とを含み、前
記第１の入力端子に基準電圧が印加され前記第２の入力
端子に前記基準電流の値に応じた値の電圧が印加され、
前記演算増幅器は、前記第１及び第２の入力端子にそれ
ぞれ印加される電圧の差分に応じた値を有する電圧を出
力する差動増幅回路と、該差動増幅回路の出力電圧を増
幅して前記制御電圧を発生する出力増幅回路と、前記差
動増幅回路の出力に接続されたＭＯＳ構造のコンデンサ
とを有する制御電圧発生回路において、前記演算増幅器
の出力電圧をレベルシフトする変換回路を設け、前記コ
ンデンサの一方の端子を前記差動増幅回路の出力に接続
し、前記コンデンサの他方の端子を前記変換回路の出力
に接続したことを特徴とする。

【００２５】請求項２に記載の発明は、請求項１に記載
の発明において、前記演算増幅器の第２の入力端子を、
外部からの補正信号に応じて選択される抵抗を介してグ
ランドに接続する抵抗選択回路を更に備え、前記基準電
流発生素子の発生した基準電流が前記選択された基準抵
抗を流れることを特徴とする。

【００２６】請求項３に記載の発明は、請求項２に記載
の発明において、前記コンデンサの前記他方の端子を前
記変換回路の出力に接続する第１の開閉部と、前記コン
デンサの該他方の端子を前記出力増幅回路の出力に接続
する第２の開閉部とを更に備え、前記外部からの補正信
号の値が所定の値を超えているときに前記第１の開閉部
が閉じ且つ前記第２の開閉部が開き、前記外部からの補
正信号の値が前記所定の値以下のときに前記第１の開閉
部が開き且つ前記第２の開閉部が閉じることを特徴とす
る。

【００２７】請求項４に記載の発明によれば、請求項１
から３のいずれか一項に記載の制御電圧発生回路と、供
給される駆動電流に応じた大きさのドットを記録媒体に
形成する被駆動素子と、外部から供給される印刷データ
の値と該制御電圧回路が発生する制御電圧の値に応じた
値の駆動電流を前記被駆動素子に供給する駆動回路とを
含むことを特徴とする印刷ヘッドが得られる。

【００２８】請求項５に記載の発明によれば、請求項４
に記載の印刷ヘッドと前記印刷データを生成する手段と
を含むことを特徴とする印刷装置が得られる。

【００２９】

【発明の実施の形態】図１は、ＬＥＤヘッドのドライバ
ＩＣに使用される本発明の第１の実施の形態の制御電圧
発生回路が備える演算増幅器の回路構成を示している。
同図において、２１０〜２１４,２１９，２２１はＰチ
ャネルＭＯＳトランジスタ、２１６〜２１８はＮチャネ
ルＭＯＳトランジスタ、２１５は抵抗、２２０はコンデ
ンサである。

【００３０】ＰチヤネルＭＯＳトランジスタ２１０のソ
ース端子は電源ＶＤＤに接続され、そのドレーン端子は
ゲート端子と共に抵抗２１５の一端に接続されている。
抵抗２１５の他端はグランドに接続されている。Ｐチャ
ネルＭＯＳトランジスタ２１０と抵抗２１５とによりバ
イアス電圧発生回路が構成され、両者の接続ノードの電
圧は、ＰチヤネルＭＯＳトランジスタ２１１〜２１２，
２１９の各ゲート端子にバイアス電圧として印加され
る。ＰチヤネルＭＯＳトランジスタ２１３，２１４及び
ＮチャネルＭＯＳトランジスタ２１６，２１７により差
動増幅回路が構成されており、ＰチヤネルＭＯＳトラン
ジスタ２１４のゲート端子が差動増幅回路の非反転入力
端子（＋入力）、ＰチヤネルＭＯＳトランジスタ２１３
のゲート端子が差動増幅回路の反転入力端子（−入力）
となっている。

【００３１】トランジスタ２１３，２１４のソース端子
はＰチヤネルＭＯＳトランジスタ２１１のドレーン端子
に接続され、該トランジスタ２１３,２１４のドレーン
端子はそれぞれＮチャネルＭＯＳトランジスタ２１６,
２１７のドレーン端子に接続され、該トランジスタ２１
６,２１７のソース端子はグランドに接続されている。
また、トランジスタ２１６のドレーン端子は、トランジ
スタ２１６,２１７の各ゲート端子にも接続されてい
る。ＮチャネルＭＯＳトランジスタ２１８のドレーン端
子はＰチヤネルＭＯＳトランジスタ２１２のドレーン端
子に接続され、トランジスタ２１８のドレーン端子の電
圧が、演算増幅器の出力信号として外部に出力される。

【００３２】トランジスタ２１８のゲート端子はトラン
ジスタ２１７のドレーン端子とコンデンサ２２０の一端
とに接続されている。ＰチヤネルＭＯＳトランジスタ２
１９のドレーン端子はトランジスタ２２１のソース端子
とコンデンサ２２０の他端とに接続されている。また、
トランジスタ２２１のゲート端子は演算増幅器の出力、
即ち、トランジスタ２１８のドレーン端子に接続されて
いる。

【００３３】トランジスタ２１９はトランジスタ２１
１,２１２と同様、定電流領域で動作するように動作点
が設定されている。トランジスタ２１９とトランジスタ
と２２１とによりレベルシフト回路が構成されており、
トランジスタ２２１のゲート電圧、即ち、演算増幅器の
出力電圧が上昇すると、それにほぼ比例して該トランジ
スタ２２１のソース電圧も上昇する。

【００３４】図２にコンデンサ２２０の構造を示す。該
コンデンサ２２０は、先に説明した従来の電子写真プリ
ンタの制御電圧発生回路内の演算増幅器に使用されるコ
ンデンサと同様に、モノリシックＩＣ内に集積されるも
のであって、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）構造として形成されている。図
２の（ａ）は、該コンデンサをＩＣ上面より見た図であ
り，（ｂ）はその断面構造を示す図である。コンデンサ
のキヤパシタンスは、ポリ・シリコンからなるその一方
の電極と、他方の電極となるＰウェル内の反転層との間
に発生し、両者の間には良質な絶縁体であるゲート酸化
膜が介在している。

【００３５】図２のコンデンサは、ポリ・シリコン膜直
下に高濃度の不純物注入を行っていない点で図２５を参
照して説明した従来のコンデンサと異なる。このような
高濃度の不純物注入を行わないため、ＩＣ製造時におい
て該コンデンサ形成のための高濃度不純物の選択的注入
用のフォトマスクを用意する必要が無くなり、また、こ
のようなフォトマスクを使用するウェハー製造プロセス
の工程も省略することができる。

【００３６】図２のコンデンサでは、そのポリ・シリコ
ン膜直下に低濃度の不純物が注入されている。これは、
ＩＣ内の他の箇所にＮチャネルＭＯＳトランジスタを形
成する際、閾値電圧を調整するために低濃度での不純物
注入が行われるが、それがコンデンサ部分にも及ぶから
である。そのため、図２のコンデンサの特性は、理想的
特性から外れ、ポリ・シリコン電極とＰウェル内の反転
層（以下、Ｎ＋側電極という）との間の電位差Ｖが変化
した場合に、両者の間に発生する容量Ｃの値が変化す
る、Ｃ−Ｖ特性を呈することとなる。

【００３７】図３は図２の構成のコンデンサのＣ−Ｖ特
性を示すグラフであって、バイアス電圧（Ｎ＋側電極を
基準とするポリ・シリコン電極の電圧）を変化させたと
きのコンデンサの容量の変化を測定してプロットしたも
のである。図２５に示した構成の従来のコンデンサはバ
イアス電圧が変化してもその容量はほとんど変化しない
が、図２の構成のコンデンサは、図３に示されているよ
うに、バイアス電圧によりその容量が大きく変動してお
り、際だった違いを見せている。

【００３８】図２３の回路構成を有する演算増幅器に、
図３の特性のコンデンサを適用したと仮定すると、該コ
ンデンサ両端に印加される電圧は前に説明した通り０．
４５Ｖであり、図３のＢ点で動作することになる。この
動作点での容量はＣ_０ｐＦであり、これは図２５の構成
のコンデンサを使用したときの容量の半分以下である。
従って同じ容量を得るためにはコンデンサのサイズを従
来の２倍以上にする必要がある。そのため、コンデンサ
を形成する際に単にポリ・シリコン膜直下に高濃度の不
純物注入を行わないようにするだけでは、コンデンサ形
成のために確保すべきＩＣチップ面積が大きくなり、コ
ストアップの要因となる。本実施形態における演算増幅
器内のＰチヤネルＭＯＳトランジスタ２１９及び２２１
から構成されるレベルシフト回路は、このようなＩＣチ
ップ面積の増加を回避するために備えられたものであ
る。以下に、このレベルシフト回路の動作を説明する。

【００３９】ＰチヤネルＭＯＳトランジスタ２１９は飽
和領域で動作しており、近似的に定電流源として扱うこ
とができる。このためＰチヤネルＭＯＳトランジスタ２
２１のドレーン電流は一定とみなせるので、該ＭＯＳト
ランジスタの閾値電圧をＶｔ、ドレーン電流に応じて決
まるドライブ量を△Ｖとすると、該トランジスタ２２１
のソース端子の電圧はゲート端子の電圧に比べ、Ｖｔ＋
△Ｖだけ高いものとなる。即ち、トランジスタ２１９の
ドレーン端子とトランジスタ２２１のソース端子の接続
ノード（図１のＰ点）の電圧は、演算増幅器の出力電圧
と比例関係にある。

【００４０】図４は、図１の回路構成を有する演算増幅
器の出力電圧Ｖｃｏｎｔｒｏｌと、上記Ｐ点の電圧の関
係を示すグラフである。従来技術における場合と同様、
演算増幅器の設定出力電圧は１．３５Ｖである。図４で
は、この電圧に対応する動作点をＳとしている。この動
作点Ｓにおける、前述のＰ点の電圧は約２．４５Ｖであ
る。この電圧はコンデンサの一方の電極電圧となり、他
方の電極電圧は従来技術の場合と同様に約０．９Ｖであ
るので、コンデンサの両端に印加されるバイアス電圧は
１．５５Ｖ程度となる。この電圧を図３においてＣ点で
表している。

【００４１】図２３の回路構成では、コンデンサの動作
点はＢ点（バイアス電圧０．４５Ｖ）であったのに対し
て、本実施形態の回路構成ではＣ点（バイアス電圧１．
５５Ｖ）となる。図３から分かるように、Ｃ点を動作点
としたときのコンデンサの容量Ｃ_１は、Ｂ点を動作点と
した場合におけるＣ_０のほぼ２倍となる。

【００４２】以上説明したように、上記第１の実施形態
では、演算増幅器内部のＭＯＳ構造のコンデンサに印加
されるバイアス電圧をレベルシフト回路により上昇さ
せ、ポリ・シリコン膜直下に高濃度の不純物注入を行わ
ないことにより生じる容量低下を補償している。これに
より、所要の静電容量を得るためにコンデンサのサイズ
を従来のものから増大させる必要はなく、ＩＣの所要チ
ップ面積の増大を回避できる。また、コンデンサを形成
するために従来行われてきた、高濃度の不純物注入工程
は不要となるため、ウェハー製造プロセスが簡略化さ
れ、通常のロジックＩＣと同程度の工程で製造可能とな
るので製造コストの低減が可能となる。

【００４３】次に、本発明の第２の実施形態を説明す
る。特開平９−１０９４５９号公報等に開示されている
ように、ＬＥＤの光量ばらつきを補正するための駆動電
流調整手段と、ＬＥＤ素子毎の補正データ及びＬＥＤア
レイチップ毎の補正データを格納する手段とを備え、Ｌ
ＥＤの光量ばらつきをＬＥＤ素子毎及びＬＥＤアレイチ
ップ毎に補正可能なＬＥＤドライバＩＣが知られている
が、第２の実施の形態の制御電圧発生回路はこのような
ＬＥＤドライバＩＣにも適用可能な回路構成を有する。
尚、以下の説明において、上述の従来技術及び第１の実
施形態で説明した構成の各要素と同じあるいは対応する
要素には同じ符号を付し、その説明は省略する。

【００４４】図５は、本発明の第２の実施形態の制御電
圧発生回路を備えるＬＥＤドライバＩＣ内部の構成を示
すブロック図である。同図において、３０１ａ〜３０１
ｄ，…，３４８ａ〜３４８ｄ，３４９ａ〜３４９ｄはフ
リップフロップ回路、３０１ｅ〜３０１ｈ，…，３４８
ｅ〜３４８ｈはラッチ回路、３５３，３５４はＥＸ−Ｎ
ＯＲ回路、３５５〜３５８はインバータ回路、３５９は
ＡＮＤ回路、３５２はセレクタ回路、３６１，３６２は
抵抗、３６０は後述する制御回路（ＣＴＲＬ）、３０１
ｉ〜３０１ｌ，…，３４８ｉ〜３４８ｌはメモリセル
（ＭＥＭ）、３５１は制御電圧発生回路、３０１ｍ〜３
０１ｐ，…，３４８ｍ〜３４８ｐはＬＥＤ駆動のための
ドライブ回路（ＤＲＶ）である。

【００４５】図５に示すように、このドライバＩＣは、
４つのデータ入力端子ＤＡＴＡＩ３〜ＤＡＴＡＩ０と４
つのデータ出力端子ＤＡＴＡＯ３〜ＤＡＴＡＯ０を備え
ており、１パルスのクロック信号を入力することによ
り、隣接する４ピクセル分の印刷データを一度に転送す
ることを可能としている。また、各ドライバＩＣ間はカ
スケード接続されており、前段のＤＡＴＡＯ３〜ＤＡＴ
ＡＯ０端子からの出力信号は、次段ドライバＩＣのＤＡ
ＴＡＩ３〜ＤＡＴＡＩ０端子入力に入力されている。

【００４６】ＳＴＢ端子は図示しない制御回路から入力
される負論理のストローブ信号の入力端子である。ＬＯ
ＡＤＩ端子はラッチ信号の入力端子であり、ＬＯＡＤＯ
端子は該ラッチ信号を次段ドライバＩＣへ伝達するため
の出力端子である。ＣＬＫＩ端子はクロック信号の入力
端子であり、ＣＬＫＯ端子は該クロック信号を次段ドラ
イバＩＣへ伝達するための出力端子である。ＳＥＬ端子
はセレクト信号端子であり、該端子はカスケード接続さ
れたドライバＩＣの中、奇数段目のドライバＩＣでは開
放され、偶数段目のドライバＩＣでは接地されている。
ＶＲＥＦ端子は各ドライバＩＣに共通の基準電圧を入力
するための端子であり、該端子に印加される電圧値によ
りＬＥＤ素子に供給される駆動電流の値が決定される。

【００４７】図６にＬＥＤ光量補正のためのデータが格
納されるメモリセル（ＭＥＭ）の内部構成を示す。同図
において、４００ａ〜４０３ａ及び４００ｂ〜４０３ｂ
はインバータ回路、４００ｃ〜４０３ｃ及び４００ｄ〜
４０３ｄはＮチヤネルＭＯＳトランジスタ、４０４はバ
ッファ回路、４０５はインバータ回路である。破線で囲
まれる部分が１ドット当たり４ビットからなるドット補
正データのメモリ部分である。図６においては、印刷デ
ータドットｎとドット（ｎ＋１）の２ドット分のメモリ
回路を図示している。

【００４８】図７にＬＥＤ素子に駆動電流を供給する駆
動回路（ＤＲＶ）の内部構成を示す。同図において、４
１０〜４１９はＰチャネルＭＯＳトランジスタ、４２０
〜４２４はＮチャネルＭＯＳトランジスタ、４２５〜４
２９はＡＮＤ回路である。

【００４９】図８に補正データの書き込みを制御するた
めの制御回路（ＣＴＲＬ）３６０の内部構成を示す。同
図において、４３０〜４３３はフリップフロップ回路、
４３４はＮＯＲ回路、４３５〜４３８はＡＮＤ回路であ
る。フリップフロップ回路４３０及び４３１でジョンソ
ンカウンタ回路が構成され、フリップフロップ回路４３
２及び４３３とＮＯＲ回路４３４でリングカウンタ回路
が構成される。この制御回路（ＣＴＲＬ）３６０はＳＴ
Ｂ端子とＬＯＡＤ端子を備えている。ＳＴＢ端子はドラ
イバＩＣの入力端子ＳＴＢに接続され、該端子には負論
理のストローブ信号ＳＴＢ−Ｎが入力される。一方、Ｌ
ＯＡＤ端子は図５に示したＥＸ−ＮＯＲ回路３５４の出
力端子に接続され、正論理のラッチ信号ＬＯＡＤ−Ｐが
入力される。ＡＮＤ回路４３５〜４３８の出力はＷ３〜
Ｗ０端子を介してドライバＩＣの各メモリセル（ＭＥ
Ｍ）に接続される。

【００５０】図９に制御電圧発生回路（ＡＤＪ）３５１
の内部構成を示す。同図において、４４０は演算増幅
器、４４１はＰチャネルＭＯＳトランジスタ、４４２は
基準抵抗選択回路（ＲＤＥＣ）である。制御電圧発生回
路（ＡＤＪ）３５１の入力端子ＶＲＥＦは、演算増幅器
４４０の反転入力端子に接続される。演算増幅器４４０
の非反転入力端子は基準抵抗選択回路４４２（ＲＤＥ
Ｃ）のＲ端子とＰチャネルＭＯＳトランジスタ４４１の
ドレーン端子に接続される。演算増幅器４４０の出力端
子はＰチヤネルＭＯＳトランジスタ４４１のゲート端子
及び出力端子Ｖに接続され、該出力端子Ｖから制御電圧
Ｖｃｏｎｔｒｏｌが駆動回路（ＤＲＶ）に出力される。
Ｓ３〜Ｓ０は抵抗選択信号であり、基準抵抗選択回路
（ＲＤＥＣ）内のデコーダ回路に入力される。なお、こ
の抵抗選択信号の中のＳ３信号は演算増幅器４４０のＳ
端子にも入力される。

【００５１】図１０に基準抵抗選択回路４４２の回路構
成を示す。同図において、４５０〜４５３はインバータ
回路、４５４〜４６９はＮチャネルＭＯＳトランジス
タ、Ｒ０〜Ｒ１５は抵抗である。図中の丸印はデコーダ
回路であり、４本の信号線（Ｓ０〜Ｓ３）に１６個の４
入力ＮＯＲ回路（０〜Ｆ）が接続され、それらの出力が
ＮチヤネルＭＯＳトランジスタ４５４〜４６９のゲート
端子に印加されることを示している。Ｓ３〜Ｓ０の４つ
のロジック信号をデコードすることにより、１６通りの
組合せが得られ、それにより１６個のＮチヤネルＭＯＳ
トランジスタ（Ｒ０〜Ｒ１５）のうちの何れか１個を選
択的にオンさせることができる。

【００５２】即ち、図９に示した基準抵抗選択回路（Ｒ
ＤＥＣ）４４２のＲ端子とグランド間の抵抗値はロジッ
ク信号Ｓ３〜Ｓ０の論理値により決定され、例えばＳ３
〜Ｓ０が１１１１の場合にはＮチヤネルＭＯＳトランジ
スタ４５４がオンし、Ｒ端子から見た抵抗値はＲ１５に
等しくなる。また、Ｓ３〜Ｓ０が１１１０の場合、Ｎチ
ヤネルＭＯＳトランジスタ４５５がオンし、Ｒ端子から
見た抵抗値はＲ１５とＲ１４の和に等しくなる。同様
に、Ｓ３〜Ｓ０が００００の場合、ＮチャネルＭＯＳト
ランジスタ４６９がオンし、Ｒ端子から見た抵抗値はＲ
１５〜Ｒ０の抵抗列、即ちＲ１５〜Ｒ０の総和に等しく
なる．ＰチヤネルＭＯＳトランジスタ４４１のドレーン
端子に流れる基準電流Ｉｒｅｆは、Ｒ端子とグランドと
の間に接続された上記抵抗列に流れる電流に等しい。ま
た演算増幅器４４０の負帰還動作により、Ｒ端子から見
た抵抗値に基準電流値Ｉｒｅｆを乗じた値が該演算増幅
器４４０の反転入力端子の電圧Ｖｒｅｆに等しくなる。

【００５３】図１１に演算増幅器４４０の回路構成を示
す。図１１において、図１を参照して説明した第１の実
施形態における演算増幅器の構成要素と同じあるいは対
応する要素には同じ符号を付し、説明は省略する。図１
１において、５０１はインバータ回路、５０２,５０４
はＰチヤネルＭＯＳトランジスタ、５０３,５０５はＮ
チヤネルＭＯＳトランジスタである。トランジスタ５０
２と５０３、トランジスタ５０４と５０５とにより、そ
れぞれアナログスイッチ回路が構成されている。演算増
幅器４４０のＳ端子に入力される信号はインバータ回路
５０１の入力、ＮチャネルＭＯＳトランジスタ５０３の
ゲート、及びＰチャネルＭＯＳトランジスタ５０４のゲ
ートに印加される。インバータ５０１の出力信号はＰチ
ヤネルＭＯＳトランジスタ５０２のゲート及びＮチャネ
ルＭＯＳトランジスタ５０５のゲートに印加される。

【００５４】ＰチャネルＭＯＳトランジスタ５０２とＮ
チャネルＭＯＳトランジスタ５０３とは並列に接続さ
れ、その一方の接続ノードはコンデンサ２２０に接続さ
れ、他方の接続ノードはトランジスタ２１９のドレーン
端子とトランジスタ２２１のソース端子の接続ノードに
接続される。同様にＰチャネルＭＯＳトランジスタ５０
４とＮチャネルＭＯＳトランジスタ５０５とは並列に接
続され、その一方の接続ノードはコンデンサ２２０に接
続され、他方の接続ノードは演算増幅器４４０の出力に
接続される。

【００５５】図１２は以上説明した構成を有するドライ
バＩＣの補正データ転送のタイミングチャートである。
尚、図１２では、説明を簡単にするためドライバＩＣ１
チップについての転送タイミングを示している。

【００５６】不図示の印刷制御部は、補正データ転送の
開始時にＬＯＡＤＩ端子をＨｉｇｈレベルとしてから、
最初のクロックパルスに同期して４ビットのチップ補正
データの最上位ビットｂ３をＤＡＴＡＩ３として送出す
る。次のクロックパルスに同期して４個の４ビットのド
ット補正データＤＯＴ１〜ＤＯＴ４のそれぞれの最上位
ビットｂ３をＤＡＴＡＩ０〜ＤＡＴＡＩ３として送出す
る。この手順をＤＯＴ１８９〜ＤＯＴ１９２のドット補
正データのそれぞれの最上位ビットを送出するまで繰り
返す。なお、これに要するクロックパルス数は１９２／
４＋１＝４９パルスである。

【００５７】次いで、ドライバＩＣのＳＴＢ端子に、Ｓ
ＴＢ-Ｎ信号を３パルス供給する。これによりドライバ
ＩＣ内部に補正データ書き込み信号（補正データｂｉｔ
３−ＷＲ）が発生して、ドライバＩＣシフトレジスタに
転送された補正データは図６に示したメモリセル（ＭＥ
Ｍ）に書き込まれる。なお、図１２に示した補正ｂｉｔ
-ＷＲ信号は、補正データｂｉｔ３-ＷＲ、補正データｂ
ｉｔ２-ＷＲ、補正データｂｉｔ１-ＷＲ、補正データｂ
ｉｔ０-ＷＲの各信号を代表して示すものであり、これ
らの信号は図６におけるＷ３，Ｗ２，Ｗ１，Ｗ０にそれ
ぞれ対応している。

【００５８】以上により４ビットの各補正データの最上
位ビットｂ３の転送がすべて終了し、メモリセルへの書
き込みが終了すると、続いて４ビットの各補正データの
２番目のビットｂ２についてのデータ転送が行われ、最
上位ビットｂ３の場合と同様にメモリセルへの書き込み
が行われる。その後、３番目のビットｂ１と最下位ビッ
トｂ０についてもデータ転送とメモリセルへの書き込み
が順次行われる。

【００５９】図１３はドライバＩＣを２６個カスケード
接続してなるＬＥＤヘッドヘの補正データ転送の状況を
示すタイミングチャートである。なお、各信号の先頭に
付けられた“ＨＤ”はＬＥＤヘッドへの入力信号である
ことを表している。上に説明したように、全ての４ビッ
ト補正データの１つのビットｂ３（ｂ２、ｂ１、ｂ０に
ついても同じ）を転送するために必要なクロックパルス
数はドライバＩＣ１つ当たり４９であるので、ドライバ
ＩＣを２６個カスケード接続してなるＬＥＤヘッドで
は、全ての４ビット補正データの１つのビットｂ３（ｂ
２、ｂ１、ｂ０についても同じ）を転送するのに必要な
クロックパルス数は４９×２６であり、それぞれ４９×
２６のクロックパルスに同期して転送された補正データ
の各ビットはメモリセルに順次書き込まれる。

【００６０】図１４の表にドライバＩＣのドット単位の
補正データとＬＥＤ駆動電流の関係を示す。この表に示
すように、ドット補正データ０１１１が補正中心（±０
％）であり、補正データが１段階変化するとＬＥＤの駆
動電流値が＋２％（または−２％）ずつ変化する。

【００６１】図１５の表にドライバＩＣのチップ単位の
補正データとＬＥＤ駆動電流の関係を示す。この表に示
すように、チップ補正データ０１１１が補正中心（±０
％）であり、補正データが１段階変化するごとにＬＥＤ
の駆動電流値が＋３％（または−３％）ずつ変化する。

【００６２】ここで、図１に示した回路構成を有する演
算増幅器を含む第１の実施形態の制御電圧発生回路を用
いて、ドット単位及びチップ単位で光量の補正が可能な
ＬＥＤドライバＩＣ回路を構成する場合に発生する問題
点を、駆動電流を減少させる場合について考察する。

【００６３】この場合、図２４を参照して説明したＰチ
ャネルＭＯＳトランジスタの特性から明らかなように駆
動トランジスタのゲート・ソース間電圧は小さくなる。
駆動トランジスタのゲート・ソース間電圧が小さくなる
とき、すなわち図１の演算増幅器の出力電圧が大きくな
るときには、該演算増幅器内のＰチャネルＭＯＳトラン
ジスタ２１９及び２２１により構成されるレベルシフト
回路の働きにより、ＰチヤネルＭＯＳトランジスタ２２
１のソース電圧は高くなる。従ってＰチャネルＭＯＳト
ランジスタ２１９のドレーン・ソース間電圧は小さくな
るので、その動作点が飽和領域から外れ、該トランジス
タ２１９が定電流動作をおこなうことが困難になってく
る。

【００６４】この問題は、電源電圧ＶＤＤが低い場合に
より深刻になる。即ち、図１の演算増幅器のトランジス
タ２１９及び２２１により構成されるレベルシフト回路
の特性は、一般に図４を参照して説明したようなもので
あり、正常なレベルシフト動作が可能な一定の入力電圧
範囲が存在するが、この電圧範囲を越えて動作させよう
とすると、入力電圧と出力電圧との間の関係が線形でな
くなり、最悪の場合、演算増幅器が発振してしまうなど
の不具合が生じてしまう。

【００６５】これに対し、図１１の回路構成を有する演
算増幅器では上記不具合を未然に防止するために、演算
増幅器の出力電圧が小さい場合には該電圧をレベルシフ
トしたものをコンデンサ２２０に印加するが、演算増幅
器の出力電圧が大きい場合には該電圧をレベルシフトす
ることなくそのままコンデンサに印加するようにしてい
る。本実施形態では、演算増幅器の出力電圧が大きいか
あるいは小さいかの判定は、ドライバＩＣのチップ補正
データの最上位ビットの値に基づいて行う。

【００６６】図１６はドライバＩＣのチップ補正データ
の最上位ビットが１、即ち、Ｓ端子に入力される信号の
レベルがＨｉｇｈである場合を示している。このときＬ
ＥＤの駆動電流は大きくなるので、駆動トランジスタ
（例えば図２２のＴｒ１あるいは図７における４１９
等）のゲート・ソース間電圧は大きくなり、演算増幅器
４４０の出力電圧は小さくなる。この場合には、トラン
ジスタ５０２及び５０３からなるアナログスイッチはオ
ンとなり、トランジスタ５０４及び５０５からなるアナ
ログスイッチはオフすることになる。図１６ではオフし
ているアナログスイッチは破線で示している。このとき
には、図１１の演算回路は図１の演算回路と同じ回路構
成を有することとなり、同じ動作（レベルシフト）を行
うことができる。

【００６７】一方、図１７はドライバＩＣのチップ補正
データの最上位ビットが０、即ち、Ｓ端子に入力される
信号のレベルがＬｏｗである場合を示している。このと
きＬＥＤの駆動電流は小さくなるので、駆動トランジス
タ（例えば図２２のＴｒ１あるいは図７における４１９
等）のゲート・ソース間電圧は小さくなり、演算増幅器
の出力電圧は大きくなる。この場合にはトランジスタ５
０２及び５０３からなるアナログスイッチはオフとな
り、トランジスタ５０４及び５０５からなるアナログス
イッチはオンすることになる。図１７ではオフしている
アナログスイッチ及びトランジスタは破線で示してい
る。このときには、図１１の演算増幅器は図２３を参照
して説明した従来の演算増幅器と同じ回路構成を有する
こととなり、レベルシフト動作は行わない。しかし、こ
れは、演算増幅器４４０の出力電圧が比較的大きかった
ときに生じるものであり、また、ＮチヤネルＭＯＳトラ
ンジスタ２１８のゲート電圧は低いままであるので、コ
ンデンサ２２０に印加されるバイアス電圧は比較的大き
く、静電容量として十分な値が確保される。

【００６８】以上説明したように第２の実施形態では、
演算増幅器の出力電圧が小さい場合にはレベルシフト回
路により該電圧を上昇させてからコンデンサ２２０に印
加し、一方、演算増幅器の出力電圧が大きい場合にはレ
ベルシフト回路を動作させることなく該電圧をそのまま
コンデンサに印加するようにし、また、演算増幅器の出
力電圧が大きいかあるいは小さいかの判定はドライバＩ
Ｃのチップ補正データの最上位ビットに基づいて行う。

【００６９】この構成により、駆動トランジスタのゲー
ト・ソース間電圧が小さいとき、即ち、演算増幅器４４
０の出力電圧が大きいときに、該演算増幅器のレベルシ
フト回路を構成するＰチャネルＭＯＳトランジスタ２１
９のドレーン・ソース間電圧が小さくなり、その動作点
が飽和領域から外れ、定電流動作をおこなうことが困難
になり、入力電圧と出力電圧の間の関係が非線形となっ
て最悪の場合、演算増幅器４４０が発振してしまう等の
不具合の発生を未然に防止することができる。

【００７０】以上説明した本発明の第１及び第２の実施
形態では、制御電圧発生回路を備える駆動回路として光
源にＬＥＤを用いた電子写真プリンタについて説明した
が、本発明はこれに限定されるものではなく、サーマル
プリンタにおける発熱抵抗体、表示装置における表示素
子の列を駆動する場合にも適用することができる。

【００７１】

【発明の効果】本発明によれば、電子写真プリンタにお
けるＬＥＤの列等の被駆動素子列を選択的且つサイクリ
ックに駆動する駆動回路に対し、被駆動素子に供給され
る電流の値を調節するための制御電圧を出力する制御電
圧発生回路を、その制御動作の安定性を損なうことなく
低コストで提供することができる。本発明によればま
た、そのような制御電圧発生回路を備えた印刷ヘッド、
印刷装置が得られる。

【図面の簡単な説明】

【図１】 本発明の第１の実施形態の制御電圧発生回路
が備える演算増幅器の回路図である。

【図２】 図１の演算増幅器に含まれるコンデンサの構
造を示す図である。

【図３】 図２のコンデンサのバイアス電圧とコンデン
サ容量との関係を示すグラフである。

【図４】 図１の演算増幅器の出力電圧とレベルシフト
回路により得られる電圧との関係を示すグラフである。

【図５】 本発明の第２の実施形態の制御電圧発生回路
を備える電子写真プリンタのＬＥＤドライバＩＣの構成
を示すブロック図である。

【図６】 図５のドライバＩＣに含まれるメモリセルの
回路図である。

【図７】 図５のドライバＩＣに含まれるＬＥＤ駆動回
路の回路図である。

【図８】 図５のドライバＩＣに含まれる補正データ書
き込み制御回路の回路図である。

【図９】 本発明の第２の実施形態の制御電圧発生回路
の構成を示すブロック図である。

【図１０】 図９の制御電圧発生回路が備える基準抵抗
選択回路の回路図である。

【図１１】 図９の制御電圧発生回路が備える演算増幅
器の回路図である。

【図１２】 図５のドライバＩＣへの補正データ転送の
タイミングチャートである。

【図１３】 図５のドライバＩＣをカスケード接続して
なるＬＥＤヘッドへの補正データ転送のタイミングチャ
ートである。

【図１４】 図５のドライバＩＣにおけるドット単位の
補正データとＬＥＤ駆動電流の関係を示す表である。

【図１５】 図５のドライバＩＣにおけるチップ単位の
補正データとＬＥＤ駆動電流の関係を示す表である。

【図１６】 図９の演算増幅器の回路動作を説明する図
である。

【図１７】 図９の演算増幅器の回路動作を説明する図
である。

【図１８】 電子写真プリンタの一般的構成を示すブロ
ック図である。

【図１９】 図１８の電子写真プリンタが備えるＬＥＤ
ヘッドの一般的構成を示すブロック図である。

【図２０】 図１８の電子写真プリンタの印字時のタイ
ミングチャートである。

【図２１】 図１８の電子写真プリンタが備えるＬＥＤ
ヘッドの一般的構成を示すブロック図である。

【図２２】 図２１のＬＥＤヘッドのドライバＩＣにお
けるプリバッファとその周辺回路との接続関係を示す図
である。

【図２３】 図２１のＬＥＤヘッドの制御電圧発生回路
が備える演算増幅器の回路図である。

【図２４】 図２１のＬＥＤヘッドのＬＥＤ駆動トラン
ジスタのゲート−ソース間電圧とドレーン電流との関係
を示すグラフである。

【図２５】 図２３の演算増幅器に含まれるコンデンサ
の構造を示す図である。

【符号の説明】

１ 印刷制御部、 ２ モータドライバ、 ３ 現像・
転写プロセス用モータ、 ４ モータドライバ、 ５
用紙送りモータ、 ６ 用紙吸入口センサ、７ 用紙排
出口センサ、 ８ 用紙残量センサ、 ９ 用紙サイズ
センサ、 １９ ＬＥＤヘッド、 ２２ 定着器、 ２
３ 定着器温度センサ、 ２５ 帯電用高圧電源、 ２
６ 転写用高圧電源、 ２７ 現像器、 ２８ 転写
器、 １３０ 基準電圧発生回路、 ２０２ 演算増幅
器、 ３５１ 制御電圧発生回路、 ３５２ セレクタ
回路、 ３６０ 補正データ書き込み制御回路、 ４４
０演算増幅器、 ４４２ 基準抵抗選択回路。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） // Ｇ０５Ｆ 3/24 Ｆターム(参考） 2C162 AE21 AE28 AE47 AF34 AF70 AH75 FA04 FA17 5C051 AA02 CA08 DA03 DB02 DB08 DB14 DB16 DB18 DB29 DC02 DC03 DC05 DC07 DE03 5F041 BB06 CB22 DB07 FF13 5H420 NA27 NB02 NB26 NC03 NC14 NC33 NC34

Claims (5)

【特許請求の範囲】
1. 【請求項１】 制御電圧の値に応じた値の駆動電流を被
   駆動素子に供給する駆動回路に該制御電圧を出力するた
   めの回路であって、第１及び第２の入力端子を有し該第
   １及び第２の入力端子にそれぞれ印加される電圧の値に
   応じた値の電圧を前記制御電圧として生成する演算増幅
   器と、該演算増幅器が出力する電圧の値に応じた値の電
   流を発生する基準電流発生素子とを含み、前記第１の入
   力端子に基準電圧が印加され前記第２の入力端子に前記
   基準電流の値に応じた値の電圧が印加され、前記演算増
   幅器は、前記第１及び第２の入力端子にそれぞれ印加さ
   れる電圧の差分に応じた値を有する電圧を出力する差動
   増幅回路と、該差動増幅回路の出力電圧を増幅して前記
   制御電圧を発生する出力増幅回路と、前記差動増幅回路
   の出力に接続されたＭＯＳ構造のコンデンサとを有する
   制御電圧発生回路において、 前記演算増幅器の出力電圧をレベルシフトする変換回路
   を設け、前記コンデンサの一方の端子を前記差動増幅回
   路の出力に接続し、前記コンデンサの他方の端子を前記
   変換回路の出力に接続したことを特徴とする制御電圧発
   生回路。
2. 【請求項２】 前記演算増幅器の第２の入力端子を、外
   部からの補正信号に応じて選択される抵抗を介してグラ
   ンドに接続する抵抗選択回路を更に備え、前記基準電流
   発生素子の発生した基準電流が前記選択された基準抵抗
   を流れることを特徴とする請求項１に記載の制御電圧発
   生回路。
3. 【請求項３】 前記コンデンサの前記他方の端子を前記
   変換回路の出力に接続する第１の開閉部と、前記コンデ
   ンサの該他方の端子を前記出力増幅回路の出力に接続す
   る第２の開閉部とを更に備え、前記外部からの補正信号
   の値が所定の値を超えているときに前記第１の開閉部が
   閉じ且つ前記第２の開閉部が開き、前記外部からの補正
   信号の値が前記所定の値以下のときに前記第１の開閉部
   が開き且つ前記第２の開閉部が閉じることを特徴とする
   請求項２に記載の制御電圧発生回路。
4. 【請求項４】 請求項１から３のいずれか一項に記載の
   制御電圧発生回路と、供給される駆動電流に応じた大き
   さのドットを記録媒体に形成する被駆動素子と、外部か
   ら供給される印刷データの値と該制御電圧回路が発生す
   る制御電圧の値に応じた値の駆動電流を前記被駆動素子
   に供給する駆動回路とを含むことを特徴とする印刷ヘッ
   ド。
5. 【請求項５】 請求項４に記載の印刷ヘッドと前記印刷
   データを生成する手段とを含むことを特徴とする印刷装
   置。