JP4422836B2 - 強誘電体キャパシタを用いた半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路 - Google Patents
強誘電体キャパシタを用いた半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路 Download PDFInfo
- Publication number
- JP4422836B2 JP4422836B2 JP2000000125A JP2000000125A JP4422836B2 JP 4422836 B2 JP4422836 B2 JP 4422836B2 JP 2000000125 A JP2000000125 A JP 2000000125A JP 2000000125 A JP2000000125 A JP 2000000125A JP 4422836 B2 JP4422836 B2 JP 4422836B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- address bit
- power
- redundancy
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の属する技術分野】
本発明は半導体装置に関し、特に半導体メモリ装置のリダンダンシー回路に関するものである。
【0002】
【従来の技術】
半導体メモリ装置において、高集積化が進められることによって、一つのチップにはさらに多くの半導体メモリセルが集積される。このようなメモリセルの中ある一つでも欠陥があると、該半導体メモリチップは不良品として処理されて使用できなくなる。このように、ある一つのセルでも不良である場合にメモリチップ全体を不良品として処理すると、メモリの集積度が増加するほど半導体メモリチップが不良品として処理される確率が高くなり、実質的に経済性のある半導体メモリチップの生産が不可能となる。したがって、このような問題を解決するため、リダンダンシー回路を採用することはこの技術分野で周知の事実である。
【0003】
リダンダンシー回路は、リダンダンシーメモリセルとリダンダンシーアドレスプログラミング回路とにより構成される。リダンダンシーメモリセル及びそれに相応するリダンダンシーアドレスプログラミング回路は、半導体製造工程で予め形成されて、テスト段階で不良として判定されたメモリセルの代りにリダンダンシーメモリセルが用いられるように、それに相応するリダンダンシーアドレスプログラミング回路がプログラミングされる。このようなプログラミング動作を修理(repair)といい、一般的にレーザービームを使用してリダンダンシーアドレスプログラミング回路内に含まれたヒューズを選択的に切ることによりなされる。
【0004】
複数のリダンダンシーメモリセルをアクセスするためにリダンダンシーワードラインが用いられる場合に、毎リダンダンシーワードラインごとにリダンダンシーアドレスプログラミング回路が構成されることができるし、各リダンダンシーアドレスプログラミング回路内には、用いられるアドレスビットの数に相応する複数のリダンダンシーアドレスビットプログラミング回路が含まれる。
【0005】
図1は、ヒューズを用いた従来のリダンダンシーアドレスビットプログラミング回路を示す。
【0006】
図1を参照すると、図1に示されたリダンダンシーアドレスビットプログラミング回路は、一般的にアドレスビットごとに1つずつ形成される回路として、入力信号は、電源開始信号POWER-UP、該アドレスビット信号A及びその反転アドレスビット信号/Aであり、出力はQである。リダンダンシーアドレスビットプログラミング回路は、伝送ゲートT2、T4と、インバータINV2と、ヒューズF2と、NMOSトランジスタN2、N4とを含む。
【0007】
図1で、ヒューズF2は、不良が発生したセルのアドレスの中、相応するビットに応じてプログラミング(すなわち選択的に断線)される。ここで電源開始信号POWER-UPは、図2に示したように、電源が供給され始めると電源信号VDDと共にそのレベルが上昇し、一定時間が過ぎたらまた“ロー”レベルとなる信号である。
【0008】
まずヒューズF2が切れた場合を見ると、NMOSトランジスタN4は、そのゲートに印加される“ハイ”レベル電源開始信号POWER-UPによりターンオンされる。それに応じて、ノードNAは“ロー”レベルとなり、伝送ゲートT2はターンオンされて、伝送ゲートT4はターンオフされ、アドレスビット信号Aが出力Qされる。一方、インバータINV2によりノードNAの“ロー”レベルは“ハイ”レベルに反転されて、NMOSトランジスタN2のゲートに印加される。かくして、NMOSトランジスタN2はターンオンされ、ノードNAは“ロー”レベルを安定的に維持することになる。すなわち、電源開始信号POWER-UPが一定の時間後また“ロー”レベルになっても、インバータINV2とNMOSトランジスタN2とにより構成されるラッチによってノードNAのレベルが安定的に維持される。
【0009】
これに対し、ヒューズF2が切れていない場合を見ると、ノードNAは、ヒューズF2とNMOSトランジスタN4との各々の抵抗値に応じて分配された電圧レベルを有することになる。一般的にヒューズF2は、導電性ポリシリコンで形成されるため、ノードNAのレベルは、電源信号VDDのレベルがほとんどそのまま表われることになる。ノードNAのレベルは、インバータINV2及びNMOSトランジスタN2によりラッチされるため、ノードNAの“ハイ”レベルにより伝送ゲートT2はターンオフされ、伝送ゲートT4はターンオンされて、反転アドレスビット信号/Aが出力Qされる。
【0010】
図3は、図1のようなアドレスビットプログラミング回路を含んで構成されるリダンダンシーアドレスプログラミング回路を示したもので、一つのリダンダンシーワードラインに結合されたメモリセルを不良メモリセルのアドレスにプログラミングするための回路である。ここでは、説明の便宜のため、アドレスが4ビットである場合を説明する。
【0011】
図3を参照すると、リダンダンシーアドレスプログラミング回路は、4つのリダンダンシーアドレスビットプログラミング回路102、104、106、108と、リダンダンシーマスタープログラミング回路100と、NANDゲートND2、ND4と、NORゲートNR2とにより構成される。リダンダンシーアドレスビットプログラミング回路102、104、106、108内の複数のヒューズは、不良メモリセルのアドレスの該複数のビットに応じてプログラミングされる。例えば、不良メモリセルのアドレスが“1001”であると、リダンダンシーアドレスビットプログラミング回路104、106内の複数のヒューズは切れていない状態のまま残し、リダンダンシーアドレスビットプログラミング回路102、108内の複数のヒューズは切る。かくして、各回路102、104、106、108の出力Q0、Q1、Q2、Q3が各々A0、/A1、/A2、A3となるようにする。リダンダンシーマスタープログラミング回路100はマスターヒューズFMと、NMOSトランジスタN6、N8と、インバータINV4とにより構成されたものであって、マスターヒューズFMが切れた場合に出力Mは“ハイ”レベルとなり、そうでない場合に、出力Mは、“ロー”レベルとなる。このような、リダンダンシーマスタープログラミング回路100内のマスターヒューズFMは、該リダンダンシーメモリセルを使用したものであるか、どうかの如何によってプログラムできる。
【0012】
図3で、NANDゲートND2、ND4及びNORゲートNR2は論理積動作を遂行し、リダンダンシーワードライン選択信号RWLを出力する。したがって、リダンダンシーワードライン選択信号RWLは、信号Q0、Q1、Q2、Q3、Mが全部“ハイ”レベルである場合に、“ハイ”レベルとなり、そうでない場合には、“ロー”レベルとなる。したがって、不良メモリセルのアドレスが入力される場合(すなわち、A0、A1、A2、A3が各々1、0、0、1である場合)に、“ハイ”レベルとなる。
【0013】
しかし、このような従来のリダンダンシープログラミング回路は、ヒューズプログラミングのため、高価のレーザー装備を利用すべき問題点があって、その製造原価が高くなる短所がある。
【0014】
【発明が解決しようとする課題】
したがって、本発明の目的は、高価のレーザー装備を利用しなくても、迅速かつ容易に不良セルの修理のできる半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路を提供することにある。
【0015】
本発明の他の目的は、上記したリダンダンシーアドレスビットプログラミング回路を含んで構成される半導体メモリ装置のリダンダンシーアドレスプログラミング回路を提供することにある。
【0016】
【課題を解決するための手段】
上記目的を達成するために、本発明は、リダンダンシーメモリセルを含む半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路において、第1及び第2プログラムノードに信号を印加するための第1及び第2プログラムパッド等と、上記第1及び第2プログラムノードの間に結合されて欠陥アドレスの相応するビット値に応じてプログラミングされる強誘電体キャパシタと、上記第2プログラムノードと接地との間に結合された負荷キャパシタと、電源信号の供給が開始される場合には電源信号のレベルを追従して電源信号が安定されると接地レベルにとる電源開始信号パワーアップを発生し、これを上記第1プログラムノードに伝達する電源開始信号発生手段と、上記電源信号が供給される初期に上記第2プログラムノードの信号をラッチし、上記電源信号が安定されると、ラッチされた状態をそのまま維持して出力するラッチ手段と、上記ラッチ手段の出力に応じてアドレスビット信号及び反転アドレスビット信号のいずれかを選択的に出力するマルチプレクサと、上記第2プログラムノードの信号を増幅する増幅回路とを含み、上記増幅回路は、電源と接地との間にドレイン−ソース経路が直列に結合されているPMOSトランジスタ及びNMOSトランジスタと、上記共通ドレイン−ソースに入力が結合されてその出力を上記ラッチ手段に印可するインバータとを含んで、上記PMOSトランジスタのゲートは、これらの共通ドレイン−ソースに結合され、上記NMOSトランジスタのゲートは、上記第2プログラミングノードに結合される半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路が提供される。
【0018】
また、好ましい実施例によると、上記ラッチ手段は、一入力端子に上記増幅回路の出力及び上記第1プログラムノード信号を各々入力し、他入力端子が相手の出力に結合されている第1及び第2NORゲートを含んで構成される。上記マルチプレクサは、上記ラッチ手段の出力である選択信号Sに応じて選択的にターンオンされ、各々アドレスビット信号A及び反転アドレスビット信号/Aを入力する2つの伝送ゲートを含む。
【0019】
さらに、本発明は、リダンダンシーメモリセルを含む半導体メモリ装置のリダンダンシーアドレスプログラミング回路において、上記リダンダンシーアドレスプログラミング回路は、電源信号の供給が開始される場合には、電源信号のレベルを追従して、電源信号が安定されると接地レベルとなる電源開始信号POWER-UPを発生する電源開始信号発生手段と、内蔵される強誘電体キャパシタが相応する欠陥アドレスビット値に応じてプログラムされており、相応する入力アドレスビット値が一致する時を検出する複数のリダンダンシーアドレスビットプログラミング回路と、該リダンダンシーメモリセルが不良メモリセルに代替できるかどうかの如何によって、その中に含まれる強誘電体キャパシタがプログラミングされるマスタープログラミング回路と、上記複数のリダンダンシーアドレスビットプログラミング回路の出力及び上記マスタープログラミング回路の出力に基づいて、該リダンダンシーメモリセルの欠陥アドレスが入力された場合を検出してリダンダンシーワードライン選択信号を活性化させる検出回路とを含むリダンダンシーアドレスプログラミング回路が提供される。好ましい実施例で、マスタープログラミング回路は、複数の第1及び第2マスタープログラムノードに信号を印加するための複数の第1及び第2マスタープログラムパッドと、上記第1及び第2マスタープログラムノードの間に結合されて欠陥アドレスの相応するビット値に応じてプログラミングされるマスター強誘電体キャパシタと、上記第2プログラムノードと接地との間に結合されたマスター負荷キャパシタと、上記電源信号が供給される初期に上記第2プログラムノードの信号をラッチして、上記電源信号が安定されると、ラッチされた状態をそのまま維持し出力するマスターラッチ手段とを含む。
【0020】
また、本発明は、リダンダンシーメモリセルを含む半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路において、複数の第1及び第2プログラムノードに信号を印加するための複数の第1及び第2プログラムパッドと、上記第1及び第2プログラムノードの間に結合されて欠陥アドレスの相応するビット値に応じてプログラミングされる強誘電体キャパシタと、上記第2プログラムノードと接地との間に結合された負荷キャパシタと、上記電源信号が供給される初期に上記第2プログラムノードの信号をラッチして、上記電源信号が安定されると、ラッチされた状態をそのまま維持し出力するラッチ手段と、電源信号の供給が開始される場合には、電源信号のレベルを追従して、電源信号が安定されると、接地レベルとなり、電源供給が終了する場合には、上記ラッチ手段の出力に応じて接地レベルになるか、または電源信号のレベルを追従することになる電源開始/終了信号POWER-UP/DOWNを発生し、これを上記第1プログラムノードに伝達する電源開始/終了信号発生部と、電源信号が終了される場合には、上記ラッチ手段の出力に応じて電源信号のレベルを追従するか、または接地レベルとなり、そうでない場合には、接地レベルとなる電源終了信号POWER-DOWNを出力する電源終了信号発生部と、上記電源終了の時、上記電源終了信号発生部の出力を上記第2プログラムノードに伝達する伝送手段と、上記ラッチ手段の出力に応じてアドレスビット信号及び反転アドレスビット信号のいずれかを選択的に出力するマルチプレクサとを含む半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路が提供される。
【0021】
要するに、本発明は、従来のポリシリコンヒューズの代りに電気信号によるプログラミングの可能な強誘電体キャパシタを用いてリダンダンシープログラミング回路を具現したものである。
【0022】
次いで、添附した図面を参照し本発明の好ましい実施例を詳細に説明する。
【0023】
図4(a)は、本発明で使用する強誘電体キャパシタの特性を示す図面であって、図4(b)は、強誘電体キャパシタの回路の表示を示したものである。これらの図面から分かるように、強誘電体キャパシタは、ヒステリシス特性を有し、外部から印加される電圧が“0”である場合にも“a”または“b”のいずれかの状態を維持することになる。強誘電体キャパシタFCのこのような不揮発性特徴を利用してリダンダンシーアドレスビットプログラミング回路を構成しようとする。
【0024】
図5は、本発明にかかるリダンダンシーアドレスビットプログラミング回路の一実施例を示す図面であって、強誘電体キャパシタの不揮発性特徴を利用してアドレスビットプログラミングが行われる。
【0025】
図5を参照すると、リダンダンシーアドレスビットプログラミング回路は、強誘電体キャパシタFCと、キャパシタンスCLと、増幅回路206と、ラッチ208と、マルチプレクサ210とを含んで構成される。また、強誘電体キャパシタFCの両端に電圧を印加するための2つのプログラミングパッド202、204を含む
ここで、図6〜8及び図9〜11を参照し強誘電体キャパシタをプログラミングすることに関して説明する。
【0026】
図6は、図5の強誘電体キャパシタFCにデータ“0”を書きこむためにノードNX、NYに印加すべき電圧レベルを示したものであって、図7及び図8は、それに応じた強誘電体キャパシタの状態変化を示す図面である。
【0027】
図6を参照すると、データ“0”を書きこむため、ノードNYに持続的に接地レベルVSSを印加しながらノードNXには一定期間“ハイ”レベルとなるパルスを印加する。強誘電体キャパシタFCが“b”の状態にあり、図6に示したことのような信号を印加する場合の強誘電体キャパシタの状態変化を図7に示した。まず正(+)の電圧が印加される期間▲1▼では強誘電体キャパシタは“b”状態から“b”状態に変換にされ、続いて外部印加電圧を除去すると(期間▲2▼)、“c”状態から“a” 状態となる。一方、図8に示したように、初期状態が“a”の状態である場合には、期間▲1▼から“c”状態に変換されて期間▲2▼でまた“a”状態となる。したがって、ノードNYに対してノードNXに印加される電圧が正のしきい電圧Vtp以上になると、強誘電体キャパシタの状態は“a”に変換される。図9は、図5の強誘電体キャパシタFCにデータ“1”を書きこむためにノードNX、NYに印加すべき電圧レベルを示したものであって、図10及び図11はそれに応じた強誘電体キャパシタの状態変化を示す図面である。
【0028】
図9に示したように、データ“1”を書きこむためにはノードNXに持続的に接地レベルVSSを印加しながらノードNYに一定期間“ハイ”レベルパルスを印加する。これはノードNYを基準とみれば、強誘電体キャパシタには負(−)のパルスを印可することになる。ここで負(−)のパルスは負のしきい電圧-Vtmより低い値となるように(すなわちパルスの大きさの絶対値がVtm以上となるように)する。
【0029】
まず、図10に示したように、初期状態が“a”である場合には、期間▲3▼(負(−)のパルスが印加される期間)で強誘電体キャパシタは“d”状態に変換されて、外部印加電圧がなくなる期間▲4▼で“b”状態に変換される。また、初期状態が“b”である場合、強誘電体キャパシタは、期間▲3▼で“d”状態に変換されて、期間▲4▼で“b”状態に変換される。すなわち、負のしきい電圧-Vtmより低い電圧を印加することで強誘電体キャパシタの状態を“b”(すなわちデータ“1”)にプログラミングすることができる。
【0030】
また、図6〜8及び図9〜11において、“a”状態をデータ“0”と、“b”状態をデータ“1”と説明したが、その逆にすることも可能であることが分かる。
【0031】
図12ないし図14は強誘電体キャパシタをデータ“0”または“1”にプログラミングした後の電源開始信号POWER-UPの変化に応じたノードNYベル変化を説明するためのものである。
【0032】
図14に示したように、電源開始信号POWER-UPは電源供給が開始されると電源信号VDDに応じて増加して、電源信号VDDが安定されると、また接地レベルとなる信号である。
【0033】
図13を参照すると、外部から電圧が印加されない時、強誘電体キャパシタFCはプログラミング状態に応じて電荷量が蓄積されている。ここでは、この初期電荷量を“Q0”という。初期電荷量Q0は、負荷キャパシタCLにも蓄積されており、初期状態でノードNYの電位は接地レベルと同じである。電源開始信号POWER-UPのレベルが増加するによって強誘電体キャパシタFC及び負荷キャパシタCLにも電圧がかかることになる。ここでは、強誘電体キャパシタFCにかかる電圧を“VF”とし、負荷キャパシタCLにかかる電圧を“VL”として、電源開始信号POWER-UPの電圧レベルを“VP”とすれば、VL=VP−VFとなる。一方、強誘電体キャパシタFCに蓄積される電荷量を“QF”とし、負荷キャパシタCLに蓄積される電荷量を“QL”とすれば、QF=QLが成立する。また、負荷キャパシタCLにおける蓄積された電荷量と印加される電圧との関係は、QL=CL・VL+Q0であるため、次の数式1及び数式2が成立する。
【0034】
【数1】
VL=(QL-Q0)/CL=VP-VF
【0035】
【数2】
QF=QL=(VP-VF)・CL+Q0
QF=-CL・VF+CL・VP+Q0
【0036】
一方、図12に示したグラフは、横軸が強誘電体キャパシタFCの両端にかかる電圧VFを示し、縦軸が強誘電体キャパシタFCに蓄積される電荷量を示したものである。また、数式2は、傾きが−CLであって、縦軸截片がCL・VP+Q0である直線グラフとして見ることができる。ここで、Q0は強誘電体キャパシタFCのプログラム状態に応じて“a”状態の電荷量または“b”状態の電荷量となる。
【0037】
まず、“a”の状態にある強誘電体キャパシタFCに、図14に示したことのような、電源開始信号POWER-UPを印加すると、電源開始信号POWER-UPがピックレベルであるVPとなる時、強誘電体キャパシタFCは直線¨Iとヒステリシス曲線が会う点である“e”状態に変換されるため、負荷キャパシタCLの両端には“VP−V0”の電圧がかかり、ノードNYの電位は“VP−V0”となる。次いで、電源開始信号POWER-UPのレベルが下降するとノードNYの電位も下降することになる。(図14グラフ参照)
【0038】
また、“b”状態にある強誘電体キャパシタFCに、図14に示したような、電源開始信号POWER-UPを印加すると、電源開始信号POWER-UPがピックレベルであるVPとなる時、強誘電体キャパシタFCは直線¨Iとヒステリシス曲線が会う点である“f”の状態に変換されるため、負荷キャパシタCLの両端には“VP−V1”の電圧がかかり、ノードNYの電位は“VP−V1”となる。次いで、電源開始信号POWER-UPのレベルが下降するとノードNYの電位も下降する。(図14グラフ参照)
【0039】
また図5を参照すると、増幅回路206はノードNYの電位を増幅し、ラッチ208は増幅回路206の出力をラッチする。ラッチ208は、電源開始信号POWER-UPが“ハイ”レベルである場合、ノードNYの信号をラッチし、“ロー”レベルの場合には、その以前の出力をそのまま表す。マルチプレクサ210はラッチ208の出力に応じてアドレスビット信号A及び反転アドレスビット信号/Aのいずれかを選択して出力する。
【0040】
図15は、本発明にかかるリダンダンシーアドレスビットプログラミング回路の好ましい一実施例を示す具体的な回路図であって、図16は、これのシミュレーション結果を示す図面である。
【0041】
図15及び図16を参照すると、増幅回路206はPMOSトランジスタP222とNMOSトランジスタN22とインバータINV22とを含んで構成されている。PMOSトランジスタP22及びNMOSトランジスタN22は、ドレイン-ソース経路が電源信号VDDと接地レベルVSSとの間に直列に接続されている。ノードNY信号がNMOSトランジスタN22のゲートに印加されて、PMOSトランジスタP22のゲートは、PMOSトランジスタP22とNMOSトランジスタN22との共通ドレイン−ソースに結合されいる。またPMOSトランジスタP22とNMOSトランジスタN22との共通ドレイン−ソースは、インバータINV22の入力に結合されいる。
【0042】
強誘電体キャパシタFCに貯蔵された値に応じて変わるノードNYの信号はPMOSトランジスタP22及びNMOSトランジスタN22により構成される共通ソース増幅器によって1次増幅された後、インバータINV22によってまた増幅される。ここで、インバータINV22を感知増幅器で具現することができる。したがって、インバータINV22の論理しきい電圧に応じて増幅回路206の出力Rがロジック“ハイ”レベルとなるか、または“ロー”レベルとなる。図16に示したように、強誘電体キャパシタFCにデータ“1”が貯蔵された場合に、増幅回路206の出力Rは“ハイ”レベルとなり、強誘電体キャパシタFCにデータ“0”が貯蔵された場合に、増幅回路206の出力Rは“ロー”レベルとなる。
【0043】
ラッチ208は、クロスカップルされた2つののNORゲートNR22、NR24を含んでいる。電源開始信号POWER-UPが“ハイ”レベルであると、NORゲートNR24の出力は、“ロー”レベルとなるため、NORゲートNR22は、増幅回路206の出力を反転してこれを選択信号Sとして出力することになる。したがって、電源開始信号POWER-UPが“ハイ”レベルであると、強誘電体キャパシタFCのプログラム状態に応じたノードNYの信号が増幅回路206を介して増幅され、ラッチ208のNORゲートNR22により反転されて出力される。一方、電源開始信号POWER-UPがまた“ロー”レベルとなると、選択信号SはNORゲートNR24、NR22によりラッチされるため、その以前状態をそのまま維持することになる。
【0044】
マルチプレクサ210は、2つのの伝送ゲートT22、T24及びインバータINV24を含む。選択信号Sが“ロー”レベルである時は、伝送ゲートT22がターンオンされ、アドレスビット信号Aが出力Qされて、選択信号Sが“ハイ”レベルである場合には、伝送ゲートT24がターンオンされ、反転アドレスビット信号/Aが出力Qされる。図15に示した好ましい実施例で、ロジック“ハイ”及びロジック“ロー”を互いに変えて構成することができるということはこの技術分野の熟練者には当然のことである。
【0045】
図16で、VDDは電源信号、POWER-UPは電源開始信号、NY“0”はデータ“0”である時のノードNY信号、NY“1”はデータ“1”である時のノードNY信号、R“0”はデータ“0”である時の増幅回路206の出力、R“1”はデータ“1”である時の増幅回路206の出力、S“0”はデータ“0”である時の選択信号、S“1”はデータ“1”である時の選択信号を各々表す。
【0046】
図17は、4-ビットアドレスである場合の本発明の好ましい一実施例にかかるリダンダンシーアドレスプログラミング回路を示したものであって、4つのリダンダンシーアドレスビットプログラミング回路220、222、224、226、リダンダンシーマスタープログラミング回路228、検出回路230を含んで構成される。
【0047】
4つのリダンダンシーアドレスビットプログラミング回路220、222、224、226は、内蔵された強誘電体キャパシタFCのプログラム状態に応じて相応するアドレスビット信号A0、A1、A2、A3、または反転アドレスビット信号/A0、/A1、/A2、/A3のいずれかを選択的に各々出力Q0、Q1、Q2、Q3する。ここで、複数の強誘電体キャパシタFCは、欠陥が発生したセルにアドレスの各ビット値に応じてプログラミングされ、入力されるアドレスA0、A1、A2、A3が欠陥アドレスと一致する場合に出力Q0、Q1、Q2、Q3が全部“ハイ”レベルとなる。
【0048】
リダンダンシーマスタープログラミング回路228は、強誘電体キャパシタFC2、負荷キャパシタCL2、増幅部、ラッチ、プログラミングパッド232、234を含んで構成される。ここで、PMOSトランジスタP24と、NMOSトランジスタN24と、インバータINV24とは増幅部を構成し、2つのNORゲートNR28、NR30はラッチを構成する。
【0049】
相応するリダンダンシーメモリセルが不良メモリセルに代えて用いられる場合、プログラミングパッド232、234を介して強誘電体キャパシタFC2にデータ“0”が貯蔵され、そうでない場合には、データ“1”が貯蔵される。マスタープログラミング回路228の動作は、実質的に図15に示したリダンダンシーアドレスビットプログラミング回路における動作と類似しているため、出力Mは、リダンダンシーセルが用いられる場合には“ハイ”であって、そうでない場合には“ロー”となる。
【0050】
検出回路230は、該リダンダンシーメモリセルが用いられ、該欠陥アドレスが入力される時“ハイ”レベルとなるリダンダンシーワードライン選択信号RWLを出力する。具体的に、検出回路230は、NANDゲートND22、ND24及びNORゲートNR26を含んで構成されるもので、リダンダンシーアドレスビットプログラミング回路220、222、224、226の出力Q0、Q1、Q2、Q3及びマスタープログラミング回路228の出力Mが全部“ハイ”レベルである場合を検出する。
【0051】
図18は、本発明にかかる電源開始信号POWER-UPを発生するための回路の一例を示した図面である。
【0052】
図18を参照すると、PMOSトランジスタP32及びNMOSトランジスタN32のゲートは、各々ノードNIに結合されて電源信号VDDが増加するほど、ノードNIの信号レベルが増加することになる。ここで、ノードNIレベルがしきい電圧以上になると、NMOSトランジスタN34がターンオンされ、ノードNJは“ロー”レベルとなる。ノードNJレベルは、インバータINV32、INV34、INV36、INV38によりバッファーリングされて出力される。PMOSトランジスタP34、P36は負荷として作用するため、ノードNJは、初期に電源信号VDDが増加するによって増加している途中にNMOSトランジスタN34がターンオンされた後には“ロー”レベルとなる。また、NMOSトランジスタN36及びPMOSトランジスタP38はキャパシタとして作用して高周波雑音を除去する。
【0053】
一方、図18に示した電源開始信号発生回路は、PMOSトランジスタP32、P34、P36及びNMOSトランジスタN32、N34の大きさを調節することによって、図19に示したことのように、電源開始信号POWER-UP、電源開始/終了信号POWER-UP/DOWN、電源終了信号POWER-DOWNに変形されることができる。
【0054】
図20及び図21は、本発明の他の実施例にかかるリダンダンシーアドレスビットプログラミング回路における強誘電体キャパシタFCの再プログラミングを説明するための図面である。
【0055】
強誘電体キャパシタは、データを読み出すと、貯蔵されたデータが破壊されるため、必ず再貯蔵をしなければまた読み出すことができない。このような再貯蔵は、電源終了power-downを利用してできるが、もしデータが“1”であると、図21(a)に示したように、ノードNXには接地レベルVSSを、ノードNYには“ハイ”レベルを印加して強誘電体キャパシタを図4(a)の“b”の状態に戻るようにする。これに対し、データが“0”であると、図21(b)に示したように、ノードNXには“ハイ”レベルを、ノードNYには接地レベルVSSを印加して強誘電体キャパシタを図4(a)の“a”の状態に戻るようにする。
【0056】
図22は、本発明の好ましい一実施例にかかるリダンダンシーアドレスビットプログラミング回路を示したものであって、特に強誘電体キャパシタに貯蔵されたデータを再書きこむできるようにしたものである。
【0057】
図22で、電源開始/終了POWER-UP/DOWN信号発生部242は、図21(a)及び図21(b)に示したような、ノードNXに印加される信号を発生する。一方、POWER-UP/DOWN信号は電源信号VDDが供給され始める時及び終了する時には、電源信号VDDレベルに追従し、電源信号VDDが安定的に供給される時は接地レベルVSSの信号である。ノードNPのレベルは、PMOSトランジスタP42及びNMOSトランジスタN42により電源信号VDDレベルを一定の割合で追従することになり、ノードNPが“ハイ”レベルになるとNMOSトランジスタN44がターンオンされる。ノードNQは、NMOSトランジスタN44がターンオンされると接地レベルを示し、そうでない場合には、電源信号VDDでPMOSトランジスタP44、P46による電圧降下ほど低い電圧レベルが表われる。したがってPMOSトランジスタP44、P46による電圧降下を極めて低く設定することによって電源終了の時電源信号VDDレベルを追従するように構成することができる。PMOSトランジスタP48及びNMOSトランジスタN46は、インバータとして作用する。したがって、ノードNQの信号は、このインバータP48、N46及びそれに直列に連結されたインバータINV44、INV46、INV48によりバッファーリングされて出力される。NMOSトランジスタN48は、選択信号Sが“ハイ”レベルである場合にターンオンされ、そうでない場合には、ターンオフされる。
【0058】
かくして、電源開始/終了POWER-UP/DOWN信号発生部242は、電源が供給され始める時には電源信号VDDに追従する信号を出力し、電源供給が終了する時には選択信号Sによって接地レベルまたは電源信号VDDに追従する信号をノードNXに出力する。すなわち、選択信号Sが“ロー”レベルである場合には、図21(a)のNXのような信号を出力し、選択信号Sが“ハイ”レベルである場合には、図21(b)のNXのような信号を出力する。
【0059】
電源終了信号POWER-DOWN発生部244は、図19に示したことのような、POWER-DOWN信号を発生する。伝送ゲートT42は、電源終了信号発生部244の出力が“ハイ”レベルである場合にターンオンされて、電源終了信号発生部244の出力をノードNYに伝達する。したがって、強誘電体キャパシタFCが元来貯蔵されていたデータ状態に再書きこまれる。
【0060】
本発明で使用する電源開始信号POWER-UP、または電源開始/終了信号から電源供給が開始される時、接地レベルから電源信号VDDレベルの50〜80%まで追従してまた接地レベルになるようにし、また電源供給が終了される時、電源信号VDDレベルの50〜80%まで下降する時から電源終了信号POWER-DOWN及び電源開始/終了信号が電源信号VDDレベルを追従するようにすることができる。
【0061】
本発明は、上記の実施例に限定されないし、種々の変形が本発明の技術思想の範囲内で、該分野で通常の知識を有するものによって可能であることは勿論のことである。
【0062】
【発明の効果】
上述したとおり、本発明は、ポリシリコンヒューズを使用しないため、ポリシリコンヒューズをプログラムするためのレーザー装備を必要としない利点がある。かくして、製造の単価を低くする効果がある。
【図面の簡単な説明】
【図1】ヒューズを使用した従来のリダンダンシーアドレスビットプログラミング回路を示す回路図である。
【図2】図1のリダンダンシーアドレスビットプログラミング回路で用いられる電源開始信号POWER-UPの波形図である。
【図3】従来のリダンダンシーアドレスプログラミング回路の一例を示す回路図である。
【図4】(a)は本発明で用いる強誘電体キャパシタの特性を示す図面で、(b)強誘電体キャパシタの回路の表示を示す図面である。
【図5】本発明の好ましい一実施例にかかる半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路を示す回路図である。
【図6】図5の強誘電体キャパシタFCにデータ“0”を書きこむため、ノードNX、NYに印加すべき電圧レベルを示した図面である。
【図7】図6の電圧レベルに応じた強誘電体キャパシタの状態変化を示す図面である。
【図8】図6の電圧レベルに応じた強誘電体キャパシタの状態変化を示す図面である。
【図9】図5の強誘電体キャパシタFCにデータ“1”を書きこむため、ノードNX、NYに印加すべき電圧レベルを示した図面である。
【図10】図9の電圧レベルに応じた強誘電体キャパシタの状態変化を示す図面である。
【図11】図9の電圧レベルに応じた強誘電体キャパシタの状態変化を示す図面である。
【図12】強誘電体キャパシタをデータ“0”または“1”にプログラミングした後の電源開始信号POWER-UPの変化に応じたノードNYのレベル変化を説明するための図面である。
【図13】強誘電体キャパシタをデータ“0”または“1”にプログラミングした後の電源開始信号POWER-UPの変化に応じたノードNYのレベル変化を説明するための図面である。
【図14】強誘電体キャパシタをデータ“0”または“1”にプログラミングした後の電源開始信号POWER-UPの変化に応じたノードNYのレベル変化を説明するための図面である。
【図15】本発明にかかるリダンダンシーアドレス ビットプログラミング回路の好ましい一実施例を示す具体回路図である。
【図16】図15に示したリダンダンシーアドレスビットプログラミング回路におけるシミュレーション結果を示す図面である。
【図17】4-ビットアドレスである場合の本発明の好ましい一実施例にかかるリダンダンシーアドレスプログラミング回路を示す回路図である。
【図18】本発明にかかる電源開始信号POWER-UPを発生するための回路の一例を示した図面である。
【図19】電源開始信号POWER-UP、電源開始/終了信号POWER-UP/DOWN、電源終了信号POWER-DOWNを説明するための波形図である。
【図20】本発明の他の実施例にかかるリダンダンシーアドレスビットプログラミング回路における強誘電体キャパシタFCの再-プログラミングを説明するための図面である。
【図21】(a),(b)は、本発明の他の実施例にかかるリダンダンシーアドレスビットプログラミング回路における強誘電体キャパシタFCの再-プログラミングを説明するための図面である。
【図22】本発明の好ましい一実施例にかかるリダンダンシーアドレスビットプログラミング回路を示した回路図である。
【符号の説明】
202、204 プログラミングパッド
FC 強誘電体キャパシタ
CL 負荷キャパシタ
206 増幅回路
208 ラッチ
210 マルチプレクサ
220、222、224、226 リダンダンシーアドレスビットプログラミング回路
228 マスタープログラミング回路
230 検出回路
242 電源開始/終了信号発生部
244 電源終了信号発生部
Claims (12)
- リダンダンシーメモリセルを含む半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路において、
第1及び第2プログラムノードに信号を印加するための第1及び第2プログラムパッド等と、
上記第1及び第2プログラムノードの間に結合されて欠陥アドレスの相応するビット値に応じてプログラミングされる強誘電体キャパシタと、
上記第2プログラムノードと接地との間に結合された負荷キャパシタと、
電源信号の供給が開始される場合には電源信号のレベルを追従して電源信号が安定されると接地レベルにとる電源開始信号パワーアップを発生し、これを上記第1プログラムノードに伝達する電源開始信号発生手段と、
上記電源信号が供給される初期に上記第2プログラムノードの信号をラッチし、上記電源信号が安定されると、ラッチされた状態をそのまま維持して出力するラッチ手段と、
上記ラッチ手段の出力に応じてアドレスビット信号及び反転アドレスビット信号のいずれかを選択的に出力するマルチプレクサと、
上記第2プログラムノードの信号を増幅する増幅回路とを含み、
上記増幅回路は、
電源と接地との間にドレイン−ソース経路が直列に結合されているPMOSトランジスタ及びNMOSトランジスタと、
上記共通ドレイン−ソースに入力が結合されてその出力を上記ラッチ手段に印可するインバータとを含んで、上記PMOSトランジスタのゲートは、これらの共通ドレイン−ソースに結合され、上記NMOSトランジスタのゲートは、上記第2プログラミングノードに結合される半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路。 - 上記ラッチ手段は一入力端子に上記増幅回路の出力及び上記第1プログラムノード信号を各々入力し、他入力端子が相手の出力に結合されている第1及び第2NORゲートを含む請求項1記載の半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路。
- 上記マルチプレクサは
上記ラッチ手段の出力である選択信号Sに応じて選択的にターンオンされ各々アドレスビット信号A及び反転アドレスビット信号/Aを入力する2つの伝送ゲートを含む請求項2記載の半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路。 - リダンダンシーメモリセルを含む半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路において、
上記リダンダンシーアドレスビットプログラミング回路は、
電源信号の供給が開始される場合には電源信号のレベルを追従して、電源信号が安定されると、接地レベルとなる電源開始信号パワーアップを発生する電源開始信号発生手段と、
内蔵される強誘電体キャパシタが相応する欠陥アドレスビット値に応じてプログラムされており、相応する入力アドレスビット値が一致する時を検出する複数のリダンダンシーアドレスビットプログラミング回路と、
当該リダンダンシーメモリセルが不良メモリセルに代替できるかどうかの如何によって、その中に含まれる強誘電体キャパシタがプログラミングされるマスタープログラミング回路と、
上記複数のリダンダンシーアドレスビットプログラミング回路の出力及び上記マスタープログラミング回路の出力に基づいて、該リダンダンシーメモリセルの欠陥アドレスが入力された場合を検出してリダンダンシーワードライン選択信号を活性化させる検出回路と
を含んで、
上記複数のリダンダンシーアドレスビットプログラミング回路の各々は、複数の第1及び第2プログラムノードに信号を印加するための複数の第1及び第2プログラムパッドと、
上記第1及び第2プログラムノードの間に結合されて欠陥アドレスの相応するビット値に応じてプログラミングされる強誘電体キャパシタと、
上記第2プログラムノードと接地との間に結合された負荷キャパシタと、
上記電源信号が供給される初期に上記第2プログラムノードの信号をラッチし、上記電源信号が安定されると、ラッチされた状態をそのまま維持し出力するラッチ手段と、
上記ラッチ手段の出力に応じてアドレスビット信号及び反転アドレスビット信号のいずれかを選択的に出力するマルチプレクサとを
含んで、上記第1プログラムノードは上記電源開始信号が入力される半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路。 - 上記マスタープログラミング回路は、
複数の第1及び第2マスタープログラムノードに信号を印加するための複数の第1及び第2マスタープログラムパッドと、
上記第1及び第2マスタープログラムノードの間に結合されて欠陥アドレスの相応するビット値に応じてプログラミングされるマスター強誘電体キャパシタと、
上記第2プログラムノードと接地との間に結合されたマスター負荷キャパシタと、
上記電源信号が供給される初期に上記第2プログラムノードの信号をラッチして、上記電源信号が安定されると、ラッチされた状態をそのまま維持し出力するマスターラッチ手段と
を含んで、上記第1マスタープログラムノードは上記電源開始信号が入力される請求項4記載の半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路。 - 上記リダンダンシーアドレスビットプログラミング回路は
上記第2プログラムノードの信号を増幅する増幅回路をさらに含む請求項5記載の半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路。 - リダンダンシーメモリセルを含む半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路において、
複数の第1及び第2プログラムノードに信号を印加するための複数の第1及び第2プログラムパッドと、
上記第1及び第2プログラムノードの間に結合されて欠陥アドレスの相応するビット値に応じてプログラミングされる強誘電体キャパシタと、
上記第2プログラムノードと接地との間に結合された負荷キャパシタと、
上記電源信号が供給される初期に上記第2プログラムノードの信号をラッチして、上記電源信号が安定されると、ラッチされた状態をそのまま維持し出力するラッチ手段と、
電源信号の供給が開始される場合には、電源信号のレベルを追従して、電源信号が安定されると接地レベルとなり、電源供給が終了する場合には、上記ラッチ手段の出力に応じて接地レベルになるか、または電源信号のレベルを追従することになる電源開始/終了信号パワーアップ/ダウンを発生し、これを上記第1プログラムノードに伝達する電源開始/終了信号発生部と、
電源信号が終了される場合には、上記ラッチ手段の出力に応じて電源信号のレベルを追従するかまたは接地レベルとなり、そうでない場合には、接地レベルとなる電源終了信号パワーダウンを出力する電源終了信号発生部と、
上記電源終了の時、上記電源終了信号発生部の出力を上記第2プログラムノードに伝達する伝送手段と、
上記ラッチ手段の出力に応じてアドレスビット信号及び反転アドレスビット信号のいずれかを選択的に出力するマルチプレクサと
を含む半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路。 - 上記第2プログラムノードの信号を増幅する増幅回路をさらに含む請求項7記載の半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路。
- 上記増幅回路は
電源と接地との間にドレイン−ソース経路が直列に結合されているPMOSトランジスタ及びNMOSトランジスタと、
上記共通ドレイン−ソースに入力が結合され、その出力を上記ラッチ手段に印可するインバータと
を含んで、上記PMOSトランジスタのゲートは、これらの共通ドレイン−ソースに結合されて、上記NMOSトランジスタのゲートは、上記第2プログラミングノードに結合される請求項8記載の半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路。 - 上記ラッチ手段は、一入力端子に上記増幅回路の出力及び上記第1プログラムノード信号を各々入力して、他入力端子が相手の出力に結合されている第1及び第2NORゲートを含む請求項9記載の半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路。
- 上記マルチプレクサは
上記ラッチ手段の出力である選択信号Sに応じて選択的にターンオンされ、各々アドレスビット信号A及び反転アドレスビット信号/Aを入力する2つの伝送ゲートを含む請求項10記載の半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路。 - リダンダンシーメモリセルを含む半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路において、
上記リダンダンシーアドレスビットプログラミング回路は、
内蔵される強誘電体キャパシタが相応する欠陥アドレスビット値に応じてプログラムされており、相応する入力アドレスビット値が一致する時を検出する複数のリダンダンシーアドレスビットプログラミング回路と、
該リダンダンシーメモリセルが不良メモリセルに代替できるかどうかの如何によって、その中に含まれる強誘電体キャパシタがプログラミングされるマスタープログラミング回路と、
上記複数のリダンダンシーアドレスビットプログラミング回路の出力及び上記マスタープログラミング回路の出力に基づいて、該リダンダンシーメモリセルの欠陥アドレスが入力された場合を検出してリダンダンシーワードライン選択信号を活性化させる検出回路と
を含んで、
上記複数のリダンダンシーアドレスビットプログラミング回路の各々は、
複数の第1及び第2プログラムノードに信号を印加するための複数の第1及び第2プログラムパッドと、
上記第1及び第2プログラムノードの間に結合されて、欠陥アドレスの相応するビット値に応じてプログラミングされる強誘電体キャパシタと、
上記第2プログラムノードと接地との間に結合された負荷キャパシタと、
上記電源信号が供給される初期に、上記第2プログラムノードの信号をラッチして、上記電源信号が安定されると、ラッチされた状態をそのまま維持し出力するラッチ手段と、
電源信号の供給が開始される場合には、電源信号のレベルを追従して、電源信号が安定されると接地レベルとなり、電源供給が終了する場合には、上記ラッチ手段の出力に応じて接地レベルになるか、または電源信号のレベルを追従することになる電源開始/終了信号パワーアップ/ダウンを発生して、これを上記第1プログラムノードに伝達する電源開始/終了信号発生部と、
電源信号が終了される場合には、上記ラッチ手段の出力に応じて電源信号のレベルを追従するか、または接地レベルになって、そうでない場合には接地レベルとなる電源終了信号パワーダウンを出力する電源終了信号発生部と、
上記電源終了の時、上記電源終了信号発生部の出力を上記第2プログラムノードに伝達する伝送手段と、
上記ラッチ手段の出力に応じてアドレスビット信号及び反転アドレスビット信号のいずれかを選択的に出力するマルチプレクサと
を含む半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1998-61150 | 1998-12-30 | ||
KR1019980061150A KR100300873B1 (ko) | 1998-12-30 | 1998-12-30 | 강유전체 커패시터를 사용한 반도체 메모리 장치의 리던던시 회로 및 수리 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000195293A JP2000195293A (ja) | 2000-07-14 |
JP4422836B2 true JP4422836B2 (ja) | 2010-02-24 |
Family
ID=19567906
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000000125A Expired - Fee Related JP4422836B2 (ja) | 1998-12-30 | 2000-01-04 | 強誘電体キャパシタを用いた半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6175528B1 (ja) |
JP (1) | JP4422836B2 (ja) |
KR (1) | KR100300873B1 (ja) |
GB (1) | GB2349248B (ja) |
TW (1) | TW462053B (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100753131B1 (ko) * | 2000-12-30 | 2007-08-30 | 주식회사 하이닉스반도체 | 강유전체 메모리의 로우 리페어 장치 |
KR100434315B1 (ko) * | 2001-06-11 | 2004-06-05 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치의 페일 구제회로 및 그구제방법 |
KR100447224B1 (ko) | 2001-09-20 | 2004-09-04 | 주식회사 하이닉스반도체 | 비휘발성 강유전체 메모리 장치의 칼럼 리페어 회로 |
KR100484254B1 (ko) * | 2002-10-31 | 2005-04-22 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 리던던시 회로 및 그를 이용한 페일구제방법 |
CA2465966C (en) * | 2003-05-16 | 2012-03-13 | Intier Automotive Closures Inc. | Side door striker and a method of operation |
KR100757924B1 (ko) * | 2006-03-07 | 2007-09-11 | 주식회사 하이닉스반도체 | 반도체 메모리의 테스트 모드 제어장치 및 방법 |
US7990749B2 (en) * | 2009-06-08 | 2011-08-02 | Radiant Technology, Inc. | Variable impedance circuit controlled by a ferroelectric capacitor |
US9842662B2 (en) * | 2015-02-16 | 2017-12-12 | Texas Instruments Incorporated | Screening for data retention loss in ferroelectric memories |
US10491218B2 (en) * | 2018-04-13 | 2019-11-26 | Avago Technologies International Sales Pte. Limited | Clocked miller latch design for improved soft error rate |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5216631A (en) | 1990-11-02 | 1993-06-01 | Sliwa Jr John W | Microvibratory memory device |
US5274583A (en) * | 1992-01-02 | 1993-12-28 | National Semiconductor Corporation | Charge-integrating preamplifier for ferroelectric memory |
US5673028A (en) | 1993-01-07 | 1997-09-30 | Levy; Henry A. | Electronic component failure indicator |
JPH0773682A (ja) | 1993-06-12 | 1995-03-17 | Hitachi Ltd | 半導体記憶装置 |
JPH07115141A (ja) | 1993-10-14 | 1995-05-02 | Hitachi Ltd | 半導体記憶装置 |
US5808943A (en) | 1993-12-28 | 1998-09-15 | Nippon Steel Corporation | Semiconductor memory and method of manufacturing the same |
KR0160182B1 (ko) | 1993-12-28 | 1998-12-01 | 다나까 미노루 | 반도체 기억 장치 및 그 제조방법 |
JP2914171B2 (ja) * | 1994-04-25 | 1999-06-28 | 松下電器産業株式会社 | 半導体メモリ装置およびその駆動方法 |
JP3672954B2 (ja) | 1994-12-26 | 2005-07-20 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
JPH098247A (ja) | 1995-06-15 | 1997-01-10 | Hitachi Ltd | 半導体記憶装置 |
JPH09128991A (ja) | 1995-08-25 | 1997-05-16 | Sharp Corp | 冗長救済回路 |
US5716875A (en) | 1996-03-01 | 1998-02-10 | Motorola, Inc. | Method for making a ferroelectric device |
US5828599A (en) | 1996-08-06 | 1998-10-27 | Simtek Corporation | Memory with electrically erasable and programmable redundancy |
JPH11102980A (ja) | 1997-09-29 | 1999-04-13 | Fujitsu Ltd | FeRAMセル及びその書込方法並びにこのセルを用いたFeRAMセルアレイ及びFeRAM |
JP3732631B2 (ja) | 1997-09-29 | 2006-01-05 | 株式会社日立製作所 | 強誘電体素子および半導体装置 |
KR100247934B1 (ko) | 1997-10-07 | 2000-03-15 | 윤종용 | 강유전체 램 장치 및 그 제조방법 |
JPH11120797A (ja) | 1997-10-15 | 1999-04-30 | Toshiba Microelectronics Corp | 強誘電体メモリ及びそのスクリーニング方法 |
-
1998
- 1998-12-30 KR KR1019980061150A patent/KR100300873B1/ko not_active IP Right Cessation
-
1999
- 1999-12-30 US US09/475,280 patent/US6175528B1/en not_active Expired - Lifetime
- 1999-12-30 GB GB9930823A patent/GB2349248B/en not_active Expired - Fee Related
- 1999-12-31 TW TW088123376A patent/TW462053B/zh not_active IP Right Cessation
-
2000
- 2000-01-04 JP JP2000000125A patent/JP4422836B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
GB2349248B (en) | 2003-06-25 |
TW462053B (en) | 2001-11-01 |
KR20000044651A (ko) | 2000-07-15 |
US6175528B1 (en) | 2001-01-16 |
JP2000195293A (ja) | 2000-07-14 |
KR100300873B1 (ko) | 2001-09-06 |
GB2349248A (en) | 2000-10-25 |
GB9930823D0 (en) | 2000-02-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6400632B1 (en) | Semiconductor device including a fuse circuit in which the electric current is cut off after blowing so as to prevent voltage fall | |
KR100839550B1 (ko) | 반도체 집적 회로 및 반도체 메모리 | |
JPH01166391A (ja) | スタティック型ランダムアクセスメモリ | |
JP4422836B2 (ja) | 強誘電体キャパシタを用いた半導体メモリ装置のリダンダンシーアドレスビットプログラミング回路 | |
US6285603B1 (en) | Repair circuit of semiconductor memory device | |
JPH10149699A (ja) | 半導体回路装置 | |
JP4247510B2 (ja) | 混成メモリ装置 | |
TW200523937A (en) | Antifuse programming circuit in which one stage of transistor is interposed in a series with antifuse between power supplies during programming | |
WO2004084227A1 (ja) | 半導体記憶装置 | |
US20040090811A1 (en) | Nonvolatile FeRAM control device | |
JP2760326B2 (ja) | 半導体記憶装置 | |
US20030156475A1 (en) | Method and circuit for repairing nonvolatile ferroelectric memory device | |
JP3081754B2 (ja) | プログラマブル半導体集積回路 | |
US6327178B1 (en) | Programmable circuit and its method of operation | |
JPH06309869A (ja) | 半導体記憶装置 | |
JP4924838B2 (ja) | 半導体記憶装置 | |
US6862231B2 (en) | Repair circuit | |
KR0179549B1 (ko) | 안정된 리페어 기능을 갖는 반도체 메모리 소자 | |
KR101226271B1 (ko) | 안티퓨즈를 이용한 프로그래밍회로 | |
JP3522751B2 (ja) | ビットの一時記憶のための回路装置およびそのアドレス一時メモリとしての使用 | |
JPH04233826A (ja) | プログラマブル基準回路 | |
KR100649970B1 (ko) | 리던던시 회로 | |
KR20110020973A (ko) | 멤리스터 소자를 적용한 비휘발성 정적 랜덤 액세스 메모리 셀 | |
KR100640155B1 (ko) | 반도체메모리장치의 안티휴즈 회로 | |
JPS59152597A (ja) | メモリ回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060130 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060130 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090115 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090120 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090519 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090916 |
|
RD13 | Notification of appointment of power of sub attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7433 Effective date: 20090917 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20090917 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20091016 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091106 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091207 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121211 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121211 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131211 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |