CN101246747A - 一次性可编程单元和具有该单元的存储设备 - Google Patents

一次性可编程单元和具有该单元的存储设备 Download PDF

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CN101246747A CNA2008100082881A CN200810008288A CN101246747A CN 101246747 A CN101246747 A CN 101246747A CN A2008100082881 A CNA2008100082881 A CN A2008100082881A CN 200810008288 A CN200810008288 A CN 200810008288A CN 101246747 A CN101246747 A CN 101246747A
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Abstract

一种一次性可编程单元和具有该单元的存储设备包括：第一金属氧化物半导体(MOS)晶体管，配置成响应读控制信号而在第一节点和第二节点之间形成电流路径；第二MOS晶体管，配置成响应写控制信号而在第三节点和第二节点之间形成电流路径；以及反熔丝，连接在第二节点和地电压端子之间，其中施加到第二节点的电压作为输出信号被输出。

Description

一次性可编程单元和具有该单元的存储设备
相关申请的交叉引用
本发明要求2007年2月16日提交的韩国专利申请号为10-2007-0016545的优先权，其全部内容通过引用结合于此。
技术领域
本发明涉及半导体设计技术，更具体地涉及具有可靠性提高、结构简单、功耗减少和尺寸小的一次性可编程单元以及具有该单元的存储设备。
背景技术
一次性可编程(OTP)单元作为单存储器或存储器阵列广泛地用于集成电路(IC)芯片。OTP单元特别用于标记标识(ID)、设置参数和控制管芯或芯片的内部电压电平。因此，OTP单元和OTP存储器阵列极大地影响着IC芯片的产量和特性。
为了上述的相同目的，OTP单元和OTP存储器阵列还用于液晶显示器(LCD)驱动器的IC芯片中。OTP单元和OTP存储器阵列还用于分配伪地址以便维修/替换有缺陷的静态随机存取存储器(SRAM)。此外，近来，OTP单元和OTP存储器阵列常常用于设置模块制造商所需要的LCD设置自动序列的内部状态。
可以用两个基本状态，即熔丝(fuse)和反熔丝(anti-fuse)来实现OTP单元。
熔丝方法包括切断金属或聚电阻(poly resistance)。即，OTP单元的熔丝在正常状态下是电短路以具有最小的电阻，但在切断金属或聚电阻后变成开路以具有无穷大的电阻。制造具有熔丝的OTP单元需要激光装置以便切断金属或聚电阻，并因此需要增加制造时间和增加制造成本。另外，金属或聚电阻还可能通过诸如温度的外部环境来被切断或短路，从而会使设备可靠性恶化。
可以用栅氧化物电容器来实现反熔丝设备，所述栅氧化物电容器包括作为电极的互补金属氧化物半导体(CMOS)晶体管的栅极和基底。在正常状态下，电容器具有无穷大的电阻，使得反熔丝是开路的。然而，当高压VPP施加到栅极或基底时，栅极和基底变为短路，使得反熔丝具有几欧姆到几十欧姆范围的电阻。几欧姆到几十欧姆范围的电阻值表示栅极绝缘层被击穿。
如上所述，在具有CMOS栅极绝缘层的反熔丝的情况下，电阻切断电压在电路自身内部产生。因此，与熔丝方法不同，反熔丝方法不需要激光装置且不受时间和温度的影响，从而可以提高设备可靠性。
以下参考美国专利No.US 6,927,997B2来说明典型的具有反熔丝的OTP单元。
图1是典型的OTP单位单元的电路图。
参考图1，OTP单元包括反熔丝ANT_FS1、开关SW1和NMOS晶体管NM1和NM2。反熔丝ANT_FS1连接在节点A和节点B之间。开关SW1连接在节点B和地电压端子之间。NMOS晶体管NM1经由NMOS晶体管NM2连接在节点B和节点E之间，并且NMOS晶体管NM1的栅极连接到节点C。NMOS晶体管NM2连接在NMOS晶体管NM1的源极和节点E之间，并且NMOS晶体管NM2的栅极连接到节点D。
作为参考，NMOS晶体管NM1是高压MOS晶体管，以便防止高压VPP击穿NMOS晶体管NM2的栅极绝缘层。
以下参考表1、图2A和2B来说明将数据写到图1的典型的OTP单位单元和从该单位单元中读取数据的方法。
Figure S2008100082881D00021
图2A示出图1的典型的OTP单位单元在写模式下的操作。
参考表1和图2A，高压VPP施加到节点A。同时，开关SW1被导通，且逻辑低电平信号施加到节点C和D，使得NMOS晶体管NM1和NM2被关断。因而，从节点A经由开关SW1到地电压端子形成电流路径。换句话说，因为高压VPP施加到反熔丝ANT_FS1的基底和栅极，所以栅极绝缘层被击穿，使得反熔丝ANT_FS1可以具有几欧姆到几十欧姆范围的电阻。
图2B示出图1的典型的OTP单位单元在读模式下的操作。
参考表1和图2B，外部电压VDD施加到节点A。同时，开关SW1被关断，且逻辑高电平信号施加到节点C和D，使得NMOS晶体管NM1和NM2被导通。因而，从节点A经由NMOS晶体管NM1和NM2到节点E形成电流路径。
下面将说明当反熔丝ANT_FS1被切断以将逻辑高电平数据输出到输出节点E时的情况。施加到节点A的外部电压VDD在通过节点E被输出之前通过反熔丝ANT_FS1的几欧姆到几十欧姆的电阻以及通过NMOS晶体管NM1和NM2的导通电阻产生压降。由于在反熔丝ANT_FS1和NMOS晶体管NM1和NM2处的压降，与外部电压VDD相对应的电平电压通过节点E输出。
下面将说明当反熔丝ANT_FS1未被切断以使得逻辑低电平数据输出到输出节点E时的情况。在这种情况下，反熔丝ANT_FS1由于其未被切断而具有无穷大的电阻。因此，施加到节点A的外部电压VDD在通过节点E输出之前通过反熔丝ANT_FS1的无穷大的电阻以及通过NMOS晶体管NM1和NM2的导通电阻产生压降。因为在具有无穷大电阻的反熔丝ANT_FS1处的压降，所以与地电压相对应的电平电压通过节点E输出。
虽然在图1至图2B中未示出，但是从节点E输出的数据通过差动放大器来读出(sense)和放大。
参考图3来说明包括多个图1的OTP单位单元的OTP存储设备。
图3是典型的OTP存储设备的框图。
参考图3，OTP存储设备包括多个第一读控制线RD_CTRL1<0:N>、多个第二读控制线RD_CTRL2<0:N>、多个写控制线WR_CTRL<0:N>、多个OTP单位单元10、多个数据线BL0至BLn、多个读出放大器(sense amplifier)20以及高压电源30。第一和第二读控制线RD_CTRL1<0:N>和RD_CTRL2<0:N>以行方向延伸，并且它们中的每个在读模式下施加对应的地址时被激活。写控制线WR_CTRL<0:N>以行方向延伸，并且它们中的每个在写模式下施加对应的地址时被激活。OTP单元10连接到相应的第一读控制线RD_CTRL1<0:N>、相应的第二读控制线RD_CTRL<0:N>和相应的写控制线WR_CTRL<0:N>。数据线BL0至BLn以列方向延伸以传送来自OTP单位单元10的输出数据。读出放大器20读出并放大通过相应数据线BL0至BLn所接收的数据。高压电源30将高压VPP施加到OTP单元10。
作为参考，使用差动放大器来实现读出放大器20。
用于切断反熔丝以写数据的复杂过程会增加存取时间。此外，作为读出放大器的差动放大器的使用会导致由偏置端子引起的额外的电流消耗以及存储设备的尺寸增加。
发明内容
本发明实施例旨在提供可靠性增加、结构简单、功耗减少和单元尺寸减小的一次性可编程单元以及具有该单元的存储设备。
根据本发明的一方面，提供第一金属氧化物半导体(MOS)晶体管，其配置成响应读控制信号而在第一节点和第二节点之间形成电流路径；第二MOS晶体管，其配置成响应写控制信号而在第三节点和第二节点之间形成电流路径；以及反熔丝，其连接在第二节点和地电压端子之间，其中施加到第二节点的电压作为输出信号被输出。
附图说明
图1是典型的一次性可编程(OTP)单位单元的电路图；
图2A示出图1的典型的OTP单位单元在写模式下的操作；
图2B示出图1的典型的OTP单位单元在读模式下的操作；
图3是典型的OTP存储设备的框图；
图4是根据本发明的OTP单位单元的电路图；
图5A示出图4的OTP单位单元在写模式下的操作；
图5B示出图4的OTP单位单元在读模式下的操作；
图6是根据本发明实施例的OTP存储设备的框图；
图7是根据本发明的另一实施例的OTP存储设备的框图。
具体实施方式
以下将参考附图详细说明根据本发明的一次性可编程(OTP)单元和具有该单元的存储设备。
图4是根据本发明的OTP单位单元的电路图。
参考图4，OTP单元包括反熔丝ANT_FS2和PMOS晶体管PM1和PM2。反熔丝ANT_FS2连接在节点N3和地电压端子之间。PMOS晶体管PM1配置成响应写控制信号WR_CTRL而在节点N2和节点N3之间形成电流路径。PMOS晶体管PM2配置成响应读控制信号RD_CTRL而在节点N1和节点N3之间形成电流路径。最后，OTP单元输出节点N3的电压作为输出信号。
另外，OTP单元还包括反相器类型的读出放大器100以读出和放大输出信号。
如上所述，因为根据图4实施例的OTP单位单元需要的MOS晶体管比图1的典型的OTP单位单元需要的MOS晶体管少，从而可以减少单元尺寸。
另外，包括在根据图4实施例的OTP单位单元中的反相器类型的读出放大器100需要的面积比图1的典型的OTP单位单元的差动放大器需要的面积小。与差动放大器相比，读出放大器100可以减少存取时间，并且读出放大器100不需要偏置电流，从而可以减少功耗。
此外，因为反相器类型的读出放大器100响应节点N3处的电压而操作，所以在写模式下不需要额外电流，否则读出放大器将使用额外电流。即，在写模式下，高压VPP可以施加到反熔丝ANT_FS2的栅极而没有额外电流。因此，精确电平的高压可以施加到反熔丝ANT_FS2的栅极以改善反熔丝的切断性能，从而提高设备可靠性。
作为参考，可以使用NMOS晶体管来实现分别接收写控制信号WR_CTRL和读控制信号RD_CTRL的PMOS晶体管PM1和PM2。在该情况下，读控制信号RD_CTRL和写控制信号WR_CTRL的激活逻辑电平被反相。
而且，可以使用高压MOS晶体管来实现PMOS晶体管PM1以便防止高压所引起的击穿。
以下将参考表2、图5A和图5B说明图4的OTP单位单元的操作。
图5A示出图4的OTP单位单元在写模式下的操作。
参考表2和图5A，高压VPP施加到节点N2，而外部电压VDD施加到节点N1。同时，写控制信号WR_CTRL被激活为逻辑低电平，而读控制信号RD_CTRL被无效为逻辑高电平。
因而如图5A所示，仅有PMOS晶体管PM1被导通以形成从节点N2到反熔丝ANT_FS2的电流路径。换句话说，当高压VPP施加到CMOS晶体管的反熔丝ANT_FS2的栅极时，栅极绝缘层被击穿使得反熔丝ANT_FS2具有几欧姆到几十欧姆范围的电阻。
图5B示出图4的OTP单位单元在读模式下的操作。
参考表2和图5B，高压VPP施加到节点N2，而外部电压VDD施加到节点N1。同时，写控制信号WR_CTRL被无效为逻辑高电平，而读控制信号RD_CTRL被激活为逻辑低电平。因而，如图5B所示，仅有PMOS晶体管PM2被导通以形成从节点N1到反熔丝ANT_FS2的电流路径。
下面将说明当反熔丝ANT_FS2被切断以将逻辑低电平数据输出到输出节点N3时的情况。在这种情况下，因为反熔丝ANT_FS2具有几欧姆到几十欧姆的电阻，所以节点N3具有与地电压端子的电压电平相对应的电压电平。
下面将说明当反熔丝ANT_FS2未被切断以使得逻辑高电平数据输出到输出节点N3时的情况。在这种情况下，因为反熔丝ANT_FS2未被切断，所以反熔丝ANT_FS2具有无穷大的电阻。因而，因为反熔丝ANT_FS2的无穷大的电阻防止电流路径的形成，所以节点N3处的电压电平与节点N1处的高压VPP相同。
如上面参考图5A和图5B所说明的，根据本发明实施例的OTP单位单元的操作比典型的OTP单位单元的操作简单，因此可以减少存取时间和电流消耗。
以下将参考图6和图7来说明具有多个OTP单位单元的OTP存储设备。
图6是根据本发明实施例的OTP存储设备的框图。
参考图6，OTP存储设备包括多个读控制线RD_CT_LN<0:N>、多个写控制线WR_CT_LN<0:N>、多个OTP单位单元200、多个数据线DT_LN<0:N>以及高压电源300。读控制线RD_CT_LN<0:N>以列方向延伸，并且它们中每个在读模式下施加对应的地址时被激活。写控制信号线WR_CT_LN<0:N>以列方向延伸，并且它们中的每个在写模式下施加对应的地址时被激活。OTP单位单元200连接到相应的读控制线RD_CT_LN<0:N>和相应的写控制线WR_CT_LN<0:N>。数据线DT_LN<0:N>以行方向延伸以传送从多个OTP单位单元输出的数据。
OTP单位单元包括PMOS晶体管PM3和PM4以及反熔丝ANT_FS3。PMOS晶体管PM3连接在外部电压端子VDD和节点N4之间，并且PMOS晶体管PM3的栅极连接到读控制线RD_CT_LN<0>。PMOS晶体管PM4连接在高压端子VPP和节点N4之间，并且PMOS晶体管PM4的栅极连接到写控制线WR_CT_LN<0>。反熔丝ANT_FS3连接在节点N4和地电压端子之间。
OTP单位单元还包括读出放大器220以便读出和放大施加到节点N4的电压以将其输出到对应的数据线DT_LN<0>。
读出放大器还可以由连接到公共数据线DT_LN<0:N>的OTP单位单元来共享。在这种情况下，读出放大器被提供到每个数据线DT_LN<0:N>而不是被提供到每个OTP单位单元。
下面将说明OTP存储设备的操作。在此，假设与所施加的地址相对应的写控制线WR_CT_LN<0>在写模式下被激活。因而，连接到写控制线WR_CT_LN<0>的多个OTP单位单元的反熔丝NT_FS3被切断。
结果，如果与该地址相对应的读控制线RD_CTRL<0>在读模式下被激活，则连接到读控制线RD_CTRL<0>的多个OTP单位单元被使能以通过对应的数据线DT_LN<0:N>输出逻辑低电平数据。
如上所述，根据如图4所示的本发明实施例的OTP存储设备中设置的OTP单元的操作比典型的OTP单元的操作简单，从而可以减少存取时间。与典型的OTP单元相比，简单的操作还可以减少读控制线的数目，并因此减少读控制线所需要的面积。此外，用于读出和放大输出数据的反相器类型的读出放大器可以减少所需要的面积以及由典型的差动放大器的偏置端子引起的额外的电流消耗。
图7是根据本发明的另一实施例的OTP存储设备的框图。
参考图7，OTP存储设备包括多个读控制线RD_CT_LN<0:N>、多个写控制线WR_CT_LN<0:N>、多个OTP单位单元200_00、200_10...和200_NN、多个数据线DT_LN<0:N>、多个高压线VPP_LN<0:N>、高压电源500和选择器400。读控制线RD_CT_LN<0:N>以列方向延伸，并且它们中的每个在读模式下施加对应的地址时被激活。写控制线WR_CT_LN<0:N>以列方向延伸，并且它们中的每个在写模式下施加对应的地址时被激活。OTP单位单元200_00、200_10...和200_NN连接到相应的读控制线RD_CT_LN<0:N>和相应的写控制线WR_CT_LN<0:N>。数据线DT_LN<0:N>以行方向延伸以传送从多个OTP单位单元输出的数据。
因为已经参考图6描述了OTP单位单元，所以针对其的详细说明将在此处省略。
作为参考，如上所述，读出放大器220可以包括在OTP单位单元中或由连接到公共数据线DT_LN<0:N>的OTP单位单元共享。在后一种情况下，读出放大器被提供到每个数据线DT_LN<0:N>而不是提供到每个OTP单位单元。
下面将描述OTP存储设备的操作。假设与所施加的地址相对应的写控制线WR_CT_LN<0>被激活，且在写模式下由选择器400来选择高压线VPP_LN<0>。因而，仅有OTP单位单元200_00被使能，且仅有OTP单位单元200_00的反熔丝NT_FS3被切断。
结果，如果与该地址相对应的读控制线RD_CT_LN<0>在读模式下被激活，则OTP单位单元200_00被使能以使得逻辑低电平的输出数据通过数据线DT_LN<0>输出。
如上所述，根据本发明该实施例的OTP存储设备在写模式下每次仅激活一个OTP单位单元。因此，与图6的实施例相比，本实施例可以增加设备可靠性。
因此，根据本发明实施例的OTP单位单元和具有阵列形式的OTP单位单元的OTP存储设备包括的MOS晶体管比典型的OTP单位单元和典型的OTP存储设备所包括的MOS晶体管少，从而提供更简单的操作和更短的存取时间。
另外，用于读出和放大输出数据的反相器类型的读出放大器可以减少存取时间和由偏置端子所引起的额外连续的电流消耗。此外，因为反相器类型的读出放大器在切断反熔丝时不产生泄漏电流，所以可以将精确电平的高压施加到反熔丝以提高切断精度。电流消耗的减少和切断精度的改善可以增加设备的可靠性。
因为根据本发明实施例的OTP单元和具有该OTP单元的OTP存储设备包括的MOS晶体管比典型的OTP单元和典型的OTP存储设备的MOS晶体管少，所以可以减小设备尺寸和存取时间。另外，因为它们包括反相器类型的读出放大器，所以还可以减少泄漏电流和设备尺寸。
尽管针对特定实施例对本发明进行了说明，但是对本领域技术人员显而易见的是可以进行各种变化和修改而毫不背离下面权利要求所限定的本发明的精神和范围。

Claims (20)

1.一种一次性可编程单元，包括：
第一金属氧化物半导体(MOS)晶体管，配置成响应读控制信号而在第一节点和第二节点之间形成电流路径；
第二MOS晶体管，配置成响应写控制信号而在第三节点和所述第二节点之间形成电流路径；以及
反熔丝，连接在所述第二节点和地电压端子之间，其中施加到所述第二节点的电压作为输出信号被输出。
2.根据权利要求1所述的一次性可编程单元，其中所述第一MOS晶体管是第一PMOS晶体管，所述第一PMOS晶体管具有接收所述读控制信号的栅极、连接到所述第一节点的源极和连接到所述第二节点的漏极。
3.根据权利要求1所述的一次性可编程单元，其中所述第二MOS晶体管是第二PMOS晶体管，所述第二PMOS晶体管具有接收所述写控制信号的栅极、连接到所述第三节点的源极和连接到所述第二节点的漏极。
4.根据权利要求2所述的一次性可编程单元，其中所述第一MOS晶体管是第一NMOS晶体管，所述第一NMOS晶体管具有接收所述读控制信号的栅极、连接到所述第一节点的漏极和连接到所述第二节点的源极，所述第二MOS晶体管是第二NMOS晶体管，所述第二NMOS晶体管具有接收所述写控制信号的栅极、连接到所述第三节点的漏极和连接到所述第二节点的源极。
5.根据权利要求4所述的一次性可编程单元，还包括：反相器类型的读出放大器，以读出和放大施加到所述第二节点的电压。
6.根据权利要求5所述的一次性可编程单元，其中所述第一PMOS晶体管和所述第一NMOS晶体管包括高压晶体管。
7.一种一次性可编程存储设备，包括：
多个读控制线，以列方向延伸，所述多个读控制线中的每个在读模式下施加对应的地址时被激活；
多个写控制线，以列方向延伸，所述多个写控制线中的每个在写模式下施加对应的地址时被激活；
多个一次性可编程单位单元，连接到相应的读控制线和相应的写控制线，以便在其中存储数据；
多个数据线，以行方向延伸，以传送从所述多个一次性可编程单位单元所输出的数据；以及
多个读出放大器，连接到相应的数据线以读出和放大通过所述相应的数据线所传送的数据，然后输出所放大的数据。
8.根据权利要求7所述的一次性可编程存储设备，还包括高压电源，用于将高压施加到所述多个一次性可编程单位单元。
9.根据权利要求8所述的一次性可编程存储设备，其中所述一次性可编程单位单元包括：
第一MOS晶体管，连接在外部电压端子和节点之间，并且其栅极连接到所述读控制线；
第二MOS晶体管，连接在所述高压电源的输出端子和所述节点之间，并且其栅极连接到所述写控制线；以及
反熔丝，连接在所述节点和地电压端子之间，其中施加到所述节点的电压通过所述数据线输出。
10.根据权利要求9所述的一次性可编程存储设备，其中所述第一MOS晶体管是第一PMOS晶体管，所述第一PMOS晶体管具有连接到所述读控制线的栅极、连接到所述外部电压端子的源极和连接到所述节点的漏极；并且所述第二MOS晶体管是第二PMOS晶体管，所述PMOS晶体管具有连接到所述写控制线的栅极、连接到所述高压电源的输出端子的源极和连接到所述节点的漏极。
11.根据权利要求10所述的一次性可编程存储设备，其中所述第一PMOS晶体管包括高压CMOS晶体管。
12.一种一次性可编程存储设备，包括：
多个读控制线，以列方向延伸，所述多个读控制线中的每个在读模式下施加对应的地址时被激活；
多个写控制线，以列方向延伸，所述多个写控制线中的每个在写模式下施加对应的地址时被激活；
多个一次性可编程单位单元，连接到相应的读控制线和相应的写控制线，以便在其中存储数据；以及
多个数据线，以行方向延伸，以传送从所述多个一次性可编程单位单元输出的数据。
13.根据权利要求12所述的一次性可编程存储设备，其中所述一次性可编程单位单元包括：
第一MOS晶体管，连接在外部电压端子和节点之间，且其栅极连接到所述读控制线；
第二MOS晶体管，连接在高压端子和所述节点之间，且其栅极连接到所述写控制线；
反熔丝，连接在所述节点和地电压端子之间；以及
读出放大器，配置成读出和放大施加到所述节点的电压以将放大的电压输出到所述数据线。
14.根据权利要求13所述的一次性可编程存储设备，其中所述第一MOS晶体管是第一PMOS晶体管，所述第一PMOS晶体管具有连接到所述读控制线的栅极、连接到所述外部电压端子的源极和连接到所述节点的漏极；以及
所述第二MOS晶体管是第二PMOS晶体管，所述第二PMOS晶体管具有连接到所述写控制线的栅极、连接到所述高压端子的源极和连接到所述节点的漏极。
15.一种一次性可编程存储设备，包括：
第一到第N读控制线，以列方向延伸，所述读控制线中的每个在读模式下施加对应的地址时被激活；
第一到第N写控制线，以列方向延伸，所述写控制线中的每个在写模式下施加对应的地址时被激活；
多个一次性可编程单位单元，连接到相应的读控制线和相应的写控制线，以便在其中存储数据；
第一到第M数据线，以行方向延伸，以传送从所述多个一次性可编程单位单元输出的数据；
第一到第M读出放大器，连接到相应的数据线以读出和放大通过所述相应的数据线所传送的数据，然后输出放大的数据；
第一到第M高压线，以行方向延伸，所述高压线中的每个将高压提供到多个一次性可编程单位单元，所述多个一次性可编程单位单元连接到与所述高压线相对应的数据线；以及
选择器，配置成选择性地将所述高压提供到与在写模式下所施加的地址相对应的高压线。
16.根据权利要求15所述的一次性可编程存储设备，其中所述一次性可编程单位单元包括：
第一MOS晶体管，连接在外部电压端子和节点之间，并且其栅极连接到所述读控制线；
第二MOS晶体管，连接在高压端子和所述节点之间，并且其栅极连接到所述写控制线；以及
反熔丝，连接在所述节点和地电压端子之间，并且
其中施加到所述节点的电压输出到所述数据线。
17.根据权利要求16所述的一次性可编程存储设备，其中所述第一MOS晶体管是第一PMOS晶体管，所述第一PMOS晶体管具有连接到所述读控制线的栅极、连接到所述外部电压端子的源极和连接到所述节点的漏极；第二MOS晶体管是第二PMOS晶体管，所述第二PMOS晶体管具有连接到所述写控制线的栅极、连接到所述高压端子的源极和连接到所述节点的漏极。
18.一种一次性可编程存储设备，包括：
第一到第N读控制线，以列方向延伸，所述读控制线中的每个在读模式下施加对应的地址时被激活；
第一到第N写控制线，以列方向延伸，所述写控制线中的每个在写模式下施加对应的地址时被激活；
多个一次性可编程单位单元，连接到相应的读控制线和相应的写控制线，以便在其中存储数据；
第一到第M数据线，以行方向延伸，以传送从所述多个一次性可编程单位单元输出的数据；
第一到第M高压线，以行方向延伸，所述高压线中的每个将高压提供到多个一次性可编程单位单元，所述多个一次性可编程单元连接到与所述高压线相对应的数据线；以及
选择器，配置成选择性地将所述高压提供到与在写模式下所施加的地址相对应的高压线。
19.根据权利要求18所述的一次性可编程存储设备，其中所述一次性可编程单位单元包括：
第一MOS晶体管，连接在外部电压端子和节点之间，且其栅极连接到所述读控制线；
第二MOS晶体管，连接在高压端子和所述节点之间，并且其栅极连接到所述写控制线；
反熔丝，连接在所述节点和地电压端子之间；以及
读出放大器，配置成读出和放大施加到所述节点的电压以将放大的电压输出到所述数据线。
20.根据权利要求19所述的一次性可编程存储设备，其中所述第一MOS晶体管是第一PMOS晶体管，所述第一PMOS晶体管具有连接到所述读控制线的栅极、连接到所述外部电压端子的源极和连接到所述节点的漏极；所述第二MOS晶体管是第二PMOS晶体管，所述第二PMOS晶体管具有连接到所述写控制线的栅极、连接到所述高压端子的源极和连接到所述节点的漏极。
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