JP2007265482A - 半導体装置 - Google Patents

Abstract

【課題】ＳＲＡＭセルのプルダウントランジスタのゲートリーク電流を測定することができるようにした半導体装置を提供する。
【解決手段】Ｐウエル５１＿０にはＳＲＡＭセルＭＣ００〜ＭＣ３０の第１のプルダウントランジスタを形成し、Ｐウエル５１＿ｊ＋１（ｊ＝０、１、２）にはＳＲＡＭセルＭＣ０ｊ〜ＭＣ３ｊの第２のプルダウントランジスタ及びＳＲＡＭセルＭＣ０（ｊ＋１）〜ＭＣ３（ｊ＋１）の第１のプルダウントランジスタを形成し、Ｐウエル５１＿４にはＳＲＡＭセルＭＣ０３〜ＭＣ３３の第２のプルダウントランジスタを形成する。Ｐウエル５１＿０、５１＿２、５１＿４はゲートリーク電流測定回路１８の入力端子に接続し、Ｐウエル５１＿１、５１＿３はゲートリーク電流測定回路１９の入力端子に接続する。
【選択図】図１

Description

本発明は、ＳＲＡＭ（static random access memory）セルを有する半導体装置に関する。

ＳＲＡＭセルを有する半導体装置であるＳＲＡＭにおいては、ＳＲＡＭセルを構成するフリップフロップのプルダウントランジスタのゲートリーク電流を測定し、ゲートリーク電流が許容外の不良セルを特定することが求められる。

従来、ＳＲＡＭセルを視覚的に観察することにより不良セルを特定する方法が知られているが、この方法では、形状異常は確認できるが、ＳＲＡＭセルを構成するフリップフロップのプルダウントランジスタのゲートリーク電流を測定することはできないという問題点がある。

なお、特許文献１には、ビット線のみをパスゲート等を介して外部端子に接続することによりビット線のリーク電流を測定する方法が開示されているが、ＳＲＡＭセルを構成するフリップフロップのプルダウントランジスタのゲートリーク電流を測定する方法は開示されていない。
特開平５−３０４２６６号公報

本発明は、かかる点に鑑み、ＳＲＡＭセルのプルダウントランジスタのゲートリーク電流を測定することができるようにし、ゲートリーク電流が許容外にある不良セルの特定を行うことができるようにした半導体装置を提供することを目的とする。

本発明中、第１の発明は、ＳＲＡＭセルを有する半導体装置において、前記ＳＲＡＭセルの第１のプルダウントランジスタは、第１のウエルを基盤として形成され、前記ＳＲＡＭセルの第２のプルダウントランジスタは、第２のウエルを基盤として形成されているものである。

本発明中、第２の発明は、第１列〜第Ｎ列（但し、Ｎは２以上の整数）のＳＲＡＭセルを有し、前記第１列のＳＲＡＭセルの第１のプルダウントランジスタは、第１のウエルを基盤として形成され、前記第１列〜第Ｎ列のＳＲＡＭセルのうち、第ｋ列（但し、ｋは１〜Ｎ−１の整数）のＳＲＡＭセルの第２のプルダウントランジスタ及び第ｋ＋１列の第１のプルダウントランジスタは、第ｋ＋１のウエルを基盤として形成され、前記第Ｎ列のＳＲＡＭセルの第２のプルダウントランジスタは、第Ｎ＋１のウエルを基盤として形成され、前記第１のウエル〜前記第Ｎ＋１のウエルのうち、奇数番目のウエルは、第１のゲートリーク電流測定回路に接続され、偶数番目のウエルは、第２のゲートリーク電流測定回路に接続されているというものである。

本発明中、第１の発明によれば、前記ＳＲＡＭセルの第１のプルダウントランジスタのゲート電位がＨ（高）レベル、第２のプルダウントランジスタのゲート電位がＬ（低）レベルとなる状態にし、第１のウエルを介して第１のプルダウントランジスタのゲートリーク電流を読み出すことにより、前記ＳＲＡＭセルの第１のプルダウントランジスタのゲートリーク電流を測定することができる。

また、前記ＳＲＡＭセルの第１のプルダウントランジスタのゲート電位がＬレベル、第２のプルダウントランジスタのゲート電位がＨレベルとなる状態にし、第２のウエルを介して第２のプルダウントランジスタのゲートリーク電流を読み出すことにより、前記ＳＲＡＭセルの第２のプルダウントランジスタのゲートリーク電流を測定することができる。

本発明中、第２の発明によれば、第ｋ列の所定行のＳＲＡＭセルの第１のプルダウントランジスタのゲート電位がＨレベル、第２のプルダウントランジスタのゲート電位がＬレベルとなる状態にし、第ｋのウエルを介して第ｋ列の所定行のＳＲＡＭセルの第１のプルダウントランジスタのゲートリーク電流を読み出すことにより、第ｋ列の所定行のＳＲＡＭセルの第１のプルダウントランジスタのゲートリーク電流を測定することができる。

また、第ｋ列の所定行のＳＲＡＭセルの第１のプルダウントランジスタのゲート電位がＬレベル、第２のプルダウントランジスタのゲート電位がＨレベルとなる状態にし、第ｋ＋１のウエルを介して第ｋ列の所定行のＳＲＡＭセルの第２のプルダウントランジスタのゲートリーク電流を読み出すことにより、第ｋ列の所定行のＳＲＡＭセルの第２のプルダウントランジスタのゲートリーク電流を測定することができる。

以下、図１〜図１２を参照して、本発明の一実施形態について、本発明を単体としてのＳＲＡＭ装置に適用した場合を例にして説明するが、本発明は、これに限定されず、ＳＲＡＭを搭載した種々のＬＳＩに適用することができるものである。

また、本発明の一実施形態では、２ビットのロウアドレス信号と２ビットのコラムアドレス信号を入力する場合を例にしているが、これは説明の便宜のためであり、ロウアドレス信号及びコラムアドレス信号のビット数は、これに限定されるものではない。

図１は本発明の一実施形態の構成の一部分を示す回路図である。図１中、１はＳＲＡＭセルが配列されたメモリセルアレイ、ＷＬ０〜ＷＬ３はワード線、ＢＬ０、ＢＬ０ｘ〜ＢＬ３、ＢＬ３ｘはビット線である。

２、３はロウアドレス入力端子、４はロウアドレス入力端子２、３を介してロウアドレス信号Ａ０、Ａ１を取り込むロウアドレスバッファ、５はロウアドレスバッファ４が取り込んだロウアドレス信号Ａ０、Ａ１をデコードするロウデコーダ、６はロウデコーダ５のデコード結果に基づいてワード線ＷＬ０〜ＷＬ３を駆動するワード線駆動回路である。

７、８はコラムアドレス入力端子、９はコラムアドレス入力端子７、８を介してコラムアドレス信号Ａ２、Ａ３を取り込むコラムアドレスバッファ、１０はコラムアドレスバッファ９が取り込んだコラムアドレス信号Ａ２、Ａ３をデコードするコラムデコーダ、１１はコラムデコーダ１０のデコード結果に基づいてメモリセルアレイ１のコラムの選択を行うコラム選択回路である。

１２はコラム選択回路１１を介してメモリセルアレイ１から読み出したデータの増幅を行うセンスアンプ、１３はデータの入出力を行うＩ／Ｏ回路、１４〜１７はデータ入出力端子、Ｄ０〜Ｄ３はデータである。なお、書き込み回路やコントロールパルス生成回路等は、図示を省略している。

１８、１９はメモリセルアレイ１に配列されているＳＲＡＭセルを構成するフリップフロップのプルダウントランジスタのゲートリーク電流を測定するゲートリーク電流測定回路、２０はゲートリーク電流測定回路１８によるゲートリーク電流測定結果が出力されるゲートリーク電流測定結果出力端子（外部端子）、２１はゲートリーク電流測定回路１９によるゲートリーク電流測定結果が出力されるゲートリーク電流測定結果出力端子（外部端子）である。

図２はメモリセルアレイ１の構成を示す回路図である。図２中、ＭＣ００〜ＭＣ３３は４行４列に配置されたＳＲＡＭセル、２５はビット線ＢＬ０、ＢＬ０ｘ〜ＢＬ３、ＢＬ３ｘのプリチャージ時及びゲートリーク電流測定モード時の電位を制御するビット線制御回路である。

ビット線制御回路２５において、Ｓ１はビット線ＢＬ０、ＢＬ０ｘ〜ＢＬ３、ＢＬ３ｘのプリチャージを指示するビット線プリチャージ指示信号であり、ビット線プリチャージ時にはＬレベル、それ以外の場合にはＨレベルとされるものである。Ｓ２はゲートリーク電流測定モード信号であり、ゲートリーク電流測定モード時にはＨレベル、それ以外の場合にはＬレベルとされるものである。

２６は電源電位ＶＤＤを供給するＶＤＤ電源線、２７は接地電位ＶＳＳを供給するＶＳＳ電源線、２８はビット線プリチャージ指示信号Ｓ１とゲートリーク電流測定モード信号Ｓ２とをＯＲ処理するＯＲ回路、２９＿０、２９＿０ｘ〜２９＿３、２９＿３ｘはＯＲ回路２８の出力によりオン、オフが制御されるＰＭＯＳトランジスタ、３０＿０、３０＿０ｘ〜３０＿３、３０＿３ｘはゲートリーク電流測定モード信号Ｓ２によりオン、オフが制御されるＮＭＯＳトランジスタである。

本例では、通常動作モード時には、ゲートリーク電流測定モード信号Ｓ２＝Ｌレベルとなり、ＮＭＯＳトランジスタ３０＿０、３０＿０ｘ〜３０＿３、３０＿３ｘはオフとされる。そして、ビット線プリチャージ時には、ビット線プリチャージ信号Ｓ１＝Ｌレベルとなり、ＯＲ回路２８の出力＝Ｌレベル、ＰＭＯＳトランジスタ２９＿０、２９＿０ｘ〜２９＿３、２９＿３ｘはオンとされる。この結果、ビット線ＢＬ０、ＢＬ０ｘ〜ＢＬ３、ＢＬ３ｘは電源電位ＶＤＤにプリチャージされる。

これに対して、ゲートリーク電流測定モード時には、ゲートリーク電流測定モード信号Ｓ２＝Ｈレベルとなり、ＮＭＯＳトランジスタ３０＿０、３０＿０ｘ〜３０＿３、３０＿３ｘはオンとされる。また、ＯＲ回路２８の出力＝Ｈレベルとなり、ＰＭＯＳトランジスタ２９＿０、２９＿０ｘ〜２９＿３、２９＿３ｘはオフとされる。この結果、ビット線ＢＬ０、ＢＬ０ｘ〜ＢＬ３、ＢＬ３ｘは接地電位ＶＳＳに固定される。

図３はＳＲＡＭセルＭＣ００〜ＭＣ３３の構成を示す回路図である。図３中、３５はＣＭＯＳ型のフリップフロップであり、３６、３７はＰＭＯＳトランジスタからなる第１、第２のプルアップトランジスタ（負荷トランジスタ）、３８、３９はＮＭＯＳトランジスタからなる第１、第２のプルダウントランジスタ（駆動トランジスタ）、４０、４１は第１、第２の記憶ノードである。また、４２、４３はＮＭＯＳトランジスタからなる第１、第２のパストランジスタである。

第１のプルアップトランジスタ３６は、ソースをＶＤＤ電源線４４に接続し、ドレインを第１の記憶ノード４０に接続し、ゲートを第２の記憶ノード４１に接続している。第２のプルアップトランジスタ３７は、ソースをＶＤＤ電源線４４に接続し、ドレインを第２の記憶ノード４１に接続し、ゲートを第１の記憶ノード４０に接続している。

第１のプルダウントランジスタ３８は、ドレインを第１の記憶ノード４０に接続し、ソースをＶＳＳ電源線４５に接続し、ゲートを第２の記憶ノード４１に接続している。第２のプルダウントランジスタ３９は、ドレインを第２の記憶ノード４１に接続し、ソースをＶＳＳ電源線４５に接続し、ゲートを第１の記憶ノード４０に接続している。

第１のパストランジスタ４２は、ドレインを第１の記憶ノード４０に接続し、ソースをビット線ＢＬに接続し、ゲートをワード線ＷＬに接続している。第２のパストランジスタ４３は、ドレインを第２の記憶ノード４１に接続し、ソースをビット線ＢＬｘに接続し、ゲートをワード線ＷＬに接続している。

なお、ワード線ＷＬは、１行目のＳＲＡＭセルの場合はＷＬ０、２行目のＳＲＡＭセルの場合はＷＬ１、３行目のＳＲＡＭセルの場合はＷＬ２、４行目のＳＲＡＭセルの場合はＷＬ３である。ビット線ＢＬ、ＢＬｘは、１列目のＳＲＡＭセルの場合はＢＬ０、ＢＬ０ｘ、２列目のＳＲＡＭセルの場合はＢＬ１、ＢＬ１ｘ、３列目のＳＲＡＭセルの場合はＢＬ２、ＢＬ２ｘ、４列目のＳＲＡＭセルの場合はＢＬ３、ＢＬ３ｘである。

図４はＳＲＡＭセルＭＣ００、ＭＣ０１の部分のレイアウト図である。ＳＲＡＭセルＭＣ００、ＭＣ０１は、いわゆるシンメトリタイプとされており、図４中、５０はＰ型シリコン基板に形成されたＮウエル（Deep Nwell）、５１＿０、５１＿１、５１＿２はＮウエル５０に形成され、Ｎウエル５０によりＰ型シリコン基板と分離されたＰウエル、５２＿０、５２＿１はＮウエル５０に形成されたＮウエルである。

５３〜５５はＰウエル５１＿０に形成されたＮ型拡散層、５６〜６１はＰウエル５１＿１に形成されたＮ型拡散層、６２〜６４はＰウエル５１＿２に形成されたＮ型拡散層、６５〜６８はＮウエル５２＿０に形成されたＰ型拡散層、６９〜７２はＮウエル５２＿１に形成されたＰ型拡散層、７３〜７６はメタル層、７７〜８３はゲート層である。

Ｐ型拡散層６６、６７、６９、７２はＶＤＤ電源線に接続され、Ｎ型拡散層５５、５６、５９、６４はＶＳＳ電源線に接続され、Ｎ型拡散層５３はビット線ＢＬ０に接続され、Ｎ型拡散層５８はビット線ＢＬ０ｘに接続され、Ｎ型拡散層６１はビット線ＢＬ１に接続され、Ｎ型拡散層６２はビット線ＢＬ１ｘに接続され、ゲート層７７、８０、８３はワード線ＷＬ０に接続される。

また、メタル層７３とＮ型拡散層５４は接続され、ゲート層７９とメタル層７３とＰ型拡散層６５は接続され、ゲート層７８とメタル層７４とＰ型拡散層６８は接続され、メタル層７４とＮ型拡散層５７は接続され、メタル層７５とＮ型拡散層６０は接続され、ゲート層８２とメタル層７５とＰ型拡散層７０は接続され、ゲート層８１とメタル層７６とＰ型拡散層７１は接続され、メタル層７６とＮ型拡散層６３は接続されている。

ここで、メモリセルＭＣ００では、Ｐ型拡散層６５、６６とゲート層７８とで第１のプルアップトランジスタ（図３に示す第１のプルアップトランジスタ３６）が構成され、Ｎ型拡散層５４、５５とゲート層７８とで第１のプルダウントランジスタ（図３に示す第１のプルダウントランジスタ３８）が構成され、Ｎ型拡散層５３、５４とゲート層７７とで第１のパストランジスタ（図３に示す第１のパストランジスタ４２）が構成されている。

また、Ｐ型拡散層６７、６８とゲート層７９とで第２のプルアップトランジスタ（図３に示す第２のプルアップトランジスタ３７）が構成され、Ｎ型拡散層５６、５７とゲート層７９とで第２のプルダウントランジスタ（図３に示す第２のプルダウントランジスタ３９）が構成され、Ｎ型拡散層５７、５８とゲート層８０とで第２のパストランジスタ（図３に示す第２のパストランジスタ４３）が構成されている。

また、メモリセルＭＣ０１では、Ｐ型拡散層６９、７０とゲート層８１とで第１のプルアップトランジスタ（図３に示す第１のプルアップトランジスタ３６）が構成され、Ｎ型拡散層５９、６０とゲート層８１とで第１のプルダウントランジスタ（図３に示す第１のプルダウントランジスタ３８）が構成され、Ｎ型拡散層６０、６１とゲート層８０とで第１のパストランジスタ（図３に示す第１のパストランジスタ４２）が構成されている。

また、Ｐ型拡散層７１、７２とゲート層８２とで第２のプルアップトランジスタ（図３に示す第２のプルアップトランジスタ３７）が構成され、Ｎ型拡散層６３、６４とゲート層８２とで第２のプルダウントランジスタ（図３に示す第２のプルダウントランジスタ３９）が構成され、Ｎ型拡散層６２、６３とゲート層８３とで第２のパストランジスタ（図３に示す第２のパストランジスタ４３）が構成されている。

本例では、ＳＲＡＭセルＭＣ００、ＭＣ０２、ＭＣ２０、ＭＣ２２は同一のレイアウトとされ、ＳＲＡＭセルＭＣ０１、ＭＣ０３、ＭＣ２１、ＭＣ２３は同一のレイアウトとされている。

また、ＳＲＡＭセルＭＣ１０は、図上、上下方向においてＳＲＡＭセルＭＣ００と線対称のレイアウト、即ち、図上、横方向の線を対称線としてＳＲＡＭセルＭＣ００と線対称のレイアウトとされ、ＳＲＡＭセルＭＣ１０、ＭＣ１２、ＭＣ３０、ＭＣ３２は同一のレイアウトとされている。

また、ＳＲＡＭセルＭＣ１１は、図上、上下方向においてＳＲＡＭセルＭＣ０１と線対称のレイアウト、即ち、図上、横方向の線を対称線としてＳＲＡＭセルＭＣ０１と線対称のレイアウトとされ、ＳＲＡＭセルＭＣ１１、ＭＣ１３、ＭＣ３１、ＭＣ３３は同一のレイアウトとされている。

したがって、本発明の一実施形態では、Ｐウエル５１＿０、５１＿１、５１＿２のほかに、図５に示すように、Ｐウエル５１＿３、５１＿４が設けられている。なお、これらＰウエル５１−３、５１−４も、Ｐウエル５１＿０、５１＿１、５１＿２と同様にＮウエル５０に形成され、Ｎウエル５０によりＰ型シリコン基板と分離されている。

本発明の一実施形態では、１列目のＳＲＡＭセルＭＣ００、ＭＣ１０、ＭＣ２０、ＭＣ３０については、第１のプルダウントランジスタ（図３に示す第１のプルダウントランジスタ３８）及び第１のパストランジスタ（図３に示す第１のパストランジスタ４２）はＰウエル５１＿０を基盤として形成され、第２のプルダウントランジスタ（図３に示す第２のプルダウントランジスタ３９）及び第２のパストランジスタ（図３に示す第２のパストランジスタ４３）はＰウエル５１＿１を基盤として形成されている。

この場合、１列目のＳＲＡＭセルＭＣ００、ＭＣ１０、ＭＣ２０、ＭＣ３０から見て、Ｐウエル５１＿０は、本発明の半導体装置における第１のウエルということになり、Ｐウエル５１＿１は、本発明の半導体装置における第２のウエルということになる。

また、２列目のＳＲＡＭセルＭＣ０１、ＭＣ１１、ＭＣ２１、ＭＣ３１については、第１のプルダウントランジスタ（図３に示す第１のプルダウントランジスタ３８）及び第１のパストランジスタ（図３に示す第１のパストランジスタ４２）はＰウエル５１＿１を基盤として形成され、第２のプルダウントランジスタ（図３に示す第２のプルダウントランジスタ３９）及び第２のパストランジスタ（図３に示す第２のパストランジスタ４３）はＰウエル５１＿２を基盤として形成されている。

この場合、２列目のＳＲＡＭセルＭＣ０１、ＭＣ１１、ＭＣ２１、ＭＣ３１から見て、Ｐウエル５１＿１は、本発明の半導体装置における第１のウエルということになり、Ｐウエル５１＿２は、本発明の半導体装置における第２のウエルということになる。

また、３列目のＳＲＡＭセルＭＣ０２、ＭＣ１２、ＭＣ２２、ＭＣ３２については、第１のプルダウントランジスタ（図３に示す第１のプルダウントランジスタ３８）及び第１のパストランジスタ（図３に示す第１のパストランジスタ４２）はＰウエル５１＿２を基盤として形成され、第２のプルダウントランジスタ（図３に示す第２のプルダウントランジスタ３９）及び第２のパストランジスタ（図３に示す第２のパストランジスタ４３）はＰウエル５１＿３を基盤として形成される。

この場合、３列目のＳＲＡＭセルＭＣ０２、ＭＣ１２、ＭＣ２２、ＭＣ３２から見て、Ｐウエル５１＿２は、本発明の半導体装置における第１のウエルということになり、Ｐウエル５１＿３は、本発明の半導体装置における第２のウエルということになる。

また、４列目のＳＲＡＭセルＭＣ０３、ＭＣ１３、ＭＣ２３、ＭＣ３３については、第１のプルダウントランジスタ（図３に示す第１のプルダウントランジスタ３８）及び第１のパストランジスタ（図３に示す第１のパストランジスタ４２）はＰウエル５１＿３を基盤として形成され、第２のプルダウントランジスタ（図３に示す第２のプルダウントランジスタ３９）及び第２のパストランジスタ（図３に示す第２のパストランジスタ４３）はＰウエル５１＿４を基盤として形成されている。

この場合、４列目のＳＲＡＭセルＭＣ０３、ＭＣ１３、ＭＣ２３、ＭＣ３３から見て、Ｐウエル５１＿３は、本発明の半導体装置における第１のウエルということになり、Ｐウエル５１＿４は、本発明の半導体装置における第２のウエルということになる。

そして、本発明の一実施形態では、図上、左側から数えて奇数番目のＰウエル５１＿０、５１＿２、５１＿４はゲートリーク電流測定回路１８の入力端子に接続されている。また、偶数番目のＰウエル５１＿１、５１＿３は、ゲートリーク電流測定回路１９の入力端子に接続されている。

図６はロウデコーダ５及びワード線駆動回路６の構成を示す回路図である。図６中、ａ０、／ａ０、ａ１、／ａ１はロウアドレスバッファ４が出力する内部ロウアドレス信号であり、ａ０はロウアドレス信号Ａ０と同相の信号、／ａ０はロウアドレス信号Ａ０と逆相の信号、ａ１はロウアドレス信号Ａ１と同相の信号、／ａ１はロウアドレス信号Ａ１と逆相の信号である。

また、ロウデコーダ５において、９０＿０は内部ロウアドレス信号ａ０、ａ１とゲートリーク電流測定モード信号Ｓ３とをＮＡＮＤ処理するＮＡＮＤ回路、９０＿１は内部ロウアドレス信号ａ０、／ａ１とゲートリーク電流測定モード信号Ｓ３とをＮＡＮＤ処理するＮＡＮＤ回路、９０＿２は内部ロウアドレス信号／ａ０、ａ１とゲートリーク電流測定モード信号Ｓ３とをＮＡＮＤ処理するＮＡＮＤ回路、９０＿３は内部ロウアドレス信号／ａ０、／ａ１とゲートリーク電流測定モード信号Ｓ３とをＮＡＮＤ処理するＮＡＮＤ回路である。

ゲートリーク電流測定モード信号Ｓ３は、通常動作モード時にはＨレベル、ゲートリーク電流測定モード時にはＬレベルになる。したがって、通常動作モード時には、ＮＡＮＤ回路９０＿０は、内部ロウアドレス信号ａ０、ａ１に対してＮＡＮＤ回路として機能し、ＮＡＮＤ回路９０＿１は、内部ロウアドレス信号ａ０、／ａ１に対してＮＡＮＤ回路として機能し、ＮＡＮＤ回路９０＿２は内部ロウアドレス信号／ａ０、ａ１に対してＮＡＮＤ回路として機能し、ＮＡＮＤ回路９０＿３は内部ロウアドレス信号／ａ０、／ａ１に対してＮＡＮＤ回路として機能し、ゲートリーク電流測定モード時には、ＮＡＮＤ回路９０＿０〜９０＿３の出力はＨレベルに固定される。

ワード線駆動回路６において、９１＿０〜９１＿３はインバータである。インバータ９１＿０は、ＮＡＮＤ回路９０＿０の出力がＬレベルになり、ワード線ＷＬ０が選択されると、ワード線ＷＬ０を電源電位ＶＤＤで駆動する。インバータ９１＿１は、ＮＡＮＤ回路９０＿１の出力がＬレベルになり、ワード線ＷＬ１が選択されると、ワード線ＷＬ１を電源電位ＶＤＤで駆動する。インバータ９１＿２は、ＮＡＮＤ回路９０＿２の出力がＬレベルになり、ワード線ＷＬ２が選択されると、ワード線ＷＬ２を電源電位ＶＤＤで駆動する。インバータ９１＿３は、ＮＡＮＤ回路９０＿３の出力がＬレベルになり、ワード線ＷＬ３が選択されると、ワード線ＷＬ３を電源電位ＶＤＤで駆動する。

図７はゲートリーク電流測定回路１８、１９の第１構成例の回路図である。第１構成例では、ゲートリーク電流測定回路１８は、リファレンス電流源９５と、差動増幅回路９６〜９８を備えており、ゲートリーク電流測定回路１９は、リファレンス電流源９９と、差動増幅回路１００〜１０２を備えている。

ここで、Ｐウエル５１＿０、５１＿２、５１＿４は、差動増幅回路９６の非反転入力端子及び差動増幅回路９７の反転入力端子に接続されている。リファレンス電流源９５は、上流端をＶＤＤ電源線に接続し、下流端を差動増幅回路９６の反転入力端子及び差動増幅回路９７の非反転入力端子に接続している。また、差動増幅回路９８は、反転入力端子を差動増幅回路９６の出力端子に接続し、非反転入力端子を差動増幅回路９７の出力端子に接続し、出力端子をゲートリーク電流測定結果出力端子２０に接続している。

また、Ｐウエル５１＿１、５１＿３は、差動増幅回路１００の非反転入力端子及び差動増幅回路１０１の反転入力端子に接続されている。リファレンス電流源９９は、上流端をＶＤＤ電源線に接続し、下流端を差動増幅回路１００の反転入力端子及び差動増幅回路１０１の非反転入力端子に接続している。また、差動増幅回路１０２は、反転入力端子を差動増幅回路１００の出力端子に接続し、非反転入力端子を差動増幅回路１０１の出力端子に接続し、出力端子をゲートリーク電流測定結果出力端子２１に接続している。

即ち、第１構成例では、ゲートリーク電流測定回路１８は、Ｐウエル５１＿０、５１＿２又は５１＿４を介してして入力されるゲートリーク電流測定対象のＳＲＡＭセルのプルダウントランジスタのゲートリーク電流とリファレンス電流Ｉrefとの大小関係を電圧値で出力するように構成されている。

また、ゲートリーク電流測定回路１９は、Ｐウエル５１＿１又は５１＿３を介して入力されるゲートリーク電流測定対象のＳＲＡＭセルのプルダウントランジスタのゲートリーク電流とリファレンス電流Ｉrefとの大小関係を示す電圧値で出力するように構成されている。

なお、リファレンスセルを設け、リファレンス電流源９５、９９が出力するリファレンス電流Ｉrefの代わりにリファレンスセルのプルダウントランジスタのゲートリーク電流を使用するように構成しても良い。

また、ゲートリーク電流測定回路１８として、Ｐウエル５１＿０、５１＿２又は５１＿４を介して入力されるゲートリーク電流測定対象のＳＲＡＭセルのプルダウントランジスタのゲートリーク電流を増幅する電流増幅回路を設けると共に、ゲートリーク電流測定回路１９として、Ｐウエル５１＿１又は５１＿３を介して入力されるゲートリーク電流測定対象のＳＲＡＭセルのプルダウントランジスタのゲートリーク電流を増幅する電流増幅回路を設けるように構成しても良い。

図８はゲートリーク電流測定回路１８、１９の第２構成例の回路図である。第２構成例のゲートリーク電流測定回路１８は、差動増幅回路９８の後段にＤフリップフロップ１０５を設け、差動増幅回路９８の出力端子をＤフリップフロップ１０５のＤ入力端子に接続し、Ｄフリップフロップ１０５のＱ出力端子をゲートリーク電流測定結果出力端子２０に接続し、その他については、第１構成例のゲートリーク電流測定回路１８と同様に構成したものである。

また、第２構成例のゲートリーク電流測定回路１９は、差動増幅回路１０２の後段にＤフリップフロップ１０６を設け、差動増幅回路１０２の出力端子をＤフリップフロップ１０６のＤ入力端子に接続し、Ｄフリップフロップ１０６のＱ出力端子をゲートリーク電流測定結果出力端子２１に接続し、その他については、第１構成例のゲートリーク電流測定回路１９と同様に構成したものである。

即ち、第２構成例のゲートリーク電流測定回路１８は、Ｐウエル５１＿０、５１＿２又は５１＿４を介して入力されるゲートリーク電流測定対象のＳＲＡＭセルのプルダウントランジスタのゲートリーク電流とリファレンス電流Ｉrefとの大小関係を示す論理値をＤフリップフロップ１０５を介して出力するように構成されている。

また、第２構成例のゲートリーク電流測定回路１９は、Ｐウエル５１＿１又は５１＿３を介して入力されるゲートリーク電流測定対象のＳＲＡＭセルのプルダウントランジスタのゲートリーク電流とリファレンス電流Ｉrefとの大小関係を示す論理値をＤフリップフロップ１０６を介して出力するように構成されている。

なお、第２構成例の場合、外部端子であるゲートリーク電流測定結果出力端子２０、２１を設けず、スキャンテスト時に、Ｄフリップフロップ１０５、１０６がラッチする論理値をスキャンデータとして出力させるように構成しても良い。

図９はＳＲＡＭセルＭＣ００の第１のプルダウントランジスタ（図３に示す第１のプルダウントランジスタ３８）のゲートリーク電流を測定する場合を説明するための回路図である。

ＳＲＡＭセルＭＣ００の第１のプルダウントランジスタ（図３に示す第１のプルダウントランジスタ３８）のゲートリーク電流を測定する場合、Ｐウエル５１＿０には、ＳＲＡＭセルＭＣ００の第１のプルダウントランジスタ（図３に示す第１のプルダウントランジスタ３８）のゲートリーク電流が流れ、同一列のＳＲＡＭセルＭＣ１０、ＭＣ２０、ＭＣ３０の第１のプルダウントランジスタ（図３に示す第１のプルダウントランジスタ３８）のゲートリーク電流が流れないようにする。

即ち、ＳＲＡＭセルＭＣ００の第１の記憶ノード（図３に示す第１の記憶ノード４０）にはＬレベルを記憶し、第２の記憶ノード（図３に示す第２の記憶ノード４１）にはＨレベルを記憶する。また、ＳＲＡＭセルＭＣ１０、ＭＣ２０、ＭＣ３０の第１の記憶ノード（図３に示す第１の記憶ノード４０）にはＨレベルを記憶し、第２の記憶ノード（図３に示す第２の記憶ノード４１）にはＬレベルを記憶する。

また、Ｐウエル５１＿２には、２列目のＳＲＡＭセルＭＣ０１、ＭＣ１１、ＭＣ２１、ＭＣ３１の第２のプルダウントランジスタ（図３に示す第２のプルダウントランジスタ３９）のゲートリーク電流及び３列目のＳＲＡＭセルＭＣ０２、ＭＣ１２、ＭＣ２２、ＭＣ３２の第１のプルダウントランジスタ（図３に示す第１のプルダウントランジスタ３８）のゲートリーク電流が流れないようにする。

即ち、ＳＲＡＭセルＭＣ０１、ＭＣ１１、ＭＣ２１、ＭＣ３１の第１の記憶ノード（図３に示す第１の記憶ノード４０）にはＬレベルを記憶し、第２の記憶ノード（図３に示す第２の記憶ノード４１）にはＨレベルを記憶する。また、ＳＲＡＭセルＭＣ０２、ＭＣ１２、ＭＣ２２、ＭＣ３２の第１の記憶ノード（図３に示す第１の記憶ノード４０）にはＨレベルを記憶し、第２の記憶ノード（図３に示す第２の記憶ノード４１）にはＬレベルを記憶する。

また、Ｐウエル５１＿４には、４列目のＳＲＡＭセルＭＣ０３、ＭＣ１３、ＭＣ２３、ＭＣ３３の第２のプルダウントランジスタ（図３に示す第２のプルダウントランジスタ３９）のゲートリーク電流が流れないようにする。即ち、ＳＲＡＭセルＭＣ０３、ＭＣ１３、ＭＣ２３、ＭＣ３３の第１の記憶ノード（図３に示す第１の記憶ノード４０）にはＬレベルを記憶し、第２の記憶ノード（図３に示す第２の記憶ノード４１）にはＨレベルを記憶する。

このようにして、ゲートリーク電流測定モードにすると、Ｐウエル５１＿０には、ＳＲＡＭセルＭＣ００の第１のプルダウントランジスタ（図３に示す第１のプルダウントランジスタ３８）のみのゲートリーク電流が流れ、Ｐウエル５１＿２、５１＿４にはゲートリーク電流が流れないので、ゲートリーク電流測定回路１８によりＳＲＡＭセルＭＣ００の第１のプルダウントランジスタ（図３に示す第１のプルダウントランジスタ３８）のゲートリーク電流Ｉg１を測定することができる。

同様の手法により、ゲートリーク電流測定回路１８で、１列目のＳＲＡＭセルＭＣ１０、ＭＣ２０、ＭＣ３０及び３列目のＳＲＡＭセルＭＣ０２、ＭＣ１２、ＭＣ２２、ＭＣ２３の第１のプルダウントランジスタ（図３に示す第１のプルダウントランジスタ３８）のゲートリーク電流を測定することができる。

図１０はＳＲＡＭセルＭＣ００の第２のプルダウントランジスタ（図３に示す第２のプルダウントランジスタ３９）のゲートリーク電流を測定する場合を説明するための回路図である。

ＳＲＡＭセルＭＣ００の第２のプルダウントランジスタ（図３に示す第２のプルダウントランジスタ３９）のゲートリーク電流を測定する場合、Ｐウエル５１＿１には、ＳＲＡＭセルＭＣ００の第２のプルダウントランジスタ（図３に示す第２のプルダウントランジスタ３９）のゲートリーク電流が流れ、ＳＲＡＭセルＭＣ１０、ＭＣ２０、ＭＣ３０の第２のプルダウントランジスタ（図３に示す第２のプルダウントランジスタ３９）のゲートリーク電流及び２列目のＳＲＡＭセルＭＣ０１、ＭＣ１１、ＭＣ２１、ＭＣ３１の第１のプルダウントランジスタ（図３の第１のプルダウントランジスタ３８）のゲートリーク電流が流れないようにする。

即ち、ＳＲＡＭセルＭＣ００の第１の記憶ノード（図３に示す第１の記憶ノード４０）にはＨレベルを記憶し、第２の記憶ノード（図３に示す第２の記憶ノード４１）にはＬレベルを記憶する。また、ＳＲＡＭセルＭＣ１０、ＭＣ２０、ＭＣ３０の第１の記憶ノード（図３に示す第１の記憶ノード４０）にはＬレベルを記憶し、第２の記憶ノード（図３に示す第２の記憶ノード４１）にはＨレベルを記憶する。また、ＳＲＡＭセルＭＣ０１、ＭＣ１１、ＭＣ２１、ＭＣ３１の第１の記憶ノード（図３に示す第１の記憶ノード４０）にはＨレベル、第２の記憶ノード（図３に示す第２の記憶ノード４１）にはＬレベルを記憶する。

また、Ｐウエル５１＿３には、３列目のＳＲＡＭセルＭＣ０２、ＭＣ１２、ＭＣ２２、ＭＣ３２の第２のプルダウントランジスタ（図３に示すプルダウントランジスタ３９）のゲートリーク電流及び４列目のＳＲＡＭセルＭＣ０３、ＭＣ１３、ＭＣ２３、ＭＣ３３の第１のプルダウントランジスタ（図３に示す第１のプルダウントランジスタ３８）のゲートリーク電流が流れないようにする。

即ち、ＳＲＡＭセルＭＣ０２、ＭＣ１２、ＭＣ２２、ＭＣ３２の第１の記憶ノード（図３に示す第１の記憶ノード４０）にはＬレベルを記憶し、第２の記憶ノード（図３に示す第２の記憶ノード４１）にはＨレベルを記憶する。また、ＳＲＡＭセルＭＣ０３、ＭＣ１３、ＭＣ２３、ＭＣ３３の第１の記憶ノード（図３に示す第１の記憶ノード４０）にはＨレベルを記憶し、第２の記憶ノード（図３に示す第２の記憶ノード４１）にはＬレベルを記憶する。

このようにして、ゲートリーク電流測定モードにすると、Ｐウエル５１＿１には、ＳＲＡＭセルＭＣ００の第２のプルダウントランジスタ（図３に示す第２のプルダウントランジスタ３８）のみのゲートリーク電流が流れ、Ｐウエル５１＿３にはゲートリーク電流が流れないので、ゲートリーク電流測定回路１９により、ＳＲＡＭセルＭＣ００の第２のプルダウントランジスタ（図３に示す第２のプルダウントランジスタ３９）のゲートリーク電流Ｉg２を測定することができる。

同様の手法により、ゲートリーク電流測定回路１９で、１列目のＳＲＡＭセルＭＣ１０、ＭＣ２０、ＭＣ３０及び３列目のＳＲＡＭセルＭＣ０２、ＭＣ１２、ＭＣ２２、ＭＣ３２の第２のプルダウントランジスタ（図３に示す第２のプルダウントランジスタ３９）のゲートリーク電流Ｉg２を測定することができる。

図１１はＳＲＡＭセルＭＣ０１の第１のプルダウントランジスタ（図３に示す第１のプルダウントランジスタ３８）のゲートリーク電流を測定する場合を説明するための回路図である。

ＳＲＡＭセルＭＣ０１の第１のプルダウントランジスタ（図３に示す第１のプルダウントランジスタ３８）のゲートリーク電流を測定する場合、Ｐウエル５１＿１には、ＳＲＡＭセルＭＣ０１の第１のプルダウントランジスタ（図３に示す第１のプルダウントランジスタ３８）のゲートリーク電流が流れ、ＳＲＡＭセルＭＣ１１、ＭＣ２１、ＭＣ３１の第１のプルダウントランジスタ（図３に示す第１のプルダウントランジスタ３８）のゲートリーク電流及び１列目のＳＲＡＭセルＭＣ００、ＭＣ１０、ＭＣ２０、ＭＣ３０の第２のプルダウントランジスタ（図３に示す第２のプルダウントランジスタ３９）のゲートリーク電流が流れないようにする。

即ち、ＳＲＡＭセルＭＣ０１の第１の記憶ノード（図３に示す第１の記憶ノード４０）にはＬレベルを記憶し、第２の記憶ノード（図３に示す第２の記憶ノード４１）にはＨレベルを記憶する。また、ＳＲＡＭセルＭＣ１１、ＭＣ２１、ＭＣ３１の第１の記憶ノード（図３に示す第１の記憶ノード４０）にはＨレベルを記憶し、第２の記憶ノード（図３に示す第２の記憶ノード４１）にはＬレベルを記憶する。また、ＳＲＡＭセルＭＣ００、ＭＣ１０、ＭＣ２０、ＭＣ３０の第１の記憶ノード（図３に示す第１の記憶ノード４０）にはＬレベルを記憶し、第２の記憶ノード（図３に示す第２の記憶ノード４１）にはＨレベルを記憶する。

また、Ｐウエル５１＿３には、３列目のＳＲＡＭセルＭＣ０２、ＭＣ１２、ＭＣ２２、ＭＣ３２の第２のプルダウントランジスタ（図３に示す第２のプルダウントランジスタ３９）のゲートリーク電流及び４列目のＳＲＡＭセルＭＣ０３、ＭＣ１３、ＭＣ２３、ＭＣ３３の第１のプルダウントランジスタ（図３に示す第１のプルダウントランジスタ３８）のゲートリーク電流が流れないようにする。

即ち、ＳＲＡＭセルＭＣ０２、ＭＣ１２、ＭＣ２２、ＭＣ３２の第１の記憶ノード（図３に示す第１の記憶ノード４０）にはＬレベルを記憶し、第２の記憶ノード（図３に示す第２の記憶ノード４１）にはＨレベルを記憶する。また、ＳＲＡＭセルＭＣ０３、ＭＣ１３、ＭＣ２３、ＭＣ３３の第１の記憶ノード（図３に示す第１の記憶ノード４０）にはＨレベルを記憶し、第２の記憶ノード（図３に示す第２の記憶ノード４１）にはＬレベルを記憶する。

このようにして、ゲートリーク電流測定モードにすると、Ｐウエル５１＿１には、ＳＲＡＭセルＭＣ０１の第１のプルダウントランジスタ（図３に示す第１のプルダウントランジスタ３８）のみのゲートリーク電流が流れ、Ｐウエル５１＿３にはゲートリーク電流が流れないので、ゲートリーク電流測定回路１９により、ＳＲＡＭセルＭＣ０１の第１のプルダウントランジスタ（図３に示す第１のプルダウントランジスタ３８）のゲートリーク電流Ｉg１を測定することができる。

同様の手法により、ゲートリーク電流測定回路１９で、２列目のＳＲＡＭセルＭＣ１１、ＭＣ２１、ＭＣ３１及び４列目のＳＲＡＭセルＭＣ０３、ＭＣ１３、ＭＣ２３、ＭＣ３３の第１のプルダウントランジスタ（図３に示す第１のプルダウントランジスタ３８）のゲートリーク電流Ｉg１を測定することができる。

図１２はＳＲＡＭセルＭＣ０１の第２のプルダウントランジスタ（図３に示す第２のプルダウントランジスタ３９）のゲートリーク電流を測定する場合を説明するための回路図である。

ＳＲＡＭセルＭＣ０１の第２のプルダウントランジスタ（図３に示す第２のプルダウントランジスタ３９）のゲートリーク電流を測定する場合には、Ｐウエル５１＿２には、ＳＲＡＭセルＭＣ０１の第２のプルダウントランジスタ（図３に示す第２のプルダウントランジスタ３９）のゲートリーク電流が流れ、ＳＲＡＭセルＭＣ１１、ＭＣ２１、ＭＣ３１の第２のプルダウントランジスタ（図３に示す第２のプルダウントランジスタ３９）のゲートリーク電流及び３列目のＳＲＡＭセルＭＣ０２、ＭＣ１２、ＭＣ２２、ＭＣ３２の第１のプルダウントランジスタ（図３に示す第１のプルダウントランジスタ３８）のゲートリーク電流が流れないようにする。

即ち、ＳＲＡＭセルＭＣ０１の第１の記憶ノード（図３に示す第１の記憶ノード４０）にはＨレベルを記憶し、第２の記憶ノード（図３に示す第２の記憶ノード４１）にはＬレベルを記憶する。また、ＳＲＡＭセルＭＣ１１、ＭＣ２１、ＭＣ３１の第１の記憶ノード（図３に示す第１の記憶ノード４０）にはＬレベルを記憶し、第２の記憶ノード（図３に示す第２の記憶ノード４１）にはＨレベルを記憶する。また、ＳＲＡＭセルＭＣ０２、ＭＣ１２、ＭＣ２２、ＭＣ３２の第１の記憶ノード（図３に示す第１の記憶ノード４０）にはＨレベルを記憶し、第２の記憶ノード（図３に示す第２の記憶ノード４１）にはＬレベルを記憶する。

また、Ｐウエル５１＿０には、１列目のＳＲＡＭセルＭＣ００、ＭＣ１０、ＭＣ２０、ＭＣ３０の第１のプルダウントランジスタ（図３に示す第１のプルダウントランジスタ３９）のゲートリーク電流が流れないようにする。即ち、ＳＲＡＭセルＭＣ００、ＭＣ１０、ＭＣ２０、ＭＣ３０の第１の記憶ノード（図３に示す第１の記憶ノード４０）にはＨレベルを記憶し、第２の記憶ノード（図３に示す第２の記憶ノード４１）にはＬレベルを記憶する。

また、Ｐウエル５１＿４には、４列目のＳＲＡＭセルＭＣ０３、ＭＣ１３、ＭＣ２３、ＭＣ３３の第２のプルダウントランジスタ（図３に示す第２のプルダウントランジスタ３９）のゲートリーク電流が流れないようにする。即ち、ＳＲＡＭセルＭＣ０３、ＭＣ１３、ＭＣ２３、ＭＣ３３の第２の記憶ノード（図３に示す第１の記憶ノード４０）にはＬレベルを記憶し、第２の記憶ノード（図３に示す第２の記憶ノード４１）にはＨレベルを記憶する。

このようにして、ゲートリーク電流測定モードにすると、Ｐウエル５１＿１には、ＳＲＡＭセルＭＣ０１の第２のプルダウントランジスタ（図３に示す第２のプルダウントランジスタ３９）のみのゲートリーク電流が流れ、Ｐウエル５１＿０、５１＿４にはゲートリーク電流が流れないので、ゲートリーク電流測定回路１８により、ＳＲＡＭセルＭＣ０１の第２のプルダウントランジスタ（図３に示す第２のプルダウントランジスタ３９）のゲートリーク電流Ｉg２を測定することができる。

同様の手法で、ゲートリーク電流測定回路１８により、２列目のＳＲＡＭセルＭＣ１１、ＭＣ２１、ＭＣ３１及び４列目のＳＲＡＭセルＭＣ０３、ＭＣ１３、ＭＣ２３、ＭＣ３３の第２のプルダウントランジスタ（図３に示す第２のプルダウントランジスタ３９）のゲートリーク電流を測定することができる。

以上のように、本発明の一実施形態においては、Ｐ型シリコン基板とＮウエル５０で分離されたＰウエル５１＿０〜５１＿４が設けられ、Ｐウエル５１＿０には、１列目のＳＲＡＭセルＭＣ００〜ＭＣ３０の第１のプルダウントランジスタ（図３に示す第１のプルダウントランジスタ３８）が形成されている。

また、Ｐウエル５１＿１には、１列目のＳＲＡＭセルＭＣ００〜ＭＣ３０の第２のプルダウントランジスタ（図３に示す第２のプルダウントランジスタ３９）及び２列目のＳＲＡＭセルＭＣ０１〜ＭＣ３１の第１のプルダウントランジスタ（図３に示す第１のプルダウントランジスタ３８）が形成されている。

また、Ｐウエル５１＿２には、２列目のＳＲＡＭセルＭＣ０１〜ＭＣ３１の第２のプルダウントランジスタ（図３に示す第２のプルダウントランジスタ３９）及び３列目のＳＲＡＭセルＭＣ０２〜ＭＣ３２の第１のプルダウントランジスタ（図３に示す第１のプルダウントランジスタ３８）が形成されている。

また、Ｐウエル５１＿３には、３列目のＳＲＡＭセルＭＣ０２〜ＭＣ３２の第２のプルダウントランジスタ（図３に示す第２のプルダウントランジスタ３９）及び４列目のＳＲＡＭセルＭＣ０３〜ＭＣ３３の第１のプルダウントランジスタ（図３に示す第１のプルダウントランジスタ３８）が形成されている。

また、Ｐウエル５１＿４には、４列目のＳＲＡＭセルＭＣ０３〜ＭＣ３３の第２のプルダウントランジスタ（図３に示す第２のプルダウントランジスタ３９）が形成されている。そして、Ｐウエル５１＿０、５１＿２、５１＿４は、ゲートリーク電流測定回路１８の入力端子に接続され、Ｐウエル５１＿１、５１＿３は、ゲートリーク電流測定回路１９の入力端子に接続されている。

また、本発明の一実施形態においては、ゲートリーク電流測定モード時、ゲートリーク電流測定モード信号Ｓ３により、ワード線ＷＬ０〜ＷＬ３は接地電位ＶＳＳに固定されると共に、ゲートリーク電流測定モード信号Ｓ２により、ビット線ＢＬ０、ＢＬ０ｘ〜ＢＬ３、ＢＬ３ｘは接地電位ＶＳＳに固定される。

したがって、いずれかのＳＲＡＭセルの第１のプルダウントランジスタ（図３に示す第１のプルダウントランジスタ３８）のゲートリーク電流を測定する場合には、ゲートリーク電流測定対象のＳＲＡＭセルの第１のプルダウントランジスタが形成されているＰウエルにはゲートリーク電流測定対象のＳＲＡＭセルの第１のプルダウントランジスタのゲートリーク電流のみが流れ、ゲートリーク電流測定対象のＳＲＡＭセルの第１のプルダウントランジスタが形成されているＰウエルと共にゲートリーク電流測定回路に接続されているＰウエルにはゲートリーク電流が流れないように、全てのＳＲＡＭセルＭＣ００〜ＭＣ３３にデータを記憶することにより、ゲートリーク電流測定対象のＳＲＡＭセルの第１のプルダウントランジスタのゲートリーク電流を測定することができる。

また、いずれかのＳＲＡＭセルの第２のプルダウントランジスタ（図３に示す第２のプルダウントランジスタ３９）のゲートリーク電流を測定する場合には、ゲートリーク電流測定対象のＳＲＡＭセルの第２のプルダウントランジスタが形成されているＰウエルにはゲートリーク電流測定対象のＳＲＡＭセルの第２のプルダウントランジスタのゲートリーク電流のみが流れ、ゲートリーク電流測定対象のＳＲＡＭセルの第２のプルダウントランジスタが形成されているＰウエルと共にゲートリーク電流測定回路に接続されているＰウエルにはゲートリーク電流が流れないように、全てのＳＲＡＭセルＭＣ００〜ＭＣ３３にデータを記憶することにより、ゲートリーク電流測定対象のＳＲＡＭセルの第２のプルダウントランジスタのゲートリーク電流を測定することができる。

このように、本発明の一実施形態によれば、ＳＲＡＭセルＭＣ００〜ＭＣ３３のプルダウントランジスタ（図３に示すプルダウントランジスタ３８、３９）のゲートリーク電流を測定し、ゲートリーク電流が許容外にある不良セルの特定を行うことができる。

ここで、本発明の半導体装置を整理すると、本発明の半導体装置には、少なくとも、以下の半導体装置が含まれる。

（付記１）ＳＲＡＭセルを有する半導体装置において、前記ＳＲＡＭセルの第１のプルダウントランジスタは、第１のウエルを基盤として形成され、前記ＳＲＡＭセルの第２のプルダウントランジスタは、第２のウエルを基盤として形成されていることを特徴とする半導体装置。

（付記２）前記第１、第２のウエルは、基板と第３のウエルで分離されていることを特徴とする付記１記載の半導体装置。

（付記３）前記第１のウエルに接続され、前記第１のプルダウントランジスタのゲートリーク電流を測定する第１のゲートリーク電流測定回路と、前記第２のウエルに接続され、前記第２のプルダウントランジスタのゲートリーク電流を測定する第２のゲートリーク電流測定回路を有することを特徴とする付記１又は２記載の半導体装置。

（付記４）前記第１のゲートリーク電流測定回路は、前記第１のプルダウントランジスタのゲートリーク電流と第１のリファレンス電流とを比較する第１の比較回路を有し、前記第２のゲートリーク電流測定回路は、前記第２のプルダウントランジスタのゲートリーク電流と第２のリファレンス電流とを比較する第２の比較回路を有することを特徴とする付記３記載の半導体装置。

（付記５）前記第１の比較回路の出力をラッチする第１のフリップフロップと、前記第２の比較回路の出力をラッチする第２のフリップフロップを有することを特徴とする付記４記載の半導体装置。

（付記６）ゲートリーク電流測定モード時、ワード線を接地電位に固定するワード線制御回路を有することを特徴とする付記１〜５のいずれか一の付記に記載の半導体装置。

（付記７）ゲートリーク電流測定モード時、ビット線を接地電位に固定するビット線制御回路を有することを特徴とする付記１〜５のいずれか一の付記に記載の半導体装置。

（付記８）前記第１、第２のプルダウントランジスタはＮＭＯＳトランジスタであり、前記第１、第２のウエルはＰウエルであり、前記基板はＰ型シリコン基板であり、前記第３のウエルはＮウエルであることを特徴とする付記２〜７のいずれか一の付記に記載の半導体装置。

（付記９）第１列〜第Ｎ列（但し、Ｎは２以上の整数）のＳＲＡＭセルを有し、前記第１列のＳＲＡＭセルの第１のプルダウントランジスタは、第１のウエルを基盤として形成され、前記第１列〜第Ｎ列のＳＲＡＭセルのうち、第ｋ列（但し、ｋは１〜Ｎ−１の整数）のＳＲＡＭセルの第２のプルダウントランジスタ及び第ｋ＋１列の第１のプルダウントランジスタは、第ｋ＋１のウエルを基盤として形成され、前記第Ｎ列のＳＲＡＭセルの第２のプルダウントランジスタは、第Ｎ＋１のウエルを基盤として形成され、前記第１のウエル〜前記第Ｎ＋１のウエルのうち、奇数番目のウエルは、第１のゲートリーク電流測定回路に接続され、偶数番目のウエルは、第２のゲートリーク電流測定回路に接続されていることを特徴とする半導体装置。

（付記１０）前記第１のウエル〜前記第Ｎ＋１のウエルは、それぞれ基板と他のウエルで分離されていることを特徴とする付記９記載の半導体装置。

（付記１１）前記第１のゲートリーク電流測定回路は、前記ゲートリーク電流測定対象のＳＲＡＭセルの一方のプルダウントランジスタのゲートリーク電流と第１のリファレンス電流とを比較する第１の比較回路を有し、前記第２のゲートリーク電流測定回路は、前記ゲートリーク電流測定対象のＳＲＡＭセルの他方のプルダウントランジスタのゲートリーク電流と第２のリファレンス電流とを比較する第２の比較回路を有することを特徴とする付記９又は１０記載の半導体装置。

（付記１２）前記第１の比較回路の出力をラッチする第１のフリップフロップと、前記第２の比較回路の出力をラッチする第２のフリップフロップを有することを特徴とする付記１１記載の半導体装置。

（付記１３）ゲートリーク電流測定モード時、ワード線を接地電位に固定するワード線制御回路を有することを特徴とする付記９〜１２のいずれか一の付記に記載の半導体装置。

（付記１４）ゲートリーク電流測定モード時、ビット線を接地電位に固定するビット線制御回路を有することを特徴とする付記９〜１２のいずれか一の付記に記載の半導体装置。

（付記１５）前記プルダウントランジスタはＮＭＯＳトランジスタであり、前記第１のウエル〜前記第Ｎ＋１のウエルはＰウエルであり、前記基板はＰ型シリコン基板であり、前記他のウエルはＮウエルであることを特徴とする付記１０〜１４記載のいずれか一の付記に記載の半導体装置。

本発明の一実施形態の構成の一部分を示す回路図である。 本発明の一実施形態が有するメモリセルアレイの構成を示す回路図である。 本発明の一実施形態が有するメモリセルアレイに配列されているＳＲＡＭセルの構成を示す回路図である。 本発明の一実施形態が有するメモリセルアレイに配列されているＳＲＡＭセル中の１行１列目と１行２列目のＳＲＡＭセルの部分のレイアウト図である。 本発明の一実施形態が有するゲートリーク電流測定回路とメモリセルアレイに形成されているＰウエルとの関係を示す回路図である。 本発明の一実施形態が有するロウデコーダ及びワード線駆動回路の構成を示す回路図である。 本発明の一実施形態が有するゲートリーク電流測定回路の第１構成例を示す回路図である。 本発明の一実施形態が有するゲートリーク電流測定回路の第２構成例を示す回路図である。 本発明の一実施形態における１行１列目のＳＲＡＭセルの第１のプルダウントランジスタのゲートリーク電流を測定する場合を説明するための回路図である。 本発明の一実施形態における１行１列目のＳＲＡＭセルの第２のプルダウントランジスタのゲートリーク電流を測定する場合を説明するための回路図である。 本発明の一実施形態における１行２列目のＳＲＡＭセルの第１のプルダウントランジスタのゲートリーク電流を測定する場合を説明するための回路図である。 本発明の一実施形態における１行２列目のＳＲＡＭセルの第２のプルダウントランジスタのゲートリーク電流を測定する場合を説明するための回路図である。

符号の説明

１…メモリセルアレイ、２、３…ロウアドレス入力端子、４…ロウアドレスバッファ、５…ロウデコーダ、６…ワード線駆動回路、７、８…コラムアドレス入力端子、９…コラムアドレスバッファ、１０…コラムデコーダ、１１…コラム選択回路、１２…センスアンプ、１３…Ｉ／Ｏ回路、１４〜１７…データ入出力端子、１８…ゲートリーク電流測定回路、１９…ゲートリーク電流測定回路、２０…ゲートリーク電流測定結果出力端子、２１…ゲートリーク電流測定結果出力端子、２５…ビット線制御回路、２６…ＶＤＤ電源線、２７…ＶＳＳ電源線、２８…ＯＲ回路、２９＿０、２９＿０ｘ〜２９＿３、２９＿３ｘ…ＰＭＯＳトランジスタ、３０＿０、３０＿０ｘ〜３０＿３、３０＿３ｘ…ＮＭＯＳトランジスタ、３５…フリップフロップ、３６…第１の負荷トランジスタ、３７…第２の負荷トランジスタ、３８…第１のラッチトランジスタ、３９…第２のラッチトランジスタ、４０…第１の記憶ノード、４１…第２の記憶ノード、４２…第１のパストランジスタ、４３…第２のパストランジスタ、５０…Ｎウエル、５１＿０、５１＿１、５１＿２…Ｐウエル、５２＿０、５２＿１…Ｎウエル、５３〜６４…Ｎ型拡散層、６５〜７２…Ｐ型拡散層、７３〜７６…メタル層、７７〜８２…ゲート層、９０＿０〜９０＿３…ＮＡＮＤ回路、９１＿０〜９１＿３…インバータ、９５…リファレンス電流源、９６〜９８…差動増幅回路、９９…リファレンス電流源、１００〜１０２…差動増幅回路、１０５、１０６…Ｄフリップフロップ

Claims (5)

1. ＳＲＡＭセルを有する半導体装置において、
   前記ＳＲＡＭセルの第１のプルダウントランジスタは、第１のウエルを基盤として形成され、
   前記ＳＲＡＭセルの第２のプルダウントランジスタは、第２のウエルを基盤として形成されている
   ことを特徴とする半導体装置。
2. 前記第１、第２のウエルは、基板と第３のウエルで分離されている
   ことを特徴とする請求項１記載の半導体装置。
3. 前記第１のウエルに接続され、前記第１のプルダウントランジスタのゲートリーク電流を測定する第１のゲートリーク電流測定回路と、
   前記第２のウエルに接続され、前記第２のプルダウントランジスタのゲートリーク電流を測定する第２のゲートリーク電流測定回路を有する
   ことを特徴とする請求項１又は２記載の半導体装置。
4. 第１列〜第Ｎ列（但し、Ｎは２以上の整数）のＳＲＡＭセルを有し、
   前記第１列のＳＲＡＭセルの第１のプルダウントランジスタは、第１のウエルを基盤として形成され、
   前記第１列〜第Ｎ列のＳＲＡＭセルのうち、第ｋ列（但し、ｋは１〜Ｎ−１の整数）のＳＲＡＭセルの第２のプルダウントランジスタ及び第ｋ＋１列の第１のプルダウントランジスタは、第ｋ＋１のウエルを基盤として形成され、
   前記第Ｎ列のＳＲＡＭセルの第２のプルダウントランジスタは、第Ｎ＋１のウエルを基盤として形成され、
   前記第１のウエル〜前記第Ｎ＋１のウエルのうち、奇数番目のウエルは、第１のゲートリーク電流測定回路に接続され、偶数番目のウエルは、第２のゲートリーク電流測定回路に接続されている
   ことを特徴とする半導体装置。
5. 前記第１のウエル〜前記第Ｎ＋１のウエルは、それぞれ基板と他のウエルで分離されている
   ことを特徴とする請求項４記載の半導体装置。
   
   

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