JP3935873B2 - プリフェッチ・バッファを用いたメモリ電力管理 - Google Patents
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Description
本発明は、コンピュータ・データ・システムに関し、より詳細には、メモリ・コントローラに関し、さらに詳細には、メモリ性能を向上させながらメモリの電力消費を低減させるための改良された方法およびシステムに関する。
コンピュータ・システム内のメモリ・バンクは、コンピュータ・システムの電力のうち大きな部分を消費する。メモリ・コンポーネントは通常、複数の電力低減モード（例えばＳＤＲＡＭのセルフ・リフレッシュおよびパワー・ダウン）をサポートするが、こうしたサポート機能は一般に、システム内で利用されていない。要求を処理し終えたらメモリ・バンクの電源を切るという単純な電力低減技法は、次の要求時にメモリを起動することに伴う性能上の悪影響のため、好ましくない。
したがって、関連する性能上の悪影響を低減させながら、メモリ用の電力低減技法を利用できるようにするシステムおよび方法が必要とされている。
本発明の目的は、著しい性能上の悪影響を招くことなく、メモリの電力使用を低減させるためのシステムおよび方法を提供することである。
本発明のさらなる目的は、メモリ性能を向上させながら、メモリの電力使用を低減させるためのシステムおよび方法を提供することである。
本発明の一態様によれば、メモリ性能を改良し、かつメモリの電力要求を低減させるためのシステムおよび方法が記載されている。この改良を実現するため、プリフェッチ・バッファが、付随するプリフェッチ・ロジックと共に、メモリ・コントローラに追加される。メモリ・コントローラは最初、プリフェッチ・バッファからメモリ要求を満足させるデータを取得しようと試みるので、主メモリは、主メモリへのアクセスが必要となるまで、低減された電力状態に留まることができる。メモリ・コントローラがプリフェッチ・バッファからメモリ要求を満足させるデータを取得できない場合、主メモリはアクティブな電力状態に切り替えられ、プリフェッチ・ロジックが呼び出される。プリフェッチ・ロジックは、要求されたメモリ・データをロードし、その要求されたメモリ・データを要求側に返すとともに、近い将来に要求される可能性のあるメモリ・データをプリフェッチ・バッファにロードする。プリフェッチ・ロジックの実行と並行して、メモリ・コントローラは要求されたデータを返す。メモリ・コントローラは、主メモリからのデータ取得のあと即座に、主メモリを低減された電力状態においてもよく、あるいは次のメモリ要求がミスする可能性に基づいて選択された間隔の後、主メモリを低減された電力状態においてもよい。
本発明のより完全な理解と、本発明に付随する利点の多くは、以下の詳細な説明を参照し、添付の図面と併せて考察すればより良く理解されるので、容易に明らかとなるであろう。添付の図面において、同一の参照符号は同一または類似のコンポーネントを示す。
ここで図面、特に図１を参照すると、本発明の好ましい実施形態による、ネットワーク（図示せず）と通信可能なデータ処理システム１００が示されている。データ処理システム１００は、例えば、ニューヨーク州アーモンクに所在するインターナショナル・ビジネス・マシーンズ・コーポレーションから市販のパーソナル・コンピュータまたはサーバの一モデルでよい。データ処理システム１００は、プロセッサを１つだけ含むものでもよく、また複数のプロセッサを含むマルチプロセッサ（ＭＰ）システムでもよい。記載の例には、単一プロセッサ・システムが示されている。別個のＬ２キャッシュを有するまたはプロセッサ１０２とＬ２キャッシュ１０８を共用する第２のプロセッサ（図示せず）を、記載のシステムに追加することもできる。プロセッサ１０２は、レベル１（Ｌ１）命令用キャッシュ１０４とデータ用キャッシュ１０６とを別々にプロセッサ内に含む、スーパスカラＲＩＳＣ（縮小命令セット・コンピュータ）プロセッサでよい。
プロセッサ１０２は、レベル２（Ｌ２）キャッシュ１０８に接続されている。Ｌ２キャッシュ１０８は、データ処理システム１００用のシステム・バス１１０に接続されている。システム・メモリ１１２も、メモリ・コントローラ１３０を介してシステム・バス１１０に接続されており、入出力（Ｉ／Ｏ）バス・ブリッジ１１４も同様にシステム・バスに接続されている。Ｉ／Ｏバス・ブリッジ１１４は、Ｉ／Ｏバス１１８をシステム・バス１１０に結合し、一方のバスから他方のバスへのデータ・トランザクションを中継または変換し、あるいはその両方を行う。ディスプレイ１２４にユーザ・インタフェース情報を提供するメモリマップド・グラフィックス・アダプタ１１６など、その他の装置をシステム・バス１１０に接続してもよい。
Ｉ／Ｏバス・ブリッジ１１４は、Ｉ／Ｏバス１１８に接続され、このＩ／Ｏバスには、入力装置１２６や不揮発性記憶装置１２２などその他の様々な装置が接続される。入力装置としては、従来のマウス、トラックボール、キーボードその他を、不揮発性記憶装置としては、ハード・ドライブ、ＣＤ−ＲＯＭ（コンパクト・ディスク読取り専用メモリ）ドライブ、ＤＶＤ（デジタル・ビデオ・ディスク）ドライブ、その他類似の記憶装置を挙げることができる。
またＩ／Ｏバス１１８には、ネットワークとの論理インタフェースを提供するネットワーク・アダプタ１２０も接続される。ネットワークとしては、ＬＡＮ（ローカル・エリア・ネットワーク）、ＷＡＮ（ワイド・エリア・ネットワーク）、データ処理システム１００との通信を提供するその他のネットワークを挙げることができる。
図１に示す例示的な実施形態は、本発明を説明するために示したものにすぎず、形態および機能の両面において数々の変形が可能であることは当業者であれば認識できるであろう。例えば、データ処理システム１００は、サウンド・カードおよび音声スピーカ、その他のＩ／Ｏ装置および通信ポート、ならびに他の様々なコンポーネントを含むことができる。さらに、本発明は、メモリ・コントローラをプロセッサに統合したシステム内で実施することもできる。こうした変形はすべて、本発明の範囲および主旨に含まれるものと考えられる。
次に図２を参照すると、本発明を実施するためのメモリ・コントローラのブロック図が示されている。メモリ・コントローラ２００は、プリフェッチ・バッファ２０４とプリフェッチ・ロジック２０２とを含む。メモリ・コントローラ２００は、論理的にメモリ２０８に接続される。さらに、メモリ・コントローラ２００は、システム・バス２０６を介してバス装置２１０に接続される。バス装置２１０は、システム・バスに接続することのできる、プロセッサ、周辺装置、または他の装置でよい。
メモリ２０８は、電力消費を低減させるために、アクティブな電力状態および非アクティブな電力状態で動作することができる。非アクティブな電力状態では、メモリ２０８はその内容を保持することはできるが、外部のコンポーネントが直ちにアクセスすることはできない。
プリフェッチ・ロジック２０２は、将来のメモリ要求を予測して、その要求データをプリフェッチ・バッファ２０４にロードする。好ましい実施形態においては、プリフェッチ・ロジック２０２はハードウェアで実施されるが、プリフェッチ・ロジックをハードウェア、ソフトウェア、またはその組合せで実施してもよいことは、当業者であれば理解できるであろう。プリフェッチ・ロジック２０２で使用されるアルゴリズムは、将来のメモリ・アクセスを予測するための、本技術分野で公知の任意のアルゴリズムでよい。
プリフェッチ・バッファ２０４には、将来アクセスされるであろうとプリフェッチ・ロジック２０２が予測するメモリ位置がキャッシュされる。好ましい実施形態においては、プリフェッチ・バッファ２０４は、読出し要求データをバッファリングするために割り付けられた部分と書込み要求データをバッファリングするために割り付けられた別の部分とを含む。
電力モード・ロジック２１２は、メモリ・コントローラに論理的に接続されたメモリの電力状態を制御する。電力モード・ロジックは、プリフェッチ・バッファ２０４からメモリ要求を満足させるデータが取得できず、メモリ２０８をアクセスしなければならない場合、メモリをアクティブな電力状態にする。一実施形態においては、電力モード・ロジック２１２は、プリフェッチ・バッファ２０４から要求を満足するデータが取得できない場合、メモリ２０８の電力状態をアクティブに変更する。電力モード・ロジック２１２は、メモリからのデータ取得のあと、メモリ２０８を非アクティブな電力状態に戻す。別の実施形態においては、電力モード・ロジックは、次のメモリ要求がミスする可能性または一定の経過時間に基づく判断を行い、メモリが低減された電力状態に戻るのを遅らせる。
次に図３を参照すると、本発明を実施するための１組のステップからなるフローチャートが示されている。ステップ３０２に示すように、プロセスはメモリ・コントローラがメモリ要求を受け取ることで始まる。メモリ要求はメモリに対する読取り動作でもよく、書込み動作でもよい。要求が判断ステップ３０４で書込みであると判断された場合、ステップ３０６に進み、メモリ・コントローラがその書込みデータをプリフェッチ・バッファにバッファリングする。図３で説明する好ましい実施形態においては、バッファリングされた書込み要求データは、ステップ３１６に関して説明するように、次にメモリの電力状態がアクティブになったときにメモリに対してコミットされる。プリフェッチ・バッファに書込みデータのための十分な空領域が存在しているかどうかをメモリ・コントローラが判断しなければならないことは、当業者であれば容易に理解されよう。十分な空領域がない場合、保留中書込み（pending write）をメモリに対してコミットしてもよい。
メモリ要求がステップ３０４で読出し要求であると判断された場合、プリフェッチ・バッファから読出し要求を満足させるデータが取得できるかどうかをメモリ・コントローラが判断することを示すステップ３０８に進む。プリフェッチ・バッファから要求を満足させるデータが取得できる場合、ステップ３１０に示すように、メモリ・コントローラはプリフェッチ・バッファから読出し要求を満足させるデータを取得する。
メモリ・コントローラがプリフェッチ・バッファから読出し要求を満足させるデータを取得できない場合、ステップ３１２に進んで、メモリ・コントローラがメモリの電力モードをアクティブな電力レベルに変更する。メモリがアクティブな電力状態に置かれた後、２つの動作が並行して起こる。第１の動作は、メモリ・コントローラが要求されたデータをメモリからロードすることであり、ステップ３１４に示されている。第２の動作は、メモリ・コントローラがプリフェッチ・ロジックを実行して将来要求される可能性のあるメモリ・アドレスをロードすることであり、ステップ３１６に示されている。さらに必要であれば、メモリ・コントローラはメモリに対して保留中書込み動作をコミットする。
ステップ３１４および３１６が完了すると、ステップ３２０に進んで、メモリ・コントローラがメモリの電力モードを低減されたまたは非アクティブな電力状態に変更する前に一定の期間待機する。本発明の簡単な実施形態においては、ステップ３２０におけるタイムアウトまでの時間は０であってもよく、また将来のメモリ要求がミスする可能性に基づく一定の時間であってもよい。ステップ３２０の後、ステップ３１８に進んで、メモリ・コントローラがメモリの電力モードを低減された電力状態に変更する。
上述した手続きにおいて、類似の結果を依然として実現しながら、変形を施すことができることが、当業者には容易に理解されよう。具体的には、メモリはアクセスされたあと即座に、非アクティブな電力モードに置かれる必要はない。何らかの判断に基づく一定の間隔の後、メモリを非アクティブな電力モードにおくために、追加のロジックを利用することもできる。
本明細書に記載した実施形態および例は、本発明およびその実際的な適用例を最もよく説明し、それによって当業者が本発明を実施でき使用できるようにするために提示したものである。しかし、上述の説明および例が、説明および例のために提示されたにすぎないことが、当業者には理解されよう。記載の説明は、網羅的であること、または本発明を開示された通りの態様に限定することを意図したものではない。上述の教示に照らして、様々な変更および変形が、添付の特許請求の範囲の主旨および範囲から逸脱することなく可能である。
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）電力消費が低減され、性能が改良されたコンピュータ・システムであって、
メモリ・コントローラと、
前記メモリ・コントローラに論理的に接続され、複数の電力モードに置くことができるメモリと、
将来のメモリ要求を予測するための、前記メモリ・コントローラに関連づけられたプリフェッチ・ロジックと、
予測されたメモリ要求を格納するための、前記メモリ・コントローラに関連づけられたプリフェッチ・バッファと、
前記プリフェッチ・バッファ内の内容に応じて前記複数の電力モードを選択的に有効にするための、前記メモリ・コントローラに関連づけられた電力モード・ロジックとを含むコンピュータ・システム。
（２）前記電力モード・ロジックが、
前記メモリ・コントローラに関連づけられたプリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できるかどうかを判断するステップと、
前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できると判断したことに応答して、前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得するステップと、
前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できないと判断したことに応答して、
前記メモリがまだアクティブな電力状態になっていない場合は、前記メモリの電力モードを前記アクティブな電力状態に変更し、
前記メモリ要求を満足させた後のある時点で、前記メモリの電力モードを非アクティブな電力状態に変更するステップを含む、上記（１）に記載のコンピュータ・システム。
（３）前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できないと判断したことに応答するステップがさらに、
前記プリフェッチ・ロジックを使用して、前記プリフェッチ・バッファにメモリ・データをロードするステップを含む、上記（２）に記載のコンピュータ・システム。
（４）前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できないと判断したことに応答するステップがさらに、
前記メモリから前記メモリ要求を満足させるデータを取得するステップを含む、上記（２）に記載のコンピュータ・システム。
（５）前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できないと判断したことに応答するステップがさらに、
前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得するステップを含む、上記（３）に記載のコンピュータ・システム。
（６）複数の電力モードを有するメモリに論理的に接続された、電力消費が低減され、性能が改良されたメモリ・コントローラであって、
将来のメモリ要求を予測するための、前記メモリ・コントローラに関連づけられたプリフェッチ・ロジックと、
予測されたメモリ要求を格納するための、前記メモリ・コントローラに関連づけられたプリフェッチ・バッファと、
前記プリフェッチ・バッファ内の内容に応じて前記複数の電力モードを選択的に有効にするための、前記メモリ・コントローラに関連づけられた電力モード・ロジックとを含むメモリ・コントローラ。
（７）前記電力モード・ロジックが、
前記メモリ・コントローラに関連づけられたプリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できるかどうかを判断するステップと、
前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できると判断したことに応答して、前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得するステップと、
前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できないと判断したことに応答して、
前記メモリがまだアクティブな電力状態になっていない場合は、前記メモリの電力モードを前記アクティブな電力状態に変更し、
前記メモリ要求を満足させた後のある時点で、前記メモリの電力モードを非アクティブな電力状態に変更するステップを含む、上記（６）に記載のメモリ・コントローラ。
（８）前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できないと判断したことに応答するステップがさらに、
前記プリフェッチ・ロジックを使用して、前記プリフェッチ・バッファにメモリ・データをロードするステップを含む、上記（７）に記載のメモリ・コントローラ。
（９）前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できないと判断したことに応答するステップがさらに、
前記メモリから前記メモリ要求を満足させるデータを取得するステップを含む、上記（８）に記載のメモリ・コントローラ。
（１０）前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できないと判断したことに応答するステップがさらに、
前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得するステップを含む、上記（８）に記載のメモリ・コントローラ。
（１１）メモリの電力使用を低減し、メモリ性能を向上させる方法であって、
メモリに論理的に接続されたメモリ・コントローラでメモリ要求を受け取るステップと、
前記メモリ・コントローラに関連づけられたプリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できるかどうかを判断するステップと、
前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できると判断したことに応答して、前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得するステップと、
前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できないと判断したことに応答して、
前記メモリがまだアクティブな電力状態になっていない場合は、前記メモリの電力モードを前記アクティブな電力状態に変更し、
前記メモリ要求を満足させた後のある時点で、前記メモリの電力モードを非アクティブな電力状態に変更するステップを含む方法。
（１２）前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できないと判断したことに応答するステップがさらに、
プリフェッチ・アルゴリズムを実行して、前記プリフェッチ・バッファにメモリ・データをロードするステップを含む、上記（１１）に記載の方法。
（１３）前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できないと判断したことに応答するステップがさらに、
前記メモリから前記メモリ要求を満足させるデータを取得するステップを含む、上記（１１）に記載の方法。
（１４）前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できないと判断したことに応答するステップがさらに、
前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得するステップを含む、上記（１２）に記載の方法。
メモリ・コントローラと、
前記メモリ・コントローラに論理的に接続され、複数の電力モードに置くことができるメモリと、
将来のメモリ要求を予測するための、前記メモリ・コントローラに関連づけられたプリフェッチ・ロジックと、
予測されたメモリ要求を格納するための、前記メモリ・コントローラに関連づけられたプリフェッチ・バッファと、
前記プリフェッチ・バッファ内の内容に応じて前記複数の電力モードを選択的に有効にするための、前記メモリ・コントローラに関連づけられた電力モード・ロジックとを含むコンピュータ・システム。
（２）前記電力モード・ロジックが、
前記メモリ・コントローラに関連づけられたプリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できるかどうかを判断するステップと、
前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できると判断したことに応答して、前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得するステップと、
前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できないと判断したことに応答して、
前記メモリがまだアクティブな電力状態になっていない場合は、前記メモリの電力モードを前記アクティブな電力状態に変更し、
前記メモリ要求を満足させた後のある時点で、前記メモリの電力モードを非アクティブな電力状態に変更するステップを含む、上記（１）に記載のコンピュータ・システム。
（３）前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できないと判断したことに応答するステップがさらに、
前記プリフェッチ・ロジックを使用して、前記プリフェッチ・バッファにメモリ・データをロードするステップを含む、上記（２）に記載のコンピュータ・システム。
（４）前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できないと判断したことに応答するステップがさらに、
前記メモリから前記メモリ要求を満足させるデータを取得するステップを含む、上記（２）に記載のコンピュータ・システム。
（５）前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できないと判断したことに応答するステップがさらに、
前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得するステップを含む、上記（３）に記載のコンピュータ・システム。
（６）複数の電力モードを有するメモリに論理的に接続された、電力消費が低減され、性能が改良されたメモリ・コントローラであって、
将来のメモリ要求を予測するための、前記メモリ・コントローラに関連づけられたプリフェッチ・ロジックと、
予測されたメモリ要求を格納するための、前記メモリ・コントローラに関連づけられたプリフェッチ・バッファと、
前記プリフェッチ・バッファ内の内容に応じて前記複数の電力モードを選択的に有効にするための、前記メモリ・コントローラに関連づけられた電力モード・ロジックとを含むメモリ・コントローラ。
（７）前記電力モード・ロジックが、
前記メモリ・コントローラに関連づけられたプリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できるかどうかを判断するステップと、
前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できると判断したことに応答して、前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得するステップと、
前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できないと判断したことに応答して、
前記メモリがまだアクティブな電力状態になっていない場合は、前記メモリの電力モードを前記アクティブな電力状態に変更し、
前記メモリ要求を満足させた後のある時点で、前記メモリの電力モードを非アクティブな電力状態に変更するステップを含む、上記（６）に記載のメモリ・コントローラ。
（８）前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できないと判断したことに応答するステップがさらに、
前記プリフェッチ・ロジックを使用して、前記プリフェッチ・バッファにメモリ・データをロードするステップを含む、上記（７）に記載のメモリ・コントローラ。
（９）前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できないと判断したことに応答するステップがさらに、
前記メモリから前記メモリ要求を満足させるデータを取得するステップを含む、上記（８）に記載のメモリ・コントローラ。
（１０）前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できないと判断したことに応答するステップがさらに、
前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得するステップを含む、上記（８）に記載のメモリ・コントローラ。
（１１）メモリの電力使用を低減し、メモリ性能を向上させる方法であって、
メモリに論理的に接続されたメモリ・コントローラでメモリ要求を受け取るステップと、
前記メモリ・コントローラに関連づけられたプリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できるかどうかを判断するステップと、
前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できると判断したことに応答して、前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得するステップと、
前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できないと判断したことに応答して、
前記メモリがまだアクティブな電力状態になっていない場合は、前記メモリの電力モードを前記アクティブな電力状態に変更し、
前記メモリ要求を満足させた後のある時点で、前記メモリの電力モードを非アクティブな電力状態に変更するステップを含む方法。
（１２）前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できないと判断したことに応答するステップがさらに、
プリフェッチ・アルゴリズムを実行して、前記プリフェッチ・バッファにメモリ・データをロードするステップを含む、上記（１１）に記載の方法。
（１３）前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できないと判断したことに応答するステップがさらに、
前記メモリから前記メモリ要求を満足させるデータを取得するステップを含む、上記（１１）に記載の方法。
（１４）前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できないと判断したことに応答するステップがさらに、
前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得するステップを含む、上記（１２）に記載の方法。
１００ データ処理システム
１０２ プロセッサ
１０４ Ｌ１命令キャッシュ
１０６ Ｌ１データ・キャッシュ
１０８ Ｌ２キャッシュ
１１０ システム・バス
１１２ システム・メモリ
１１４ Ｉ／Ｏバス・ブリッジ
１１６ グラフィックス・アダプタ
１１８ Ｉ／Ｏバス
１２０ ネットワーク・アダプタ
１２２ 不揮発性記憶装置
１２４ ディスプレイ
１２６ 入力装置
２００ メモリ・コントローラ
２０２ プリフェッチ・ロジック
２０４ プリフェッチ・バッファ
２０６ システム・バス
２０８ メモリ
２１０ バス装置
２１２ 電力モード・ロジック
１０２ プロセッサ
１０４ Ｌ１命令キャッシュ
１０６ Ｌ１データ・キャッシュ
１０８ Ｌ２キャッシュ
１１０ システム・バス
１１２ システム・メモリ
１１４ Ｉ／Ｏバス・ブリッジ
１１６ グラフィックス・アダプタ
１１８ Ｉ／Ｏバス
１２０ ネットワーク・アダプタ
１２２ 不揮発性記憶装置
１２４ ディスプレイ
１２６ 入力装置
２００ メモリ・コントローラ
２０２ プリフェッチ・ロジック
２０４ プリフェッチ・バッファ
２０６ システム・バス
２０８ メモリ
２１０ バス装置
２１２ 電力モード・ロジック
Claims (6)
- 複数の電力モードを有するメモリに論理的に接続され、電力消費が低減され、性能が改良されたメモリ・コントローラであって、
予測されたメモリ要求を格納するための、前記メモリ・コントローラに関連づけられたプリフェッチ・バッファと、
受取ったメモリ要求が、書込み要求か読出し要求かを判断する手段と、
メモリ要求が読出し要求であると判断された場合には、前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できるかどうかを判断する手段と、
前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できると判断したことに応答して、前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得する手段と、
前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できないと判断したことに応答して、前記メモリがまだアクティブな電力状態になっていない場合は、前記メモリの電力モードをアクティブな電力状態に変更する、電力モード・ロジックと、
メモリの電力モードがアクティブな電力状態に変更された後に、前記メモリ要求を満足させるデータを読出す手段と、
前記メモリ要求を満足させるデータを取得するのと並行して、前記プリフェッチ・バッファに将来要求される可能性のあるメモリ・アドレスをロードするプリフェッチ・ロジックと、
メモリ要求が書込み要求であると判断された場合には、書込みデータを前記プリフェッチ・バッファにバッファする手段と、
前記書込み要求の次の読出し要求に応答してメモリの電力モードがアクティブな電力状態に変更された後に、前記プリフェッチ・バッファにバッファされた書込みデータを書込む手段と、
を備えることを特徴とするメモリ・コントローラ。 - 前記電力モード・ロジックが、
前記メモリ要求を満足させるデータの読出しの完了時点から一定時間電力モードをアクティブな電力状態に維持する手段と、
前記一定時間経過後に、メモリを低減された電力状態に戻す手段と、
をさらに備える、請求項１記載のメモリ・コントローラ。 - メモリ要求が書込み要求であると判断された場合に、前記プリフェッチ・バッファに書込みデータのための十分な空領域が存在しているかどうかを判断する手段をさらに備える、請求項１または２記載のメモリ・コントローラ。
- 請求項１〜３のいずれか１項記載のメモリ・コントローラを含むコンピュータ・システム。
- メモリの電力使用を低減し、メモリ性能を向上させる方法であって、
メモリに論理的に接続されたメモリ・コントローラに下記ステップを実行させる方法、
メモリ要求を受け取るステップ、
前記メモリ要求が、書込み要求か読出し要求かを判断するステップ
メモリ要求が読出し要求であると判断した場合には該メモリ内のプリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できるかどうかを判断するステップと、
前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できると判断したことに応答して、前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得するステップ、
前記プリフェッチ・バッファから前記メモリ要求を満足させるデータを取得できないと判断したことに応答して、前記メモリがまだアクティブな電力状態になっていない場合は、前記メモリの電力モードを前記アクティブな電力状態に変更するステップ、及び
前記メモリ要求を満足させるデータを取得し、該取得動作と並行して、将来要求される可能性のあるメモリ・アドレスを前記プリフェッチ・バッファにロードするステップ、
メモリ要求が書込み要求であると判断された場合には、書込みデータを前記プリフェッチ・バッファにバッファするステップと、
前記書込み要求の次の読出し要求に応答してメモリの電力モードがアクティブな電力状態に変更された後に、前記プリフェッチ・バッファにバッファされた書込みデータを書込むステップ。 - 前記メモリ要求を満足させた後、所定の時間、前記メモリの電力モードをアクティブな電力状態に維持するステップ、及び
前記所定の時間経過後に、前記メモリの電力モードを低減された電力状態に変更するステップ、
をメモリ・コントローラにさらに行わせる、請求項５記載の方法。
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