JP4364878B2

JP4364878B2 - 演算処理装置

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Publication number: JP4364878B2
Application number: JP2006085007A
Authority: JP
Inventors: 義元黒川
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2005-03-31
Filing date: 2006-03-27
Publication date: 2009-11-18
Anticipated expiration: 2026-03-27
Also published as: JP2006309734A

Description

本発明は、複数のセットからなる連想方式のキャッシュメモリを搭載した演算処理装置に関する。特に、動作状況に応じて、所定のセットを動作中に変更することのできる演算処理装置に関する。

現在のＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ：中央処理装置）に代表される演算処理装置では、ほぼ全てがストアドプログラム方式と呼ばれるアーキテクチャである。このストアドプログラム方式では、ＣＰＵが処理する命令及び処理に必要なデータは、メモリに格納されており、ＣＰＵの処理は、メモリのデータを順次読み出すことで進行する。そのため、ＣＰＵを搭載したシステムでは、メモリアクセス速度がシステム全体の性能を決定する上で非常に重要である。このような理由により、多くのＣＰＵにおいて、キャッシュメモリが搭載されている。

キャッシュメモリは、データの書き込みや読み出しが低速なメインメモリ（外部メモリ）の内容の一部をコピーして格納する高速なメモリである。なお、ＣＰＵが必要とするデータがキャッシュメモリに存在する場合をキャッシュヒットと言う。その反対、即ち、ＣＰＵが必要とするデータがキャッシュメモリに存在しない場合をキャッシュミスと言う。このようなキャッシュの性能については、非特許文献１を参照することができる。

キャッシュミス時には、低速なメインメモリへのアクセスが生じることになる。従って、キャッシュヒットの確率（キャッシュヒット率）が高い程、即ち、キャッシュミスの確率（キャッシュミス率）が低い程、ＣＰＵは高速に処理を行える。すなわち、ＣＰＵを搭載したシステムにおいて、システム全体の性能を高めることができる。
Ｊ．ヘネシー、Ｄ．パターソン共著、コンピュータアーキテクチャ日経ＢＰ社刊第４１８、４１９頁

一般に、大容量のキャッシュメモリ程、キャッシュミスが少ない。そのため、キャッシュメモリ容量の増大によるＣＰＵの処理速度向上が可能である。しかしながら、ＣＰＵにおいて、キャッシュメモリは最も消費電力が高いブロックの一つでもある。従って、容量を増大してＣＰＵの処理速度を向上すると同時に、低消費電力も実現するキャッシュメモリが必要である。

ＣＰＵのキャッシュメモリは、メインメモリからコピーする内容に対し、コピー元のアドレスもしくはその一部を格納するタグメモリと、当該アドレスに格納された内容をコピーするデータメモリと、から構成される。キャッシュメモリの読み出し動作時は、アドレスとタグメモリに格納されたデータ（タグデータ）との比較及びコピーしたデータ（コピーデータ）の読み出しが同時に行われる。ここで、アドレスとタグデータとが一致した場合がキャッシュヒットであり、読み出したコピーデータがＣＰＵの処理に用いられる。一方、アドレスとタグデータとが不一致の場合がキャッシュミスであり、読み出したコピーデータは無効となり、メインメモリに再度アクセスしてＣＰＵの処理に必要なデータを獲得することになる。

キャッシュメモリの代表的な構成としては、フルセット連想方式、ダイレクトマップ方式、ｎウェイセット連想方式などが挙げられる。以下、各々の方式について、簡単に説明する。

フルセット連想方式では、タグメモリにコピー元のアドレスの全ビットを格納しておく。キャッシュメモリの読み出し動作時には、タグメモリの全ての行（エントリ）のタグデータを読み出し、各々のタグデータとアドレスとを比較し、一致した場合に、該当するエントリのコピーデータを有効とする。メインメモリのどのアドレスからもデータをコピーできるが、キャッシュメモリの容量に応じて比較回路が複雑になるため、少数のエントリ、すなわち小容量のキャッシュメモリの場合に有効な方式である。

ダイレクトマップ方式では、タグメモリにメインメモリにおけるアドレスの一部のビットを格納する。通常はアドレスの上位ビットを格納する。また、格納できるタグメモリのエントリは、アドレスの下位ビットで指定される。キャッシュメモリの読み出し動作時には、アドレスの下位ビットで指定されるタグメモリのエントリからのみ読み出したタグデータと、アドレスの上位ビットとを比較し、一致した場合に、該当するエントリのコピーデータを有効とする。比較回路を簡単にできるが、下位ビットが同一となるアドレスへのアクセスが頻繁に行われる場合にはキャッシュヒット率が低下する。すなわち、ＣＰＵが必要とするデータに局所性がある場合に有効であり、大規模なプログラムを実行する場合には性能が低下する。

ｎウェイセット連想方式は、タグメモリとデータメモリとを１組とするｎ（通常２、４、８）組のセットから構成される。いずれかのセットのタグメモリにメインメモリにおけるアドレスの一部のビットを格納する。通常はアドレスの上位ビットを格納する。また、格納できるタグメモリのエントリは、アドレスの下位ビットで指定される。キャッシュメモリの読み出し動作時には、全てのセットのタグメモリにおいて、アドレスの下位ビットで指定されるタグメモリのエントリからのみ読み出したタグデータと、アドレスの上位ビットとを各々比較し、一致した場合に、該当するセットにおけるエントリのコピーデータを有効とする。比較回路は若干複雑になるが、下位ビットが同一となるアドレスへのアクセスが頻繁に行われる場合にもキャッシュヒット率が低下しない。

ここで、高性能なＣＰＵのキャッシュメモリとして、一般に用いられている、ｎウェイセット連想方式のキャッシュメモリの詳細を示す。なお、簡単のため、２セットからなる連想方式のキャッシュメモリの概要を示す。

キャッシュメモリの構成を図１に示す。ここで、キャッシュメモリ１０１は、第１のセット１０２、第２のセット１０３、タグ比較回路１０４及びデータ選択回路１０５から構成される。第１のセット１０２は、第１のタグメモリ１０６及び第１のデータメモリ１０７から構成される。第２のセット１０３は、第２のタグメモリ１０８及び第２のデータメモリ１０９から構成される。タグ比較回路１０４は、第１の比較回路１１０及び第２の比較回路１１１から構成される。

ここで、キャッシュメモリには、メインメモリにおける内容の一部のコピーが格納されているものとする。すなわち、メインメモリの特定のアドレスにおける内容に対し、アドレスの下位ビットで指定される第１のタグメモリ１０６または第２のタグメモリ１０８のいずれか一方のエントリに、アドレスの上位ビットが格納されている。

さらに、アドレスの上位ビットが第１のタグメモリ１０６に格納されている場合には第１のデータメモリ１０７におけるアドレスの下位ビットで指定されるエントリに、また、第２のタグメモリ１０８に格納されている場合には第２のデータメモリ１０９におけるアドレスの下位ビットで指定されるエントリに、メインメモリの当該アドレスの内容（コピーデータ）が格納されているものとする。

キャッシュメモリの動作を説明する。第１に、ＣＰＵが次に必要とするデータが格納されているメインメモリのアドレス１１２をキャッシュメモリが受け取る。

第２に、アドレス１１２の上位ビット（アドレス上位ビット）１１３はタグ比較回路１０４に、アドレス１１２の下位ビット（アドレス下位ビット）１１４は第１のセット１０２及び第２のセット１０３に送られる。第１のセット１０２では、アドレス下位ビット１１４をデコードし、第１のタグメモリ１０６及び第１のデータメモリ１０７の各々該当するエントリに格納された第１のタグデータ１１５及び第１のコピーデータ１１６を出力する。同様に、第２のセット１０３から、第２のタグデータ１１７及び第２のコピーデータ１１８を出力する。

第３に、第１の比較回路１１０において、アドレス上位ビット１１３と第１のタグデータ１１５とを比較し、第１のタグヒット信号１１９を出力する。ここで第１のタグヒット信号１１９は、一致の場合は”１”、不一致の場合は”０”とする。同様に、第２の比較回路１１１において、アドレス上位ビット１１３と第２のタグデータ１１７とを比較し、第２のタグヒット信号１２０を出力する。

最後に、データ選択回路１０５において、第１のタグヒット信号１１９が”１”の場合は第１のコピーデータ１１６を、第２のタグヒット信号１２０が”１”の場合は第２のコピーデータ１１８を、キャッシュデータ１２１として出力する。また、第１のタグヒット信号１１９または第２のタグヒット信号１２０のいずれかが”１”の場合に”１”となる、キャッシュヒット信号１２２を出力する。

ＣＰＵは、キャッシュヒット信号１２２が”１”の場合は、キャッシュデータ１２１を、メインメモリのアドレス１１２に格納されている内容と同一の有効データとして用いることができる。一方、キャッシュヒット信号１２２が”０”の場合は、キャッシュミスのため、メインメモリにアクセスし、必要なデータを取得する必要がある。

このような２ウェイセット連想方式によるキャッシュメモリの場合、第１のコピーデータ１１６または第２のコピーデータ１１８の少なくとも一方は、常に使われないことになる。すなわち、読み出しに要した電流は常に無駄な消費電力として浪費されることになる。ｎウェイセット連想方式のキャッシュメモリでは、セット数が増加するにつれ、処理性能の向上と引き換えに、浪費される消費電力が増大することになる。

本発明は、上記の問題を鑑みなされたもので、ｎウェイセット連想方式のキャッシュメモリを搭載する演算処理装置において、動作状況に応じて、動作するセットを動的に変更することで、高性能且つ低消費電力の演算処理装置を提供する。本発明において、演算処理装置にはＣＰＵ及びＤＳＰ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏｒ）が含まれる。

本明細書で開示する本発明の構成は、連想方式のキャッシュメモリを搭載する演算処理装置であって、キャッシュメモリは、少なくとも１つのセットから構成され、セットは、各々データメモリと、タグメモリと、から構成され、各々動作状態及び停止状態の２つの状態間を遷移する手段を有し、演算処理装置は、キャッシュメモリへのアクセス回数と、キャッシュヒット回数と、各々のセットにおけるタグヒット回数と、アクセス回数でキャッシュヒット回数を除することで得られるキャッシュヒット率と、を任意の期間について計数する手段を有することを特徴とする。

上記構成において、演算処理装置は、キャッシュヒット率と、任意に設定したヒット率の基準値と、を比較した結果に応じて、動作状態にあるデータメモリとタグメモリの一方を停止状態に遷移させる手段を有しても良い。なお、本明細書中において、遷移とは可逆的な変化を含むものとする。具体的には、動作状態から停止状態への変化のみでなく、停止状態から動作状態への変化を含めて遷移というものとする。

また、上記構成において、演算処理装置は、キャッシュヒット率と、任意に設定したヒット率の基準値と、を比較した結果に応じて、停止状態にあるデータメモリとタグメモリの一方を動作状態に遷移させる手段を有しても良い。

また、上記構成において、演算処理装置は、任意に設定した時間の基準値で規定される時間毎に、動作状態にあるセットのうち少なくとも１つを停止状態に遷移させる手段を有しても良い。

また、上記構成において、演算処理装置は、任意に設定した時間の基準値で規定される時間毎に、動作状態にあるセットのうちタグヒット回数が最も少ないセットを停止状態に遷移させる手段を有しても良い。

また、上記構成において、演算処理装置は、任意に設定した時間の基準値で規定される時間毎に、停止状態にあるセットのうち、少なくとも１つを動作状態に遷移させる手段を有しても良い。

また、上記構成において、演算処理装置は、キャッシュヒット率と、任意に設定したヒット率の基準値と、を比較した結果に応じて、動作状態にあるセットのうち、タグヒット回数が最も少ないセットを停止状態に遷移させる手段を有しても良い。

上記構成において、演算処理装置は、キャッシュヒット率と、任意に設定したヒット率の基準値と、を比較した結果に応じて、動作状態にあるセットのうち、少なくとも１つを停止状態に遷移させる手段を有しても良い。

また、上記構成において、演算処理装置は、キャッシュヒット率と、任意に設定したヒット率の基準値と、を比較した結果に応じて、停止状態にあるセットのうち、少なくとも１つを動作状態に遷移させる手段を有しても良い。

また、上記構成において、演算処理装置は、動作状態にあるセットを停止状態に遷移させる操作後に、キャッシュヒット率と、任意に設定したヒット率の基準値と、を比較した結果に応じて、操作において停止状態に遷移させたセットを再度動作状態に遷移させる手段を有することが望ましい。

また、上記構成において、演算処理装置は、停止状態にあるセットを動作状態に遷移させる操作後に、キャッシュヒット率と、任意に設定したヒット率の基準値と、を比較した結果に応じて、操作において動作状態に遷移させたセットを再度停止状態に遷移させる手段を有することが望ましい。

また、上記構成において、演算処理装置は、動作状態にあるセットを停止状態に遷移させる操作、もしくは停止状態にあるセットを動作状態に遷移させる操作を、演算処理装置が実行する命令により制御する手段を有することが望ましい。

また、上記構成において、演算処理装置は、動作状態にあるセットを停止状態に遷移させる操作、もしくは停止状態にあるセットを動作状態に遷移させる操作を、演算処理装置に搭載された制御回路と、演算処理装置が実行する命令と、により制御する手段を有することが望ましい。

また、上記構成において、演算処理装置は、時間の基準値や、ヒット率の基準値を、演算処理装置の動作中に変更する手段を有することが望ましい。

また、上記構成において、演算処理装置は、実行する各々のプログラムに適した時間の基準値や、ヒット率の基準値を決定する手段を有し、プログラムを次回以降実行する際には、基準値には、プログラムごとに適した値を用いることが望ましい。

本発明のより詳細な構成の一例は、データメモリとタグメモリを含む少なくとも１つのセットを有するキャッシュメモリと、計数回路と、レジスタと、を有し、計数回路は、任意の期間について、キャッシュメモリへのアクセス回数、キャッシュメモリのキャッシュヒット回数、タグメモリにおけるタグヒット回数、及びアクセス回数でキャッシュヒット回数を除することにより得られるキャッシュヒット率を計数し、レジスタによって、データメモリ又はタグメモリの一方を、動作状態または停止状態に遷移させることを特徴とする。
すなわち、キャッシュヒット率と、第１のヒット率の基準値との比較結果に応じて、前記データメモリ又は前記タグメモリの一方を、動作状態から停止状態に遷移させる。
レジスタによって、第１の時間の基準値毎に、データメモリ又はタグメモリの一方を、動作状態から停止状態に遷移させる構成としてもよい。

本発明のより詳細な構成の他の例は、データメモリとタグメモリをそれぞれ含む複数のセットを有するキャッシュメモリと、計数回路と、レジスタと、を有し、計数回路は、任意の期間について、前記キャッシュメモリへのアクセス回数、キャッシュメモリのキャッシュヒット回数、複数のセットの少なくとも１つのセットのタグメモリにおけるタグヒット回数、及びアクセス回数でキャッシュヒット回数を除することにより得られるキャッシュヒット率を計数し、レジスタによって、少なくとも１つのセットを、動作状態または停止状態に遷移させることを特徴とする。
すなわち、キャッシュヒット率と、第１のヒット率の基準値との比較結果に応じて、少なくとも１つのセットを、動作状態から停止状態に遷移させる。
レジスタによって、第１の時間の基準値毎に、少なくとも１つのセットを、動作状態から停止状態に遷移させる構成としてもよい。また、第１の時間の基準値毎に、少なくとも１つのセットのうちタグヒット回数が最も少ないセットを、動作状態から停止状態に遷移させる構成としても良い。

なお、動作状態及び停止状態の２つの状態間を遷移する手段としては、例えば、計数回路や、条件判別回路、レジスタ等を有するセット制御回路が挙げられる。より具体的には、セット制御回路からのセット制御信号によって、動作状態及び停止状態を遷移させることができる。また、時間の基準値やヒット率の基準値の変更は、演算処理装置がレジスタの値を書き換えることにより行われる。実行するプログラムごとに適した基準値を用いることが好ましい。

また、上記構成において、停止状態とは、データメモリ及びタグメモリに格納されているデータを読み出す時に行うプリチャージ動作を行わない状態としても良い。また、上記構成において、停止状態とは、データメモリ及びタグメモリに電源電圧を供給しない状態としても良い。

また、上記構成において、演算処理装置は、薄膜トランジスタにより構成されており、薄膜トランジスタは、絶縁表面を有する基板上に形成された半導体薄膜を活性層として用いており、絶縁表面を有する基板は、ガラス基板、石英基板、プラスチック基板、ＳＯＩ基板のいずれかとしても良い。

また、上記構成からなるＣＰＵを電子機器に組み込む事が有効である。

本発明により、連想方式のキャッシュメモリにおいて、演算処理装置が実行するプログラムに応じて、演算処理装置の処理性能向上に寄与しないキャッシュメモリ領域を監視し、動的に適宜停止状態とすることができる。すなわち、演算処理装置の処理性能を保ったまま、キャッシュメモリからのデータ読み出しによる無駄な消費電力を低減することが可能である。このような、連想方式のキャッシュメモリを搭載することで、高性能且つ低消費電力のＣＰＵを提供することができる。

以下、本発明の実施の形態及び実施例について、図面を用いて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態及び実施例の記載内容に限定して解釈されるものではない。

以下に、本発明の実施の形態について、図２及び図３を用いて説明する。

なお、実施の形態及び実施例を説明するための全図において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

図２において、ＣＰＵ２０１は、キャッシュメモリ２０２、制御部２０３及び演算部２０４から構成される。制御部２０３には、セット制御回路２０５が含まれている。セット制御回路２０５は、計数回路２０６、条件判別回路２０７、レジスタ２０８などから構成される。キャッシュメモリ２０２は、制御部２０３から発行されたアドレス１１２に対して、キャッシュデータ１２１を出力する。同時にヒット信号２０９も出力する。制御部２０３からの出力信号である、セット制御信号２１０により、キャッシュメモリ２０２における制御を行う。

キャッシュメモリ２０２は、例えば、図１のような構成を適用できる。但し、セット制御回路２０５からのセット制御信号２１０により、セット毎に動作状態または停止状態に遷移できる。すなわち図１の構成に、セット毎に動作状態または停止状態に遷移させる手段を追加した構成を図３に示す。

図３において、セット制御信号２１０により、停止状態に遷移するセット（停止セット）内のタグメモリ及びデータメモリの動作を停止する。具体的には、タグメモリ及びデータメモリへの書き込み信号及び読み出し信号を非有効化する。通常、メモリの読み出しには、データ信号線のプリチャージが必要である。メモリの消費電力の大部分はこのプリチャージによるものである。従って、読み出し信号を非有効化することで、各セットにおける消費電力は大幅に低減する。また、各セットに供給する電源電圧を遮断することで、更に消費電力を削減できる。

また、セット制御信号２１０により、停止セットに対するタグ比較回路１０４を非有効化することも有効である。具体的には、例えば、常にタグヒット信号を”０”とする。これにより、データ選択回路１０５では、停止セットのデータを誤って選択する心配が無くなる。なお、第１のタグヒット信号１１９、第２のタグヒット信号１２０及びキャッシュヒット信号１２２が、ヒット信号２０９に相当する。

図２における、セット制御回路２０５は、キャッシュヒット率などを計数する計数回路２０６、条件判別回路２０７、レジスタ２０８から構成される。

計数回路２０６は、キャッシュメモリへのアクセス回数や、キャッシュヒット回数、セット毎のタグヒット回数などを計数できる。キャッシュヒット回数をアクセス回数で除することで、キャッシュヒット率を計数することができる。また、セット毎のタグヒット回数をアクセス回数で除することで、セット毎のタグヒット率を計数することができる。

条件判別回路２０７は、キャッシュヒット率などに応じて、所定のアルゴリズムにより、停止状態もしくは動作状態に遷移させるセットを決定する。キャッシュヒット率からセット毎の状態を決定するためのアルゴリズムは、本発明におけるキャッシュメモリを搭載したＣＰＵの性能を決定するために非常に重要な項目である。本発明におけるＣＰＵの具体的な用途に応じて、様々な方式が考え得る。

レジスタ２０８は、計数回路２０６における計数条件の設定や、条件判別回路２０７におけるパラメータ設定などの用途に利用する。

以上のような形態とすることで、動作状況に応じて最適な性能及び消費電力を選択することができるキャッシュメモリを搭載した、高性能且つ低消費電力のＣＰＵを提供することができる。

また、本実施の形態におけるＣＰＵを、ガラス基板、石英基板、プラスチック基板などの絶縁表面を有する基板上に形成された半導体薄膜を活性層として用いた薄膜トランジスタから構成することで、高性能且つ低消費電力のＣＰＵを、より軽量で安価に提供することができる。

さらに、本実施の形態におけるＣＰＵを用いて、電子機器を構成することで、高性能且つ低消費電力の電子機器を、より軽量で安価に提供することができる。

本実施例では、本発明に係る、キャッシュメモリを搭載したＣＰＵについて、実施の形態では詳説を割愛した、キャッシュヒット率からセット毎の状態を決定するためのアルゴリズムについて説明する。

但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施例の記載内容に限定して解釈されるものではない。

本実施例におけるアルゴリズムを、図５に示すフローチャートに従って説明する。任意の回数としてａ回のアクセスにおけるキャッシュヒット率を計数（キャッシュヒット率計数５０１）する。このキャッシュヒット率と、予め設定される条件であるｂ％とを比較（条件判別５０２）し、その結果に応じて、任意のセットを動作状態から停止状態に遷移（セット停止処理５０３）させた後、任意の期間におけるキャッシュヒット率を計数（キャッシュヒット率計数５０４）し、これをｃ％とする。ｃ％と予め設定される条件であるｂ％とを比較（条件判別５０５）し、その結果に応じて遷移前の状態に戻すか否かを決定する（セット復活処理５０６）。このアルゴリズムは、より少ないセット数でもキャッシュヒット率を維持できるか否かを検証しながらセット数を決定していくことに相当する。より少ないセット数にすることで、半導体装置における消費電力を低減できる。なお、ここで説明するアルゴリズムは、ソフトウェア（プログラム）またはハードウェアによって実行することができる。

この操作をハードウェアで行う場合を以下に示す。計数回路でａ回のアクセスにおけるキャッシュヒット率を計数し、レジスタに格納する。このキャッシュヒット率と、予め設定される条件であるｂ％とを条件判別回路によって比較し、その結果に応じて、セット制御信号を変化させることにより、任意のセットを動作状態から停止状態に遷移させる。その後、計数回路で任意の期間におけるキャッシュヒット率を計数し、これをｃ％とする。条件判別回路によってｃ％と予め設定される条件であるｂ％とを比較し、その結果に応じて遷移前の状態に戻すか否かを決定する。このようにして、半導体装置における消費電力を低減することができる。

ここで、任意のセットを停止状態に遷移させる条件として、キャッシュヒット率がｂ％以上とすることが有効である。これは、キャッシュメモリが非常に有効に機能している時に有効で、プログラムサイズが非常に小さく、メインメモリからキャッシュメモリにほぼ全てのプログラムをコピーできる場合に相当する。

また、任意のセットを停止状態に遷移させる条件として、キャッシュヒット率がｂ％以下とすることも有効である。これは、キャッシュメモリがほとんど機能していない時に有効で、プログラムサイズは小さいものの、処理するデータがメインメモリ上で点在している場合に相当する。この場合、プログラムがキャッシュメモリにコピーされていれば、ＣＰＵの処理速度はほとんど変わらないと考えられる。

なお、上記２種類の条件を組み合わせることも有効である。この場合、より緻密に停止状態に遷移させるか否かを決定できるため、消費電力の削減に有効である。

本実施例におけるアルゴリズムにおいて、パラメータａ、ｂ、ｃを固定値として設定することも可能であるが、キャッシュヒット率を観測しながら、適宜更新していくことが望ましい。これは最適な基準値は、実際にＣＰＵで実行するプログラムに依存するためである。なお、これらの値の更新は、ＣＰＵがレジスタの値を書き換えることによって行われる。

さらに、一度実行したプログラムに対し、最適なａ、ｂ、ｃを保存しておき、次回の実行時にその値に設定することも有効である。これは、パーソナルコンピュータのように、様々なプログラムを実行する可能性があるシステムにＣＰＵを用いる場合に、特に有効である。なお、これらのパラメータ、ａ、ｂ、ｃを保存するために、図２におけるレジスタ２０８が有効である。

また、任意の回数としてａ’回のアクセスにおけるセット毎のタグヒット率を計数して（タグヒット率計数５０７）、停止状態に遷移させるセットを決定することで、より最適な制御が可能となる。タグヒット率が低いセットを停止することで、セット停止前後でキャッシュヒット率の低下は僅かであると考えられ、効果的に停止セットの制御を実施できる。従って、より緻密に消費電力の削減が可能である。

以上のような構成とすることで、動作状況に応じて最適な性能及び消費電力を選択することができるキャッシュメモリを搭載した、高性能且つ低消費電力のＣＰＵを提供することができる。

なお、本実施例におけるＣＰＵを、ガラス基板、石英基板、プラスチック基板などの絶縁表面を有する基板上に形成された半導体薄膜を活性層として用いた薄膜トランジスタから構成することで、高性能且つ低消費電力のＣＰＵを、より軽量で安価に提供することができる。

さらに、本実施例におけるＣＰＵを用いて、電子機器を構成することで、高性能且つ低消費電力の電子機器を、より軽量で安価に提供することができる。

本実施例は、発明を実施するための最良の形態と自由に組み合わせて実施することが可能である。

本実施例では、本発明に係る、キャッシュメモリを搭載したＣＰＵについて、実施例１で説明した、キャッシュヒット率から停止セットを決定するためのアルゴリズムとは異なるアルゴリズムについて説明する。

本実施例におけるアルゴリズムを、フローチャートを図６に従って説明する。適当な時間間隔ｄ秒を計数し（時間計数６０１）、任意のセットを動作状態から停止状態に遷移（セット停止処理６０２）させた後、キャッシュヒット率を計数（キャッシュヒット率計数６０３）する。このキャッシュヒット率を、あらかじめ設定される条件であるｅ％と比較（条件判別６０４）し、その結果に応じて遷移前の状態に戻すか否を決定する（セット復活処理６０５）。このアルゴリズムは、キャッシュメモリサイズとその有効性を定期的に調査し、より少ないセット数でも、キャッシュヒット率が維持できるか否かを検証することに相当する。より少ないセット数にすることで、半導体装置における消費電力を低減できる。なお、ここで説明するアルゴリズムは、ソフトウェア（プログラム）またはハードウェアによって実行することができる。

この操作をハードウェアで行う場合を以下に示す。計数回路でｄ秒の時間を計数し、セット制御信号を変化させることにより任意のセットを動作状態から停止状態に遷移させる。その後、計数回路でキャッシュヒット率を計数し、レジスタに格納する。その後、キャッシュヒット率と、予め設定される条件であるｅ％とを条件判別回路によって比較し、その結果に応じて、遷移前の状態に戻すか否を決定する。

本実施例におけるアルゴリズムにおいても、パラメータｄ、ｅを固定値として設定することも可能であるが、キャッシュヒット率を観測しながら、適宜更新していくことが望ましい。これは最適な基準値は、実際にＣＰＵで実行するプログラムに依存するためである。なお、これらの値の更新は、ＣＰＵがレジスタの値を書き換えることによって行われる。

さらに、一度実行したプログラムに対し、最適なｄ、ｅを保存しておき、次回の実行時にその値に設定することも有効である。これは、パーソナルコンピュータのように、様々なプログラムを実行する可能性があるシステムにＣＰＵを用いる場合に、特に有効である。なお、これらのパラメータ、ｄ、ｅを保存するために、図２におけるレジスタ２０８が有効である。

また、任意の時間としてｄ秒間のアクセスにおけるセット毎のタグヒット率を計数して（タグヒット率計数６０６）、停止状態に遷移させるセットを決定することで、より最適な制御が可能となる。タグヒット率が低いセットを停止することで、セット停止前後でキャッシュヒット率の低下は僅かであると考えられ、効果的に停止セットの制御を実施できる。従って、より緻密に消費電力の削減が可能である。

本実施例は、発明を実施するための最良の形態及び実施例１と自由に組み合わせて実施することが可能である。

本実施例では、本発明におけるＣＰＵを用いたシステムとして、パーソナルコンピュータについて説明する。

図７に、パーソナルコンピュータの構成図を示す。図７において、マザーボード７０１の上に、ＣＰＵ７０２、ノースブリッジ（ＮＢ）７０３、サウスブリッジ（ＳＢ）７０４、ＳＤＲＡＭ７０５、画像処理回路７０６が搭載されている。ＳＢ７０４には、ハードディスクコントローラ７０７、フレキシブルディスクカートリッジコントローラ７０８、マウスコントローラ７０９、キーボードコントローラ７１０が搭載されている。画像処理回路７０６、ハードディスクコントローラ７０７、フレキシブルディスクカートリッジコントローラ７０８、マウスコントローラ７０９、キーボードコントローラ７１０は、各々ディスプレイ７１１、ハードディスク７１２、フレキシブルディスクカートリッジ７１３、マウス７１４、キーボード７１５を制御する。

ここで、ＮＢ７０３は、ＳＤＲＡＭ７０５、画像処理回路７０６など、ＣＰＵと高速なデータアクセスを行う必要がある半導体装置のコントローラ回路を集積した半導体装置である。また、ＳＢ７０４は、ＣＰＵ７０２と低速なデータアクセスを行う半導体装置のコントローラ回路を集積した半導体装置である。

本発明を、ＣＰＵ７０２に用いることで、高性能且つ低消費電力のシステムを提供することができる。また、画像処理回路７０６内部のプロセッサに、本発明を用いることで、さらに高性能且つ低消費電力のシステムを提供することができる。

本実施例は、発明を実施するための最良の形態、実施例１及び実施例２と自由に組み合わせて実施することが可能である。

本実施例では、本発明におけるＣＰＵを用いて作製される電子機器の例について図４を用いて説明する。

本発明を用いて作製した電子機器として、ビデオカメラやデジタルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌＶｅｒｓａｔｉｌｅＤｉｓｃ（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図４に示す。

図４（Ａ）は表示装置であり、筐体１４０１、支持台１４０２、表示部１４０３を含む。本発明は表示部１４０３のコントローラに適用が可能である。本発明を用いることによって、表示装置の低消費電力化を実現できる。

図４（Ｂ）はビデオカメラであり、本体１４１１、表示部１４１２、音声入力部１４１３、操作スイッチ１４１４、バッテリー１４１５、受像部１４１６などによって構成されている。本発明は、本体１４１１内部のＣＰＵや表示部１４１２のコントローラに適用が可能である。本発明を用いることによって、ビデオカメラの小型・軽量化を実現できる。

図４（Ｃ）はパーソナルコンピュータであり、本体１４２１、筐体１４２２、表示部１４２３、キーボード１４２４などによって構成されている。本発明は表示部１４２３のコントローラに適用が可能である。また、本発明は本体１４２１内部のＣＰＵに適用が可能である。本発明を用いることによって、パーソナルコンピュータの低消費電力化を実現できる。

図４（Ｄ）は携帯情報端末であり、本体１４３１、スタイラス１４３２、表示部１４３３、操作ボタン１４３４、外部インターフェイス１４３５などによって構成されている。本発明は表示部１４３３のコントローラに適用が可能である。また、本発明は本体１４３１内部のＣＰＵに適用が可能である。本発明を用いることによって、携帯情報端末の低消費電力化を実現できる。

図４（Ｅ）は音響再生装置、具体的には車載用のオーディオ装置であり、本体１４４１、表示部１４４２、操作スイッチ１４４３、操作スイッチ１４４４などによって構成されている。本発明は表示部１４４２のコントローラに適用が可能である。また、本発明は本体１４４１内部のＣＰＵに適用が可能である。また、今回は車載用オーディオ装置を例に上げたが、携帯型もしくは家庭用オーディオ装置に用いてもよい。本発明を用いることによって、音響再生装置の低消費電力化を実現できる。

図４（Ｆ）はデジタルカメラであり、本体１４５１、表示部（Ａ）１４５２、接眼部１４５３、操作スイッチ１４５４、表示部（Ｂ）１４５５、バッテリー１４５６などによって構成されている。本発明は表示部（Ａ）１４５２および表示部（Ｂ）１４５５のコントローラに適用が可能である。また、本発明は本体１４５１内部のＣＰＵに適用が可能である。本発明を用いることによって、デジタルカメラの低消費電力化を実現できる。

図４（Ｇ）は携帯電話であり、本体１４６１、音声出力部１４６２、音声入力部１４６３、表示部１４６４、操作スイッチ１４６５、アンテナ１４６６などによって構成されている。本発明は表示部１４６４のコントローラに適用が可能である。また、本発明は本体１４６１内部のＣＰＵに適用が可能である。本発明を用いることによって、携帯電話の低消費電力化を実現できる。

これらの電子機器に使われる半導体装置及び表示装置はガラス基板だけでなく耐熱性のプラスチック基板を用いることもできる。それにより軽量化を図ることができる。

本発明は、上記電子機器に限定されず、発明を実施するための最良の形態、及び、実施例１乃至実施例３で示した演算処理装置を用いた、様々な電子機器とすることができる。

一般的な連想方式キャッシュメモリの概要図。本発明における演算処理装置の概要図。本発明における演算処理装置に搭載される連想方式キャッシュメモリの概要図。本発明における演算処理装置を応用した電子機器。本発明における演算処理装置に搭載される制御回路におけるアルゴリズムのフローチャート１。本発明における演算処理装置に搭載される制御回路におけるアルゴリズムのフローチャート２。本発明における演算処理装置を用いたシステム。

符号の説明

１０１キャッシュメモリ
１０２第１のセット
１０３第２のセット
１０４タグ比較回路
１０５データ選択回路
１０６第１のタグメモリ
１０７第１のデータメモリ
１０８第２のタグメモリ
１０９第２のデータメモリ
１１０第１の比較回路
１１１第２の比較回路
１１２アドレス
１１３アドレス上位ビット
１１４アドレス下位ビット
１１５第１のタグデータ
１１６第１のコピーデータ
１１７第２のタグデータ
１１８第２のコピーデータ
１１９第１のタグヒット信号
１２０第２のタグヒット信号
１２１キャッシュデータ
１２２キャッシュヒット信号

Claims

キャッシュメモリを有する演算処理装置であって、
データメモリおよびタグメモリをそれぞれ有する複数のセットと、
タグヒット率を第１の期間について計数する手段と、
前記第１の期間ごとに、動作状態にある前記複数のセットのうち前記タグヒット率が最も低いセットを、停止状態に遷移させる手段と、を有し、
前記停止状態において、前記データメモリおよび前記タグメモリへの、書き込み信号および読み出し信号を非有効化することによって、データ信号線へのプリチャージを行わないことを特徴とする演算処理装置。
請求項１において、
前記停止状態に遷移したセットに対応する比較回路を、非有効化することを特徴とする演算処理装置。