JPH0922319A - クロック分配システム - Google Patents
クロック分配システムInfo
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- JPH0922319A JPH0922319A JP7171683A JP17168395A JPH0922319A JP H0922319 A JPH0922319 A JP H0922319A JP 7171683 A JP7171683 A JP 7171683A JP 17168395 A JP17168395 A JP 17168395A JP H0922319 A JPH0922319 A JP H0922319A
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Abstract
(57)【要約】
【目的】複数個のＩＣに対するクロック分配を１：ｎ接
続としたままで、クロック・スキューの極めて小さいク
ロック分配システムを提供する。 【構成】分配されるクロック信号波形がＩＣ入力端に達
してから伝送線路の最遠端で反射してＩＣ入力端に戻る
までの時差を検出してその時差の半分だけ遅らせた内部
クロック信号を発生する回路を各ＩＣに内蔵し、各ＩＣ
の内部クロック信号が基本クロック信号に対して一定の
位相差だけ遅れて同期する。
続としたままで、クロック・スキューの極めて小さいク
ロック分配システムを提供する。 【構成】分配されるクロック信号波形がＩＣ入力端に達
してから伝送線路の最遠端で反射してＩＣ入力端に戻る
までの時差を検出してその時差の半分だけ遅らせた内部
クロック信号を発生する回路を各ＩＣに内蔵し、各ＩＣ
の内部クロック信号が基本クロック信号に対して一定の
位相差だけ遅れて同期する。
Description
【０００１】
【産業上の利用分野】本発明は同期式デジタルデータ処
理システムにおけるクロック分配システムに関する。
理システムにおけるクロック分配システムに関する。
【０００２】
【従来の技術】同期式データ処理システムにおける伝搬
時間の変動によって引き起こされる特別な問題は、クロ
ック分配システムの設計に関連して生じる。たとえば、
伝搬時間の変動は、システムの異なる部分に与えられた
クロックに重大なスキューを引き起こし得る。このスキ
ューがタイミングの問題を引き起こすのを防ぐために、
従来の解決策は最小のシステムサイクルタイムに最大の
スキューを与えることによって、すべてのデータ信号が
その伝達先の例えば、フリップフロップのような記憶手
段にクロックが到達する前に到達することを保証する。
例えば、コンピュータやデジタル回路を用いて設計され
た他のシステムのような高性能のシステムでは、このサ
イクルタイムの増加はシステム速度に大変有害な影響を
及ぼしうる。
時間の変動によって引き起こされる特別な問題は、クロ
ック分配システムの設計に関連して生じる。たとえば、
伝搬時間の変動は、システムの異なる部分に与えられた
クロックに重大なスキューを引き起こし得る。このスキ
ューがタイミングの問題を引き起こすのを防ぐために、
従来の解決策は最小のシステムサイクルタイムに最大の
スキューを与えることによって、すべてのデータ信号が
その伝達先の例えば、フリップフロップのような記憶手
段にクロックが到達する前に到達することを保証する。
例えば、コンピュータやデジタル回路を用いて設計され
た他のシステムのような高性能のシステムでは、このサ
イクルタイムの増加はシステム速度に大変有害な影響を
及ぼしうる。
【０００３】データ処理システムにおけるスキューの第
１の原因は、製造工程におけるばらつきのために集積回
路チップ（以降ＩＣと略す）毎に生じる伝搬時間の差異
に起因する。クロック分配回路の場合には、ＩＣ毎の伝
搬時間の差異はシステム全体に分配されたクロックにス
キューを生み出すであろうから、特に問題である。
１の原因は、製造工程におけるばらつきのために集積回
路チップ（以降ＩＣと略す）毎に生じる伝搬時間の差異
に起因する。クロック分配回路の場合には、ＩＣ毎の伝
搬時間の差異はシステム全体に分配されたクロックにス
キューを生み出すであろうから、特に問題である。
【０００４】このスキュー問題の１つの解決策として
は、ＩＣ製造工程を改良することにより、より均一なＩ
Ｃを製造し、その結果ＩＣ毎のばらつきをより小さくす
ることである。しかしながら、必要なコストが増加する
ためこの解決策は経済的に非実用的である。
は、ＩＣ製造工程を改良することにより、より均一なＩ
Ｃを製造し、その結果ＩＣ毎のばらつきをより小さくす
ることである。しかしながら、必要なコストが増加する
ためこの解決策は経済的に非実用的である。
【０００５】データ処理システムにおけるスキューの第
２の原因は、ＩＣ間を接続するクロック分配経路の不均
一性によって生じる伝搬時間の差異に起因する。ＩＣを
多数使用する大規模な同期式デジタルデータ処理システ
ムにおけるクロック分配回路の場合には、システム全体
のクロック分配経路が多数になるであろうから、特に問
題である。
２の原因は、ＩＣ間を接続するクロック分配経路の不均
一性によって生じる伝搬時間の差異に起因する。ＩＣを
多数使用する大規模な同期式デジタルデータ処理システ
ムにおけるクロック分配回路の場合には、システム全体
のクロック分配経路が多数になるであろうから、特に問
題である。
【０００６】このスキュー問題の１つの解決策として
は、各ＩＣに対するクロック分配経路を１：１接続にす
ることを基本として、樹状に階層化された構成のクロッ
ク分配回路を用い、その結果としてより均一なクロック
分配経路に設計するというものがある。しかしながら、
そのハードウェア量は極めて大きくなり、必要なコスト
が増加するためこの解決策は経済的に非実用的である。
さらにハードウェア量の増加はその特性ばらつきによる
スキューの増加をも招くことにもなり、あまり効果的で
はない。ここで、クロック分配経路を１：ｎ（複数個）
接続とすればハードウェア量を小さく抑えられる。しか
し、接続順序による信号の伝搬遅延時間差や各負荷ＩＣ
端子間での伝搬信号波の多重反射によるノイズの影響に
よりスキューが大きくなる。
は、各ＩＣに対するクロック分配経路を１：１接続にす
ることを基本として、樹状に階層化された構成のクロッ
ク分配回路を用い、その結果としてより均一なクロック
分配経路に設計するというものがある。しかしながら、
そのハードウェア量は極めて大きくなり、必要なコスト
が増加するためこの解決策は経済的に非実用的である。
さらにハードウェア量の増加はその特性ばらつきによる
スキューの増加をも招くことにもなり、あまり効果的で
はない。ここで、クロック分配経路を１：ｎ（複数個）
接続とすればハードウェア量を小さく抑えられる。しか
し、接続順序による信号の伝搬遅延時間差や各負荷ＩＣ
端子間での伝搬信号波の多重反射によるノイズの影響に
よりスキューが大きくなる。
【０００７】これらのスキューを最小化するために用い
られるもう１つの解決策は、たとえば１９４４年５月８
日に発行された、エス・エイ・タグー（Ｓ．Ａ．Ｔａｇ
ｕｅ）その他の発明者による米国特許第４，４４７，８
７０号「データ処理システムにおいて基本クロックタイ
ミングをセットするための装置」に開示されている。こ
の特許公報では、クロック分配システムの手動（あるい
はオペレータ制御の）調整が提供されている。しかし、
この解決策は、手動あるいはオペレータ制御の調整を提
供せねばならない不都合の他に、必要とされる労力およ
び、または装備が増加するために不経済である。さら
に、そのような初期にスキュー調整では、温度変動とい
った後程生じる要因に起因するスキューを補償すること
はできない。
られるもう１つの解決策は、たとえば１９４４年５月８
日に発行された、エス・エイ・タグー（Ｓ．Ａ．Ｔａｇ
ｕｅ）その他の発明者による米国特許第４，４４７，８
７０号「データ処理システムにおいて基本クロックタイ
ミングをセットするための装置」に開示されている。こ
の特許公報では、クロック分配システムの手動（あるい
はオペレータ制御の）調整が提供されている。しかし、
この解決策は、手動あるいはオペレータ制御の調整を提
供せねばならない不都合の他に、必要とされる労力およ
び、または装備が増加するために不経済である。さら
に、そのような初期にスキュー調整では、温度変動とい
った後程生じる要因に起因するスキューを補償すること
はできない。
【０００８】
【発明が解決しようとする課題】上述の従来のクロック
分配システムを、大規模の同期式デジタルデータ処理シ
ステムに採用する場合には、クロック信号のスキューが
極めて大きくなり、システムの性能低下を招くか実用に
不向きであった。また、従来のスキュー低減を目的とし
たクロック分配システムも、大規模の同期式デジタルデ
ータ処理システムに採用する場合には、経済的に不利益
な割に効果の乏しいものであった。
分配システムを、大規模の同期式デジタルデータ処理シ
ステムに採用する場合には、クロック信号のスキューが
極めて大きくなり、システムの性能低下を招くか実用に
不向きであった。また、従来のスキュー低減を目的とし
たクロック分配システムも、大規模の同期式デジタルデ
ータ処理システムに採用する場合には、経済的に不利益
な割に効果の乏しいものであった。
【０００９】本発明の目的は、クロックスキューを減少
させるようにしたクロック分配システムを提供すること
にある。
させるようにしたクロック分配システムを提供すること
にある。
【００１０】本発明の他の目的は、ハードウェア量を減
少するようにしたクロック分配システムを提供すること
にある。
少するようにしたクロック分配システムを提供すること
にある。
【００１１】本発明の他の目的は、大規模な同期式デジ
タルデータ処理システムの性能を向上するようにしたク
ロック分配システムを提供することにある。
タルデータ処理システムの性能を向上するようにしたク
ロック分配システムを提供することにある。
【００１２】
【課題を解決するための手段】本発明の第１のクロック
分配システムは、分配クロック信号の初期振幅波形が回
路入力端に達してから伝送線路の送端とは逆の最遠端に
達して反射し、該回路入力端に戻るまでの時差を検出す
る検出回路と、遅延分配クロック信号の初期振幅波形が
前記回路入力端に達してから前記検出回路で検出された
時差の半分だけ遅れた内部クロック信号を発生する内部
クロック信号発生回路とを含む。
分配システムは、分配クロック信号の初期振幅波形が回
路入力端に達してから伝送線路の送端とは逆の最遠端に
達して反射し、該回路入力端に戻るまでの時差を検出す
る検出回路と、遅延分配クロック信号の初期振幅波形が
前記回路入力端に達してから前記検出回路で検出された
時差の半分だけ遅れた内部クロック信号を発生する内部
クロック信号発生回路とを含む。
【００１３】本発明の第２のクロック分配システムは、
基本クロック信号を第１のクロック駆動回路と送端で直
列終端された第１の伝送線路とを経由して複数個の回路
群の各々に分配クロック信号として分配する第１のクロ
ック分配回路と、前記基本クロック信号を一定時間だけ
遅延させた遅延クロック信号を第２のクロック駆動回路
と送端で直列終端された第２の伝送線路とを経由して前
記の複数個の回路群の各々に遅延分配クロック信号とし
て分配するように構成された第２のクロック分配回路と
を備え、前記複数の回路群のそれぞれは、前記分配クロ
ック信号の初期振幅波形が該回路群のそれぞれの回路の
入力端に達した時刻から該分配クロック信号の初期振幅
波形が前記第１の伝送線路の送端とは逆の最遠端に対す
ることにより反射して該回路群のそれぞれの回路の入力
端に戻るまでの時差を検出し前記遅延分配クロック信号
の初期振幅波形が該回路群入力端に達した時刻を基点と
して前記時差の半分だけ遅れた内部クロック信号を発生
する内部クロック発生手段を内蔵するこを特徴として構
成される。
基本クロック信号を第１のクロック駆動回路と送端で直
列終端された第１の伝送線路とを経由して複数個の回路
群の各々に分配クロック信号として分配する第１のクロ
ック分配回路と、前記基本クロック信号を一定時間だけ
遅延させた遅延クロック信号を第２のクロック駆動回路
と送端で直列終端された第２の伝送線路とを経由して前
記の複数個の回路群の各々に遅延分配クロック信号とし
て分配するように構成された第２のクロック分配回路と
を備え、前記複数の回路群のそれぞれは、前記分配クロ
ック信号の初期振幅波形が該回路群のそれぞれの回路の
入力端に達した時刻から該分配クロック信号の初期振幅
波形が前記第１の伝送線路の送端とは逆の最遠端に対す
ることにより反射して該回路群のそれぞれの回路の入力
端に戻るまでの時差を検出し前記遅延分配クロック信号
の初期振幅波形が該回路群入力端に達した時刻を基点と
して前記時差の半分だけ遅れた内部クロック信号を発生
する内部クロック発生手段を内蔵するこを特徴として構
成される。
【００１４】本発明の第３のクロック分配システムは、
前記第１のクロック分配システムにおいて、前記複数の
回路群のそれぞれは、前記時差を検出する時差検出回路
と、この時差検出回路で検出された前記時差の半分だけ
遅れた前記内部クロック信号を発生する内部クロック信
号発生回路とを内蔵したことを特徴とする。
前記第１のクロック分配システムにおいて、前記複数の
回路群のそれぞれは、前記時差を検出する時差検出回路
と、この時差検出回路で検出された前記時差の半分だけ
遅れた前記内部クロック信号を発生する内部クロック信
号発生回路とを内蔵したことを特徴とする。
【００１５】本発明の第４のクロック分配システムは、
前記第１のクロック分配システムにおいて、前記遅延分
配クロック信号の代りに分配クロック信号そのものを用
いることにより第２のクロック分配回路を用いずに各回
路における各内部クロック信号が基本クロック信号に対
して一定の位相差だけ遅れて同期することを特徴とす
る。
前記第１のクロック分配システムにおいて、前記遅延分
配クロック信号の代りに分配クロック信号そのものを用
いることにより第２のクロック分配回路を用いずに各回
路における各内部クロック信号が基本クロック信号に対
して一定の位相差だけ遅れて同期することを特徴とす
る。
【００１６】
【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。はじめに、本発明の第１のクロック分
配システムについて、図１、図２および図３を参照して
説明する。図１を参照すると、本発明の第１の実施例に
おける第１のクロック分配回路１は、第１のクロック駆
動回路１１と第１の終端抵抗１３とこの第１の終端抵抗
１３で送端終端された第１の伝送線路１２とで構成さ
れ、基本クロック信号Ｋ0 を複数（ｎ≧２）個のＩＣ３
の各々に、順次、分配クロック信号ＫM として分配す
る。この実施例ではｎ＝５として以下説明する。遅延手
段４は、前記基本クロック信号Ｋ0 を時間ｔd だけ遅ら
せて遅延クロック信号ＫD として出力する。例えば遅延
線やフリップフロップが縦層接続された遅延回路のよう
な回路が望ましい。第２のクロック分配回路２は、第２
のクロック駆動回路２１と第２の終端抵抗２３で送端終
端された第２の伝送線路２２とで構成され、前記遅延ク
ロック信号ＫD を前記ｎ（＝５）個のＩＣ３の各々に、
前記分配クロック信号ＫM の分配と同じ順序で、遅延分
配クロック信号ＫDMとして分配する。ここで、前記第１
のクロック分配回路１と前記第２のクロック分配回路２
とは、理想的には全く同一、実用的にもほぼ同一とみな
せるように構成されており、各々送端終端されたクロッ
ク分配回路であることが特徴となっている。
詳細に説明する。はじめに、本発明の第１のクロック分
配システムについて、図１、図２および図３を参照して
説明する。図１を参照すると、本発明の第１の実施例に
おける第１のクロック分配回路１は、第１のクロック駆
動回路１１と第１の終端抵抗１３とこの第１の終端抵抗
１３で送端終端された第１の伝送線路１２とで構成さ
れ、基本クロック信号Ｋ0 を複数（ｎ≧２）個のＩＣ３
の各々に、順次、分配クロック信号ＫM として分配す
る。この実施例ではｎ＝５として以下説明する。遅延手
段４は、前記基本クロック信号Ｋ0 を時間ｔd だけ遅ら
せて遅延クロック信号ＫD として出力する。例えば遅延
線やフリップフロップが縦層接続された遅延回路のよう
な回路が望ましい。第２のクロック分配回路２は、第２
のクロック駆動回路２１と第２の終端抵抗２３で送端終
端された第２の伝送線路２２とで構成され、前記遅延ク
ロック信号ＫD を前記ｎ（＝５）個のＩＣ３の各々に、
前記分配クロック信号ＫM の分配と同じ順序で、遅延分
配クロック信号ＫDMとして分配する。ここで、前記第１
のクロック分配回路１と前記第２のクロック分配回路２
とは、理想的には全く同一、実用的にもほぼ同一とみな
せるように構成されており、各々送端終端されたクロッ
ク分配回路であることが特徴となっている。
【００１７】ここで、第１のクロック分配回路１に基本
クロック信号Ｋ0 が入力されてから、それが分配クロッ
ク信号ＫM の初期振幅波形として、ある１つのＩＣ３の
入力端に達するまでの時間をｔp とする。さらに、該分
配クロック信号ＫM の初期振幅波形が該ＩＣ３の入力端
に達してから、第１の伝送線路１２の送端とは逆である
最遠端に達することにより反射して該ＩＣ３の入力端に
戻るまでの往復時間をｄt とする。前述したように第２
のクロック分配回路２は第１のクロック分配回路１と理
想的には全く同一に、実用的にはほぼ同一とみなせるよ
うに構成されているため、第２のクロック分配回路２に
遅延クロック信号ＫD が入力されてから、遅延分配クロ
ック信号ＫD が遅延分配クロック信号ＫDMの初期振幅波
形として、該ＩＣ３の入力端に達するまでの時間はｔp
とほぼ等しい。さらに、該遅延分配クロック信号ＫDMの
初期振幅波形が該ＩＣ３の入力端に達してから、第２の
伝送線路２２の送端とは逆である最遠端に達することに
より反射して該ＩＣ３の入力端に戻るまでの往復時間も
ｄt とほぼ等しい。
クロック信号Ｋ0 が入力されてから、それが分配クロッ
ク信号ＫM の初期振幅波形として、ある１つのＩＣ３の
入力端に達するまでの時間をｔp とする。さらに、該分
配クロック信号ＫM の初期振幅波形が該ＩＣ３の入力端
に達してから、第１の伝送線路１２の送端とは逆である
最遠端に達することにより反射して該ＩＣ３の入力端に
戻るまでの往復時間をｄt とする。前述したように第２
のクロック分配回路２は第１のクロック分配回路１と理
想的には全く同一に、実用的にはほぼ同一とみなせるよ
うに構成されているため、第２のクロック分配回路２に
遅延クロック信号ＫD が入力されてから、遅延分配クロ
ック信号ＫD が遅延分配クロック信号ＫDMの初期振幅波
形として、該ＩＣ３の入力端に達するまでの時間はｔp
とほぼ等しい。さらに、該遅延分配クロック信号ＫDMの
初期振幅波形が該ＩＣ３の入力端に達してから、第２の
伝送線路２２の送端とは逆である最遠端に達することに
より反射して該ＩＣ３の入力端に戻るまでの往復時間も
ｄt とほぼ等しい。
【００１８】加えて、前記第１の伝送線路１２上および
前記第２の伝送線路２２上を信号波形が伝搬する速度
は、どの部分でも理想的には一定である。実用的にもほ
ぼ一定とみなせる。このため、各ＩＣ３における時間
（ｔp ＋ｄt ／２）は、全て、前記第１のクロック分配
回路１に信号が入力されてから第１の伝送線路１２の最
遠端に信号が達するまでの時間、もしくは、前記第２の
クロック分配回路２に信号が入力されてから第２の伝送
線路２２の最遠端に信号が達するまでの時間にほぼ等し
く、各ＩＣ３の位置によらずにほぼ一定となる。
前記第２の伝送線路２２上を信号波形が伝搬する速度
は、どの部分でも理想的には一定である。実用的にもほ
ぼ一定とみなせる。このため、各ＩＣ３における時間
（ｔp ＋ｄt ／２）は、全て、前記第１のクロック分配
回路１に信号が入力されてから第１の伝送線路１２の最
遠端に信号が達するまでの時間、もしくは、前記第２の
クロック分配回路２に信号が入力されてから第２の伝送
線路２２の最遠端に信号が達するまでの時間にほぼ等し
く、各ＩＣ３の位置によらずにほぼ一定となる。
【００１９】図１に示された各ＩＣ３は、前記第１のク
ロック分配回路１によって分配される分配クロック信号
ＫM の初期振幅波形が該ＩＣ３の入力端に達した時刻か
ら、該分配クロック信号ＫM の初期振幅波形が前記第１
の伝送線路１２の送端とは逆である最遠端に達すること
により反射して該ＩＣ３の入力端に戻るまでの時差ｄt
を検出し、前記第２のクロック分配回路２によって分配
される遅延分配クロック信号ＫDMの初期振幅波形が該Ｉ
Ｃ３の入力端に達した時刻を基点として前記時差ｄt の
半分（ｄt ／２）だけ遅れた内部クロック信号ＫI を発
生する内部クロック発生手段を内蔵する。すなわち、該
内部クロック信号ＫI は前記基本クロック信号Ｋ0 に対
してほぼ位相差（ｔd ＋ｔp ＋ｄt ／２）だけ遅れて発
生される。
ロック分配回路１によって分配される分配クロック信号
ＫM の初期振幅波形が該ＩＣ３の入力端に達した時刻か
ら、該分配クロック信号ＫM の初期振幅波形が前記第１
の伝送線路１２の送端とは逆である最遠端に達すること
により反射して該ＩＣ３の入力端に戻るまでの時差ｄt
を検出し、前記第２のクロック分配回路２によって分配
される遅延分配クロック信号ＫDMの初期振幅波形が該Ｉ
Ｃ３の入力端に達した時刻を基点として前記時差ｄt の
半分（ｄt ／２）だけ遅れた内部クロック信号ＫI を発
生する内部クロック発生手段を内蔵する。すなわち、該
内部クロック信号ＫI は前記基本クロック信号Ｋ0 に対
してほぼ位相差（ｔd ＋ｔp ＋ｄt ／２）だけ遅れて発
生される。
【００２０】ここで、前述の各ＩＣ３における時間（ｔ
p ＋ｄt ／２）は、全て、各ＩＣ３の位置によらずにほ
ぼ一定となるため、前記各ＩＣ３内で発生される各内部
クロック信号ＫI は、全て、前記基本クロック信号Ｋ0
に対してほぼ一定の位相差（ｔd ＋ｔp ＋ｄt ／２）だ
け遅れて同期する。
p ＋ｄt ／２）は、全て、各ＩＣ３の位置によらずにほ
ぼ一定となるため、前記各ＩＣ３内で発生される各内部
クロック信号ＫI は、全て、前記基本クロック信号Ｋ0
に対してほぼ一定の位相差（ｔd ＋ｔp ＋ｄt ／２）だ
け遅れて同期する。
【００２１】次に、本発明の第１の実施例での各ＩＣ３
に内蔵される前記内部クロック発生手段の一例を以下図
を用いて詳細に説明する。
に内蔵される前記内部クロック発生手段の一例を以下図
を用いて詳細に説明する。
【００２２】図２を参照すると、エッジ検出回路３１１
は、図１に示された第１のクロック分配回路１により分
配される分配クロック信号ＫM の最初の立ち上がりエッ
ジをロー（Ｌｏｗ）レベル基準信号ＶRLと比較して検出
する。エッジ検出回路３１２は、分配クロック信号ＫM
の最初の立ち上がりエッジが第１のクロック分配回路１
を構成する第１の伝送線路１２の送端とは逆である最遠
端に達することにより反射して戻ってきた時に再度立ち
上がるエッジをハイ（Ｈｉｇｈ）レベル基準信号ＶRHと
比較して検出する。時差検出回路３２は、エッジ検出回
路３１１および３１２の各々の出力信号を受けてその時
差ｄt を検出し、該時差の半分（ｄt ／２）を指示する
時差信号ＳD を出力する。エッジ検出回路３１３は、第
２のクロック分配回路２によって分配される遅延分配ク
ロック信号ＫDMの最初の立ち上がりエッジをロー（Ｌｏ
ｗ）レベル基準信号ＶRLと比較して検出する。可変遅延
手段３３１は、エッジ検出回路３１３の出力信号を時差
信号ＳD に従って時差の半分（ｄt ／２）だけ遅らせて
セット信号として出力する。エッジ検出回路３１４は、
第２のクロック分配回路２により分配される遅延分配ク
ロック信号ＫDMの最初の立ち下がりエッジをハイ（Ｈｉ
ｇｈ）レベル基準信号ＶRHと比較して検出する。可変遅
延手段３３２は、エッジ検出回路３１４の出力信号を時
差信号ＳD に従って前記時差の半分（ｄt ／２）だけ遅
らせてリセット信号として出力する。可変遅延手段３３
１および３３２は、可変遅延線または可変遅延回路で構
成されるのが望ましい。フリップフロップ回路３４は、
前記セット信号およびリセット信号の各々が入力されて
セット動作およびリセット動作のそれぞれを行うことに
より内部クロック信号ＫI を発生する。以上の動作によ
り、該内部クロック信号ＫI は、遅延分配クロック信号
ＫDMの初期振幅波形が該ＩＣ３の入力端に達した時刻を
基点として前記時差ｄt の半分（ｄt ／２）だけ遅れて
発生される。
は、図１に示された第１のクロック分配回路１により分
配される分配クロック信号ＫM の最初の立ち上がりエッ
ジをロー（Ｌｏｗ）レベル基準信号ＶRLと比較して検出
する。エッジ検出回路３１２は、分配クロック信号ＫM
の最初の立ち上がりエッジが第１のクロック分配回路１
を構成する第１の伝送線路１２の送端とは逆である最遠
端に達することにより反射して戻ってきた時に再度立ち
上がるエッジをハイ（Ｈｉｇｈ）レベル基準信号ＶRHと
比較して検出する。時差検出回路３２は、エッジ検出回
路３１１および３１２の各々の出力信号を受けてその時
差ｄt を検出し、該時差の半分（ｄt ／２）を指示する
時差信号ＳD を出力する。エッジ検出回路３１３は、第
２のクロック分配回路２によって分配される遅延分配ク
ロック信号ＫDMの最初の立ち上がりエッジをロー（Ｌｏ
ｗ）レベル基準信号ＶRLと比較して検出する。可変遅延
手段３３１は、エッジ検出回路３１３の出力信号を時差
信号ＳD に従って時差の半分（ｄt ／２）だけ遅らせて
セット信号として出力する。エッジ検出回路３１４は、
第２のクロック分配回路２により分配される遅延分配ク
ロック信号ＫDMの最初の立ち下がりエッジをハイ（Ｈｉ
ｇｈ）レベル基準信号ＶRHと比較して検出する。可変遅
延手段３３２は、エッジ検出回路３１４の出力信号を時
差信号ＳD に従って前記時差の半分（ｄt ／２）だけ遅
らせてリセット信号として出力する。可変遅延手段３３
１および３３２は、可変遅延線または可変遅延回路で構
成されるのが望ましい。フリップフロップ回路３４は、
前記セット信号およびリセット信号の各々が入力されて
セット動作およびリセット動作のそれぞれを行うことに
より内部クロック信号ＫI を発生する。以上の動作によ
り、該内部クロック信号ＫI は、遅延分配クロック信号
ＫDMの初期振幅波形が該ＩＣ３の入力端に達した時刻を
基点として前記時差ｄt の半分（ｄt ／２）だけ遅れて
発生される。
【００２３】次に、本発明の第１の実施例の動作を図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【００２４】図３を参照すると、Ｋ0 は基本クロック信
号の電圧波形を示し、ＫM およびＫDMはある１つのＩＣ
３の入力端子における分配クロック信号および遅延分配
クロック信号の電圧波形を示し、ＫI は該ＩＣ３内で発
生される内部クロック信号の電圧波形を示している。
号の電圧波形を示し、ＫM およびＫDMはある１つのＩＣ
３の入力端子における分配クロック信号および遅延分配
クロック信号の電圧波形を示し、ＫI は該ＩＣ３内で発
生される内部クロック信号の電圧波形を示している。
【００２５】図１および図３を参照すると、分配クロッ
ク信号ＫM は基本クロック信号Ｋ0を元にして第１のク
ロック分配回路１を経由して分配される。ここで、該ク
ロック分配回路１は送端終端されているために、ある１
つのＩＣ３の入力端においては、基本クロック信号Ｋ0
の変化から時間ｔp 後に到達する分配クロック信号ＫM
の最初の振幅、すなわち、初期振幅は最大振幅の約１／
２となる。さらに時間ｄt 後に第１の伝送線路１２の送
端とは逆である最遠端からの反射波が到達することで分
配クロック信号ＫM は最大振幅にまで変化する。該第１
の伝送線路１２の送端に達した反射波は、終端の効果に
より、再度反射することはない。
ク信号ＫM は基本クロック信号Ｋ0を元にして第１のク
ロック分配回路１を経由して分配される。ここで、該ク
ロック分配回路１は送端終端されているために、ある１
つのＩＣ３の入力端においては、基本クロック信号Ｋ0
の変化から時間ｔp 後に到達する分配クロック信号ＫM
の最初の振幅、すなわち、初期振幅は最大振幅の約１／
２となる。さらに時間ｄt 後に第１の伝送線路１２の送
端とは逆である最遠端からの反射波が到達することで分
配クロック信号ＫM は最大振幅にまで変化する。該第１
の伝送線路１２の送端に達した反射波は、終端の効果に
より、再度反射することはない。
【００２６】遅延分配クロック信号ＫDMは基本クロック
信号Ｋ0 を元にして遅延手段４を介して時間ｔd だけ遅
らせて前記第１のクロック分配回路１とほぼ同一の構成
である第２のクロック分配回路２を経由して前記分配ク
ロック信号ＫM と同様に分配される。したがって、前記
同様に、ある１つのＩＣ３の入力端においては、基本ク
ロック信号Ｋ0 の変化から時間（ｔd ＋ｔp ）後に到達
する遅延分配クロック信号ＫDMの最初の振幅、すなわ
ち、初期振幅は最大振幅の約１／２となり、さらに時間
ｄt 後に第２の伝送線路２２の送端とは逆である最遠端
からの反射波が到達することで遅延分配クロック信号Ｋ
DMは最大振幅にまで変化する。第２の伝送線路２２の送
端に達した反射波は、終端の効果により、再度反射する
ことはない。
信号Ｋ0 を元にして遅延手段４を介して時間ｔd だけ遅
らせて前記第１のクロック分配回路１とほぼ同一の構成
である第２のクロック分配回路２を経由して前記分配ク
ロック信号ＫM と同様に分配される。したがって、前記
同様に、ある１つのＩＣ３の入力端においては、基本ク
ロック信号Ｋ0 の変化から時間（ｔd ＋ｔp ）後に到達
する遅延分配クロック信号ＫDMの最初の振幅、すなわ
ち、初期振幅は最大振幅の約１／２となり、さらに時間
ｄt 後に第２の伝送線路２２の送端とは逆である最遠端
からの反射波が到達することで遅延分配クロック信号Ｋ
DMは最大振幅にまで変化する。第２の伝送線路２２の送
端に達した反射波は、終端の効果により、再度反射する
ことはない。
【００２７】次に、図２に示された内部クロック発生手
段の一例の動作を図面を参照して詳細に説明する。
段の一例の動作を図面を参照して詳細に説明する。
【００２８】図２および図３を参照すると、各ＩＣ３に
おいて、まず、基本クロック信号Ｋ0 の立ち上がり時刻
から時間ｔp だけ遅れて最大振幅の１／２の初期振幅だ
け立ち上がる分配クロック信号ＫM のエッジをロー（Ｌ
ｏｗ）レベル基準信号ＶRLとエッジ検出回路３１１で比
較して検出する。このエッジ検出回路３１１の検出から
時間ｄt 後には、再度最大振幅まで立ち上がる分配クロ
ック信号ＫM のエッジをハイ（Ｈｉｇｈ）レベル基準信
号ＶRHとエッジ検出回路３１２で比較して検出する。こ
れらの両エッジの検出動作により前記時差ｄt を検出す
ることができる。次に、基本クロック信号Ｋ0 の立ち上
がり時刻から時間（ｔd ＋ｔp ）だけ遅れて最大振幅の
１／２である初期振幅だけ立ち上がる遅延分配クロック
信号ＫDMのエッジをロー（Ｌｏｗ）レベル基準信号ＶRL
とエッジ検出回路３１３で比較して検出する。その時刻
から検出済みの前記時差ｄt の半分（ｄt ／２）だけ遅
らせた内部クロック信号ＫI の立ち上がりエッジを発生
させる。一方、基本クロック信号Ｋ0 の立ち下がり時刻
から時間（ｔd ＋ｔp ）だけ遅れて最大振幅１／２初期
振幅だけ立ち下がる遅延分配クロック信号ＫDMのエッジ
をハイ（Ｈｉｇｈ）レベル基準信号ＶRHとエッジ検出回
路３１４で比較して検出し、その時刻から検出済みの前
記時差ｄt の半分（ｄt ／２）だけ遅らせた内部クロッ
ク信号ＫI の立ち下がりエッジを発生させる。
おいて、まず、基本クロック信号Ｋ0 の立ち上がり時刻
から時間ｔp だけ遅れて最大振幅の１／２の初期振幅だ
け立ち上がる分配クロック信号ＫM のエッジをロー（Ｌ
ｏｗ）レベル基準信号ＶRLとエッジ検出回路３１１で比
較して検出する。このエッジ検出回路３１１の検出から
時間ｄt 後には、再度最大振幅まで立ち上がる分配クロ
ック信号ＫM のエッジをハイ（Ｈｉｇｈ）レベル基準信
号ＶRHとエッジ検出回路３１２で比較して検出する。こ
れらの両エッジの検出動作により前記時差ｄt を検出す
ることができる。次に、基本クロック信号Ｋ0 の立ち上
がり時刻から時間（ｔd ＋ｔp ）だけ遅れて最大振幅の
１／２である初期振幅だけ立ち上がる遅延分配クロック
信号ＫDMのエッジをロー（Ｌｏｗ）レベル基準信号ＶRL
とエッジ検出回路３１３で比較して検出する。その時刻
から検出済みの前記時差ｄt の半分（ｄt ／２）だけ遅
らせた内部クロック信号ＫI の立ち上がりエッジを発生
させる。一方、基本クロック信号Ｋ0 の立ち下がり時刻
から時間（ｔd ＋ｔp ）だけ遅れて最大振幅１／２初期
振幅だけ立ち下がる遅延分配クロック信号ＫDMのエッジ
をハイ（Ｈｉｇｈ）レベル基準信号ＶRHとエッジ検出回
路３１４で比較して検出し、その時刻から検出済みの前
記時差ｄt の半分（ｄt ／２）だけ遅らせた内部クロッ
ク信号ＫI の立ち下がりエッジを発生させる。
【００２９】以上説明したように動作することにより、
各ＩＣ３内で発生される内部クロック信号ＫI の各々
は、すべて、基本クロック信号Ｋ0 に対して一定の位相
差（ｔd ＋ｔp ＋ｄt ／２）だけ遅れた信号となる。
各ＩＣ３内で発生される内部クロック信号ＫI の各々
は、すべて、基本クロック信号Ｋ0 に対して一定の位相
差（ｔd ＋ｔp ＋ｄt ／２）だけ遅れた信号となる。
【００３０】図１および図３を参照すると、本発明の第
１の実施例である第１のクロック分配回路１において、
遅延手段４による遅延時間ｔd を各ＩＣ３で検出されう
る時差ｄt の最大値よりも十分に大きく設計することに
より、基本クロック信号Ｋ0が変化し始めた最初から、
内部クロック信号ＫI の基本クロック信号Ｋ0 に対する
一定の位相差（ｔp ＋ｄt ／２）の遅れが保証される。
１の実施例である第１のクロック分配回路１において、
遅延手段４による遅延時間ｔd を各ＩＣ３で検出されう
る時差ｄt の最大値よりも十分に大きく設計することに
より、基本クロック信号Ｋ0が変化し始めた最初から、
内部クロック信号ＫI の基本クロック信号Ｋ0 に対する
一定の位相差（ｔp ＋ｄt ／２）の遅れが保証される。
【００３１】次に、本発明の第２のクロック分配システ
ムについて、図４、図５および図６を参照して詳細に説
明する。
ムについて、図４、図５および図６を参照して詳細に説
明する。
【００３２】図４、図５および図６で示される本発明の
第２のクロック分配システムの一実施例である本発明の
第２の実施例は、図１、図２および図３で示された本発
明の第１の実施例を基にして、遅延分配クロック信号Ｋ
DMの代りに分配クロック信号ＫM 自身を用いて、すなわ
ち、ｔd ＝０として、時間ｔd の遅延手段４と第２のク
ロック分配回路２を用いることなく簡略化されて構成さ
れることを特徴とする。
第２のクロック分配システムの一実施例である本発明の
第２の実施例は、図１、図２および図３で示された本発
明の第１の実施例を基にして、遅延分配クロック信号Ｋ
DMの代りに分配クロック信号ＫM 自身を用いて、すなわ
ち、ｔd ＝０として、時間ｔd の遅延手段４と第２のク
ロック分配回路２を用いることなく簡略化されて構成さ
れることを特徴とする。
【００３３】図４を参照すると、本発明の第２の実施例
における第１のクロック分配回路１は、第１のクロック
駆動回路１１と第１の終端抵抗１３とこの第１の終端抵
抗１３で送端終端された第１の伝送線路１２とで構成さ
れ、基本クロック信号Ｋ0 をｎ（ｎ≧２）個のＩＣ３の
各々に、順次、分配クロック信号ＫM として分配する。
この第２の実施例ではｎ＝５とした場合の一例を示して
いる。
における第１のクロック分配回路１は、第１のクロック
駆動回路１１と第１の終端抵抗１３とこの第１の終端抵
抗１３で送端終端された第１の伝送線路１２とで構成さ
れ、基本クロック信号Ｋ0 をｎ（ｎ≧２）個のＩＣ３の
各々に、順次、分配クロック信号ＫM として分配する。
この第２の実施例ではｎ＝５とした場合の一例を示して
いる。
【００３４】ここで、第１のクロック分配回路１に基本
クロック信号Ｋ0 が入力されてから、それが分配クロッ
ク信号ＫM の初期振幅波形として、ある１つのＩＣ３の
入力端に達するまでの時間をｔp とする。さらに、該分
配クロック信号ＫM の初期振幅波形が該ＩＣ３の入力端
に達してから、第１の伝送線路１２の送端とは逆である
最遠端に達することにより反射して該ＩＣ３の入力端に
戻るまでの往復時間をｄt とする。
クロック信号Ｋ0 が入力されてから、それが分配クロッ
ク信号ＫM の初期振幅波形として、ある１つのＩＣ３の
入力端に達するまでの時間をｔp とする。さらに、該分
配クロック信号ＫM の初期振幅波形が該ＩＣ３の入力端
に達してから、第１の伝送線路１２の送端とは逆である
最遠端に達することにより反射して該ＩＣ３の入力端に
戻るまでの往復時間をｄt とする。
【００３５】前記第１の伝送線路１２上を信号波形が伝
搬する速度は、どの部分でも理想的には一定である。実
用的にもほぼ一定とみなせるため、各ＩＣ３における時
間（ｔp ＋ｄt ／２）は、すべて、前記第１のクロック
分配回路１に信号が入力されてから第１の伝送線路１２
の最遠端に信号が達するまでの時間にほぼ等しく、各Ｉ
Ｃ３の位置によらずにほぼ一定となる。
搬する速度は、どの部分でも理想的には一定である。実
用的にもほぼ一定とみなせるため、各ＩＣ３における時
間（ｔp ＋ｄt ／２）は、すべて、前記第１のクロック
分配回路１に信号が入力されてから第１の伝送線路１２
の最遠端に信号が達するまでの時間にほぼ等しく、各Ｉ
Ｃ３の位置によらずにほぼ一定となる。
【００３６】図４に示された各ＩＣ３は、前記第１のク
ロック分配回路１によって分配される分配クロック信号
ＫM の初期振幅波形が該ＩＣ３の入力端に達した時刻か
ら、該分配クロック信号ＫM の初期振幅波形が前記第１
の伝送線路１２の送端とは逆である最遠端に達すること
により反射して該ＩＣ３の入力端に戻るまでの時差ｄt
を検出し、前記分配クロック信号ＫM の初期振幅波形が
該ＩＣ３の入力端に達した時刻を基点として前記時差ｄ
t のは半分（ｄt ／２）だけ遅れた内部クロック信号Ｋ
I を発生する内部クロック発生手段を内蔵する。すなわ
ち、該内部クロック信号ＫI を基本クロック信号Ｋ0 に
対してほぼ位相差（ｔp ＋ｄt ／２）だけ遅れて発生さ
れる。
ロック分配回路１によって分配される分配クロック信号
ＫM の初期振幅波形が該ＩＣ３の入力端に達した時刻か
ら、該分配クロック信号ＫM の初期振幅波形が前記第１
の伝送線路１２の送端とは逆である最遠端に達すること
により反射して該ＩＣ３の入力端に戻るまでの時差ｄt
を検出し、前記分配クロック信号ＫM の初期振幅波形が
該ＩＣ３の入力端に達した時刻を基点として前記時差ｄ
t のは半分（ｄt ／２）だけ遅れた内部クロック信号Ｋ
I を発生する内部クロック発生手段を内蔵する。すなわ
ち、該内部クロック信号ＫI を基本クロック信号Ｋ0 に
対してほぼ位相差（ｔp ＋ｄt ／２）だけ遅れて発生さ
れる。
【００３７】ここで、前述したように各ＩＣ３における
時間（ｔp ＋ｄt ／２）は、すべて、各ＩＣ３の位置に
よらずにほぼ一定となるため、前記各ＩＣ３内で発生さ
れる各内部クロック信号ＫI は、すべて、前記基本クロ
ック信号Ｋ0 に対してほぼ一定の位相差（ｔd ＋ｄt ／
２）だけ遅れて同期する。
時間（ｔp ＋ｄt ／２）は、すべて、各ＩＣ３の位置に
よらずにほぼ一定となるため、前記各ＩＣ３内で発生さ
れる各内部クロック信号ＫI は、すべて、前記基本クロ
ック信号Ｋ0 に対してほぼ一定の位相差（ｔd ＋ｄt ／
２）だけ遅れて同期する。
【００３８】次に、本発明の第２の実施例での各ＩＣ３
に内蔵される前記内部クロック発生手段の一例を以下ブ
ロック図を用いて詳細に説明する。
に内蔵される前記内部クロック発生手段の一例を以下ブ
ロック図を用いて詳細に説明する。
【００３９】図５を参照すると、エッジ検出回路３１１
は、図４に示される第１のクロック分配回路１により分
配される分配クロック信号ＫM の最初の立ち上がりエッ
ジをロー（Ｌｏｗ）レベル基準信号ＶRLと比較して検出
する。エッジ検出回路３１２は、分配クロック信号ＫM
の最初の立ち上がりエッジが第１のクロック分配回路１
を構成する第１の伝送線路１２の送端とは逆である最遠
端に達することにより反射して戻ってきた時に再度立ち
上がるエッジをハイ（Ｈｉｇｈ）レベル基準信号ＶRHと
比較して検出する。時差検出回路３２は、エッジ検出回
路３１１および３１２の各々の出力信号を受けてその時
差ｄt を検出し、該時差の半分（ｄt ／２）を指示する
時差信号ＳD を出力する。可変遅延手段３３１は、エッ
ジ検出回路３１１の出力信号を時差信号ＳD に従って前
記時差の半分（ｄt ／２）だけ遅らせてセット信号とし
て出力する。エッジ検出回路３１２はまた、分配クロッ
ク信号ＫM の最初の立ち下がりエッジをハイ（Ｈｉｇ
ｈ）レベル基準信号ＶRHと比較して検出し可変遅延手段
３３２に出力する。この可変遅延手段３３２は、エッジ
検出回路３１２からの入力信号を時差信号ＳD に従って
前記時差の半分（ｄt／２）だけ遅らせてリセット信号
として出力する。可変遅延手段３３１および３３２は、
可変遅延線または可変遅延回路で構成されるのが望まし
い。フリップフロップ回路３４は、セット信号およびリ
セット信号の各々が入力されてセット動作およびリセッ
ト動作の各々を行うことにより内部クロック信号ＫI を
発生する。以上の動作により、該内部クロック信号ＫI
は、分配クロック信号ＫM の初期振幅波形が該ＩＣ３の
入力端に達した時刻を基点として前記時差ｄt の半分
（ｄt ／２）だけ遅れて発生される。
は、図４に示される第１のクロック分配回路１により分
配される分配クロック信号ＫM の最初の立ち上がりエッ
ジをロー（Ｌｏｗ）レベル基準信号ＶRLと比較して検出
する。エッジ検出回路３１２は、分配クロック信号ＫM
の最初の立ち上がりエッジが第１のクロック分配回路１
を構成する第１の伝送線路１２の送端とは逆である最遠
端に達することにより反射して戻ってきた時に再度立ち
上がるエッジをハイ（Ｈｉｇｈ）レベル基準信号ＶRHと
比較して検出する。時差検出回路３２は、エッジ検出回
路３１１および３１２の各々の出力信号を受けてその時
差ｄt を検出し、該時差の半分（ｄt ／２）を指示する
時差信号ＳD を出力する。可変遅延手段３３１は、エッ
ジ検出回路３１１の出力信号を時差信号ＳD に従って前
記時差の半分（ｄt ／２）だけ遅らせてセット信号とし
て出力する。エッジ検出回路３１２はまた、分配クロッ
ク信号ＫM の最初の立ち下がりエッジをハイ（Ｈｉｇ
ｈ）レベル基準信号ＶRHと比較して検出し可変遅延手段
３３２に出力する。この可変遅延手段３３２は、エッジ
検出回路３１２からの入力信号を時差信号ＳD に従って
前記時差の半分（ｄt／２）だけ遅らせてリセット信号
として出力する。可変遅延手段３３１および３３２は、
可変遅延線または可変遅延回路で構成されるのが望まし
い。フリップフロップ回路３４は、セット信号およびリ
セット信号の各々が入力されてセット動作およびリセッ
ト動作の各々を行うことにより内部クロック信号ＫI を
発生する。以上の動作により、該内部クロック信号ＫI
は、分配クロック信号ＫM の初期振幅波形が該ＩＣ３の
入力端に達した時刻を基点として前記時差ｄt の半分
（ｄt ／２）だけ遅れて発生される。
【００４０】次に、本発明の第２の実施例の動作を図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【００４１】図６を参照すると、Ｋ0 は基本クロック信
号の電圧波形を示し、ＫM はある１つのＩＣ３の入力端
子における分配クロック信号の電圧波形を示し、ＫI は
該ＩＣ３内で発生される内部クロック信号の電圧波形を
示している。
号の電圧波形を示し、ＫM はある１つのＩＣ３の入力端
子における分配クロック信号の電圧波形を示し、ＫI は
該ＩＣ３内で発生される内部クロック信号の電圧波形を
示している。
【００４２】図４および図６を参照すると、分配クロッ
ク信号ＫM は基本クロック信号Ｋ0を元にして第１のク
ロック分配回路１を経由して分配される。ここで、該ク
ロック分配回路１は送端終端されているために、ある１
つのＩＣ３の入力端においては、基本クロック信号Ｋ0
の変化から時間ｔp 後に到達する分配クロック信号ＫM
の最初の振幅、すなわち、初期振幅は最大振幅の約１／
２となる。さらに時間ｄt 後に第１の伝送線路１２の送
端とは逆である最遠端からの反射波が到達することで分
配クロック信号ＫM は最大振幅にまで変化する。該第１
の伝送線路１２の送端に達した反射波は、終端の効果に
より、再度反射することはない。
ク信号ＫM は基本クロック信号Ｋ0を元にして第１のク
ロック分配回路１を経由して分配される。ここで、該ク
ロック分配回路１は送端終端されているために、ある１
つのＩＣ３の入力端においては、基本クロック信号Ｋ0
の変化から時間ｔp 後に到達する分配クロック信号ＫM
の最初の振幅、すなわち、初期振幅は最大振幅の約１／
２となる。さらに時間ｄt 後に第１の伝送線路１２の送
端とは逆である最遠端からの反射波が到達することで分
配クロック信号ＫM は最大振幅にまで変化する。該第１
の伝送線路１２の送端に達した反射波は、終端の効果に
より、再度反射することはない。
【００４３】次に、図５に示された内部クロック発生手
段の一例の動作を、図面を参照して詳細に説明する。
段の一例の動作を、図面を参照して詳細に説明する。
【００４４】図２および図３を参照すると、各ＩＣ３に
おいて、まず、基本クロック信号Ｋ0 の立ち上がり時刻
から時間ｔp だけ遅れて最大振幅の１／２の初期振幅だ
け立ち上がる分配クロック信号ＫM のエッジをロー（Ｌ
ｏｗ）レベル基準信号ＶRLとエッジ検出回路３１１で比
較して検出する。このエッジ検出回路３１１の検出から
時間ｄt 後には、再度最大振幅まで立ち上がるエッジを
ハイ（Ｈｉｇｈ）レベル基準信号ＶRHとエッジ検出回路
３１２で比較して検出する。これらの両エッジの検出動
作により前記時差ｄt を検出することができる。次に、
基本クロック信号Ｋ0 の立ち下がり時刻から時間ｔp だ
け遅れて最大振幅の１／２である初期振幅だけ立ち下が
る分配クロック信号ＫM のエッジをハイ（Ｈｉｇｈ）レ
ベル基準信号ＶRHとエッジ検出回路３１２で比較して検
出し、その時刻から検出済みの前記時差ｄt の半分（ｄ
t ／２）だけ遅らせた内部クロック信号ＫI の立ち下が
りエッジを発生させる。一方、次のサイクル基本クロッ
ク信号Ｋ0 の立ち上がり時刻から時間ｔp だけ遅れて最
大振幅の１／２である初期振幅だけ立ち上がる分配クロ
ック信号ＫM のエッジをロー（Ｌｏｗ）レベル基準信号
ＶRLと比較して検出し、その時刻から検出済みの前記時
差ｄt の半分（ｄt ／２）だけ遅らせた内部クロックＫ
I の立ち上がりエッジを発生させる。
おいて、まず、基本クロック信号Ｋ0 の立ち上がり時刻
から時間ｔp だけ遅れて最大振幅の１／２の初期振幅だ
け立ち上がる分配クロック信号ＫM のエッジをロー（Ｌ
ｏｗ）レベル基準信号ＶRLとエッジ検出回路３１１で比
較して検出する。このエッジ検出回路３１１の検出から
時間ｄt 後には、再度最大振幅まで立ち上がるエッジを
ハイ（Ｈｉｇｈ）レベル基準信号ＶRHとエッジ検出回路
３１２で比較して検出する。これらの両エッジの検出動
作により前記時差ｄt を検出することができる。次に、
基本クロック信号Ｋ0 の立ち下がり時刻から時間ｔp だ
け遅れて最大振幅の１／２である初期振幅だけ立ち下が
る分配クロック信号ＫM のエッジをハイ（Ｈｉｇｈ）レ
ベル基準信号ＶRHとエッジ検出回路３１２で比較して検
出し、その時刻から検出済みの前記時差ｄt の半分（ｄ
t ／２）だけ遅らせた内部クロック信号ＫI の立ち下が
りエッジを発生させる。一方、次のサイクル基本クロッ
ク信号Ｋ0 の立ち上がり時刻から時間ｔp だけ遅れて最
大振幅の１／２である初期振幅だけ立ち上がる分配クロ
ック信号ＫM のエッジをロー（Ｌｏｗ）レベル基準信号
ＶRLと比較して検出し、その時刻から検出済みの前記時
差ｄt の半分（ｄt ／２）だけ遅らせた内部クロックＫ
I の立ち上がりエッジを発生させる。
【００４５】以上説明したように動作することにより、
各ＩＣ３内で発生される内部クロック信号ＫI の各々
は、すべて、基本クロック信号Ｋ0 に対して一定の位相
差（ｔp ＋ｄt ／２）だけ遅れて信号となる。
各ＩＣ３内で発生される内部クロック信号ＫI の各々
は、すべて、基本クロック信号Ｋ0 に対して一定の位相
差（ｔp ＋ｄt ／２）だけ遅れて信号となる。
【００４６】ただし、基本クロック信号Ｋ0 が変化し始
めた最初の立ち上がりエッジに対しては、それ以前には
前記時差のｄt の検出が実施されていないため、内部ク
ロック信号ＫI の基本クロック信号Ｋ0 に対する一定の
位相差（ｔp ＋ｄt ／２）の遅れは保証されない。
めた最初の立ち上がりエッジに対しては、それ以前には
前記時差のｄt の検出が実施されていないため、内部ク
ロック信号ＫI の基本クロック信号Ｋ0 に対する一定の
位相差（ｔp ＋ｄt ／２）の遅れは保証されない。
【００４７】さらに、本発明のクロック分配システムの
特徴として、システムが稼働中には、常に、前記時差ｄ
t の検出が実施され、内部クロック信号ＫI の基本クロ
ック信号Ｋ0 に対する一定の位相差を設定し直し続ける
こともできるので、大規模の同期式デジタルデータ処理
システムにおける複数のクロック分配回路群の内の部分
的な温度変動といった、稼働中に生じる要因に起因する
スキューも補償することもできる。
特徴として、システムが稼働中には、常に、前記時差ｄ
t の検出が実施され、内部クロック信号ＫI の基本クロ
ック信号Ｋ0 に対する一定の位相差を設定し直し続ける
こともできるので、大規模の同期式デジタルデータ処理
システムにおける複数のクロック分配回路群の内の部分
的な温度変動といった、稼働中に生じる要因に起因する
スキューも補償することもできる。
【００４８】尚、以上では、本発明の特定の説明上好ま
しい実施例を参照して説明してきたが、本発明の真の範
囲および考え方から逸脱することなく、構成、配置およ
び使用において様々な修正が可能であることが理解され
よう。具体的な構成に関して例を述べれば、時差ｄt の
検出は、上述の実施例では基本クロック信号Ｋ0 の立ち
上がりに対応する分配クロック信号ＫM のエッジを利用
して実施するが、基本クロック信号Ｋ0 の立ち下がりに
対応する分配クロック信号ＫM のエッジを利用して実施
したり、もしくは両方で実施する構成とすることもでき
る。また、上述の実施例ではシステムが稼働中には、常
に、前記時差ｄt の検出を実施するが、たとえばシステ
ムの稼働開始直後にだけといった特定の時期にだけ実施
する構成としてもよい。さらに、ここに示された発明は
また、クロック信号以外の他のタイプの信号間に生じた
遅延差やスキューを制御あるいはデスキューするために
使用可能であるし、集積回路チップ（ＩＣ）以外のたと
えば、筐体、ケージあるいはボードに実装された回路
群、もしくは、集積回路チップ内の構成要素たる回路群
などの他のタイプおよび規模の回路群の間での信号遅延
差やスキューを制御あるいはデスキューするためにも使
用可能である。
しい実施例を参照して説明してきたが、本発明の真の範
囲および考え方から逸脱することなく、構成、配置およ
び使用において様々な修正が可能であることが理解され
よう。具体的な構成に関して例を述べれば、時差ｄt の
検出は、上述の実施例では基本クロック信号Ｋ0 の立ち
上がりに対応する分配クロック信号ＫM のエッジを利用
して実施するが、基本クロック信号Ｋ0 の立ち下がりに
対応する分配クロック信号ＫM のエッジを利用して実施
したり、もしくは両方で実施する構成とすることもでき
る。また、上述の実施例ではシステムが稼働中には、常
に、前記時差ｄt の検出を実施するが、たとえばシステ
ムの稼働開始直後にだけといった特定の時期にだけ実施
する構成としてもよい。さらに、ここに示された発明は
また、クロック信号以外の他のタイプの信号間に生じた
遅延差やスキューを制御あるいはデスキューするために
使用可能であるし、集積回路チップ（ＩＣ）以外のたと
えば、筐体、ケージあるいはボードに実装された回路
群、もしくは、集積回路チップ内の構成要素たる回路群
などの他のタイプおよび規模の回路群の間での信号遅延
差やスキューを制御あるいはデスキューするためにも使
用可能である。
【００４９】したがって、本発明は、添付された請求の
範囲の範囲内にある、考えられうる全ての修正および変
更を包含するものと考えられるべきである。
範囲の範囲内にある、考えられうる全ての修正および変
更を包含するものと考えられるべきである。
【００５０】
【発明の効果】本発明のクロック分配システムは、ＩＣ
等のような複数個の回路群に対するクロック分配経路を
１：ｎ（複数個）接続としたままで、すなわち比較的小
さなハードウェア量のクロック分配回路でクロック・ス
キューの極めて小さいクロック分配システムを提供する
ことができる。この結果、従来よりも経済的に、かつ、
従来よりも高性能な大規模の同期式デジタルデータ処理
システムを実現することができる。
等のような複数個の回路群に対するクロック分配経路を
１：ｎ（複数個）接続としたままで、すなわち比較的小
さなハードウェア量のクロック分配回路でクロック・ス
キューの極めて小さいクロック分配システムを提供する
ことができる。この結果、従来よりも経済的に、かつ、
従来よりも高性能な大規模の同期式デジタルデータ処理
システムを実現することができる。
【図１】本発明の第１の実施例を示すクロック分配回路
図である。
図である。
【図２】本発明の第１の実施例での内部クロック発生手
段の一例を示すブロック図である。
段の一例を示すブロック図である。
【図３】本発明の第１の一実施例の動作を説明するため
のタイミング図である。
のタイミング図である。
【図４】本発明の第２の一実施例を示すクロック分配回
路図である。
路図である。
【図５】本発明の第２の実施例での内部クロック発生手
段の一例を示すブロック図である。
段の一例を示すブロック図である。
【図６】本発明の第２の実施例の動作を説明するための
タイミング図である。
タイミング図である。
１ 第１のクロック分配回路 ２ 第２のクロック分配回路 ３ 集積回路チップ（ＩＣ） ４ 遅延手段 １１ 第１のクロック駆動回路 １２ 第１の伝送線路 １３ 第１の終端抵抗 ２１ 第２のクロック駆動回路 ２２ 第２の伝送線路 ２３ 第２の終端抵抗 ３２ 時差出回路 ３４ フリップフロップ回路 ３１１，３１２，３１３，３１４ エッジ検出回路 ３３１，３３２ 可変遅延回路 Ｋ0 基本クロック信号 ＫM 分配クロック信号 ＫD 遅延クロック信号 ＫDM 遅延分配クロック信号 ＫI 内部クロック信号 ＳD 時差信号 ＶRH Ｈｉｇｈレベル基準信号 ＶRL Ｌｏｗレベル基準信号 ｄt 時差 ｄt ／２ 時差の半分 ｔd ＋ｔp ＋ｄt ／２ 一定の位相差（１） ｔp ＋ｄt ／２ 一定の位相差（２）
Claims (3)
- 【請求項１】 分配クロック信号の初期振幅波形が回路
入力端に達してから伝送線路の送端とは逆の最遠端に達
して反射し、該回路入力端に戻るまでの時差を検出する
検出回路と、 遅延分配クロック信号の初期振幅波形が前記回路入力端
に達してから前記検出回路で検出された時差の半分だけ
遅れた内部クロック信号発生する内部クロック信号発生
回路とを含むことを特徴とするクロック分配システム。 - 【請求項２】 基本クロック信号を第１のクロック駆動
回路と送端で直列終端された第１の伝送線路とを経由し
て複数の回路群のそれぞれに分配クロック信号として分
配する第１のクロック分配回路と、 前記基本クロック信号を一定時間だけ遅延させた遅延ク
ロック信号を第２のクロック駆動回路と送端で直列終端
された第２の伝送線路とを経由して前記複数個の回路群
のそれぞれに遅延分配クロック信号として分配するよう
に構成された第２のクロック分配回路とを備え、 前記回路群のそれぞれは、 前記分配クロック信号の初期振幅波形が該回路群のそれ
ぞれの回路の入力端に達した時刻から該分配クロック信
号の初期振幅波形が前記第１の伝送線路の送端とは逆の
最遠端に達することにより反射して該回路群入力端に戻
るまでの時差を検出し前記遅延分配クロック信号の初期
振幅波形が該回路群のそれぞれの回路の入力端に達した
時刻を基点として前記時差の半分だけ遅れた内部クロッ
ク信号を発生する内部クロック発生手段を内蔵すること
を特徴としたクロック分配システム。 - 【請求項３】 前記遅延分配クロック信号の代りに前記
分配クロック信号そのものを用いることにより第２のク
ロック分配回路を用いずに各回路群における各内部クロ
ック信号が基本クロック信号に対して一定の位相差だけ
遅れて同期することを特徴とする請求項２記載のクロッ
ク分配システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7171683A JP2725644B2 (ja) | 1995-07-07 | 1995-07-07 | クロック分配システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7171683A JP2725644B2 (ja) | 1995-07-07 | 1995-07-07 | クロック分配システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0922319A true JPH0922319A (ja) | 1997-01-21 |
| JP2725644B2 JP2725644B2 (ja) | 1998-03-11 |
Family
ID=15927767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7171683A Expired - Fee Related JP2725644B2 (ja) | 1995-07-07 | 1995-07-07 | クロック分配システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2725644B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100420182C (zh) * | 2001-05-09 | 2008-09-17 | 莫赛德技术公司 | 多级计数装置 |
-
1995
- 1995-07-07 JP JP7171683A patent/JP2725644B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100420182C (zh) * | 2001-05-09 | 2008-09-17 | 莫赛德技术公司 | 多级计数装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2725644B2 (ja) | 1998-03-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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