JP2000151369A - 半導体装置 - Google Patents

半導体装置

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JP2000151369A
JP2000151369A JP10318691A JP31869198A JP2000151369A JP 2000151369 A JP2000151369 A JP 2000151369A JP 10318691 A JP10318691 A JP 10318691A JP 31869198 A JP31869198 A JP 31869198A JP 2000151369 A JP2000151369 A JP 2000151369A
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circuit
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Abstract

(57)【要約】 （修正有） 【課題】 マクロを含んだ従来装置では、母回路内のラ
ッチへ供給されるクロックと、マクロ内ラッチへ供給さ
れるクロックの間にスキューを生じ半導体装置のクロッ
ク周波数の高周波数化を阻む。 【解決手段】 第1クロック１２０と第2クロック１０４
を入力し、第1と第2クロックが同一位相・周波数になる
よう第3クロック１０２を発生する第1クロック処理手段
１０１と、第3クロック１０２と第4クロック１１４aを
入力し、第3と第4クロックが同一位相・周波数になるよ
う第5クロック１１２aを発生する第2クロック処理手段
１１１aと、複数ラッチからなる第1ラッチ群と第2ラッ
チ群を有する半導体装置において、第2クロックは第3ク
ロックからバッファあるいは分周器103を通して生成
し、第4クロックは第5クロックからバッファあるいは分
周器113aを通して生成し、第1ラッチ群にバッファを通
して第3クロックが供給し、第2ラッチ群にバッファを通
して第5クロックを供給する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に係わ
り、特に高速クロック分配系を有する半導体装置に関す
る。本発明はさらに、独立して設計された半導体回路の
設計資産を有効利用しつつ、高速なクロック分配系を実
現可能な技術に関する。
【０００２】
【従来の技術】図2に従来のクロック分配系を用いた半
導体装置の例を示す。101はフェーズ・ロックド・ルー
プ(PLL)、102はクロック分配線、103はクロックバッフ
ァを示している。120は入力クロックで、PLL 101によっ
てN倍に逓倍されて102にN倍の周波数を出力している。P
LL 101によって逓倍されたクロックは103で増幅され、
各ラッチ(ラッチとフリップフロップは厳密には意味が
異なるが、ここでは以下代表して各ラッチと記す)に等
遅延で分配される。等遅延で分配するためには、たとえ
ば等長配線の技術が用いられる。
【０００３】分配されたクロックの内の一本 104はPLL
101に入力され、104と120の位相が同一になるようにPLL
101は動作する。
【０００４】
【発明が解決しようとする課題】図3は図2の構成の半導
体装置に、マクロ130aと130bを追加したときのクロック
分配系を示している。マクロとはそれ以外の回路(以
下、母回路と記す)と、マクロと母回路とのインターフ
ェース仕様だけを満たすように独立して設計された回路
で、そのインターフェース仕様を満たす限りそのマクロ
は母回路を様々に変えることができる回路を言う。
【０００５】たとえば、1998 IEEE International Soli
d-State Circuit Conference Digest of Technical Pap
ers、 pp。72 - 73に記載されている回路はキャパシタ
ンスによって情報を記憶するメモリ機能を有するDRAMマ
クロの一例である。
【０００６】このようなマクロは異なる設計者により、
別個に設計されることがある。たとえば、DRAMマクロ専
門の設計者、コプロセッサ専門の設計者などが考えられ
る。これらの別々の起源を有するマクロを組み合わせ
て、システム的な回路を組み立てることができる。この
方法によれば、既存のマクロを有効利用して、付加価値
の高いシステムＬＳＩを設計することができる。
【０００７】なお、マクロにはソフトIPと呼ばれる回路
レベルでの設計データを示すものと、ハードIPと呼ばれ
るレイアウトなど半導体装置の物理的構造を記述したデ
ータがある。高速動作を可能とする場合は、ハードIPの
方が適している。回路を物理的レイアウトに書き直す際
に、性能が保証されるとは限らないからである。
【０００８】母回路のラッチに分配されたクロックは、
121および122にも各ラッチと同位相で供給される。各マ
クロ130aおよび130bは121および122から入力されたクロ
ックを、各マクロ内のクロックバッファ133aおよび133b
を用いて各マクロ内のラッチに等遅延で分配される。
【０００９】図3のマクロを含む半導体装置のクロック
分配では、121や122のクロックの位相と母回路内のラッ
チの位相とは同位相になる。しかし、121や122から各マ
クロ内のラッチのクロック入力まではある遅延時間Tmを
だけ要するため、母回路内のラッチとマクロ内のラッチ
との間に位相差(スキュー)がTmだけ生じてしまう。
【００１０】また、各マクロでTmは異なるため、マクロ
間でのスキューも生じる。大きな規模のマクロ(メガセ
ルとも呼ばれる)の場合、前記Tmは大きくなる傾向にな
り、そのマクロを用いた半導体装置のクロックスキュー
を増加させてしまう。
【００１１】このようにマクロを含んだ従来の半導体装
置では、その母回路内のラッチへ供給されるクロック
と、マクロ内ラッチへ供給されるクロックの間にスキュ
ーを生じる。これらのクロックスキューは半導体装置の
クロック周波数の高周波数化を阻むため、半導体装置を
高速に動作させることができなくなる。
【００１２】マクロの設計段階で母回路のクロックバッ
ファ103から121あるいは122までのクロック分配系の遅
延を、Tmを考慮して設計すれば本課題は解決されるが、
マクロ設計が母回路設計と切り放せないという問題を生
じる。
【００１３】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明ではクロック信号を供給するクロック供給
源と、クロック供給源からクロックが供給される複数の
第１の被制御回路および上記クロック信号の位相調整回
路と、クロック信号の位相調整回路を経たクロック信号
が供給される第２の被制御回路とを有し、第１の被制御
回路および上記クロック信号の位相調整回路に入力され
るクロックの位相が同位相になるように構成した。
【００１４】このとき、クロック供給源からクロックが
供給される複数の第１の被制御回路の数が、クロック信
号の位相調整回路の数よりも多いことがふつうである。
【００１５】この場合には、本発明の特徴は、クロック
信号を供給するクロック供給源と、クロック供給源から
クロックが供給される複数の第１の被制御回路およびク
ロック信号の位相調整回路と、クロック信号の位相調整
回路を経たクロック信号が供給される第２の被制御回路
とを有し、クロック供給源からクロックが供給される複
数の第１の被制御回路の数が、クロック信号の位相調整
回路の数よりも多いことを特徴とする。
【００１６】別の表現によれば、クロック供給源のファ
ンアウトのうち第１の被制御回路が占める割合が、クロ
ック信号の位相調整回路が占める割合よりも多いことを
特徴とする。
【００１７】位相調整手段は、第1のクロックと第2のク
ロックを入力して周波数を比較する位相周波数比較器を
有し、位相周波数比較器の出力により制御される３のク
ロック信号を出力するように構成できる。
【００１８】本発明はさらに詳細には、第1のクロック
と第2のクロックを入力し、第3のクロックを発生する第
1のクロック処理手段と、第3のクロックと第4のクロッ
クを入力し、第5のクロックを発生する第2のクロック処
理手段と、少なくとも一つのラッチからなる第1ラッチ
群と第2ラッチ群を有する半導体装置において、第2のク
ロックは第3のクロックからバッファを通して生成さ
れ、第2と第3のクロックの周波数は同一であり、第1の
クロック処理手段は、第1と第2のクロックが同一位相・
同一周波数になるように第3のクロックを発生し、第4の
クロックは第5のクロックからバッファを通して生成さ
れ、第4と第5のクロックの周波数は同一であり、第2の
クロック処理手段は、第3と第4のクロックが同一位相・
同一周波数になるように第5のクロックを発生し、第1ラ
ッチ群にはバッファを通して第3のクロックが供給さ
れ、第2ラッチ群にはバッファを通して第5のクロックが
供給され、第1ラッチ群と第2ラッチ群は同一位相で動作
することを特徴とする。
【００１９】なお、本明細書で「同一位相・同一周波
数」などと述べている場合、回路の要求している性能が
許容するような、実用上支障のない程度の誤差は無視す
ることとする。
【００２０】本発明の第1のクロック処理手段は、さら
に具体的な一例としては、第1のクロックと第2のクロッ
クを入力し、第1の誤差信号を出力する位相周波数比較
器と、第1の誤差信号を入力し、第2の誤差信号を出力す
るチャージポンプ回路と、第2の誤差信号を入力し、第3
の誤差信号を出力するローパスフィルタと、第3の誤差
信号により発振周波数が変化する電圧制御型発振器によ
って構成され、第3のクロックは電圧制御型発振器によ
って生成することができる。
【００２１】本発明は、特に別々に起源を有する（設計
者、設計会社が異なる）複数の回路を統合して単一の回
路、たとえば半導体集積回路装置（チップ）を構成する
際に有意義である。
【００２２】すなわち、第１の回路ブロックの設計デー
タを格納した記録媒体から第１の回路ブロックの設計デ
ータを読み出し、第２の回路ブロックの設計データと合
成して単一の半導体装置の設計データを構成する回路の
設計方法であって、第１の回路ブロックと第２の回路ブ
ロックの間にクロック信号の位相調整手段を挿入するこ
とを特徴とする。この手法により、回路全体としてのク
ロックの位相ずれの問題を解決することができる。
【００２３】また、クロック信号を出力するクロック出
力端子、クロック出力端子から送られるクロック信号の
位相を調節する回路、を有する第１の回路ブロックの設
計データを準備し、第２の回路ブロックの設計データと
合成する回路の設計方法であって、第１の回路ブロック
のクロック出力端子を第２の回路ブロックのクロック入
力端子に接続することを特徴とする。この手法によれ
ば、母胎となる回路にあらかじめクロックの位相保証手
段が準備されているので、回路の合成時の負担がより軽
減される。
【００２４】さらに、別の態様としては、組み合わされ
るべき回路ブロックの側に、クロックの位相調整手段を
内蔵しても良い。このような回路の設計データが流通す
ることにより、これを購入した者は、回路間のクロック
のずれを気にすることなく、これらを結合・合成して付
加価値の高い回路システムを構成できるのである。
【００２５】このような設計データは、たとえば、クロ
ック信号を受けるクロック入力端子、クロック入力端子
から送られるクロック信号の位相を調節する回路、調節
されたクロック信号で制御される内部回路、を有する回
路の設計データを格納したことを特徴とする記録媒体、
たとえばCD-ROMの形態で流通することができる。
【００２６】設計データには、回路の電気的な結合（い
わゆる回路図）を示すだけのもの（いわゆるソフトIP）
や、半導体集積回路装置として実現した際の物理的スケ
ール、レイアウト、材料の指定などを示すもの（いわゆ
るハードIP）など様々なものがある。データは、数値的
なものでもよいし、グラフィカルなものでもよい。
【００２７】このような設計データが記述する回路は、
単一の回路素子（たとえばチップ）の一部分のみを記述
する場合が多いので、回路外部との信号のやりとりを、
基板上に形成された配線構造により行うことが多い。こ
れは、ハードIPによるデータの場合には確認することも
できる。
【００２８】また、このようなデータは前述のようにCD
-ROMなどで流通する代わりに、インターネット上で配信
されてもよい。この場合には、クロック信号を受けるク
ロック入力端子、クロック入力端子から送られるクロッ
ク信号の位相を調節する回路、調節されたクロック信号
で制御される内部回路、を有する回路の設計データを格
納した記録媒体を準備し、ユーザからのデータの転送要
求に応じて、記録媒体より回路データを上記ユーザに転
送することにより実現できる。インフラの整備が進め
ば、この形態はCD-ROMでの流通に比べても利便性がある
といえよう。
【００２９】さらに、上記課題を解決するために本発明
で用いた主な手段は、第1のクロックと第2のクロックを
入力し、前記第1と第2のクロックが同一位相・同一周波
数になるように第3のクロックを発生する第1のクロック
処理手段と、第3のクロックと第4のクロックを入力し、
前記第3と第4のクロックが同一位相・同一周波数になる
ように第5のクロックを発生する第2のクロック処理手段
と、複数のラッチからなる第1ラッチ群と第2ラッチ群を
有する半導体装置において、第2のクロックは第3のクロ
ックからバッファあるいは分周器を通して生成し、第4
のクロックは第5のクロックからバッファあるいは分周
器を通して生成し、第1ラッチ群にはバッファを通して
第3のクロックが供給し、第2ラッチ群にはバッファを通
して第5のクロックが供給する。
【００３０】
【発明の実施の形態】図1に本発明の実施例を示す。図3
と比較すると、位相調整回路111aおよび111bが各マクロ
110aおよび110bに付加されている。
【００３１】この例では、ブロック（マクロ）110a、11
0bはIPプロバイダより設計データを購入して、自社の回
路に付加することを想定してある。設計データはCD-ROM
やオンラインで入手することができる。この例では、 I
Pプロバイダがあらかじめ自分の設計データ中に位相調
整回路111aおよび111bを付加している場合である。
【００３２】111aは121から入力されたクロックからク
ロック112aを発生させる。クロック112aはクロックバッ
ファ113aで増幅され、マクロ内の各ラッチに同位相で分
配される。また同様に、クロック114aを通して位相調整
器111aに同位相で分配される。位相調整器111aはクロッ
ク114aとクロック121が同位相になるようにクロック112
aを発生させる。
【００３３】これにより、クロック121とマクロ内の各
ラッチの入力クロックが同位相になるようにすることが
できる。同様にして、マクロ110b内のクロックについて
も位相調整器111bを位相調整器111aのように動作させる
ことで、クロック122とマクロ110b内の各ラッチの入力
クロックが同位相になる。このようにして、マクロ110a
および110bを含んだ半導体装置100において、マクロ内
のラッチと母回路のラッチを同位相で動作させられる。
位相調整器111aおよび111bによって、各マクロの母回路
が変わってもマクロ内のラッチと母回路のラッチを常に
同位相で動作させられる。
【００３４】図8にラッチの実施例を示す。26個のトラ
ンジスタから成っており、Dがデータ入力、Qがデータ出
力、clkがクロックを示す。このラッチは500aで表され
たマスター部と500bで表されたスレーブ部とで構成され
ている。clkが'L'の時、マスター部500aによりDに入力
されたデータはそのままノード501に出力される。ま
た、スレーブ部500bは保持していたデータをノード501
のレベルに関係無くQに出力しづける。つぎに、clkが'
H'になるとマスター部500aは先ほどのノード501のデー
タをDのレベルに関係なくノード501に保持しする。スレ
ーブ部500bはそのノード501のデータをQに出力する。こ
のようにして、図8のラッチはクロックclkが'L'から'H'
に変化した瞬間のDのデータをQにラッチして出力する。
(厳密には図8の回路はラッチではなく、フリップフロッ
プであるが、ここでは両者の名前の区別はないものとす
る。) クロックバッファ103、113aおよび113bから各ラッチ等
への同位相クロック分配の方法は特に限定しない。H-tr
ee方式でもよいし、メッシュ方式でもよい。
【００３５】図4はいわゆるH-tree方式を用いた場合の
例である。200から入力されたクロックを201a〜201pま
でのノードに同位相でクロックを分配することができ
る。
【００３６】また、同位相クロック分配の方法におい
て、配線長を同じ長さに調整する手法が一般的である。
なお、クロックの配線材料としては、抵抗ができるだけ
小さいことが望ましい。近時銅を素材とする金属配線が
用いられるようになっているが、銅配線をクロック信号
配線とすることも望ましい形態である。
【００３７】図7は図4のH-tree方式に配線長調整部分21
0aおよび210bを追加した場合の実施例である。H-tree方
式に限らず、一般に配線長を等長に配線することは困難
である。その場合、図7のように配線長調整部分210aお
よび210bを追加して調整すればよい。
【００３８】図1の実施例では、位相調整回路111aおよ
び111bが各マクロ110aおよび110bに付加されている。こ
のような方法は、マクロの提供者（設計者）側がクロッ
クスキューに配慮した場合である。
【００３９】図９に別の態様を示す。これは、マクロを
組み合わせてシステムを作る側でクロックスキューに配
慮した場合である。図9では、位相調整回路111aおよび1
11bを各マクロ110aおよび110bの外に付加している。
【００４０】図1の実施例の場合には各マクロに位相調
整回路を備えればそれを使用する母回路の設計が楽にな
るという利点がある。一方、図9のようにすれば、各マ
クロにクロック出力線114aあるいは114bを母回路に出力
する端子が必要になるが、各マクロに位相調整器が必要
でなくなるため、マクロの設計が楽になるという利点が
ある。
【００４１】一般に低速のクロック周波数でマクロを使
用する場合、クロックスキューがあまり問題とならない
場合が多い。その場合、図1の実施例ではマクロ内の位
相調整回路が不必要になり、位相調整器が無駄になる。
それに対して、図9では必要に応じて位相調整回路を母
回路に設置できるため面積効率が向上する。
【００４２】PLL 101の構成は特に限定しない。いわゆ
るDLLで構成してもよいし、IEEE 1998 CUSTOM INTEGRAT
ED CIUCUITS CONFERENCE、 pp。511 - 514に示されたよ
うなSMD(Synchronous Mirror Delay)で構成してもよ
い。なお、SMDを図1の101に使用した場合、一部のSMDは
フィードバック構造を持たず、図1の構成にあてはまら
ないように見える。しかし、その場合でもダミーのクロ
ックバッファを内部に持っているのが通常であり、その
ダミーのクロックバッファからの出力をクロックのフィ
ードバックと考えれば、図1の本発明の図面と同様の構
成であるといえる。
【００４３】図5はPLL 101の実施例を示した図である。
CLK 306は外部から入力されるクロックである。301は位
相周波数比較器で、302はチャージポンプ、303はローパ
スフィルタ、304は電圧制御発振器、305は分周器を示し
ている。それぞれの詳細回路は省略する。
【００４４】クロック 306および内部クロック 312の
位相と周波数差が、位相周波数比較器301で比較されて
誤差信号307a、307bが出力される。この誤差信号がチャ
ージポンプ302によってアナログ信号に変換され、ロー
パスフィルタ303によって誤差信号の高周波成分が除去
された後に電圧制御発振器304に発振周波数制御信号309
として入力される。電圧制御発振器304の発振出力はク
ロック310として母回路のクロック分配系へ供給され
る。クロック分配系からのクロック311は分周器305で分
周された後、位相周波数比較器301に入力される。
【００４５】この位相同期ループ101によってクロック3
06と内部クロック310の位相が同期し、310の周波数は30
6の分周器305の分周比の逆数倍になる。図5(b)の動作波
形は分周器305の分周比が2の場合の例を示してる。
【００４６】位相調整器 111の構成は特に限定しない。
いわゆるPLLやDLLで構成してもよいし、SMDで構成して
もよい。SMDを用いればデジタル回路で構成できるた
め、論理合成によって位相調整器を構成でき、インプリ
メントが容易になるという効果がある。
【００４７】なお、SMDを図1の111に使用した場合、一
部のSMDはフィードバック構造を持たず、図1の構成にあ
てはまらないように見える。しかし、その場合でもダミ
ーのクロックバッファを内部に持っているのが通常であ
り、そのダミーのクロックバッファからの出力をクロッ
クのフィードバックと考えれば、図1の本発明の図面と
同様の構成であるといえる。
【００４８】図6は位相調整器 111aあるは111bをDLLで
構成した場合の実施例である。
【００４９】406は外部から入力されるクロックであ
る。401は位相周波数比較器で、402はチャージポンプ、
403はローパスフィルタ、404は電圧制御遅延器を示して
いる。それぞれの詳細回路は省略する。
【００５０】406および内部クロック 412の位相と周波
数差が、位相周波数比較器401で比較されて誤差信号407
a、407bが出力される。この誤差信号がチャージポンプ4
02によってアナログ信号に変換され、ローパスフィルタ
403によって誤差信号の高周波成分が除去された後に電
圧制御遅延器404に遅延制御信号409として入力される。
電圧制御遅延器404の発振出力はクロック410としてマク
ロ内のクロック分配系へ供給される。クロック分配系か
らのクロック412は位相周波数比較器401に入力される。
【００５１】この位相調整器111によってクロック406と
内部クロック412の位相が同期するようにクロック410が
発生される。図6(b)はこの動作波形例を示してる。
【００５２】図10にマクロの実施例を示す。図10の実施
例はダイナミックメモリをパイプライン化した場合の例
である。601はアドレスラッチ、602はアドレスデコー
ダ、603はアドレスドライバ、604はセンスアンプとライ
トアンプ、605は入力データDIラッチ、606はライトバッ
ファ、607はI/O線610、611の信号を増幅するI/O線アン
プ、608と609はビット線対BLと/BL、610と611はI/O線
対、612はワード線、613はメモリセルである。クロック
CLKは位相調整器620を通った後、601と605と607に同位
相で入力される。621は図1のクロック114aに相当するク
ロックのフィードバック線で、位相調整器620に601、60
5、および607と同位相のクロックを入力している。
【００５３】読み出し時には、601でラッチされたアド
レスはデコードされた後、ワード線612の内、一本を選
択してアサートする。ビット線BL、/BLに出力されたメ
モリセルの情報は604で増幅される。増幅されたメモリ
セルのデータは次のクロックによって607によってラッ
チされ、出力データDOとして出力される。
【００５４】書き込み時には、601でラッチされたアド
レスはデコードされた後、ワード線612の内、一本を選
択してアサートする。同時に書き込みデータは605によ
ってラッチされ、606によってビット線BL、/BLを駆動す
る。この動作によってメモリセルへの書き込みが行われ
る。
【００５５】上記二つの動作にはビット線BL、/BLおよ
びI/O線等のプリチャージ動作は省略した。
【００５６】601、605および607の各ラッチ部分に供給
されるクロックの位相と、図10のダイナミックメモリを
使用する母回路のクロック位相を本発明のクロック分配
方式によって一致させることができる。
【００５７】
【発明の効果】本発明の方法により、マクロを含んだ半
導体装置において、その母回路内のラッチへ供給される
クロックと、マクロ内ラッチへ供給されるクロックを同
一位相にすることができる。
【図面の簡単な説明】
【図１】本発明の実施例を示すブロック図である。
【図２】従来例のクロック分配系を示す概念図である。
【図３】本発明の課題を説明するためのクロック分配系
を示すブロック図である。
【図４】H-tree型クロック分配系を示すブロック図であ
る。
【図５】PLLの実施例を示すブロックである。
【図６】DLLの実施例を示すブロック図である。
【図７】H-tree型クロック分配系に配線長調整部を設け
た実施例を示すブロック図である。
【図８】ラッチの実施例を示す回路図である。
【図９】他の実施例を示すブロック図である。
【図１０】DRAMマクロの実施例を示すブロック図であ
る。
【符号の説明】
100……半導体装置、 130……従来の半導体装置。

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】クロック信号を供給するクロック供給源
    と、 上記クロック供給源からクロックが供給される複数の第
    １の被制御回路および上記クロック信号の位相調整回路
    と、 上記クロック信号の位相調整回路を経たクロック信号が
    供給される第２の被制御回路とを有し、 上記第１の被制御回路および上記クロック信号の位相調
    整回路に入力されるクロックの位相が同位相になるよう
    に構成されることを特徴とする電子回路。
  2. 【請求項２】上記クロック供給源からクロックが供給さ
    れる複数の第１の被制御回路の数が、上記クロック信号
    の位相調整回路の数よりも多いことを特徴とする請求項
    １記載の電子回路。
  3. 【請求項３】上記位相調整手段は、第1のクロックと第2
    のクロックを入力して周波数を比較する位相周波数比較
    器を有し、該位相周波数比較器の出力により制御される
    ３のクロック信号を出力することを特徴とする請求項１
    または２記載の電子回路。
  4. 【請求項４】第1のクロックと第2のクロックを入力し、
    第3のクロックを発生する第1のクロック処理手段と、 第3のクロックと第4のクロックを入力し、第5のクロッ
    クを発生する第2のクロック処理手段と、 少なくとも一つのラッチからなる第1ラッチ群と第2ラッ
    チ群を有する半導体装置において、 第2のクロックは第3のクロックからバッファを通して生
    成され、 第2と第3のクロックの周波数は同一であり、 第1のクロック処理手段は、前記第1と第2のクロックが
    同一位相・同一周波数になるように第3のクロックを発
    生し、 第4のクロックは第5のクロックからバッファを通して生
    成され、 第4と第5のクロックの周波数は同一であり、 第2のクロック処理手段は、前記第3と第4のクロックが
    同一位相・同一周波数になるように第5のクロックを発
    生し、 第1ラッチ群にはバッファを通して第3のクロックが供給
    され、 第2ラッチ群にはバッファを通して第5のクロックが供給
    され、 第1ラッチ群と第2ラッチ群は同一位相で動作することを
    特徴とする半導体装置。
  5. 【請求項５】第1のクロックと第2のクロックを入力し、
    第3のクロックを発生する第1のクロック処理手段と、 第3のクロックと第4のクロックを入力し、第5のクロッ
    クを発生する第2のクロック処理手段と、 少なくとも一つのラッチからなる第1ラッチ群と第2ラッ
    チ群を有する半導体装置において、 第2のクロックは第3のクロックからバッファおよび分周
    器を通して生成され、 第2のクロックの周波数は第3のクロックの周波数よりも
    低く、 第1のクロック処理手段は、前記第1と第2のクロックが
    同一位相・同一周波数になるように第3のクロックを発
    生し、 第4のクロックは第5のクロックからバッファを通して生
    成され、 第4と第5のクロックの周波数は同一であり、 第2のクロック処理手段は、前記第3と第4のクロックが
    同一位相・同一周波数になるように第5のクロックを発
    生し、 第1ラッチ群にはバッファを通して第3のクロックが供給
    され、 第2ラッチ群にはバッファを通して第5のクロックが供給
    され、 第1ラッチ群と第2ラッチ群は同一位相で動作することを
    特徴とする半導体装置。
  6. 【請求項６】第1のクロックと第2のクロックを入力し、
    第3のクロックを発生する第1のクロック処理手段と、 第3のクロックと第4のクロックを入力し、第5のクロッ
    クを発生する第2のクロック処理手段と、 少なくとも一つのラッチからなる第1ラッチ群と第2ラッ
    チ群を有する半導体装置において、 第2のクロックは第3のクロックからバッファおよび分周
    器を通して生成され、 第2のクロックの周波数は第3のクロックの周波数よりも
    低く、 第1のクロック処理手段は、前記第1と第2のクロックが
    同一位相・同一周波数になるように第3のクロックを発
    生し、 第4のクロックは第5のクロックからバッファおよび分周
    器を通して生成され、 第4のクロックの周波数は第5のクロックの周波数よりも
    低く、 第2のクロック処理手段は、前記第3と第4のクロックが
    同一位相・同一周波数になるように第5のクロックを発
    生し、 第1ラッチ群にはバッファを通して第3のクロックが供給
    され、 第2ラッチ群にはバッファを通して第5のクロックが供給
    され、 第1ラッチ群と第2ラッチ群は同一位相で動作することを
    特徴とする半導体装置。
  7. 【請求項７】上記第1のクロック処理手段は第1のクロッ
    クと第2のクロックを入力し、第1の誤差信号を出力する
    位相周波数比較器と、 該第1の誤差信号を入力し、第2の誤差信号を出力するチ
    ャージポンプ回路と、 該第2の誤差信号を入力し、第3の誤差信号を出力するロ
    ーパスフィルタと、 該第3の誤差信号により発振周波数が変化する電圧制御
    型発振器によって構成され、 該第3のクロックは該電圧制御型発振器によって生成さ
    れることを特徴とする請求項４〜６のうちのいずれかに
    記載の半導体装置。
  8. 【請求項８】上記第1のクロック処理手段と第2のクロッ
    ク処理手段は同一半導体チップ上に集積されていること
    を特徴とする請求項４〜７のうちのいずれかに記載の半
    導体装置。
  9. 【請求項９】第１の回路ブロックの設計データを格納し
    た記録媒体から第１の回路ブロックの設計データを読み
    出し、 第２の回路ブロックの設計データと合成して単一の半導
    体装置の設計データを構成する回路の設計方法であっ
    て、 第１の回路ブロックと第２の回路ブロックの間にクロッ
    ク信号の位相調整手段を挿入することを特徴とする回路
    の設計方法。
  10. 【請求項１０】クロック信号を出力するクロック出力端
    子、該クロック出力端子から送られるクロック信号の位
    相を調節する回路、を有する第１の回路ブロックの設計
    データを準備し、 第２の回路ブロックの設計データと合成する回路の設計
    方法であって、上記第１の回路ブロックのクロック出力
    端子を上記第２の回路ブロックのクロック入力端子に接
    続することを特徴とする回路の設計方法。
  11. 【請求項１１】クロック信号を受けるクロック入力端
    子、 該クロック入力端子から送られるクロック信号の位相を
    調節する回路、 該調節されたクロック信号で制御される内部回路、 を有する回路の設計データを格納したことを特徴とする
    記録媒体。
  12. 【請求項１２】上記設計データが記述する回路は、回路
    外部との信号のやりとりを、基板上に形成された配線構
    造により行うことを特徴とする請求項１１記載の記録媒
    体。
  13. 【請求項１３】上記設計データは、回路を半導体装置と
    して実現する際の、物理的なレイアウトおよびスケール
    を含むデータであることを特徴とする請求項１１または
    １２記載の記録媒体。
  14. 【請求項１４】クロック信号を受けるクロック入力端
    子、 該クロック入力端子から送られるクロック信号の位相を
    調節する回路、 該調節されたクロック信号で制御される内部回路、 を有する回路の設計データを格納した記録媒体を準備
    し、 ユーザからのデータの転送要求に応じて、上記記録媒体
    より上記回路データを上記ユーザに転送することを特徴
    とするデータの配送方法。
  15. 【請求項１５】クロック信号を供給するクロック供給源
    と、 上記クロック供給源からクロックが供給される複数の第
    １の被制御回路および上記クロック信号の位相調整回路
    と、 上記クロック信号の位相調整回路を経たクロック信号が
    供給される第２の被制御回路とを有し、 上記クロック供給源からクロックが供給される複数の第
    １の被制御回路の数が、上記クロック信号の位相調整回
    路の数よりも多いことを特徴とする電子回路。
  16. 【請求項１６】クロック信号を供給するクロック供給源
    と、 上記クロック供給源からクロックが供給される複数の第
    １の被制御回路および上記クロック信号の位相調整回路
    と、 上記クロック信号の位相調整回路を経たクロック信号が
    供給される第２の被制御回路とを有し、 上記クロック供給源のファンアウトのうち第１の被制御
    回路が占める割合が、上記クロック信号の位相調整回路
    が占める割合よりも多いことを特徴とする電子回路。
  17. 【請求項１７】上記クロック信号の位相調整回路はＰＬ
    ＬまたはＤＬＬであることを特徴とする請求項１５また
    は１６記載の電子回路。
  18. 【請求項１８】上記クロック供給源から２方向に分配さ
    れる第１および第２のクロック配線、 上記第１クロック配線から２方向に分配される第３およ
    び第４のクロック配線、 上記第２クロック配線から２
    方向に分配される第５および第６のクロック配線、 を
    有することを特徴とする請求項１５乃至１７のうちのい
    ずれかに記載の電子回路。
  19. 【請求項１９】上記２方向とは反対方向であることを特
    徴とする請求項１８記載の電子回路。
  20. 【請求項２０】上記第１および第２の被制御回路はラッ
    チ回路を含むことを特徴とする請求項１５乃至１９のう
    ちのいずれかに記載の電子回路。
  21. 【請求項２１】所定の周波数の信号を供給する信号供給
    源と、 上記信号供給源から信号が供給される複数の第１のラッ
    チ回路および上記信号の位相調整回路と、 上記信号の位相調整回路を経た信号が供給される複数の
    第２のラッチ回路とを有し、 上記信号供給源のファンアウトのうち第１のラッチ回路
    が占める割合が、上記信号の位相調整回路が占める割合
    よりも多いことを特徴とする電子回路。
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