TW452680B - Electrical circuit, semiconductor integrated circuit device, circuit design method, record media and data distribution method - Google Patents

Electrical circuit, semiconductor integrated circuit device, circuit design method, record media and data distribution method Download PDF

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Description

452680 五、發明說明（i) = [發明之技術領域] 本發明是與半導體裝置有關，特別是有關於具有高速時 鐘脈波分配系統之半導體裝置。甚著，本發明是有關於能 有效利用獨立設計之半導體電路設計資源，並能實現高速 時鐘脈波分配系統之技術。 [習知技術] 在圖2是圖示使用習知時鐘脈波分配系統之半導體裝置 例子。101是圖示相位鎖定迴路（phase locked loop, P L L )，1 0 2是圖示時鐘脈波分配線路，1 〇 3是圖示時鐘脈波 緩衝器。1 2 0是以輸入時鐘脈波。經由P L L 1 0 1使其倍增N 倍並在1 0 2輸出N倍頻率。經由P LL 1 0 1使其倍增之時間脈 波是在1 0 3放大，而在各個鎖存器（嚴格來說，鎖存器和正 反器（Flip-Flop)是有不同意義，在此以下所表示者是各 個鎖存器）是以相等延遲來分配。例如，因為是以相等延 遲來分配，而使用相同長度接線之技術。 所分配時鐘脈波内之一個1 0 4是輸入到P L L 1 0 1 ，1 0 4和 120之相位是變成相同來使PLL 101動作。 [發明所欲解決之課題] 圖3是圖示在圖2之半導體裝置構造，追加巨集程式130a 和1 3 0 b時之時鐘脈波分配系統。所謂巨集程式是滿足這些 以外之電路（以下，是表示主電路），及巨集程式和主電路 之間的界面（interface)規格而獨立設計之電路，滿足其 界面規格之限制而其巨集程式是能各別改變主電路之電 路。
第5頁 452680 五、發明說明（2) 二 例如》在1 9 9 8 IE E E國際固態電路研討會摘要之技術文 獻（Internationa1 Solid-State Circuit Conference Digest of Technical Papers) PP 72-73 所記載之電路是 具有藉由電容（capacitance)來記憶資訊之記憶器功能的 動態隨機存取記憶器（DRAM )巨集程式之一個例子。 如此之巨集程式是藉由不同設計者，來個別設計》例 如，是考慮到DRAM巨集程式專門設計者，副處理器 (co-processor)專門設計者等。組合具有這些各別來源之 巨集程式，是能組成系統電路《如果藉由該方法，來有效 利用既存之巨集程式，是能設計高附加價值之系統LS I » 又，在巨集程式是具有記錄下列者之資料：顯示稱為軟 體（soft) IP之電路等級的設計資料者，和稱為硬體（hard) IP之佈局（layout)等半導體裝置物理構造資料。在可以高 速動作之情況，是適合硬體IP之方面。因為在將電路改寫 在物理佈局時，是沒有限制所謂保証性能》 分配給主電路鎖存器之時鐘脈波，亦是與各個鎖存器相 同相位來供應到1 2 1及I 2 2 各個巨集程式1 3 0 a及1 3 0 b，從 121及122所輸入之時鐘脈波，是使用各個巨集程式内之時 鐘脈波緩衝器1 3 3 a及1 3 3 b並且以相等延遲方式來分配給各 個巨集程式内之鎖存器。 在含有圖3之巨集程式的半導體裝置時鐘脈波分配， 1 2 1 ，1 2 2之時鐘脈波相位及主電路内之鎖存器相位是變成 相同相位》但是，從丨2 1、1 2 2到各個巨集程式内之鎖存器 時鐘脈波輸入因為僅是需要某個廷遲時間T in _，在主電路内
4 5.2 6 8 Ο 五、發明說明（3) ^ 之鎖存器和巨集程式内鎖存器之間，相位差（skew)是僅產 生Tin 〇 又，因為在各個巨集程式Tm是不同，各個巨集程式之間 的相位差亦是會發生。在大規模巨集程式（亦稱為百萬單 元（mega ce 1 1 )之情況。上述Tm是有變長之傾向，使利用 其巨集程式之半導體裝置時鐘脈波相位差增加。 如此般，在含有巨集程式之習知半導體裝置，於供應到 其主電路内之鎖存器的時鐘脈波，和供應到巨集程式内鎖 存器之時鐘脈波之間是產生相位差。因為這些時鐘脈波相 位差是能阻止半導體裝置之時鐘脈波頻率高頻化，而無法 使半導體裝置高速動作》 在巨集程式設計階段，從主電路之時鐘脈波緩衝器1 〇 3 到1 2 1或是1 22之時鐘脈波分配系統的延遲，如果考慮Tm來 設計是能解決本課題，是會產生巨集程式設計無法適應主 電路設計之問題。 [解決課題之方法] 為了解決上述課題，本發明之構造是具有：時鐘脈波供 應源，是供應時鐘脈波信號；多個第1受控制電路及上述 時鐘脈波信號之相位調整電路，是從時鐘脈波供應源供應 時鐘脈波；及第2受控制電路，是經過時鐘脈波信號之相 位調整電路來供應時鐘脈波信號；輸入到第1受控制電路 及上述時鐘脈波信號之相位調整電路的時鐘脈波相位是變 成相同相位。 此時，從時鐘脈波供應源所供應之時鐘脈波的多個第1
第7頁 ^52680 五、發明說明（4) 二 受控制電路數目，一般是比時鐘脈波信號相位調整電路數 目多。 在此情況，本發明之特徵，是具有下列者：時鐘脈波供 應源，是供應時鐘脈波信號；第1受控制電路及時鐘脈波 信號相位調整電路，是從時鐘脈波供應源供應時鐘脈波； 和第2受控制電路，是供應經過時鐘脈波信號相位調整電 路之時鐘脈波信號；其特徵是：從時鐘脈波供應源所供應 之時鐘脈波的多個第1受控制電路數目，是比時鐘脈波信 號相位調整電路數目多。 如果藉由其他例子，其特徵是：時鐘脈波供應源之扇出（ f a η 〇 u t)内第1受控制電路所佔有比例，是比時鐘脈波信 號相位調整電路所佔有之比例多。 二 相位調整機搆，其構造是··輸入第1時鐘脈波和第2時鐘 脈波並且具有比較頻率之相位頻率比較器，經由相位頻率 比較器之輸出來輸出所控制之第3時鐘脈波信號。
本發明之進一步細節如下：在一種半導體裝置，其具有： 第1時鐘脈波處理機構，是輸入第1時鐘脈波和第2時鐘脈 波，並產生第3時鐘脈波；第2時鐘脈波處理機構，是輸入 第3時鐘脈波和第4時鐘脈波，來產生第5時鐘脈波；及第1 群鎖存器和第2群鎖存器，是由至少一個鎖存器來構成； 其特徵是從第3時鐘脈波通過緩衝器來產生第2時鐘脈波， 第2和第3時鐘脈波頻率是相同；第1時鐘脈波處理機構， 是使第1及第2時鐘脈波變成和相同相位。相同頻率來產生 第3時鐘脈波。並從第5時鐘脈波通過緩衝器來產生第4時
第8頁 4 52 6 8 ( 五、發明說明（5) 二 鐘脈波。第4和第5時鐘脈波頻率是相同，第2時鐘脈波處 理機構’是使第3和第4時鐘脈波變成相同相位，相同頻率 來產生第5時鐘脈波’在第1群鎖存器是通過緩衝器來供應 第3時鐘脈波，在第2群鎖存器是通過緩衝器來供應第5時 鐘脈波，第1群鎖存器和第2群鎖存器是以相同相位來動 作。 又，在該說明書敘述「相同相位.相同頻率」等之情 況，是容許電路所要求之性能，並且不會忽視實用障礙程 度上之誤差。 本發明之第1時鐘脈波處理機構，在進一步作為具體之 一個例子，其構造如下：相位頻率比較器，是輸入第1時鐘 脈波和第2時鐘脈波，來輸出第1誤差信號；充電器 (charge pump)電路，是輸入第1誤差信號，來輸出第2誤 差信號；低通渡波器（low-pass filter)，是輸入第2誤差 信號，來輸出第3誤差信號；及電壓控制型振盪器，是經 由第3誤差信號來使振盪頻率變化，並能經由電壓控制型 振盪器來產生第3時鐘脈波。 本發明 > 是在特別整合具有各別開頭（是不同設計者， 設計公司）之多個電路，構成單一電路，特別是半導體積 體電路裝置（晶片，chip)時，是有意義的。 即*其特徵是：依照儲存第1電路方塊（block)設計資料 來讀出第1電路方塊設計資料，並與第2電路方塊設計資料 合成，是構成單一半導體裝置設計資料之電路設計方法， 並在第1電路方塊和第2電路方塊之間插入時鐘脈波信號相
第9頁 ^52630 五'發明說明（6) r 位調整機構。藉由該手法’是能解決作為全體電路之時鐘 脈波相位偏移問題。 又’準備第1電路方塊設計資料，其具有：輸出時鐘脈波 信號之時鐘脈波輸出端子’並從時鐘脈波輸出端子調整所 傳送之時鐘脈波信號相位電路’是與第2電路方塊設計資 料合成之電路設計方法’其特徵在於：將第1電路方塊之時 鐘脈波輸出端子與第2電路方塊之時鐘脈波輸入端子連 接。如果藉由該方法’因為在主體電路是準備預先時鐘脈 波相位保註機構，是比較能減輕電路合成時之負載。 甚著’作為其他例子’在必須組合電路方塊之方面，亦 是可以内建時鐘脈波相.位調整機構。藉由:使如此電路設計 資料流通，購入該些者，是不會忽視電路間之時鐘脈波相 位差，因為結合；合成這些是能構成高附加價值之電路系 例如，如此設計資#，其特徵在於一種記錄媒體 是能以光碟（CD-ROM)型式流通，該記錄媒體是能儲存電路 设計育料，其具有：接受時鐘脈波信號之時鐘脈波輸入端 :，調整從時鐘脈波輸入端子所傳送之時鐘脈波信號相位 電路’以所調整之時鐘脈波信號來控制的内部電路。 在：計資/料’是具有：僅圖示電路之電氣結合(所 圖）者’圖示實現時之物理規模(scale) '佈 者等（所謂硬體1P)各別者來作為半導體積體電.路裝ί Ϊ 料，可以是數據者，亦可以是圖表式（❿邮㈤）者置貝 敘述如此設計資料之電路，因為有很多情況是僅
第10頁 / 6 3 Ο 五、發明說明（7) 二 一電路元件（例如是晶片）之一部分，大多是經由在基板上 所形成與電路外部信號交換來進行。該者，在硬體I Ρ之資 料情況亦是能確認。 又’如前上述般，是能以光碟型式流通如此資料來替 代，亦是可以在網際網路（internet)上傳送信號。在該情 況，是準備一種記錄媒體，其能儲存電路設計資料，而該 電路設計資料是具有：接收時鐘脈波信號之時鐘脈波輸入 端子 '調整從時鐘脈波輸入端子所傳送之時鐘脈波信號相 位電路，以所調整之時鐘脈波信號來控制的内部電路；並 且依照來自使用者之資料轉送請求，以記錄媒體能經由將 電路資料轉送到上述使用者來實現=如果進行紅外線 (i n f r an t)之配備，該·型式與在光碟之流:通比較亦是有便 利性。 甚著，為了解決上述課題而在本發明所使用之主要機 構，在一種半導體裝置是具有下列者：第1時鐘脈波處理機 構，是輸入第1時鐘脈波和第2時鐘脈波，並便上述第1和 第2時鐘脈波變成相同相位，相同頻率來產生第3時鐘脈 波；第2時鐘脈波處理機構，並使上述第3和第4時鐘脈波 變成相同相位。相同頻率來產生第5時鐘脈波；和第1群鎖 存器和第2群鎖存器，是由多個鎖存器所構成；是依照第3 時鐘脈波通過缓衝器或者分頻器來產生第2時鐘脈波；是 依照第5時鐘脈波通過緩衝器或者分頻器來產生第4時鐘脈 波；在第1群鎖存器是通過緩衝器來供應第3時鐘脈波：在 第2群鎖存器是通過缓衝器來供應第5時鐘脈波。
第11頁 4 52 6 (3 l 五，發明珑明（8) _ [發明實施例] 在圖1是圖示本發明之實施例。如果與圖3比較，是在各 個巨集程式110a及110b附加相位調整電路1113及丨1115。 在該實施例，方塊（巨集程式）U 〇a、11 〇b是依照ip供應 者（provider)來賭入权什資料，並假定是附加在自己之電 路。設計資料是能在光碟、網路（〇 η _丨i n e )上得到。在該 例子’ IP供應者是預先在自己之設計資料中附加相位調整 電路111a及111b之情況。 1 1 1 a疋依照從1 21所輸入之時鐘脈波來產生時鐘脈波 1 1 2a。是以時鐘脈波11 3a來放大時鐘脈波丨丨2a，並在巨集 枉式内之各個鎖存器是.以相同相位來分配：。又，同樣地， 是通過時鐘脈波11 4a並在相位調整器丨丨丨a是以相同相位來 分配’相位調整器Ula是使時鐘脈波n4a和時鐘脈波 變成相同相位來產生時鐘脈波1丨2 a。 藉此，是能使時鐘脈波丨2 i和巨集程式内之各個鎖存器 的輸入時鐘脈波變成相同相位，同樣地，有關巨集程式 lj Ob内之時鐘脈波亦是能使相位調整器丨〗比如同相位調整 裔1113般動作，時鐘脈波122和巨集程式1丨0b内之各個鎖 存器的輸入時鐘脈波是變成相同相位。如此般，在含有巨 3及lm之半導體裝置100 ’是以相同相位來使 敕⑴ailnt鎖存器和主電路之鎖存器動作。經由相位調 f Ub，變更各個巨集程式之主電路亦是經常能以 相同相位來使巨隼轻彳内 蚀.„ 作 果裎式内之鎖存益和主電路之鎖存器動
〇\60\60599,PTD 第12頁
五、發明拢明（9) 在圖8是圊示鎖存器實施例。是由2 6個電晶體所構成。D 是資料輸入’ Q是資料輸出，c 1 k是時鐘脈波。該鎖存器是 由標示500a之主要（m a s ter)部分和標示5〇〇b之從屬 (slave)部分所構成°Clk在L之時，經由主要部分5〇〇a 輸入到D之資料是依舊輸出到節點（no d e ) 5 0 1。又，從層部 分5 0 〇 b是將所維持之資料輸出到與節點5 〇 I之位準（1 e v e 1 ) 毫無關係之Q。其次，如果Clk是變成，h’ ，主要部分500a 是使方才之節點5 0 1的資料維持在與D之位準毫無關係的節 點5 0 1。從屬部分5 0 0 b是將其節點5 0 1之資料輸出到q。如 此般，圖8之鎖存器是將時鐘脈波C 1 k.從’ L，變化到，η，之瞬 間的D資料鎖存在Q來輸出。(嚴格地說，圖8之電路不是鎖 存器，而是正反器’在此兩者名稱是毫無區別β) 從時鐘脈波緩衝器1 0 3、1 1 3 a及1 1 3 b到各個鎖存器等之 相同相位時鐘脈波分配方法是無特別限制。可以是以 H_tree方式，亦可以是以網路（mesh)方式。 圖4是使用所謂H-tree方式時之例子。從2〇〇所輸入之時 鐘脈波在到20 1 a- 20 1 p之節點是以相同相位來分配時鐘脈 波0 又’有關相同相位時鐘脈波分配方法，將接線長度調整 成相同長度之方法是一般者。又’作為時鐘脈波之接線材 料’是希望電阻值盡可能變小。最近是使用以銅為基本材、 料之金屬接線’亦是希望以銅接線作為時鐘脈波信號接線 之實施例β 圖7是在圖4之H-tree方式追加接線長度調整部分210a及
第13頁 452680 五，發明說明（丨〇) 二 210b時之實施例。是不限定H-tree方式，一般將接線長度 配線成等長方式是有困難。其情況，亦是可以如同圖7般 追加接線長度調整部分2 1 0 a及2 1 0 b來調整。 在圖1之實施例，相位調整電路π 1 a及π 1 b是附加到各 個巨集程式110a及110b β如此之方法，巨集程式供應者 (設計者）方面是憂心時鐘脈波相位差之情況。 在圖9是圖示別種實施例。在此，組合巨集程式來製作 系統方面是有憂心時鐘脈波相位差之情況◊在圖9 ,是將 相位調整電路1 1 1 a及1 1 1 b附加到各個巨集程式11 〇 a及11 〇 b 外部》 在圖1實施例之情況，如果在各個巨集程式具備相位調 整電路，使用該者之主電路設計是有容易之優點。一方 面，如同圖9般，在各個巨集程式是必須要有將時鐘脈波 輸出線114a或者114b輸出到主電路之端子，因為在各個巨 集程式是不需要相位調整器，是使巨集程式設計變得輕 鬆。 一般在低速時鐘脈波頻率使用巨集程式之情況，大多是 沒有太多時鐘脈波相位差問題之情況。其情況，在圖1實 施例是不需要巨集程式内之相位調整電路，是浪費相位調 整器。對此，在圖9是依照必要之情況為了將相位調整電 路設置在主電路來提升面積效率。 PLL 1 0 1之構造是無特別限制。可以是以所謂DLL來構 成，亦可以是如同在IEEE 1998商用積體電路研考會（ CUSTOM INTEGRATED CIRCUITS CONFERENCE) ·. PP. 511-514
第14頁 ^526 8 五、發明說明（11) 所示之SMD(同步對稱延遲，Synch ronous Mirror Delay) 來構成。又’在圓1之101使用SMD之情況，一部分之SMD是 不具有回授（feed back)構造，有觀察到是不適用於圖1之 構造*但是，即使在該情況一般亦是在内部具有虛設 (dummy)時鐘脈波緩衝器，如果將來自其虛設時鐘脈波緩 衝d之輸出視為時鐘脈波之回授，就是與圖1之本發明的 圓例相同構造。 圖5是圖示PLL 101實施例之圖。CLK 3 0 6是從外部所輸 入之時鐘脈波。3 0 1是相位頻率比較器，3 0 2是充電器 (charge pump)、303 是低通濾波器（l〇w-pass 、 3 0 4是電壓控制振堡器、3 0 5是分頻器。是省略各別之詳細 電路。 '· 二 時鐘脈波3 0 6及内部時鐘脈波31 2之相位和頻率差，是以 相位頻率比較器3 0 1來比較並輸出誤差信號3 0 7 a、3 0 7 b » 該誤差信號是經由充電器3 02來變換成類比（anai0g)信 號，並且經由低通濾波器303於去除誤差信號之高頻成分 後，輸入到電壓控制振盪器3 04來作為振盪頻率控制信號 309。電壓控制振盪器304之振盪輸出是供應到主電路之時 鐘脈波分配系統來作為時鐘脈波3 1 0 »來自時鐘脈波分配 系統之時鐘脈波3 11在以分頻器分頻之後，輸入到相位頻 率比較器3 0 1 。 經由該相位同步迴路（I 〇op ) 1 0 1來使時鐘脈波3 0 6和内部 時鐘脈波310之相位同步’ 310之頻率是306之分頻器305的 分頻比倒數之數倍β圖5 ( b )之動作波形是圖示分頻器3 0 5
第15頁 ^ 52 6 Γ " 五、發明說明（12) 之分頻比為2時之例子。 相位調整器1 1 1之構造是無特別限制。亦可以是以所謂 PLL、DLL來構成’亦可以是以SMD來構成。如果使用SMD， 因為是以數位電路來構成，是能經由邏輯合成來構成相位 調整器，並有容易執行（implement)之效果β 又，在圖1之111使用SMD之情況，一部分之SMD是不具有 回授構造’並能觀察到是不適用於圖1之構造。但是，即 使在其情況，在内部具有虛設時鐘脈波緩衝器亦是很普 遍，如果考慮到從其虛設時鐘脈波緩衝器之輸出是時鐘脈 波之回授，是與圊1之本發明的附圖相同之構造。 圖6是以D LL來構成相位調整器1 1 1 a或是1 1 1 b時之實施 例。 ： 4 0 6是從外部所輸入之時鐘脈波。4 01是相位頻率比較 器，402是充電器，403是低通濾波器，404是電壓控制延 遲器。各別之詳細電路是省略》 4 0 6及内部時鐘脈波4 1 2之相位和頻率差，是以相位頻率 比較器4 0 1來比較並將誤差信號4 0 7 a、4 0 7 b輸出。該誤差 信號是經由充電器4 0 2來轉變成類比信號，在經由低通濾 波器4 0 3去除誤差信號之高頻成分後，是輸入到電壓控制 延遲器404來作為延遲控制信號409。電壓控制延遲器404 之振盪輸出是供應到巨集程式内之時鐘脈波分配系統來作 為時鐘脈波4 1 0。來自時鐘脈波分配系統之時鐘脈波4 1 2是 輸入到相位頻率比較器4 0 1。 經由該相位調整1 1 I使時鐘脈波4 0 6和内部時鐘脈波4 1 2
第16頁 五、發明說明（13) 二 之相位同步來產生時鐘脈波410 »圖6(b)是圖示該動作波 形例子。 在圖1 0是圖示巨集程式之實施例。圖1 〇之實施例是使動 態記憶器（Dynamic memory)管線（pipe line)化時之例子》 601是位址鎖存器（address latch) ’602是位址編碼器 (address decoder)，60 3 是位址驅動器（address driver)，604是讀出放大器及寫入放大器（sense amp and write amp) ’605是輸入資料D1鎖存器，60 6是寫入緩衝器 (write buffer)，60 7 是使 I/O 線 610、611 信號放大之 I/O 線放大器，608和609是位元線對BL和BL，610和611是I/O 線對’ 6 1 2是字（w 〇 r d)線，6 1 3是記憶器單。元（m e m 〇 r y ce 1 1)。時鐘脈波CLK是通過相位調整器6 2 0之後，以相同 相位輸入到601、6 0 5和6 0 7。621是相當於圖1之時鐘脈波 1 14a的時鐘脈波回授線，在相位調整器62〇是輸入6〇ι、 6 0 5、及6 0 7和相同相位之時鐘脈波。 在讀出時’以6 0 1將所鎖存之位址編碼後，於字線61 2之 内，是選擇一線路來要求（assert)0在位元線以、BL所輪 出之s己憶器單元資訊是以6 〇 4來放大。所放大之記憶器單 元資訊是經由其次之時鐘脈波和6〇7來鎖存，並且輸出來 作為輸出資料DO。 在寫入時，以6 〇 1所鎖存之位址在編碼之後，於字線6 i 2 之内’選擇一線路來要求。同時，是經由605來將所寫入 之賣料鎖存，並且經由6〇6來驅動位元線BL、BL經由該動 作來進行到記憶器單元之寫入β
O:\60\60599.PTD 第17頁 4 52 6 ' 五 '發明說明（14) 二 在上述二種動作，是省略位元線BL、BL及I/O線等之預 先充電（precharge)動作β 經由本發明之時鐘脈波分配方式，是能使下列之時鐘脈 波相位一致：供應到601、605及607之各個鎖存器部分的時 錢脈波相位，和使用圖1 0之動態記憶器的主電路時鐘脈波 相位。 [發明效果] 經由本發明之方法，有關含有巨集程式之半導體裝置， 是能使下列者之時鐘脈波相同相位、供應到其主要路内鎖 存器之時鐘脈波，和供應到巨集程式内之鎖存器的時鐘脈 波。 、 [附圖之簡要說明] ν/圖1是圖示本發明實施例之方塊圖。 /圊2是圖示習知時鐘脈波分配系統例子之概念圖。 /圖3是圖示用來說明本發明課題之時鐘脈波分配系統的 方塊圖。 •/圖4是圖示Η -1 r e e型時鐘脈波分配系統之方塊圖β y圖5是圖示PLL實施例之方塊圖。 y圖6是圖示DLL實施例之方塊圖。 /圖7是圖示在H-tree型時鐘脈波分配系統設置接線長度 調整部分實施例之方塊圖。 ν圖8是圖示鎖存器實施例之電路圖。 j圖9是圖示其他實施例之方塊圖。 d圊1 0是圖示動態隨機存取記憶器（DRAM )巨集程式實施例
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第19頁

Claims (1)

  1. ^52S 案號 88117929 >¥> Φ& 正 修正 六、申請專利範圍 1· 一種電子電路’其係積體於單一晶片上者，其特徵在 於是由下列者所構成： 時鐘脈波供應源，是供應時鐘脈波信號； 修ίΐΐ 王it 有i 無叫 & 1 質 内 容4 f if,, ° 包含多個第1鎖存器之第1電路及上述時鐘脈波信號之 相位調整電路，是從上述時鐘脈波供應源供應上述時鐘脈 波： 包含多個第2鎖存器之第2電路，是供應經過上述時鐘 脈波信號之相位調整電路的時鐘脈波信號； 輸入到上述第1鎖存器及上述時鐘脈波信號之相位調 #整電路的時鐘脈波相位為同相位，且輸入到上述多個第2 1 鎖存器之脈波信號之相位為互相同相位，且 上述脈波信號之相位調整電路係使輸入到上述第2鎖 存器及上述時鐘脈波信號之相位調整電路的時鐘脈波之相 _|昼位調整為同相位者° 2, 如申請專利範圍第1項之電子電路，其中從上述時鐘 脈波供應源所供應之時鐘脈波的多個第1鎖存器數目，是 比上述時鐘脈波信號之相位調整電路數目多。 3, 如申請專利範圍第1項或是第2項之電子電路，其中上 述相位調整機構，是輸入第1時鐘脈波和第2時鐘脈波並且 具有比較頻率之相位頻率比較器，並且經由該相位頻率比 較器之輸出來輸出所控制之第3時鐘脈波信號。 4, 一種半導體裝置，其具有下列者： 第1時鐘脈波處理機構，是輸入第1時鐘脈波和第2時 鐘脈波，來產生第3時鐘脈波；
    O:\60\60599.ptc
    第1頁 2001.04.11.021 _案號88117929 年外月 日 修正__ 六、申請專利範圍 第2時鐘脈波處理機構，是輸入上述第3時鐘脈波和第 4時鐘脈波，來產生第5時鐘脈波；及 第1群鎖存器和第2群鎖存器，是由至少一個鎖存器所 構成；其特徵在於： 上述第2時鐘脈波是從上述第3時鐘脈波通過第1緩衝 器所產生； 上述第2和第3時鐘脈波頻率是相同， 上述第1時鐘脈波處理機構，是使上述第1和第2時鐘 脈波變成相同相位，相同頻率來產生上述第3時鐘脈波， 上述第4時鐘脈波是從上述第5時鐘脈波通過第2緩衝 器所產生； 上述第4和第5時鐘脈波頻率是相同， 上述第2時鐘脈波機構，是使上述第3和第4時鐘脈波 變成相同相位，相同頻率來產生上述第5時鐘脈波； 在上述第1群鎖存器是通過上述第1缓衝器來供應上述 第3時鐘脈波； 在上述第2群鎖存器是通過上述第2缓衝器來供應上述 第5時鐘脈波； 上述第1群鎖存器和上述第2群鎖存器是以相同相位來 動作。 5. —種半導體裝置，其具有： 第1時鐘脈波處理機構，是輸入第1時鐘脈波和第2時 鐘脈波，來產生第3時鐘脈波； 第2時鐘脈波處理機構，是輸入上述第3時鐘脈波和第
    O:\60\60599.ptc 第2頁 2001.04.11.022 修正 _案號 88117929 六、申請專利範圍 4時鐘脈波，來產生第5時鐘脈波；及 第1群鎖存器和第2群鎖存器，是由至少一個鎖存器所 構成；其特徵在於： 上述第2時鐘脈波是從上述第3時鐘脈波通過第1緩衝 器和分頻器所產生， 上述第2時鐘脈波頻率是比上述第3時鐘脈波頻率低； 上述第1時鐘脈波處理機構，是使上述第1和第2時鐘 脈波變成相同相位，相同頻率來產生上述第3時鐘脈波； 上述第4時鐘脈波是從上述第5時鐘脈波通過上述第2 缓衝器所產生； 上述第4和第5時鐘脈波頻率是相同； 上述第2時鐘脈波處理機構，是使上述第3和第4時鐘 脈波變成相同相位，相同頻率來產生上述第5時鐘脈波， 在上述第1群鎖存器是通過上述第1緩衝器來供應上述 第3時鐘脈波； 在上述第2群鎖存器是通過上述第2緩衝器來供應上述 第5時鐘脈波； 上述第1群鎖存器和上述第2群鎖存器是以相同相位來 動作。 6. —種半導體裝置，其具有： 第1時鐘脈波處理機構，是輸入第1時鐘脈波和第2時 鐘脈波，來產生第3時鐘脈波； 第2時鐘脈波處理機構，是輸入第3時鐘脈波和第4時
    2001.04.11.023 O:\60\60599.ptc 第3頁 案號 88117929 a 修正 六、申請專利範圍 第1群鎖存器和第2群鎖存器，是由至少一個鎖存器所 構成； 上述第2時鐘脈波是從上述第3時鐘脈波通過第1緩衝 器和第1分頻器所產生； 上述第2時鐘脈波頻率是比上述第3時鐘脈波頻率低； 上述第1時鐘脈波處理機構，是使上述第1和第2時鐘 脈波變成相同相位，相同頻率來產生上述第3時鐘脈波； 上述第4時鐘脈波是從上述第5時鐘脈波通過第2緩衝 器和第2分頻器所產生； 上述第4時鐘脈波頻率是比上述第5時鐘脈波頻率低； 上述第2時鐘脈波處理機構，是使上述第3和第4時鐘 脈波變成相同相位，相同頻率來產生上述第5時鐘脈波； 在上述第1群鎖存器是通過上述第1缓衝器來供應上述 第3時鐘脈波； 在上述第2群鎖存器是通過上述第2緩衝器來供應上述 第5時鐘脈波； 上述第1群鎖存器和上述第2群鎖存器是以相同相位來 動作。 7.如申請專利範圍第4項到第6項之任一項的半導體裝 置，其中上述第1時鐘脈波處理機構是由下列者所構成： 相位頻率比較器，是輸入上述第1時鐘脈波和上述第2 時鐘脈波，來輸出第1誤差信號； 充電器電路，是輸入該第1誤差信號，來輸出第2誤差 信號；
    O:\60\60599.ptc 第4頁 2001.04.11.024 案號88117929 年今月 曰 修正 六、 申請專利範圍 低 通 濾波器，是輸入該第2誤差信 號，來輸出第3誤差 信 號 f 及 電 壓 控制振盪器，是經由該第3誤 差信號來使振盪頻 率 變 化 9 該 第 3時鐘脈波是經由該電壓控制 型振盪器所產生。 8. 如 中 請專利範圍第4項到第6項之任一項的半導體裝 置 其 中 上述第1時鐘脈波處理機構和 第2時鐘脈波處理機 構 是 集 積 在同一個半導體晶片上。 9. 一 種 電路設計方法，是從儲存第1 電路方塊之設計資 料 的 記 錄 媒體讀出第1電路方塊之設計 資料； 是 與 第2電路方塊之設計資料合成 來構成單一半導體 裝 置 之 設 計資料的電路設計方法；其特徵在於： 在 第 1電路方塊和第2電路方塊之間插入時鐘脈波信號 之 相 位 調 整機構。 10 -種電路設計方法，其準備第1電路方塊之設計資 料 該 第 1電路方塊具有：輸出時鐘脈波信號之時鐘脈波輸 出 端 子 調整從該時鐘脈波輸出端子所傳送之時鐘脈波信 號 相 位 的 電路，且 與 第 2電路方塊之設計資料合成而 將上述第1電路方塊 與 上 述 第 2電路方塊積體於單一晶片上 的電路設計方法； 其 中 ; 上 述 第1電路方塊之時鐘脈波輸出 端子是與上述第2電 路 方 塊 之 時鐘脈波輸入端子連接。 11 -種記錄媒體，其特徵在於能儲 存電路設計資料，
    O:\60\60599.ptc 第5頁 2001.04.11.025 ___案號 88117929 _H_Θ_修正___ 六、申請專利範圍 而該電路是具有： 接收時鐘脈波信號之時鐘脈波輸入端子； 調整從該等時鐘脈波輸入端子所傳送的時鐘脈波信 號相位之電路；及 以該調整之時鐘脈波信號來控制的内部電路。 1 2.如申請專利範圍第1 1項之記錄媒體，其中是經由在 基本上形成與電路外部之信號交換的接線構造，來進行記 錄上述設計資料之電路。 1 3.如申請專利範圍第1 1項或是第1 2項之記錄媒體，其 中上述設計資料，是含有以電路作為半導體裝置來實現之 物理佈局（layout)及規模（scale)的資料。 1 4. 一種資料轉送方法，其特徵在於準備能儲存電路設 計資料之記錄媒體，而該電路是具有： 接收時鐘脈波信號之時鐘脈波輸入端子； 調整從該時鐘脈波輸入端子所傳送之時鐘脈波信號 相位的電路；及 以該調整之時鐘脈波信號來控制之内部電路；依照來 自使用者之資料轉送要求，從上述記錄媒體來將上述電路 資料轉送到上述使用者。 15. —種電子電路，其係積體於單一晶片上者，其特徵 在於具有下列者： 時鐘脈波供應源，是供應時鐘脈波信號； 多個第1受控制電路和上述時鐘脈波信號之相位調整 電路，是從上述時鐘脈波供應源來供應上述時鐘脈波信號
    O:\60\60599.ptc 第6頁 2001.04.1L026 ___案號881Π929 7口年V月 曰 修正__ 六、申請專利範圍 者；及 第2受控制電路，是供應經過上述時鐘脈波信號之相 位調整電路的時鐘脈波信號； 從上述時鐘脈波供應源來供應上述時鐘脈波之多個 第1受控制電路數目，是比上述時鐘脈波信號之相位調整 電路數目多。 1 6. —種電子電路，其係積體於單一晶月上者，其特徵 在於具有下列者： 時鐘脈波供應源，是供應時鐘脈波信號； 多個第1受控制電路和上述時鐘脈波信號之相位調整 電路，是從上述時鐘脈波供應源供應上述時鐘脈波信號； 及 第2受控制電路，是供應經過上述時鐘脈波信號之相 位調整電路的時鐘脈波信號； 在上述時鐘脈波供應源之扇出（f a η 〇 u t )内，上述第 1受控制電路所占有比例是比上述時鐘脈波信號之相位調 整電路所占有比例多。 1 7.如申請專利範圍第丨5項或是第1 6項之電子電路，其 中上述時鐘脈波信號之相位調整電路是P L L或是D L L。 1 8.如申請專利範圍第1 5項或1 6項的電子電路，其中是 具有下列者： 第1和第2時鐘脈波接線，是從上述時鐘脈波供應源 分配到2種方向； 第3和第4時鐘脈波接線，是從上述第1時鐘脈波接線
    2001.04.11.027 O:\60\60599.ptc 第7頁 ά 5 2 ^ _案號88117929 ft?年f/月 日 修正__ 六、申請專利範圍 分配到2種方向；及 第5和第6時鐘脈波接線，是從上述第2時鐘脈波接線 分配到2種方向。 1 9.如申請專利範圍第1 8項之電子電路，其中所謂2種方 向是呈相反方向。 2 0 ·如申請專利範圍第1 5項或1 6項的電子電路，其中上 述第1和第2受控制電路是含有鎖存器（latch)電路。 2 1. —種電子電路，其特徵在於具有下列者： 信號供應源，是供應預定頻率信號； 多個第1鎖存器電路和上述信號之相位調整電路，是 從上述信號供應源來供應上述信號；及 多個第2鎖存器電路，是供應經過上述信號之相位調 整電路的信號； 在上述信號供應源之扇出内，第1鎖存器電路所占有 比例是比上述信號之相位調整電路所占有比例多。
    O:\60\60599.ptc 第8頁 2001.04.11.028
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